JP2009044183A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法 Download PDFInfo
- Publication number
- JP2009044183A JP2009044183A JP2008273673A JP2008273673A JP2009044183A JP 2009044183 A JP2009044183 A JP 2009044183A JP 2008273673 A JP2008273673 A JP 2008273673A JP 2008273673 A JP2008273673 A JP 2008273673A JP 2009044183 A JP2009044183 A JP 2009044183A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- integrated circuit
- semiconductor integrated
- circuit device
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
【課題】過渡応答が良いノイズ低減対策用のキャパシタを歩留まり良く形成する。
【解決手段】電源電位（ＶＤＤ）が印加される配線Ｍａおよび接地電位（ＧＮＤ）が印加される配線Ｍｂ上に窒化シリコン膜を堆積することによりキャパシタ絶縁膜ＣＺを形成し、このキャパシタ絶縁膜ＣＺ上にタングステン膜を堆積し、エッチングすることによりフローティング電極ＦＥを形成する。このフローティング電極ＦＥは、配線ＭａおよびＭｂ上に、分割された状態で延在している。この配線Ｍａ、Ｍｂ、キャパシタ絶縁膜ＣＺおよびフローティング電極ＦＥからなるキャパシタＣａ１とＣａ２により電源ノイズを低減することができる。また、フローティング電極ＦＥを分割したので、歩留まりの向上を図ることができる。
【選択図】図４
【解決手段】電源電位（ＶＤＤ）が印加される配線Ｍａおよび接地電位（ＧＮＤ）が印加される配線Ｍｂ上に窒化シリコン膜を堆積することによりキャパシタ絶縁膜ＣＺを形成し、このキャパシタ絶縁膜ＣＺ上にタングステン膜を堆積し、エッチングすることによりフローティング電極ＦＥを形成する。このフローティング電極ＦＥは、配線ＭａおよびＭｂ上に、分割された状態で延在している。この配線Ｍａ、Ｍｂ、キャパシタ絶縁膜ＣＺおよびフローティング電極ＦＥからなるキャパシタＣａ１とＣａ２により電源ノイズを低減することができる。また、フローティング電極ＦＥを分割したので、歩留まりの向上を図ることができる。
【選択図】図４
Description
本発明は、半導体集積回路装置およびその製造技術に関し、特に、配線上のノイズを低減するための容量の形成に適用して有効な技術に関する。
半導体集積回路を構成する半導体素子は、配線を介して接続される。この配線には、種々のノイズが印加され得るため、このノイズの影響を低減し、集積回路の動作精度、例えば、動作速度を確保する必要がある。
特に、入出力回路の切り替え時には、電源電位（ＶＤＤ）や接地電位（ＧＮＤ）を供給するための配線（電源配線や接地配線）に、ノイズが生じ易く、所望の回路動作を妨げていた。
このようなノイズの低減対策として、電源配線と接地配線との間にＭＯＳ（Metal Oxide Semiconductor）構造のキャパシタ（デカップリングキャパシタ）を接続する方法、例えば、ＭＯＳトランジスタのソース、ドレイン領域と接地配線を接続し、ＭＯＳトランジスタのゲート電極に電源配線を接続する方法が採用されている。このＭＯＳキャパシタは、半導体集積回路を構成するＭＯＳトランジスタと同様に形成することができる。
前述のようなＭＯＳキャパシタについては、例えば、IBM J. RES. DEVELOP. VOL. 41 NO. 4/5 JULY/SEPTEMBER 1977 P489-501（非特許文献１）、特開平７−１３５３０１号公報（特許文献１）および特開平１０−１２８２５号公報（特許文献２）に記載されている。これらの公報に記載されているＭＯＳキャパシタは、チップ外周部に形成され、また、非特許文献１記載のＭＯＳキャパシタには、ゲート酸化膜に欠陥が生じた場合の対策用にフューズが接続されている。
一方、ＳＲＡＭ（Static Random Access Memory）メモリセルにおいて、α線によるソフトエラーの低減のため、メモリセルに容量を付加する方法が採用されている。α線によるソフトエラーとは、外界の宇宙線に含まれるα線やＬＳＩのパッケージ材料中に含まれる放射性原子から放出されるα線が、メモリセル内に入り、メモリセル中に保存されている情報を破壊する現象である。
例えば、ＳＲＡＭメモリセルは、１ビットの情報を記憶するフリップフロップ回路と２個の情報転送用ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）とで構成される。
このメモリセル中の情報蓄積部（前記フリップフロップ回路の入出力部）に容量を付加し、α線によるソフトエラーを低減するのである。
前述のような情報蓄積部の容量については、例えば、ＩＥＤＭ １９８８ P205（非特許文献２）に記載されている。
特開平７−１３５３０１号公報
特開平１０−１２８２５号公報
IBM J. RES. DEVELOP. VOL. 41 NO. 4/5 JULY/SEPTEMBER 1977 P489-501
ＩＥＤＭ １９８８ P205
しかしながら、ノイズの低減対策用にＭＯＳ構造のキャパシタを用いた場合は、ゲート電極、ゲート絶縁膜および半導体基板中の反転層で容量を構成することとなる。この反転層は、シート抵抗が大きく、過渡応答が悪くなる。
また、このようなＭＯＳキャパシタを形成することで、半導体集積回路を構成するＭＯＳトランジスタを形成する領域が制限される。また、ＭＯＳキャパシタを構成するゲート絶縁膜（酸化膜）に欠陥が生じた場合には、配線間がショートしてしまうため、欠陥対策用に前述したようなヒューズを準備しておく必要がある。
一方、ＳＲＡＭメモリセル中の情報蓄積部に容量を付加する場合においても、前述のＩＥＤＭ １９８８ のFig.6に示すようなプロセスフローでは、下部電極（ＬＥ）、上部電極（ＵＥ）およびこれらの電極のそれぞれとソース、ドレイン電極とを接続するためのスルーホールを形成しなければならない（詳細な工程は、追って説明する）。これらの工程には、マスクが４枚必要であり、工程数が増加してしまう。また、下部電極（ＬＥ）とソース、ドレイン電極とを接続するためのスルーホールは、容量絶縁膜をエッチングすることにより設けられるため、このエッチング時（フォトリソグラフィー工程も含む）に、容量絶縁膜の品質が劣化してしまう。その結果、容量絶縁膜中に欠陥が生じ易くなり、歩留まりが低下してしまう。
本発明の目的は、過渡応答が良いノイズ低減対策用のキャパシタを有する半導体集積回路装置を提供することにある。また、歩留まりが良く、集積度の高い半導体集積回路装置を提供することにある。
また、本発明の他の目的は、半導体集積回路装置のキャパシタ形成のための工程を削減することにある。また、半導体集積回路装置の信頼性を高め、歩留まりを向上させることにある。
本発明の前記目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
（１）本発明の半導体集積回路装置は、半導体集積回路装置の電源配線および接地配線上に絶縁膜を介して延在するよう形成された導電性膜を有し、前記導電性膜を前記電源配線および接地配線と電気的に接続しない浮遊導電性膜で構成する。
（２）本発明の半導体集積回路装置は、半導体集積回路装置の電源配線および接地配線であって、第１の方向に延在するこれらの配線上に、絶縁膜を介して延在するよう形成された導電性膜を有し、前記導電性膜を第１の方向と直交する第２の方向に、複数に分割されて配置している浮遊導電性膜で構成する。
（３）本発明の半導体集積回路装置の製造方法は、半導体基板の上部に第１の導電性膜を堆積し、パターニングすることによって、並走する電源配線および接地配線を形成する工程と、前記電源配線および接地配線上に絶縁膜を形成する工程と、前記絶縁膜上に第２の導電性膜を堆積し、パターニングすることによって電源配線および接地配線上に前記絶縁膜を介して延在する浮遊電極を形成する工程と、を有する。この浮遊電極を、電源配線、接地配線が延在する第１の方向と直交する第２の方向に、複数に分割されて配置するよう形成してもよい。
（４）本発明の半導体集積回路装置は、それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを構成要素とするメモリセルを有する半導体集積回路装置であって、前記一対のｎチャネル型ＭＩＳＦＥＴ上に形成された層間絶縁膜と、前記一対のｎチャネル型ＭＩＳＦＥＴのゲート電極とドレインとを接続する第１および第２の導電層と、前記第１および第２の導電層上に形成された容量絶縁膜と、前記容量絶縁膜上に形成され、第１および第２の導電層上に前記容量絶縁膜を介して延在するよう形成された第３の導電層と、を有する。
（５）本発明の半導体集積回路装置の製造方法は、それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを構成要素とするメモリセルを有する半導体集積回路装置の製造方法であって、前記一対のｎチャネル型ＭＩＳＦＥＴを形成する工程と、前記一対のｎチャネル型ＭＩＳＦＥＴのゲート電極上からドレインまで延在する第１および第２の導電性膜を形成する工程と、前記第１および第２の導電性膜の上部に容量絶縁膜を形成する工程と、前記容量絶縁膜上に第３の導電性膜を形成し、パターニングすることによって浮遊電極を形成する工程と、を有する。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
半導体集積回路装置の電源配線および接地配線上に絶縁膜を介して延在する導電性膜を形成したので、電源配線および接地配線上のノイズを低減することができる。また、この導電性膜を複数に分割することにより歩留まりを向上させることができる。また、この導電性膜を金属膜とすることで、キャパシタの過渡応答を良くすることができる。
また、それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを構成要素とするメモリセルの一対のｎチャネル型ＭＩＳＦＥＴのゲート電極とドレインとを接続する第１および第２の導電層上に容量絶縁膜を介し第３の導電層を形成したので、メモリセルに入射したα線によるソフトエラーを低減することができる。
また、メモリセルをマトリックス状に複数配置したメモリセルアレイにおいてこの第３の導電層をメモリセルごとに分割したので、歩留まりを向上させることができる。
また、集積度の向上、ノイズ低減用キャパシタの形成工程の削減や信頼性の向上を図ることができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
次に、本発明の実施の形態である半導体集積回路装置の製造方法について説明する。図１〜図４は、本発明の実施の形態である半導体集積回路装置の製造方法の一例を示した要部断面図である。
次に、本発明の実施の形態である半導体集積回路装置の製造方法について説明する。図１〜図４は、本発明の実施の形態である半導体集積回路装置の製造方法の一例を示した要部断面図である。
まず、図１に示すように、例えば、単結晶シリコンからなる半導体基板１の主表面に半ＭＩＳＦＥＴ等の半導体素子（図示せず）を形成し、その上部にＣＶＤ（Chemical Vapor deposition）法で、酸化シリコン膜を堆積した後、ＣＭＰ（Chemical Mechanical Polishing）法で研磨してその表面を平坦化することによって層間絶縁膜ＴＨを形成する。
次に、層間絶縁膜ＴＨをエッチングすることによりコンタクトホール(図示せず)を形成する。次いで、コンタクトホール内に例えば、タングステン膜を埋め込むことによりプラグ（図示せず）を形成する。
次いで、層間絶縁膜ＴＨ上に例えば、スパッタ法により窒化チタン膜（図示せず）、アルミニウム膜および窒化チタン膜（図示せず）を順次堆積し、所望の形状にパターニングすることにより、導電性膜である金属膜よりなる配線Ｍａ、Ｍｂを形成する。ここで、例えば、配線Ｍａは、図示しない配線やプラグを介して電源電位（ＶＤＤ）に接続され、配線Ｍｂは、図示しない配線やプラグを介して接地電位（ＧＮＤ）に接続される。これらの配線（Ｍａ、Ｍｂ）は、いわゆる電源配線であるため、配線幅はほぼ等しく、また、数十μｍと、他の配線より太く設計される。
次に、図２に示すように配線Ｍａ、Ｍｂ上を含む層間絶縁膜ＴＨ上に例えば、プラズマＣＶＤ法により膜厚１０ｎｍ程度の窒化シリコン膜を堆積することによりキャパシタ絶縁膜（誘電体膜）ＣＺを形成する。ここで、キャパシタ絶縁膜ＣＺには、電源電圧（ＶＤＤ）の１／２の電圧がかかるため、この電圧に耐え得るようキャパシタ絶縁膜ＣＺを構成する絶縁膜の膜厚を設定する。なお、窒化シリコン膜の他、例えば、酸化タンタル膜（Ｔａ２Ｏ５）等の高誘電率の材料を堆積することによりキャパシタ絶縁膜ＣＺを形成してもよい。このように、キャパシタ絶縁膜として高誘電率の材料を用いれば容量を大きくすることができる。
次に、図３に示すようにキャパシタ絶縁膜ＣＺ上に例えば、スパッタ法により膜厚１００ｎｍ程度のタングステン膜Ｗを堆積する。
次いで、図４に示すように導電性膜もしくは金属膜であるタングステン膜Ｗ上のレジスト膜(図示せず)をマスクに、タングステン膜Ｗをエッチングすることによりフローティング電極（浮遊導電性膜又は浮遊電極）ＦＥを形成する。このフローティング電極ＦＥは、下層の配線Ｍａおよび配線Ｍｂや上層の配線と電気的に接続されない。
図５に、フローティング電極ＦＥ形成後の半導体基板１の平面図を示す。図５に示すように、フローティング電極ＦＥは、配線ＭａおよびＭｂ上に、分割された状態で延在している。ここで、分割された複数のフローティング電極をユニット電極ＵＥと示し、このユニット電極ＵＥ、キャパシタ絶縁膜ＣＺおよび配線（ＭａおよびＭｂ）で構成されるキャパシタをユニットキャパシタＵＣと言う。
この後、層間絶縁膜、配線、キャパシタ絶縁膜およびフローティング電極ＦＥの形成を繰り返すことにより複数層の配線を有する半導体集積回路装置が形成される。但し、すべての電源配線および接地配線上にキャパシタ絶縁膜およびフローティング電極ＦＥを形成する必要はない。
このように、本実施の形態によれば、配線Ｍａ（ＶＤＤ）を下部電極とし、フローティング電極ＦＥを上部電極とし、これらの間にキャパシタ絶縁膜ＣＺを有するキャパシタ（容量素子）Ｃａ１と、配線Ｍｂ（ＧＮＤ）を下部電極とし、フローティング電極ＦＥを上部電極とし、これらの間にキャパシタ絶縁膜ＣＺを有するキャパシタ（容量素子）Ｃａ２を形成することができる。これらのキャパシタ（容量素子）Ｃａ１、Ｃａ２は、配線Ｍａと配線Ｍｂとの間に直列に接続されている。
従って、これらのキャパシタ（容量素子）Ｃａ１、Ｃａ２により電源ノイズを低減することができる。
また、フローティング電極ＦＥは、配線ＭａおよびＭｂ上に、分割された状態で延在しているので、歩留まりの低下を回避することができる。この理由を以下に示す。
ここで、フローティング電極ＦＥが、配線ＭａおよびＭｂと対向している面積をＡとし、このＡをＮ等分したユニット電極ＵＥをＮ個形成したと仮定する。なお、分割数ＮがいくらであってもＡが同じであれば、配線ＭａとＭｂとの間のキャパシタは、一定であり、電源ノイズの低減効果は変わらない。
各ユニットキャパシタＵＣが、配線Ｍａと対向している面積は、Ａ／２Ｎであり、また、各ユニットキャパシタＵＣが、配線Ｍｂと対向している面積も、Ａ／２Ｎである。
この場合、各ユニットキャパシタＵＣが不良になるためには、あるユニットキャパシタＵＣについて、このユニットキャパシタＵＣと配線Ｍａとの間の耐圧が不良であり、かつ、このユニットキャパシタＵＣと配線Ｍｂとの間の耐圧が不良である場合に限られる。
例えば、ユニットキャパシタＵＣと配線Ｍａとの間の耐圧が不良でない確率は、Ｅｘｐ（−Ａ＊Ｄ／（２Ｎ））であり、ユニットキャパシタＵＣと配線Ｍｂとの間の耐圧が不良でない確率は、Ｅｘｐ（−Ａ＊Ｄ／（２Ｎ））である。ここで、Ｄは、欠陥密度を示す。
従って、ユニットキャパシタＵＣが良品である確率（Ｐｕｎｉｔ）は、Ｐｕｎｉｔ＝１−（１−Ｅｘｐ（−Ａ＊Ｄ／（２Ｎ）））＊（１−Ｅｘｐ（−Ａ＊Ｄ／（２Ｎ）））となり、Ｎ個のユニットキャパシタが良品である確率（Ｐ）は、Ｐ＝Ｐｕｎｉｔ Ｎ（Ｐｕｎｉｔのｎ乗）となる。
図６は、Ｎ個のユニットキャパシタが全て良品である確率（Ｐ）をキャパシタ歩留まりとして、Ｎ（分割数）に対して示したものである。ここでは、欠陥密度（Ｄ）は、５／ｃｍ２、対向面積（Ａ）は、１ｃｍ２とした。図６に示すように、フローティング電極ＦＥを分割しなかった場合（Ｎ＝１）と比較し、フローティング電極ＦＥを分割する（Ｎ≧２）ことにより、キャパシタ歩留まりが向上する。また、このキャパシタ歩留まりは、分割数（Ｎ）が、大きくなるに従って、大きくなり１に近づく。
このように、フローティング電極ＦＥを分割することにより、配線ＭａとＭｂとの間に直列に接続されるキャパシタの歩留まり（良品率）、引いては、これらを有する半導体集積回路装置の歩留まりを向上させることができる。
さらに、前述のＭＯＳ構造のキャパシタと異なり、ＭＩＭ（Metal Insulator Metal）構造をとることができるので、周波数特性を向上させることができ、また、急峻なパルス状のノイズにも対応することができる。
また、フローティング電極ＦＥ下にも半導体集積回路を構成するＭＯＳトランジスタを形成することができ、前述のＭＯＳ構造のキャパシタの場合のように領域が制限されることがない。また、ＭＯＳキャパシタの欠陥対策用にヒューズを準備する必要がなく、また、ＭＯＳキャパシタの良否判定や、ヒューズ切断工程が不要で、キャパシタの構成やその製造工程が複雑になるといった、ＭＯＳ構造のキャパシタを用いた場合の問題点を解消することができる。
なお、図３６に示すように、配線Ｍａ、Ｍｂをこれらの配線が延在する方向に複数本に分割して形成してもよい。この場合、分割された配線の側壁にもキャパシタ絶縁膜ＣＺが形成されるため、容量を大きくすることができる。
（実施の形態２）
次に、本発明の実施の形態である半導体集積回路装置の製造方法について説明する。図７〜図２４は、本発明の実施の形態である半導体集積回路装置の製造方法の一例を示した半導体基板の要部断面図もしくは要部平面図である。
次に、本発明の実施の形態である半導体集積回路装置の製造方法について説明する。図７〜図２４は、本発明の実施の形態である半導体集積回路装置の製造方法の一例を示した半導体基板の要部断面図もしくは要部平面図である。
まず、図７に示すような、その主表面に例えば、ＭＩＳＦＥＴのような半導体素子が形成された半導体基板１を準備する。図７に示すように、ＭＩＳＦＥＴのゲート電極９は、半導体基板１上に延在しており、このゲート電極９の両側には、ソース、ドレイン領域が存在している（図１に示す断面中には露出しない）。
また、ＭＩＳＦＥＴ（ゲート電極９）上には、酸化シリコン膜１５が形成されており、この酸化シリコン膜１５中には、ローカルインターコネクト配線ＬＩが形成されている。このローカルインターコネクト配線ＬＩは、例えば、ＭＩＳＦＥＴのゲート電極９やＭＩＳＦＥＴのソース、ドレイン領域に接続されている。なお、半導体基板１中には、素子分離溝内に埋め込まれた酸化シリコン膜よりなる素子分離２が形成されている。また、ゲート電極９は、例えば、リンをドープした低抵抗多結晶シリコン膜、窒化タングステン膜およびタングステン膜の積層膜からなる。また、ローカルインターコネクト配線ＬＩは、例えば、酸化シリコン膜１５中に形成された溝内にタングステン膜を埋め込むことにより形成する。
この半導体基板１上に酸化シリコン膜等の層間絶縁膜とアルミニウム膜等の導電性膜を交互に堆積し、複数の配線を形成するのであるが、以下層間絶縁膜と配線の形成について図８〜図２４を参照しながら詳細に説明する。
図８に示すようにローカルインターコネクト配線ＬＩ上を含む酸化シリコン膜１５上に、ＣＶＤ法で酸化シリコン膜を堆積した後、酸化シリコン膜をＣＭＰ法で研磨してその表面を平坦化することによって層間絶縁膜ＴＨ１を形成する。
次に、層間絶縁膜ＴＨ１上にフォトレジスト膜を形成し（図示せず）、このフォトレジスト膜をマスクに層間絶縁膜ＴＨ１をエッチングすることによりローカルインターコネクト配線ＬＩ上にコンタクトホールＣ１を形成する。
次いで、コンタクトホールＣ１内を含む層間絶縁膜ＴＨ１上に、ＣＶＤ法によりタングステン膜を堆積し、このタングステン膜を層間絶縁膜ＴＨ１が露出するまでＣＭＰ法により研磨することによってコンタクトホールＣ１内にプラグＰ１を形成する。次いで、層間絶縁膜ＴＨ１およびプラグＰ１上にスパッタ法により窒化チタン膜（図示せず）、アルミニウム膜および窒化チタン膜（図示せず）を順次堆積し、所望の形状にパターニングすることにより、第１層配線Ｍ１を形成する。ここで、第１層配線Ｍ１のうち、配線Ｍ１ａには、電源電位（ＶＤＤ）が印加され、配線Ｍ１ｂには、接地電位（ＧＮＤ）が印加される。
次に、図９に示すように第１層配線Ｍ１上を含む層間絶縁膜ＴＨ１上にプラズマＣＶＤ法により膜厚１０ｎｍ程度の窒化シリコン膜を堆積することによりキャパシタ絶縁膜ＣＺ１を形成する。ここで、キャパシタ絶縁膜ＣＺ１には、電源電圧（ＶＤＤ）に耐え得るようキャパシタ絶縁膜ＣＺ１の膜厚を設定する。なお、実施の形態１で説明した図２に示すように、キャパシタ絶縁膜ＣＺ１を、配線上に一定の膜厚で形成してもよい。ここでは、便宜上、キャパシタ絶縁膜の表面を平坦に記載してある（以降、他のキャパシタ絶縁膜ＣＺ２〜ＣＺ７等について同じ。また、図１０〜図２３および図２５〜図２８について同じ）。
次に、図１０に示すようにキャパシタ絶縁膜ＣＺ１上にスパッタ法によりタングステン膜を堆積し、レジスト膜(図示せず)をマスクに、タングステン膜をエッチングすることによりフローティング電極ＦＥ１を形成する。このフローティング電極ＦＥ１は、電源電位（ＶＤＤ）が印加される第１層配線Ｍ１ａ、および接地電位（ＧＮＤ）が印加される第１層配線Ｍ１ｂ上に形成される。第１層配線Ｍ１ｂは、第１層配線Ｍ１ａの隣に位置し、また、この配線Ｍ１ａと平行に延在しており、フローティング電極ＦＥ１もこれらの配線Ｍ１ａ、Ｍ１ｂと同じ方向に延在している。また、フローティング電極ＦＥ１は、実施に形態１の場合と同様に、配線Ｍ１ａ、Ｍ１ｂが延在する方向と直交する方向に複数に分割された状態で延在している（図５参照）。
次に、図１１に示すようにフローティング電極ＦＥ１上に層間絶縁膜ＴＨ２を形成する。層間絶縁膜ＴＨ２は、前記層間絶縁膜ＴＨ１と同様に形成する。その後、第１層配線Ｍ１上の層間絶縁膜ＴＨ２およびキャパシタ絶縁膜ＣＺ１を除去することによりコンタクトホールＣ２を形成し、このコンタクトホールＣ２内にプラグＰ２を形成する。このプラグＰ２は、プラグＰ１と同様に形成する。次いで、層間絶縁膜ＴＨ２およびプラグＰ２上に第１層配線と同様に第２層配線Ｍ２を形成する。
次いで、図１２に示すように第２層配線Ｍ２上に層間絶縁膜ＴＨ３を形成する。層間絶縁膜ＴＨ３は、前記層間絶縁膜ＴＨ１と同様に形成する。その後、層間絶縁膜ＴＨ３中にコンタクトホールＣ３を形成し、このコンタクトホールＣ３内にプラグＰ３を形成する。このプラグＰ３は、プラグＰ１と同様に形成する。次いで、層間絶縁膜ＴＨ３およびプラグＰ３上に第１層配線と同様に第３層配線Ｍ３を形成する。
次いで、図１３に示すように第３層配線Ｍ３上に層間絶縁膜ＴＨ４を形成する。層間絶縁膜ＴＨ４は、前記層間絶縁膜ＴＨ１と同様に形成する。その後、層間絶縁膜ＴＨ４中にコンタクトホール（図示せず）を形成し、このコンタクトホール内にプラグ(図示せず)を形成する。このプラグは、プラグＰ１と同様に形成する。次いで、層間絶縁膜ＴＨ４および図示しないプラグ上に第１層配線と同様に第４層配線Ｍ４を形成する。
次いで、図１４に示すように第４層配線Ｍ４上に層間絶縁膜ＴＨ５を形成する。層間絶縁膜ＴＨ５は、前記層間絶縁膜ＴＨ１と同様に形成する。その後、層間絶縁膜ＴＨ５中にコンタクトホールＣ５を形成し、このコンタクトホールＣ５内にプラグＰ５を形成する。このプラグＰ５は、プラグＰ１と同様に形成する。次いで、層間絶縁膜ＴＨ５およびプラグＰ５上に第１層配線と同様に第５層配線Ｍ５を形成する。ここで、第５層配線Ｍ５のうち、配線Ｍ５ａには、電源電位（ＶＤＤ）が印加され、配線Ｍ５ｂには、接地電位（ＧＮＤ）が印加される。
次に、図１５に示すように第５層配線Ｍ５上を含む層間絶縁膜ＴＨ５上にプラズマＣＶＤ法により膜厚１０ｎｍ程度の窒化シリコン膜を堆積することによりキャパシタ絶縁膜ＣＺ５を形成する。ここで、キャパシタ絶縁膜ＣＺ５には、電源電圧（ＶＤＤ）に耐え得るようキャパシタ絶縁膜ＣＺ５の膜厚を設定する。
次に、図１６に示すようにキャパシタ絶縁膜ＣＺ５上にスパッタ法によりタングステン膜を堆積し、レジスト膜(図示せず)をマスクに、タングステン膜をエッチングすることによりフローティング電極ＦＥ５を形成する。このフローティング電極ＦＥ５は、電源電位（ＶＤＤ）が印加される第５層配線Ｍ５ａ、および接地電位（ＧＮＤ）が印加される第５層配線Ｍ５ｂ上に形成される。第５層配線Ｍ５ｂは、第５層配線Ｍ５ａの隣に位置し、また、この配線Ｍ５ａと平行に延在しており、フローティング電極ＦＥ５もこれらの配線Ｍ５ａ、Ｍ５ｂと同じ方向に延在している。また、フローティング電極ＦＥ５は、実施に形態１の場合と同様に、配線Ｍ５ａ、Ｍ５ｂが延在する方向と直交する方向に複数に分割された状態で延在している（図５参照）。
次に、図１７に示すようにフローティング電極ＦＥ５上に層間絶縁膜ＴＨ６を形成する。層間絶縁膜ＴＨ６は、前記層間絶縁膜ＴＨ１と同様に形成する。その後、第５層配線Ｍ５上の層間絶縁膜ＴＨ６およびキャパシタ絶縁膜ＣＺ５を除去することによりコンタクトホール（図示せず）を形成し、このコンタクトホール内にプラグ（図示せず）を形成する。このプラグは、プラグＰ１と同様に形成する。次いで、層間絶縁膜ＴＨ６およびプラグ上に第１層配線と同様に第６層配線を形成する。ここで、図１７中のＭ６ａは、第６層配線のうち、電源電位（ＶＤＤ）が印加される配線であり、この第６層配線（Ｍ６ａ）の隣には、この配線Ｍ６ａと平行に延在し、接地電位（ＧＮＤ）が印加される第１層配線Ｍ６ｂが存在する。但し、配線Ｍ６ｂは、図１７の断面方向には露出しない。
次に、図１８に示すように第６層配線Ｍ６ａ上を含む層間絶縁膜ＴＨ６上にプラズマＣＶＤ法により膜厚１０ｎｍ程度の窒化シリコン膜を堆積することによりキャパシタ絶縁膜ＣＺ６を形成する。ここで、キャパシタ絶縁膜ＣＺ６には、電源電圧（ＶＤＤ）に耐え得るようキャパシタ絶縁膜ＣＺ６の膜厚を設定する。
次に、図１９に示すようにキャパシタ絶縁膜ＣＺ６上にスパッタ法によりタングステン膜を堆積し、レジスト膜(図示せず)をマスクに、タングステン膜をエッチングすることによりフローティング電極ＦＥ６を形成する。このフローティング電極ＦＥ６は、電源電位（ＶＤＤ）が印加される第６層配線Ｍ６ａおよび接地電位（ＧＮＤ）が印加される第６層配線Ｍ６ｂ上に形成される。また、フローティング電極ＦＥ５は、これらの配線Ｍ６ａ、Ｍ６ｂと同じ方向に延在している。また、図示するようにフローティング電極ＦＥ６は、実施に形態１の場合と同様に、配線Ｍ６ａ、Ｍ６ｂが延在する方向と直交する方向に複数に分割された状態で延在している。
次に、図２０に示すようにフローティング電極ＦＥ６上に層間絶縁膜ＴＨ７を形成する。層間絶縁膜ＴＨ７は、前記層間絶縁膜ＴＨ１と同様に形成する。その後、第６層配線Ｍ６ａ上の層間絶縁膜ＴＨ７およびキャパシタ絶縁膜ＣＺ６を除去することによりコンタクトホールＣ６を形成し、このコンタクトホールＣ６内にプラグＰ６を形成する。このプラグＰ６は、プラグＰ１と同様に形成する。次いで、層間絶縁膜ＴＨ６およびプラグＰ６上に第１層配線と同様に第７層配線Ｍ７を形成する。ここで、第７層配線Ｍ７のうち、配線Ｍ７ａには、電源電位（ＶＤＤ）が印加され、配線Ｍ７ｂには、接地電位（ＧＮＤ）が印加される。
次に、図２１に示すように第７層配線Ｍ７上を含む層間絶縁膜ＴＨ７上にプラズマＣＶＤ法により膜厚１０ｎｍ程度の窒化シリコン膜を堆積することによりキャパシタ絶縁膜ＣＺ７を形成する。キャパシタ絶縁膜ＣＺ７には、電源電圧（ＶＤＤ）に耐え得るようキャパシタ絶縁膜ＣＺ７の膜厚を設定する。
次に、図２２に示すようにキャパシタ絶縁膜ＣＺ７上にスパッタ法によりタングステン膜を堆積し、レジスト膜(図示せず)をマスクに、タングステン膜をエッチングすることによりフローティング電極ＦＥ７を形成する。このフローティング電極ＦＥ７は、電源電位（ＶＤＤ）が印加される第７層配線Ｍ７ａ、および接地電位（ＧＮＤ）が印加される第７層配線Ｍ７ｂ上に形成される。第７層配線Ｍ７ｂは、第７層配線Ｍ７ａの隣に位置し、また、この配線Ｍ７ａと平行に延在しており、フローティング電極ＦＥ７もこれらの配線Ｍ７ａ、Ｍ７ｂと同じ方向に延在している。また、フローティング電極ＦＥ７は、実施に形態１の場合と同様に、配線Ｍ７ａ、Ｍ７ｂが延在する方向と直交する方向に複数に分割された状態で延在している（図５参照）。
次に、図２３に示すようにフローティング電極ＦＥ７上に酸化シリコン膜および窒化シリコン膜を順次堆積することにより、これらの膜からなるパッシベーション膜ＰＶを形成する。
図２４は、本実施の形態の半導体集積回路装置の要部平面図である。図２４に示すように、第７層配線Ｍ７のうち配線Ｍ７ａ、Ｍ７ｂは、素子形成領域２０１の周辺部に環状に形成されている。ここで、環状に形成されたこれらの配線の内側をコア領域２０２という。また、素子形成領域２０１の外周には、ボンディングパッドＢＰが形成されている。ボンディングパッドＢＰは、最上層配線である第７層配線Ｍ７で形成されている。
このように、本実施の形態によれば、第１、第５、第６および第７層配線のうち電源電位（ＶＤＤ）および接地電位（ＧＮＤ）が印加される配線対上にキャパシタ絶縁膜（ＣＺ１等）を介してフローティング電極（ＦＥ１等）を形成したので、実施の形態１で説明したように、電源ノイズを低減することができる。また、フローティング電極（ＦＥ１等）を、これらの配線上に、分割された状態で延在させたので、歩留まりの低下を回避することができる。また、ＭＩＭ構造のキャパシタとなるので、周波数特性を向上させることができ、また、急峻なパルス状のノイズにも対応することができる。
さらに、フローティング電極下、例えば、環状に形成された配線Ｍ７ａ、Ｍ７ｂの下にも、にも半導体集積回路を構成するＭＯＳトランジスタを形成することができ、ＭＯＳトランジスタの形成領域が制限されることがない。また、実施の形態１で説明したように、キャパシタの構成やその製造工程が複雑になるといった、ＭＯＳ構造のキャパシタを用いた場合の問題点を解消することができる。
なお、本実施の形態では、４つの層の配線（第１、第５、第６および第７層配線）上に、キャパシタ絶縁膜（ＣＺ１等）を介してフローティング電極（ＦＥ１等）を形成したが、これらを４層以上の配線もしくは４層以下の配線について形成してもよい。また、本実施の形態では、第１、第５、第６および第７層配線上にキャパシタ絶縁膜（ＣＺ１等）を介してフローティング電極（ＦＥ１等）を形成したが、これらを他の層の配線（第２〜第４層配線）のうち電源電位（ＶＤＤ）および接地電位（ＧＮＤ）が印加される配線対上に形成してもよい。
但し、例えばＭ７（Ｍ７ａ、Ｍ７ｂ、ＦＥ７）のみでキャパシタを形成する場合、キャパシタからの電流が、Ｍ６、Ｍ５…Ｍ１を流れるため、Ｍ６〜Ｍ１の抵抗インダクタンスがノイズの原因になる。このため、下層（例えばＭ１）にキャパシタを形成する効果は大きい。
なお、実施の形態１と同様に、窒化シリコン膜の他、例えば、酸化タンタル膜等の高誘電率の材料を用いてキャパシタ絶縁膜ＣＺを形成してもよい。
（実施の形態３）
実施の形態２においては、第７層配線Ｍ７のうち配線Ｍ７ａ、Ｍ７ｂをコア領域の外側に環状に形成したが、これらの配線をコア領域内に形成してもよい。
実施の形態２においては、第７層配線Ｍ７のうち配線Ｍ７ａ、Ｍ７ｂをコア領域の外側に環状に形成したが、これらの配線をコア領域内に形成してもよい。
次に、本発明の実施の形態である半導体集積回路装置の製造方法について説明する。なお、層間絶縁膜ＴＨ７およびその内部に形成されるプラグＰ６の形成工程までは、実施の形態２の場合と同様と同様であるためその説明を省略する。
図２５に示す層間絶縁膜ＴＨ７およびプラグＰ６上にスパッタ法により窒化チタン膜（図示せず）、アルミニウム膜および窒化チタン膜（図示せず）を順次堆積し、所望の形状にパターニングすることにより、第７層配線Ｍ７を形成する。ここで、第７層配線Ｍ７のうち、配線Ｍ７ａには、電源電位（ＶＤＤ）が印加され、配線Ｍ７ｂには、接地電位（ＧＮＤ）が印加される。また、これらの配線Ｍ７ａ、Ｍ７ｂは、後述する素子形成領域２０１の内部にも形成される。
次に、図２６に示すように第７層配線Ｍ７上を含む層間絶縁膜ＴＨ７上にプラズマＣＶＤ法により膜厚１０ｎｍ程度の窒化シリコン膜を堆積することによりキャパシタ絶縁膜ＣＺ７を形成する。ここで、キャパシタ絶縁膜ＣＺ７には、電源電圧（ＶＤＤ）に耐え得るようキャパシタ絶縁膜ＣＺ７の膜厚を設定する。
次に、キャパシタ絶縁膜ＣＺ７上にスパッタ法によりタングステン膜を堆積し、レジスト膜(図示せず)をマスクに、タングステン膜をエッチングすることによりフローティング電極ＦＥ７を形成する。このフローティング電極ＦＥ７は、電源電位（ＶＤＤ）が印加される第７層配線Ｍ７ａ、および接地電位（ＧＮＤ）が印加される第７層配線Ｍ７ｂ上に形成される。第７層配線Ｍ７ｂは、第７層配線Ｍ７ａの隣に位置し、また、この配線Ｍ７ａと平行に延在しており、フローティング電極ＦＥ７もこれらの配線Ｍ７ａ、Ｍ７ｂと同じ方向に延在している。また、フローティング電極ＦＥ７は、実施に形態１の場合と同様に、配線Ｍ７ａ、Ｍ７ｂが延在する方向と直交する方向に複数に分割された状態で延在している（図５参照）。さらに、このフローティング電極ＦＥ７は、後述するプラグＰ７の形成領域を避けて形成される。
次に、図２７に示すようにフローティング電極ＦＥ７上に酸化シリコン膜および窒化シリコン膜を順次堆積することにより、これらの膜からなるパッシベーション膜ＰＶを形成する。
次いで、図２８に示すように配線Ｍ７ａ、Ｍ７ｂを含む第７層配線上のパッシベーション膜ＰＶおよびキャパシタ絶縁膜ＣＺ７をエッチングすることによりコンタクトホールＣ７を形成する。次いで、コンタクトホールＣ７内を含むパッシベーション膜ＰＶ上に、ＣＶＤ法によりタングステン膜を堆積し、このタングステン膜をパッシベーション膜ＰＶが露出するまでＣＭＰ法により研磨することによってコンタクトホールＣ７内にプラグＰ７を形成する。
次いで、プラグＰ７上にスパッタ法により窒化チタン膜等からなるバリアメタル膜ＢＭを形成し、さらに、その上部にハンダバンプ電極ＢＰｎを形成する（図２９参照）。ここで、ハンダバンプ電極ＢＰｎのうち、ハンダバンプ電極ＢＰａには、電源電位（ＶＤＤ）が印加され、ハンダバンプ電極ＢＰｂには、接地電位（ＧＮＤ）が印加される。ハンダバンプ電極ＢＰｏは、それ以外のバンプ電極である。
図２９は、本実施の形態の半導体集積回路装置の要部平面図である。図２９に示すように、第７層配線Ｍ７（Ｍ７ａ、Ｍ７ｂ含む）は、素子形成領域２０１の内部に形成され、その上部に形成されたハンダバンプ電極ＢＰｎ（ＢＰｏ、ＢＰａ、ＢＰｂ含む）が露出している。
この図２９の形態では、素子領域の内部にＭ７ａ、Ｍ７ｂが散在するので、Ｍ７ａ、Ｍ７ｂの下部にＭＯＳキャパシタを設ける公知の方法では集積度の低下が大きくなるという問題が生じる。
しかしながら、本実施の形態によれば、第１、第５、第６および第７層配線のうち電源電位（ＶＤＤ）および接地電位（ＧＮＤ）が印加される配線対上にキャパシタ絶縁膜を介してフローティング電極を形成したので、実施の形態２で説明した効果を得ることができる。また、第７層配線Ｍ７のうち配線Ｍ７ａ、Ｍ７ｂの下にも半導体集積回路を構成するＭＯＳトランジスタを形成することができ、前記ＭＯＳトランジスタの形成領域が制限されることがない。
（実施の形態４）
実施の形態１〜３においては、各配線を層間絶縁膜上に形成したが、各配線を絶縁膜中に形成された溝内に金属膜を埋め込むことにより形成してもよい。
実施の形態１〜３においては、各配線を層間絶縁膜上に形成したが、各配線を絶縁膜中に形成された溝内に金属膜を埋め込むことにより形成してもよい。
次に、本発明の実施の形態である半導体集積回路装置の製造方法について説明する。図３０〜図３５は、本発明の実施の形態である半導体集積回路装置の製造方法の一例を示した半導体基板の要部断面図である。
まず、図３０に示すように、単結晶シリコンからなる半導体基板１の主表面にＭＩＳＦＥＴ等の半導体素子（図示せず）を形成し、その上部に酸化シリコン膜を堆積した後、ＣＭＰ法で研磨してその表面を平坦化することによって層間絶縁膜ＴＨを形成する。
次いで、層間絶縁膜ＴＨ上に、窒化シリコン膜Ｈａおよび酸化シリコン膜ＨｂをＣＶＤ法により順次堆積し、これらの膜から成る配線溝用絶縁膜Ｈを形成する。次いで、配線形成予定領域の配線溝用絶縁膜Ｈをエッチングすることにより配線溝ＨＭａ、ＨＭｂを形成する。なお、窒化シリコン膜Ｈａは、前記エッチングの際のエッチングストッパーとして利用される。
次に、図３１に示すように、配線溝ＨＭａ、ＨＭｂ内を含む配線溝用絶縁膜Ｈ上に窒化チタンからなるバリア層ＢＭをスパッタ法もしくはＣＶＤ法により堆積し、次いで、バリア層ＢＭ上に、銅膜Ｍをスパッタ法により形成する。
次に、図３２に示すように、配線溝外部の銅膜Ｍおよびバリア層ＢＭをＣＭＰにより除去することにより銅膜Ｍおよびバリア層ＢＭから成る配線Ｍａ、Ｍｂ（埋め込み配線）を形成する。ここで、例えば、配線Ｍａは、図示しない配線やプラグを介して電源電位（ＶＤＤ）に接続され、配線Ｍｂは、図示しない配線やプラグを介して接地電位（ＧＮＤ）に接続される。これらの配線（Ｍａ、Ｍｂ）は、いわゆる電源配線であるため、配線幅はほぼ等しく、また、数十μｍと、他の配線より太く設計される。
次に、図３３に示すように配線Ｍａ、Ｍｂ上を含む層間絶縁膜ＴＨ上にプラズマＣＶＤ法により膜厚１０ｎｍ程度の窒化シリコン膜を堆積することによりキャパシタ絶縁膜ＣＺを形成する。ここで、キャパシタ絶縁膜ＣＺには、電源電圧（ＶＤＤ）に耐え得るようキャパシタ絶縁膜ＣＺの膜厚を設定する。なお、この場合キャパシタ絶縁膜ＣＺは、配線Ｍａ、Ｍｂ中の銅が層間絶縁膜中に拡散することを防止する役割も果たす。
次に、図３４に示すようにキャパシタ絶縁膜ＣＺ上にスパッタ法により膜厚１００ｎｍ程度のタングステン膜Ｗを堆積する。
次いで、図３５に示すようにタングステン膜Ｗ上のレジスト膜(図示せず)をマスクに、タングステン膜をエッチングすることによりフローティング電極ＦＥを形成する。このフローティング電極ＦＥは、下層の配線ＭａおよびＭｂや上層の配線と電気的に接続されない。また、このフローティング電極ＦＥは、配線ＭａおよびＭｂ上に、分割された状態で延在している（図５参照）。
なお、図３７に示すように、配線Ｍａ、Ｍｂ上にバリア膜（銅拡散防止膜）としてＢａ、Ｂｂを形成し、このバリア膜Ｂａ、Ｂｂ上に、例えば、酸化タンタル膜を堆積することによりキャパシタ絶縁膜ＣＺを形成し、さらに、フローティング電極ＦＥを形成してもよい。
この後、層間絶縁膜、配線溝用絶縁膜、配線、キャパシタ絶縁膜およびフローティング電極の形成を繰り返すことにより複数層の配線を有する半導体集積回路装置が形成される。但し、すべての配線上にキャパシタ絶縁膜およびフローティング電極形成する必要はない。
また、実施の形態２および３の７層の配線を前述の埋め込み配線で形成してもよい。なお、この場合の半導体集積回路装置の製造方法については、実施の形態２もしくは３で説明した場合と、配線の形成方法が、前述の配線溝用絶縁膜の形成、配線溝の形成、金属膜の埋め込みおよびＣＭＰとなる他は同様であるためその説明を省略する。
このように、本実施の形態によれば、電源電位（ＶＤＤ）および接地電位（ＧＮＤ）が印加される配線対上にキャパシタ絶縁膜を介してフローティング電極を形成したので、電源ノイズを低減することができる等、実施の形態１〜３で説明した効果と同様の効果を得ることができる。
また、本実施の形態によれば、各配線を埋め込み配線としたので、キャパシタ絶縁膜の平坦性を確保することができ、キャパシタの信頼性を向上させることができる。
（実施の形態５）
実施の形態１〜４においては、電源電位（ＶＤＤ）および接地電位（ＧＮＤ）が印加される配線対上にキャパシタ絶縁膜を介してフローティング電極を形成したが、ＳＲＡＭメモリセルの情報蓄積部上にキャパシタ絶縁膜およびフローティング電極（容量）を形成してもよい。
実施の形態１〜４においては、電源電位（ＶＤＤ）および接地電位（ＧＮＤ）が印加される配線対上にキャパシタ絶縁膜を介してフローティング電極を形成したが、ＳＲＡＭメモリセルの情報蓄積部上にキャパシタ絶縁膜およびフローティング電極（容量）を形成してもよい。
図３８は、本実施の形態であるＳＲＡＭ（Static Random Access Memory）のメモリセルを示す等価回路図である。図示するように、このメモリセルＭＣは、一対の相補性データ線（データ線ＤＬ、データ線／（バー）ＤＬ）とワード線ＷＬとの交差部に配置され、一対の駆動用ＭＩＳＦＥＴＱｄ１,Ｑｄ２ 、一対の負荷用ＭＩＳＦＥＴＱｐ１,Ｑｐ２ および一対の転送用ＭＩＳＦＥＴＱｔ１,Ｑｔ２ により構成されている。駆動用ＭＩＳＦＥＴＱｄ１,Ｑｄ２ および転送用ＭＩＳＦＥＴＱｔ１,Ｑｔ２ はｎチャネル型ＭＩＳＦＥＴで構成され、負荷用ＭＩＳＦＥＴＱｐ１,Ｑｐ２ はｐチャネル型ＭＩＳＦＥＴで構成されている。
メモリセルＭＣを構成する上記６個のＭＩＳＦＥＴのうち、駆動用ＭＩＳＦＥＴＱｄ１ および負荷用ＭＩＳＦＥＴＱｐ１ は、ＣＭＯＳインバータＩＮＶ1 を構成し、駆動用ＭＩＳＦＥＴＱｄ２ および負荷用ＭＩＳＦＥＴＱｐ２ は、ＣＭＯＳインバータＩＮＶ2 を構成している。これら一対のＣＭＯＳインバータＩＮＶ1,ＩＮＶ2 の相互の入出力端子（蓄積ノードＡ、Ｂ）は、交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。また、このフリップフロップ回路の一方の入出力端子（蓄積ノードＡ）は、転送用ＭＩＳＦＥＴＱｔ１ のソース、ドレイン領域の一方に接続され、他方の入出力端子（蓄積ノードＢ）は、転送用ＭＩＳＦＥＴＱｔ２ のソース、ドレイン領域の一方に接続されている。
さらに、転送用ＭＩＳＦＥＴＱｔ１ のソース、ドレイン領域の他方はデータ線ＤＬに接続され、転送用ＭＩＳＦＥＴＱｔ２ のソース、ドレイン領域の他方はデータ線／ＤＬに接続されている。また、フリップフロップ回路の一端（負荷用ＭＩＳＦＥＴＱｐ１,Ｑｐ２ の各ソース領域）は電源電圧（Ｖcc) に接続され、他端（駆動用ＭＩＳＦＥＴＱｄ１,Ｑｄ２ の各ソース領域）は基準電圧（Ｖss) に接続されている。
上記回路の動作を説明すると、一方のＣＭＯＳインバータＩＮＶ1 の蓄積ノードＡが高電位（“Ｈ" ）であるときには、駆動用ＭＩＳＦＥＴＱｄ２ がＯＮになるので、他方のＣＭＯＳインバータＩＮＶ2 の蓄積ノードＢが低電位（“Ｌ" ）になる。従って、駆動用ＭＩＳＦＥＴＱｄ１ がＯＦＦになり、蓄積ノードＡの高電位（“Ｈ" ）が保持される。すなわち、一対のＣＭＯＳインバータＩＮＶ1,ＩＮＶ2 を交差結合させたラッチ回路によって相互の蓄積ノードＡ、Ｂの状態が保持され、電源電圧が印加されている間、情報が保存される。この蓄積ノードＡおよびＢ上に前述のキャパシタ絶縁膜およびフローティング電極（容量）を付加する。
転送用ＭＩＳＦＥＴＱｔ１,Ｑｔ２ のそれぞれのゲート電極にはワード線ＷＬが接続され、このワード線ＷＬによって転送用ＭＩＳＦＥＴＱｔ１,Ｑｔ２ の導通、非導通が制御される。すなわち、ワード線ＷＬが高電位（“Ｈ" ）であるときには、転送用ＭＩＳＦＥＴＱｔ１,Ｑｔ２ がＯＮになり、フリップフロップ回路と相補性データ線（データ線ＤＬ，／ＤＬ）とが電気的に接続されるので、蓄積ノードＡ、Ｂの電位状態（“Ｈ" または“Ｌ" ）がデータ線ＤＬ、／ＤＬに現れ、メモリセルＭＣの情報として読み出される。
メモリセルＭＣに情報を書き込むには、ワード線ＷＬを“Ｈ" 電位レベル、転送用ＭＩＳＦＥＴＱｔ１,Ｑｔ２ をＯＮ状態にしてデータ線ＤＬ、／ＤＬの情報を蓄積ノードＡ、Ｂに伝達する。
次に、本実施の形態のＳＲＡＭの製造方法を図３９〜図６１を用いて説明する。
まず、図３９、図４０および図４１に示すように、半導体基板１中に素子分離２を形成する。図４１は、メモリセル約１個分の領域を示す半導体基板の平面図であり、図３９、図４０は、それぞれ図４１のＡ−Ａ断面図、Ｂ−Ｂ断面図である。この素子分離２は、以下のように形成する。例えばｐ型の単結晶シリコンからなる半導体基板１をエッチングすることにより深さ２５０nm程度の素子分離溝を形成する。
その後、半導体基板１を約１０００℃で熱酸化することによって、溝の内壁に膜厚１０nm程度の薄い酸化シリコン膜（図示せず）を形成する。
次に、溝の内部を含む半導体基板１上にＣＶＤ法で膜厚４５０〜５００nm程度の酸化シリコン膜を堆積し、化学的機械研磨（ＣＭＰ）法で溝の上部の酸化シリコン膜を研磨し、その表面を平坦化する。
次に、半導体基板１にｐ型不純物（ホウ素）およびｎ型不純物（例えばリン）をイオン打ち込みした後、約１０００℃の熱処理で上記不純物を拡散させることによって、半導体基板１にｐ型ウエル３およびｎ型ウエル４を形成する。図４１に示すように、半導体基板１には、ｐ型ウエル３、ｎ型ウエル４、ｐ型ウエル内の活性領域Ａｐ１、Ａｐ２、およびｎ型ウエル内の活性領域Ａｎ１、Ａｎ２が形成される。ｐ型ウエル３とｎ型ウエル４（Ａｎ１、Ａｎ２）が形成される。これら活性領域Ａｎ１、Ａｎ２、Ａｐ１、Ａｐ２は、酸化シリコン膜が埋め込まれた素子分離２で囲まれている。
また、追って詳細に説明するように、をメモリセルＭＣを構成する６個のＭＩＳＦＥＴ（Ｑｔ１、Ｑｔ２、Ｑｄ１、Ｑｄ２、Ｑｐ１、Ｑｐ２）のうちｎチャネル型ＭＩＳＦＥＴ（Ｑｔ１、Ｑｄ１）は、活性領域Ａｐ１（ｐ型ウエル３）上に形成され、ｎチャネル型ＭＩＳＦＥＴ（Ｑｔ２、Ｑｄ２）は、活性領域Ａｐ２（ｐ型ウエル３）上に形成される。また、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ２）は、活性領域Ａｎ１（ｎ型ウエル４）上に形成され、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ１）は、活性領域Ａｎ２（ｎ型ウエル４）上に形成される。
次に、半導体基板１の主表面にｎチャネル型ＭＩＳＦＥＴ（Ｑｔ１、Ｑｄ１、Ｑｔ２、Ｑｄ２）およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ１、Ｑｐ２）を形成する。
まず、フッ酸系の洗浄液を用いて半導体基板１（ｐ型ウエル３およびｎ型ウエル４）の表面をウェット洗浄した後、ｐ型ウエル３およびｎ型ウエル４のそれぞれの表面に膜厚６nm程度の清浄なゲート酸化膜（図示せず）を形成する。
次いで、図４２、図４３および図４４に示すように、半導体基板１うえのゲート酸化膜上にゲート電極Ｇを形成する。図４４は、メモリセル約１個分の領域を示す半導体基板の平面図であり、図４２、図４３は、それぞれ図４４のＡ−Ａ断面図、Ｂ−Ｂ断面図である。このゲート電極Ｇは、以下のように形成する。まず、ゲート酸化膜の上部に膜厚１００nm程度の低抵抗多結晶シリコン膜をＣＶＤ法で堆積する。次に、フォトレジスト膜（図示せず）をマスクにして多結晶シリコン膜をドライエッチングすることにより、多結晶シリコン膜からなるゲート電極Ｇを形成する。図４４に示すように、活性領域Ａｐ１上には、転送用ＭＩＳＦＥＴＱｔ１のゲート電極Ｇと、駆動用ＭＩＳＦＥＴＱｄ１のゲート電極Ｇが形成され、活性領域Ａｐ２上には、転送用ＭＩＳＦＥＴＱｔ２のゲート電極Ｇと、駆動用ＭＩＳＦＥＴＱｄ２のゲート電極Ｇが形成されている。また、活性領域Ａｎ１上には、負荷用ＭＩＳＦＥＴＱｐ２のゲート電極Ｇが形成され、活性領域Ａｎ２上には、負荷用ＭＩＳＦＥＴＱｐ１のゲート電極Ｇが形成されている。これらのゲート電極は、それぞれ図中のＡ−Ａ方向に形成され、負荷用ＭＩＳＦＥＴＱｐ１のゲート電極Ｇと駆動用ＭＩＳＦＥＴＱｄ１のゲート電極とは共通であり、また、負荷用ＭＩＳＦＥＴＱｐ２のゲート電極および駆動用ＭＩＳＦＥＴＱｄ２のゲート電極とは共通である。
次に、図４３に示すように、ｎ型ウエル４上にｐ型不純物（ボロン）を注入することによってｐ-型半導体領域１４を形成し、また、図４３には表れないがｐ型ウエル３上のゲート電極Ｇの両側にｎ型不純物（リン）を注入することによってｎ-型半導体領域を形成する。
次いで、半導体基板１上にＣＶＤ法で膜厚４０nm程度の窒化シリコン膜を堆積した後、異方的にエッチングすることによって、ゲート電極Ｇの側壁にサイドウォールスペーサ１６を形成する。
次に、ｎ型ウエル４上にｐ型不純物（ボロン）をイオン打ち込みすることによってｐ＋型半導体領域１８（ソース、ドレイン）を形成し、また、図には表れないがｐ型ウエル３上にｎ型不純物（リンまたはヒ素）をイオン打ち込みすることによってｎ＋型半導体領域（ソース、ドレイン）を形成する。
ここまでの工程で、メモリセルＭＣを構成する６個のＭＩＳＦＥＴ（駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２および負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２）および周辺回路を構成するｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴが完成する。
続いて、半導体基板１の表面を洗浄した後、半導体基板１上に、スパッタ法によりＣｏ膜およびＴｉ膜を順次堆積し、６００℃で１分間の熱処理を施し、半導体基板１の露出部（ｎ+型半導体領域１７、ｐ+型半導体領域１８）およびゲート電極Ｇ上に、ＣｏＳｉ層（図示せず）を形成する。
次いで、未反応のＣｏ膜およびＴｉ膜をエッチングにより除去した後、７００から８００℃で、１分間程度の熱処理を施し、低抵抗のＣｏＳｉ２層(図示せず)を形成する。
次いで、図４５および図４６に示すように、半導体基板１上に酸化シリコン膜２１を堆積した後、酸化シリコン膜２１の表面をＣＭＰ法で研磨してその表面を平坦化する。
次に、フォトレジスト膜（図示せず）を、マスクに酸化シリコン膜をドライエッチングすることによって、ｎ+型半導体領域（ソース、ドレイン）およびｐ+型半導体領域１８（ソース、ドレイン）上にコンタクトホールＣ１および配線溝ＨＭを形成する（図４９参照）。また、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２のゲート電極Ｇ上にコンタクトホールＣ１を形成する。一方の配線溝ＨＭは、駆動用ＭＩＳＦＥＴＱｄ１のドレイン上から負荷用ＭＩＳＦＥＴＱｐ１のドレイン上を経由し、駆動用ＭＩＳＦＥＴＱｄ２のゲート電極上まで延在している。また、他方の配線溝ＨＭは、駆動用ＭＩＳＦＥＴＱｄ２のドレイン上から負荷用ＭＩＳＦＥＴＱｐ２のドレイン上を経由し、駆動用ＭＩＳＦＥＴＱｄ１のゲート電極上まで延在している（図４９参照）。
次いで、図４７、図４８および図４９に示すように、Ｃ１および配線溝ＨＭ内に導電性膜を埋め込むことによりプラグＰ１および配線ＭＤ１、ＭＤ２（導電層）を形成する。図４９は、メモリセル約１個分の領域を示す半導体基板の平面図であり、図４７、図４８は、それぞれ図４９のＡ−Ａ断面図、Ｂ−Ｂ断面図である。これらを形成するには、まず、コンタクトホールＣ１および配線溝ＨＭの内部を含む酸化シリコン膜２１の上部にスパッタ法により膜厚１０ｎｍ程度のＴｉ膜（図示せず）および膜厚５０ｎｍ程度のＴｉＮ膜（図示せず）を順次し、５００〜７００℃で１分間熱処理を施す。次いでＣＶＤ法によりタングステン膜を堆積し、酸化シリコン膜２１の表面が露出するまでエッチバックもしくはＣＭＰを施し、コンタクトホールＣ１および配線溝ＨＭ外部のＴｉ膜、ＴｉＮ膜およびタングステン膜を除去する。
次いで、図５０および図５１に示すように、酸化シリコン膜２１、プラグＰ１および配線ＭＤ１、ＭＤ２上に膜厚５ｎｍ程度の窒化シリコン膜２３を形成する。この窒化シリコン膜２３は、下部電極となる配線ＭＤ１、ＭＤ２と後述するフローティング電極２４との間に形成され、容量絶縁膜となる。
次に、図５２、図５３および図５４に示すように、窒化シリコン膜２３上に、スパッタ法により膜厚５０ｎｍ程度のタングステン膜を堆積し、パターニングすることによって、配線ＭＤ１、ＭＤ２上に延在するフローティング電極２４を形成する。図５４は、メモリセル約１個分の領域を示す半導体基板の平面図であり、図５２、図５３は、それぞれ図５４のＡ−Ａ断面図、Ｂ−Ｂ断面図である。このフローティング電極２４は、プラグＰ１上に延在しないようパターニングする（図５４参照）。
以上の工程により配線ＭＤ１と、窒化シリコン膜２３とフローティング電極２４とで構成される容量Ｃａ１と、配線ＭＤ２と、窒化シリコン膜２３とフローティング電極２４とで構成される容量Ｃａ２を形成することができる。即ち、配線ＭＤ１とＭＤ２との間（蓄積ノードＡＢ間）には、容量Ｃａ１とＣａ２が直列に接続されることとなる。
このように、本実施の形態によれば、配線ＭＤ１、ＭＤ２上に、窒化シリコン膜２３を介してフローティング電極２４を形成したので、ＳＲＡＭのメモリセルに入射したα線によるソフトエラーを低減することができる。
また、配線ＭＤ１、ＭＤ２は埋め込み配線であるため、窒化シリコン膜２３の平坦性を確保することができ、容量の信頼性を向上させることができる。
また、フローティング電極２４は、図５５に示すように、メモリセルＭＣ毎に、分割された状態で配置されているので、実施の形態１と同様に、フローティング電極ＦＥが不良になるためには、フローティング電極ＦＥと配線ＭＤ１との間の耐圧が不良であり、かつ、フローティング電極ＦＥと配線ＭＤ２との間の耐圧が不良である場合に限られるため、歩留まりの低下を回避することができる。図５５は、メモリセル約４個分（縦２個×横２個）の領域を示す半導体基板の平面図である。
また、例えば、蓄積ノードＡおよびＢに、それぞれ接続される下部電極（ＬＥ）および上部電極（ＵＥ）を設ける場合には、これらの電極と蓄積ノードＡおよびＢ（ソース、ドレイン）とを接続するためのスルーホールを形成しなければならず、マスク数や工程数が増加し、また、容量絶縁膜の品質が劣化するといった問題が生じる。
このような下部電極および上部電極を設ける工程例を説明する。まず、図６２（ａ）に示すように、駆動用ＭＩＳＦＥＴＱｄ１のドレイン上の層間絶縁膜ＴＨを除去し、コンタクトホールＣＡを形成した後、このコンタクトホール内に金属層を埋め込むことによりプラグＰＡを形成し、このプラグＰＡ上に下部電極ＬＥを形成する。次いで、図６２（ｂ）に示すように、この下部電極ＬＥ上に容量絶縁膜ＣＺを形成し、この後、図６２（ｃ）に示すように、容量絶縁膜ＣＺ上のレジスト膜（図示せず）をマスクに、駆動用ＭＩＳＦＥＴＱｄ２のドレイン上の層間絶縁膜を除去（エッチング）し、コンタクトホールＣＢを形成する。次に、図６２（ｄ）に示すように、このコンタクトホールＣＢ内に金属層を埋め込むことによりプラグＰＢを形成し、さらに、このプラグＰＢ上に上部電極ＵＥを形成する。その結果、下部電極（ＬＥ）、上部電極（ＵＥ）および容量絶縁膜ＣＺによって、蓄積ノードＡＢ間に容量が形成される。
しかしながら、前述の工程の場合、コンタクトホールＣＡ、下部電極ＬＥ、コンタクトホールＣＢおよび上部電極ＵＥをパターニングするための４枚のマスクが必要であり、また、工程数が増加する。
これに対して、本実施の形態によれば、フローティング電極ＦＥをパターニングするだけでよく、マスク数および工程数の削減を図ることができる。
また、図６２（ａ）〜（ｄ）の工程においては、膜質の向上が要求される容量絶縁膜ＣＺ表面が、レジスト膜の形成、ホトリソグラフィー、エッチングおよびレジスト膜除去といった種々の工程に晒されるため、容量絶縁膜の品質が劣化してしまい、歩留まりの低下に繋がるおそれがあった。
これに対して、本実施の形態においては、容量絶縁膜ＣＺ上にレジスト膜を形成することがなく、容量絶縁膜の膜質を向上させることができる。その結果、歩留まりを向上させることができる。
次いで、フローティング電極２４上に層間絶縁膜を介し第１層配線Ｍ１および第２層配線Ｍ２が形成される。引き続き、これらの配線の形成工程について図５６〜図６１を参照しながら説明する。
まず、図５６、図５７および図５８に示すように、フローティング電極２４上に、酸化シリコン膜２５をＣＶＤ法により堆積する。次いで、プラグＰ１上の酸化シリコン膜２５および窒化シリコン膜２３をエッチングにより除去することによりコンタクトホールＣ２を形成する。図５８は、メモリセル約１個分の領域を示す半導体基板の平面図であり、図５６、図５７は、それぞれ図５８のＡ−Ａ断面図、Ｂ−Ｂ断面図である。
次いで、コンタクトホールＣ２内に導電性膜を埋め込むことによりプラグＰ２を形成する。まず、コンタクトホールＣ２の内部を含む酸化シリコン膜２５の上部にスパッタ法により膜厚１０ｎｍ程度のＴｉ膜（図示せず）および膜厚５０ｎｍ程度のＴｉＮ膜を順次堆積し、次いでＣＶＤ法によりタングステン膜を堆積し、酸化シリコン膜２５の表面が露出するまでエッチバックもしくはＣＭＰを施し、コンタクトホールＣ２外部のＴｉ膜、ＴｉＮ膜およびタングステン膜を除去することによりプラグＰ２を形成する。
続いて、酸化シリコン膜２５およびプラグＰ２上に、第１層配線Ｍ１を形成する。まず、スパッタ法により膜厚１０ｎｍ程度のＴｉ膜（図示せず）および膜厚５０ｎｍ程度のＴｉＮ膜を順次堆積し、次いでＣＶＤ法によりタングステン膜を堆積し、パターニングすることにより第１層配線Ｍ１を形成する。第１層配線Ｍ１のうち、転送用ＭＩＳＦＥＴＱｔ１とＱｔ２のゲート電極ＧをプラグＰ１、Ｐ２を介して接続する第１層配線Ｍ１はワード線ＷＬとなる。
次いで、図５９、図６０および図６１に示すように、第１層配線Ｍ１および酸化シリコン膜２５上に、酸化シリコン膜２７をＣＶＤ法により堆積し、次いで、第１層配線Ｍ１上の酸化シリコン膜２７をエッチングにより除去することによりコンタクトホールＣ３を形成する（図６１参照）。
次いで、コンタクトホールＣ３内に導電性膜を埋め込むことによりプラグＰ３を形成する。このプラグＰ３は、プラグＰ２と同様に形成する（図６１参照）。
続いて、酸化シリコン膜２７およびプラグＰ３上に、第２層配線Ｍ２を形成する（図５９、図６１参照）。まず、スパッタ法により膜厚１０ｎｍ程度のＴｉ膜（図示せず）および膜厚５０ｎｍ程度のＴｉＮ膜を順次堆積し、次いで膜圧３００ｎｍ程度のアルミニウム膜を形成し、パターニングすることにより第２層配線Ｍ２を形成する。
この２層配線Ｍ２を介して駆動用ＭＩＳＦＥＴＱｄ１およびＱｄ２のソースに基準電位（Ｖｓｓ）が供給され、負荷用ＭＩＳＦＥＴＱｐ１およびＱｐ２のソースに電源電位（Ｖｃｃ）が供給される。また、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の一端と接続された第２層配線はデータ線（ＤＬ、／ＤＬ）となる。
以上の工程により、図３８を用いて説明したＳＲＡＭメモリセルが、ほぼ完成する。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
なお、実施の形態２および３においては、半導体素子としてＭＩＳＦＥＴを形成したが、ＭＩＳＦＥＴに限られず、バイポーラトランジスタ等の他の素子を形成することもできる。
本発明は、半導体集積回路装置を製造する製造業に幅広く利用することができる。
１ 半導体基板
２ 素子分離
３ ｐ型ウエル
４ ｎ型ウエル
９ ゲート電極
１４ ｎ−型半導体領域
１５ 酸化シリコン膜
１６ サイドウォールスペーサ
１８ ｎ＋型半導体領域
２１ 酸化シリコン膜
２３ 窒化シリコン膜
２４ フローティング電極
２５ 酸化シリコン膜
２７ 酸化シリコン膜
２０１ 素子形成領域
２０２ コア領域
Ａ、Ｂ 蓄積ノード
Ａｎ１、Ａｎ２ 活性領域
Ａｐ１、Ａｐ２ 活性領域
Ｂａ バリア膜
ＢＭ バリアメタル膜（バリア層）
ＢＰ ボンディングパッド
ＢＰｎ、ＢＰｏ、ＢＰａ、ＢＰｂ ハンダバンプ電極
Ｃ１〜Ｃ７ コンタクトホール
ＣＡ、ＣＢ コンタクトホール
ＣＺ キャパシタ絶縁膜（容量絶縁膜）
ＣＺ１ キャパシタ絶縁膜
ＣＺ５〜ＣＺ７ キャパシタ絶縁膜
Ｃａ１、Ｃａ２ キャパシタ（容量）
ＤＬ、／ＤＬ データ線
ＦＥ フローティング電極
ＦＥ１ フローティング電極
ＦＥ５〜ＦＥ７ フローティング電極
Ｇ ゲート電極
Ｈ 配線溝用絶縁膜
ＨＭ 配線溝
ＨＭａ、ＨＭｂ 配線溝
Ｈａ 窒化シリコン膜
Ｈｂ 酸化シリコン膜
ＩＮＶ１、ＩＮＶ２ ＣＭＯＳインバータ
ＬＥ 下部電極
ＬＩ ローカルインターコネクト配線
Ｍ 銅膜
Ｍ１、Ｍ１ａ、Ｍ１ｂ 第１層配線
Ｍ２ 第２層配線
Ｍ３ 第３層配線
Ｍ４ 第４層配線
Ｍ５、Ｍ５ａ、Ｍ５ｂ 第５層配線
Ｍ６ａ、Ｍ６ｂ 第６層配線
Ｍ７、Ｍ７ａ、Ｍ７ｂ 第７層配線
ＭＣ メモリセル
ＭＤ１ 配線
ＭＤ２ 配線
Ｍａ、Ｍｂ 配線
Ｐ１〜Ｐ７ プラグ
ＰＡ、ＰＢ プラグ
ＰＶ パッシベーション膜
Ｑｄ１ 駆動用ＭＩＳＦＥＴ
Ｑｄ２ 駆動用ＭＩＳＦＥＴ
Ｑｐ１ 負荷用ＭＩＳＦＥＴ
Ｑｐ２ 負荷用ＭＩＳＦＥＴ
Ｑｔ１ 転送用ＭＩＳＦＥＴ
Ｑｔ２ 転送用ＭＩＳＦＥＴ
ＴＨ 層間絶縁膜
ＴＨ１〜ＴＨ７ 層間絶縁膜
ＵＣ ユニットキャパシタ
ＵＥ ユニット電極
ＵＥ 上部電極
Ｗ タングステン膜
ＷＬ ワード線
２ 素子分離
３ ｐ型ウエル
４ ｎ型ウエル
９ ゲート電極
１４ ｎ−型半導体領域
１５ 酸化シリコン膜
１６ サイドウォールスペーサ
１８ ｎ＋型半導体領域
２１ 酸化シリコン膜
２３ 窒化シリコン膜
２４ フローティング電極
２５ 酸化シリコン膜
２７ 酸化シリコン膜
２０１ 素子形成領域
２０２ コア領域
Ａ、Ｂ 蓄積ノード
Ａｎ１、Ａｎ２ 活性領域
Ａｐ１、Ａｐ２ 活性領域
Ｂａ バリア膜
ＢＭ バリアメタル膜（バリア層）
ＢＰ ボンディングパッド
ＢＰｎ、ＢＰｏ、ＢＰａ、ＢＰｂ ハンダバンプ電極
Ｃ１〜Ｃ７ コンタクトホール
ＣＡ、ＣＢ コンタクトホール
ＣＺ キャパシタ絶縁膜（容量絶縁膜）
ＣＺ１ キャパシタ絶縁膜
ＣＺ５〜ＣＺ７ キャパシタ絶縁膜
Ｃａ１、Ｃａ２ キャパシタ（容量）
ＤＬ、／ＤＬ データ線
ＦＥ フローティング電極
ＦＥ１ フローティング電極
ＦＥ５〜ＦＥ７ フローティング電極
Ｇ ゲート電極
Ｈ 配線溝用絶縁膜
ＨＭ 配線溝
ＨＭａ、ＨＭｂ 配線溝
Ｈａ 窒化シリコン膜
Ｈｂ 酸化シリコン膜
ＩＮＶ１、ＩＮＶ２ ＣＭＯＳインバータ
ＬＥ 下部電極
ＬＩ ローカルインターコネクト配線
Ｍ 銅膜
Ｍ１、Ｍ１ａ、Ｍ１ｂ 第１層配線
Ｍ２ 第２層配線
Ｍ３ 第３層配線
Ｍ４ 第４層配線
Ｍ５、Ｍ５ａ、Ｍ５ｂ 第５層配線
Ｍ６ａ、Ｍ６ｂ 第６層配線
Ｍ７、Ｍ７ａ、Ｍ７ｂ 第７層配線
ＭＣ メモリセル
ＭＤ１ 配線
ＭＤ２ 配線
Ｍａ、Ｍｂ 配線
Ｐ１〜Ｐ７ プラグ
ＰＡ、ＰＢ プラグ
ＰＶ パッシベーション膜
Ｑｄ１ 駆動用ＭＩＳＦＥＴ
Ｑｄ２ 駆動用ＭＩＳＦＥＴ
Ｑｐ１ 負荷用ＭＩＳＦＥＴ
Ｑｐ２ 負荷用ＭＩＳＦＥＴ
Ｑｔ１ 転送用ＭＩＳＦＥＴ
Ｑｔ２ 転送用ＭＩＳＦＥＴ
ＴＨ 層間絶縁膜
ＴＨ１〜ＴＨ７ 層間絶縁膜
ＵＣ ユニットキャパシタ
ＵＥ ユニット電極
ＵＥ 上部電極
Ｗ タングステン膜
ＷＬ ワード線
Claims (12)
- それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを構成要素とするメモリセルを有する半導体集積回路装置であって、
前記一対のｎチャネル型ＭＩＳＦＥＴ上に形成された層間絶縁膜と、
前記一対のｎチャネル型ＭＩＳＦＥＴのゲート電極とドレインとを接続する第１および第２の導電層と、
前記第１および第２の導電層上に形成された容量絶縁膜と、
前記容量絶縁膜上に形成され、前記第１および第２の導電層上に前記容量絶縁膜を介して延在するよう形成された第３の導電層と、
を有することを特徴とする半導体集積回路装置。 - 前記第１および第２の導電層は、前記層間絶縁膜中の接続孔内であって、前記ゲート電極からドレインまで延在する接続孔内に形成されていることを特徴とする請求項１記載の半導体集積回路装置。
- 前記メモリセルは、前記一対のｎチャネル型ＭＩＳＦＥＴの他、一対の転送用ｎチャネル型ＭＩＳＦＥＴおよび一対のｐチャネル型負荷用ＭＩＳＦＥＴを構成要素とすることを特徴とする請求項１記載の半導体集積回路装置。
- 前記半導体集積回路装置は、前記メモリセルをマトリックス状に複数配置したメモリセルアレイを有し、
前記第３の導電層は、前記メモリセルごとに分割されていることを特徴とする請求項１記載の半導体集積回路装置。 - 前記第１、第２および第３の導電層は、金属膜であることを特徴とする請求項１記載の半導体集積回路装置。
- 前記容量絶縁膜は、窒化シリコン膜であることを特徴とする請求項１記載の半導体集積回路装置。
- それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを構成要素とするメモリセルを有する半導体集積回路装置の製造方法であって、
前記一対のｎチャネル型ＭＩＳＦＥＴを形成する工程と、
前記一対のｎチャネル型ＭＩＳＦＥＴのゲート電極上からドレインまで延在する第１および第２の導電層を形成する工程と、
前記第１および第２の導電層の上部に容量絶縁膜を形成する工程と、
前記容量絶縁膜上に第３の導電層を形成し、パターニングすることによって浮遊電極を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。 - 前記半導体集積回路装置は、前記メモリセルをマトリックス状に複数配置したメモリセルアレイを有し、
前記浮遊電極は、前記メモリセルごとに分割されていることを特徴とする請求項７記載の半導体集積回路装置の製造方法。 - 前記第１、第２および第３の導電層は、金属膜であることを特徴とする請求項７記載の半導体集積回路装置の製造方法。
- 前記容量絶縁膜は、窒化シリコン膜であることを特徴とする請求項７記載の半導体集積回路装置の製造方法。
- それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを構成要素とするメモリセルを有する半導体集積回路装置の製造方法であって、
前記一対のｎチャネル型ＭＩＳＦＥＴを形成する工程と、
前記一対のｎチャネル型ＭＩＳＦＥＴ上に層間絶縁膜を形成する工程と、
前記一対のｎチャネル型ＭＩＳＦＥＴのゲート電極上からドレインまで延在する第１および第２の接続孔を形成する工程と、
前記第１および第２の接続孔内を含む前記層間絶縁膜上に導電性膜を堆積する工程と、
前記導電性膜を前記層間絶縁膜の表面が露出するまで研磨することにより前記第１および第２接続孔内に埋め込まれた第１および第２の導電層を形成する工程と、
前記第１および第２の導電層の上部に容量絶縁膜を形成する工程と、
前記容量絶縁膜上に第３の導電層を形成し、パターニングすることによって浮遊電極を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。 - 前記半導体集積回路装置は、前記メモリセルをマトリックス状に複数配置したメモリセルアレイを有し、
前記浮遊電極は、前記メモリセルごとに分割されていることを特徴とする請求項１１記載の半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008273673A JP2009044183A (ja) | 2008-10-24 | 2008-10-24 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008273673A JP2009044183A (ja) | 2008-10-24 | 2008-10-24 | 半導体集積回路装置およびその製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001128664A Division JP4231212B2 (ja) | 2001-04-26 | 2001-04-26 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2009044183A true JP2009044183A (ja) | 2009-02-26 |
Family
ID=40444505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008273673A Pending JP2009044183A (ja) | 2008-10-24 | 2008-10-24 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2009044183A (ja) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0212963A (ja) * | 1988-06-30 | 1990-01-17 | Nec Corp | 半導体記憶装置 |
| JPH05167037A (ja) * | 1991-12-17 | 1993-07-02 | Sony Corp | 半導体メモリ装置及びその製法 |
| JPH0817944A (ja) * | 1994-07-05 | 1996-01-19 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JPH10163440A (ja) * | 1996-11-27 | 1998-06-19 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JPH1126604A (ja) * | 1997-07-03 | 1999-01-29 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH11345887A (ja) * | 1998-03-31 | 1999-12-14 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| JP4535506B2 (ja) * | 2001-01-30 | 2010-09-01 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置の製造方法 |
-
2008
- 2008-10-24 JP JP2008273673A patent/JP2009044183A/ja active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0212963A (ja) * | 1988-06-30 | 1990-01-17 | Nec Corp | 半導体記憶装置 |
| JPH05167037A (ja) * | 1991-12-17 | 1993-07-02 | Sony Corp | 半導体メモリ装置及びその製法 |
| JPH0817944A (ja) * | 1994-07-05 | 1996-01-19 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JPH10163440A (ja) * | 1996-11-27 | 1998-06-19 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JPH1126604A (ja) * | 1997-07-03 | 1999-01-29 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH11345887A (ja) * | 1998-03-31 | 1999-12-14 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| JP4535506B2 (ja) * | 2001-01-30 | 2010-09-01 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7488639B2 (en) | Method of manufacturing a semiconductor integrated circuit device | |
| US9831253B2 (en) | FinFET memory device | |
| JP4044721B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP2004253730A (ja) | 半導体集積回路装置およびその製造方法 | |
| US9196352B2 (en) | Static random access memory unit cell structure and static random access memory unit cell layout structure | |
| US20070173012A1 (en) | Semiconductor device featuring common capacitor electrode layer, and method for manufacturing such semiconductor device | |
| JP4083397B2 (ja) | 半導体集積回路装置 | |
| JP4531615B2 (ja) | 半導体集積回路装置 | |
| CN106206586B (zh) | 静态随机存取存储器 | |
| KR100859043B1 (ko) | 반도체 집적회로장치 | |
| US20220293170A1 (en) | Integrated scaling and stretching platform for optimizing monolithic integration and/or heterogeneous integration in a single semiconductor die | |
| JP2005183420A (ja) | 半導体集積回路装置 | |
| JP4231212B2 (ja) | 半導体集積回路装置およびその製造方法 | |
| JP2009044183A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP4535506B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP7163250B2 (ja) | 半導体装置の製造方法 | |
| JPH10178109A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP2004241403A (ja) | 半導体集積回路装置の製造方法 | |
| JP4566599B2 (ja) | 半導体装置及びその製造方法 | |
| JP4083770B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP2004274077A (ja) | 半導体集積回路装置およびその製造方法 | |
| KR101036158B1 (ko) | Ｓｒａｍ 및 로직 복합 소자의 제조 방법 | |
| JP2006004959A (ja) | 半導体装置およびその製造方法 | |
| JPH0773115B2 (ja) | 半導体記憶装置 | |
| JP2002289702A (ja) | 半導体集積回路装置の製造方法および半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100528 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110304 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120221 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120717 |