JPH0817944A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH0817944A JPH0817944A JP6153163A JP15316394A JPH0817944A JP H0817944 A JPH0817944 A JP H0817944A JP 6153163 A JP6153163 A JP 6153163A JP 15316394 A JP15316394 A JP 15316394A JP H0817944 A JPH0817944 A JP H0817944A
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Abstract
(57)【要約】
【目的】 ＳＲＡＭのメモリセルの蓄積ノード容量を増
やしてソフトエラー耐性を向上させる。 【構成】 ６個のＭＩＳＦＥＴでメモリセルを構成した
完全ＣＭＯＳ型のＳＲＡＭにおいて、メモリセルの駆動
用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 、転送用ＭＩＳＦＥＴＱｔ
1,Ｑｔ2 および負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のそれ
ぞれのゲート電極６，１０ａ，１０ｂを構成する第１導
電層の上層に形成した高融点金属シリサイド層でＣＭＯ
Ｓインバータの相互の入出力端子間を接続する一対の局
所配線Ｌ1,Ｌ2 を形成し、この局所配線Ｌ1,Ｌ2 の上層
に形成した基準電圧線２０を局所配線Ｌ1,Ｌ2 と重なる
ように配置して容量を形成する。
やしてソフトエラー耐性を向上させる。 【構成】 ６個のＭＩＳＦＥＴでメモリセルを構成した
完全ＣＭＯＳ型のＳＲＡＭにおいて、メモリセルの駆動
用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 、転送用ＭＩＳＦＥＴＱｔ
1,Ｑｔ2 および負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のそれ
ぞれのゲート電極６，１０ａ，１０ｂを構成する第１導
電層の上層に形成した高融点金属シリサイド層でＣＭＯ
Ｓインバータの相互の入出力端子間を接続する一対の局
所配線Ｌ1,Ｌ2 を形成し、この局所配線Ｌ1,Ｌ2 の上層
に形成した基準電圧線２０を局所配線Ｌ1,Ｌ2 と重なる
ように配置して容量を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造技術に関し、特に、ＳＲＡＭ(Static Rand
om Access Memory) を有する半導体集積回路装置に適用
して有効な技術に関するものである。
よびその製造技術に関し、特に、ＳＲＡＭ(Static Rand
om Access Memory) を有する半導体集積回路装置に適用
して有効な技術に関するものである。
【０００２】
【従来の技術】半導体記憶装置としてのＳＲＡＭは、ワ
ード線と一対の相補性データ線との交差部に、フリップ
フロップ回路と２個の転送用ＭＩＳＦＥＴ(Metal Insul
ator Semiconductor Field Effect Transistor) とで構
成されたメモリセルを備えている。
ード線と一対の相補性データ線との交差部に、フリップ
フロップ回路と２個の転送用ＭＩＳＦＥＴ(Metal Insul
ator Semiconductor Field Effect Transistor) とで構
成されたメモリセルを備えている。
【０００３】ＳＲＡＭのメモリセルのフリップフロップ
回路は、情報蓄積部として構成され、１ビットの情報を
記憶する。このメモリセルのフリップフロップ回路は、
一例として一対のＣＭＯＳ(Complementary Metal Oxide
Semiconductor) インバータで構成される。ＣＭＯＳイ
ンバータのそれぞれは、ｎチャネル型の駆動用ＭＩＳＦ
ＥＴとｐチャネル型の負荷用ＭＩＳＦＥＴとで構成され
る。また、転送用ＭＩＳＦＥＴはｎチャネル型で構成さ
れる。すなわち、このメモリセルは、６個のＭＩＳＦＥ
Ｔを使用した、いわゆる完全ＣＭＯＳ(Full Complement
ary Metal Oxide Semiconductor)型で構成される。
回路は、情報蓄積部として構成され、１ビットの情報を
記憶する。このメモリセルのフリップフロップ回路は、
一例として一対のＣＭＯＳ(Complementary Metal Oxide
Semiconductor) インバータで構成される。ＣＭＯＳイ
ンバータのそれぞれは、ｎチャネル型の駆動用ＭＩＳＦ
ＥＴとｐチャネル型の負荷用ＭＩＳＦＥＴとで構成され
る。また、転送用ＭＩＳＦＥＴはｎチャネル型で構成さ
れる。すなわち、このメモリセルは、６個のＭＩＳＦＥ
Ｔを使用した、いわゆる完全ＣＭＯＳ(Full Complement
ary Metal Oxide Semiconductor)型で構成される。
【０００４】フリップフロップ回路を構成する一対のＣ
ＭＯＳインバータの相互の入出力端子間は、一対の配線
（以下、局所配線という）を介して交差結合される。一
方のＣＭＯＳインバータの入出力端子には、一方の転送
用ＭＩＳＦＥＴのソース領域が接続され、他方のＣＭＯ
Ｓインバータの入出力端子には、他方の転送用ＭＩＳＦ
ＥＴのソース領域が接続される。一方の転送用ＭＩＳＦ
ＥＴのドレイン領域には相補性データ線の一方が接続さ
れ、他方の転送用ＭＩＳＦＥＴのドレイン領域には相補
性データ線の他方が接続される。一対の転送用ＭＩＳＦ
ＥＴのそれぞれのゲート電極にはワード線が接続され、
このワード線によって転送用ＭＩＳＦＥＴの導通、非導
通が制御される。
ＭＯＳインバータの相互の入出力端子間は、一対の配線
（以下、局所配線という）を介して交差結合される。一
方のＣＭＯＳインバータの入出力端子には、一方の転送
用ＭＩＳＦＥＴのソース領域が接続され、他方のＣＭＯ
Ｓインバータの入出力端子には、他方の転送用ＭＩＳＦ
ＥＴのソース領域が接続される。一方の転送用ＭＩＳＦ
ＥＴのドレイン領域には相補性データ線の一方が接続さ
れ、他方の転送用ＭＩＳＦＥＴのドレイン領域には相補
性データ線の他方が接続される。一対の転送用ＭＩＳＦ
ＥＴのそれぞれのゲート電極にはワード線が接続され、
このワード線によって転送用ＭＩＳＦＥＴの導通、非導
通が制御される。
【０００５】ところで、近年の半導体記憶装置の大容量
化に伴い、上述した完全ＣＭＯＳ型ＳＲＡＭのメモリセ
ルの占有面積も縮小の一途を辿っている。しかし、メモ
リセルの占有面積が小さくなると、メモリセルの蓄積ノ
ード容量（前記蓄積ノードＡ，Ｂに寄生するｐｎ接合容
量やゲート容量）も小さくなり、蓄積電荷量が減少す
る。
化に伴い、上述した完全ＣＭＯＳ型ＳＲＡＭのメモリセ
ルの占有面積も縮小の一途を辿っている。しかし、メモ
リセルの占有面積が小さくなると、メモリセルの蓄積ノ
ード容量（前記蓄積ノードＡ，Ｂに寄生するｐｎ接合容
量やゲート容量）も小さくなり、蓄積電荷量が減少す
る。
【０００６】この結果、半導体チップの表面に照射され
たα線に起因するメモリセルの情報反転（いわゆるα線
ソフトエラー）に対する耐性が低下し、メモリセルの安
定動作を確保することが困難となる。従って、メモリセ
ルの安定動作を低下させることなく微細化を促進するた
めには、蓄積電荷量を確保するための対策が不可欠とな
る。
たα線に起因するメモリセルの情報反転（いわゆるα線
ソフトエラー）に対する耐性が低下し、メモリセルの安
定動作を確保することが困難となる。従って、メモリセ
ルの安定動作を低下させることなく微細化を促進するた
めには、蓄積電荷量を確保するための対策が不可欠とな
る。
【０００７】特開昭６１−１２８５５７号公報は、メモ
リセルのフリップフロップ回路をｎチャネル型の駆動用
ＭＩＳＦＥＴと負荷抵抗素子とで構成したＳＲＡＭに関
するものであるが、この公報に開示されたＳＲＡＭは、
メモリセルの上部に電源電圧（ＶCC) または基準電圧
（ＶSS) に接続された多結晶シリコンの電極を配置し、
この電極と蓄積ノードとこれらを挟む絶縁膜とで容量を
形成することによって、蓄積ノード容量の増加を図って
いる。
リセルのフリップフロップ回路をｎチャネル型の駆動用
ＭＩＳＦＥＴと負荷抵抗素子とで構成したＳＲＡＭに関
するものであるが、この公報に開示されたＳＲＡＭは、
メモリセルの上部に電源電圧（ＶCC) または基準電圧
（ＶSS) に接続された多結晶シリコンの電極を配置し、
この電極と蓄積ノードとこれらを挟む絶縁膜とで容量を
形成することによって、蓄積ノード容量の増加を図って
いる。
【０００８】
【発明が解決しようとする課題】しかしながら、ＳＲＡ
Ｍのメモリセルをさらに微細化するためには、メモリセ
ルの蓄積電荷量をより確実に確保するための新たな対策
が不可欠である。
Ｍのメモリセルをさらに微細化するためには、メモリセ
ルの蓄積電荷量をより確実に確保するための新たな対策
が不可欠である。
【０００９】本発明の目的は、ＳＲＡＭのメモリセルの
蓄積ノード容量を増やしてソフトエラー耐性を向上させ
ることのできる技術を提供することにある。
蓄積ノード容量を増やしてソフトエラー耐性を向上させ
ることのできる技術を提供することにある。
【００１０】本発明の他の目的は、ＳＲＡＭのメモリセ
ルを微細化することのできる技術を提供することにあ
る。
ルを微細化することのできる技術を提供することにあ
る。
【００１１】本発明の他の目的は、ＳＲＡＭのメモリセ
ルの高速動作、低電圧動作を実現することのできる技術
を提供することにある。
ルの高速動作、低電圧動作を実現することのできる技術
を提供することにある。
【００１２】本発明の他の目的は、ＳＲＡＭのメモリセ
ルの製造歩留り、信頼性を向上させることのできる技術
を提供することにある。
ルの製造歩留り、信頼性を向上させることのできる技術
を提供することにある。
【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１４】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を説明すれば、以下の
通りである。
発明のうち、代表的なものの概要を説明すれば、以下の
通りである。
【００１５】(1).本発明の半導体集積回路装置は、駆動
用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴからなる一対
のＣＭＯＳインバータで構成されたフリップフロップ回
路と、前記フリップフロップ回路の一対の入出力端子に
接続された一対の転送用ＭＩＳＦＥＴとでメモリセルを
構成したＳＲＡＭにおいて、半導体基板の主面上に形成
した第１導電層で前記駆動用ＭＩＳＦＥＴ、前記負荷用
ＭＩＳＦＥＴおよび前記転送用ＭＩＳＦＥＴのそれぞれ
のゲート電極を形成し、前記第１導電層の上層に形成し
た第２導電層で前記一対のＣＭＯＳインバータの相互の
入出力端子間を接続する一対の局所配線を形成し、前記
第２導電層の上層に形成した第３導電層で前記駆動用Ｍ
ＩＳＦＥＴのソース領域に接続される基準電圧線を形成
し、前記基準電圧線を前記一対の局所配線と重なるよう
に配置するものである。
用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴからなる一対
のＣＭＯＳインバータで構成されたフリップフロップ回
路と、前記フリップフロップ回路の一対の入出力端子に
接続された一対の転送用ＭＩＳＦＥＴとでメモリセルを
構成したＳＲＡＭにおいて、半導体基板の主面上に形成
した第１導電層で前記駆動用ＭＩＳＦＥＴ、前記負荷用
ＭＩＳＦＥＴおよび前記転送用ＭＩＳＦＥＴのそれぞれ
のゲート電極を形成し、前記第１導電層の上層に形成し
た第２導電層で前記一対のＣＭＯＳインバータの相互の
入出力端子間を接続する一対の局所配線を形成し、前記
第２導電層の上層に形成した第３導電層で前記駆動用Ｍ
ＩＳＦＥＴのソース領域に接続される基準電圧線を形成
し、前記基準電圧線を前記一対の局所配線と重なるよう
に配置するものである。
【００１６】(2).本発明の半導体集積回路装置は、前記
ＳＲＡＭにおいて、前記局所配線の一部を、前記駆動用
ＭＩＳＦＥＴ、前記負荷用ＭＩＳＦＥＴまたは前記転送
用ＭＩＳＦＥＴのいずれかのゲート電極上に延在させる
ものである。
ＳＲＡＭにおいて、前記局所配線の一部を、前記駆動用
ＭＩＳＦＥＴ、前記負荷用ＭＩＳＦＥＴまたは前記転送
用ＭＩＳＦＥＴのいずれかのゲート電極上に延在させる
ものである。
【００１７】(3).本発明の半導体集積回路装置は、前記
ＳＲＡＭにおいて、前記局所配線の一部を、前記ＣＭＯ
Ｓインバータの入出力端子を構成する半導体領域上に延
在するものである。
ＳＲＡＭにおいて、前記局所配線の一部を、前記ＣＭＯ
Ｓインバータの入出力端子を構成する半導体領域上に延
在するものである。
【００１８】(4).本発明の半導体集積回路装置は、前記
ＳＲＡＭにおいて、前記基準電圧線の上層に、前記基準
電圧線を構成する前記第３導電層よりも低抵抗の導電材
で構成された基準電圧供給用の第４導電層を形成し、そ
れぞれのメモリセルに少なくとも１個以上設けた接続孔
を通じて前記第４導電層と前記基準電圧線とを電気的に
接続するものである。
ＳＲＡＭにおいて、前記基準電圧線の上層に、前記基準
電圧線を構成する前記第３導電層よりも低抵抗の導電材
で構成された基準電圧供給用の第４導電層を形成し、そ
れぞれのメモリセルに少なくとも１個以上設けた接続孔
を通じて前記第４導電層と前記基準電圧線とを電気的に
接続するものである。
【００１９】(5).本発明の半導体集積回路装置は、前記
ＳＲＡＭにおいて、前記第４導電層と前記基準電圧線と
を接続する前記接続孔と、前記基準電圧線と前記駆動用
ＭＩＳＦＥＴのソース領域とを接続する接続孔とを離間
して配置するものである。
ＳＲＡＭにおいて、前記第４導電層と前記基準電圧線と
を接続する前記接続孔と、前記基準電圧線と前記駆動用
ＭＩＳＦＥＴのソース領域とを接続する接続孔とを離間
して配置するものである。
【００２０】(6).本発明の半導体集積回路装置は、前記
ＳＲＡＭにおいて、前記局所配線を高融点金属シリサイ
ド膜で構成するものである。
ＳＲＡＭにおいて、前記局所配線を高融点金属シリサイ
ド膜で構成するものである。
【００２１】(7).本発明の半導体集積回路装置は、前記
ＳＲＡＭにおいて、前記転送用ＭＩＳＦＥＴのドレイン
領域上に前記第２導電層の高融点金属シリサイド層を形
成すると共に、前記高融点金属シリサイド層上に前記第
３導電層のパッド層を形成し、前記パッド層および前記
高融点金属シリサイド層を介して前記ドレイン領域にデ
ータ線を接続するものである。
ＳＲＡＭにおいて、前記転送用ＭＩＳＦＥＴのドレイン
領域上に前記第２導電層の高融点金属シリサイド層を形
成すると共に、前記高融点金属シリサイド層上に前記第
３導電層のパッド層を形成し、前記パッド層および前記
高融点金属シリサイド層を介して前記ドレイン領域にデ
ータ線を接続するものである。
【００２２】(8).本発明の半導体集積回路装置は、前記
ＳＲＡＭにおいて、前記負荷用ＭＩＳＦＥＴのソース領
域上に前記第２導電層の高融点金属シリサイド層を形成
すると共に、前記高融点金属シリサイド層上に前記第３
導電層のパッド層を形成し、前記パッド層および前記高
融点金属シリサイド層を介して前記ソース領域に基準電
圧を供給するものである。
ＳＲＡＭにおいて、前記負荷用ＭＩＳＦＥＴのソース領
域上に前記第２導電層の高融点金属シリサイド層を形成
すると共に、前記高融点金属シリサイド層上に前記第３
導電層のパッド層を形成し、前記パッド層および前記高
融点金属シリサイド層を介して前記ソース領域に基準電
圧を供給するものである。
【００２３】(9).本発明の半導体集積回路装置は、前記
ＳＲＡＭにおいて、前記負荷用ＭＩＳＦＥＴのソース領
域に隣接する半導体基板の主面に前記ソース領域と異な
る導電型のウエル給電用半導体領域を形成し、前記パッ
ド層および前記高融点金属シリサイド層を介して前記ソ
ース領域および前記ウエル給電用半導体領域に電源電圧
を供給するものである。
ＳＲＡＭにおいて、前記負荷用ＭＩＳＦＥＴのソース領
域に隣接する半導体基板の主面に前記ソース領域と異な
る導電型のウエル給電用半導体領域を形成し、前記パッ
ド層および前記高融点金属シリサイド層を介して前記ソ
ース領域および前記ウエル給電用半導体領域に電源電圧
を供給するものである。
【００２４】(10). 本発明の半導体集積回路装置は、前
記ＳＲＡＭにおいて、前記転送用ＭＩＳＦＥＴのゲート
電極を前記第１導電層で構成する手段に代えて、前記第
１導電層よりも上層の導電層で構成するものである。
記ＳＲＡＭにおいて、前記転送用ＭＩＳＦＥＴのゲート
電極を前記第１導電層で構成する手段に代えて、前記第
１導電層よりも上層の導電層で構成するものである。
【００２５】(11). 本発明の半導体集積回路装置は、駆
動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴからなる一
対のＣＭＯＳインバータで構成されたフリップフロップ
回路と、前記フリップフロップ回路の一対の入出力端子
に接続された一対の転送用ＭＩＳＦＥＴとでメモリセル
を構成したＳＲＡＭにおいて、半導体基板の主面上に形
成した第１導電層で前記駆動用ＭＩＳＦＥＴ、前記負荷
用ＭＩＳＦＥＴおよび前記転送用ＭＩＳＦＥＴのそれぞ
れのゲート電極を構成し、前記第１導電層の上層に形成
した第２導電層で前記一対のＣＭＯＳインバータの相互
の入出力端子間を接続する一対の局所配線を構成し、前
記第２導電層の上層に形成した第３導電層で前記負荷用
ＭＩＳＦＥＴのソース領域に接続される電源電圧線を構
成し、前記電源電圧線を前記一対の局所配線と重なるよ
うに配置するものである。
動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴからなる一
対のＣＭＯＳインバータで構成されたフリップフロップ
回路と、前記フリップフロップ回路の一対の入出力端子
に接続された一対の転送用ＭＩＳＦＥＴとでメモリセル
を構成したＳＲＡＭにおいて、半導体基板の主面上に形
成した第１導電層で前記駆動用ＭＩＳＦＥＴ、前記負荷
用ＭＩＳＦＥＴおよび前記転送用ＭＩＳＦＥＴのそれぞ
れのゲート電極を構成し、前記第１導電層の上層に形成
した第２導電層で前記一対のＣＭＯＳインバータの相互
の入出力端子間を接続する一対の局所配線を構成し、前
記第２導電層の上層に形成した第３導電層で前記負荷用
ＭＩＳＦＥＴのソース領域に接続される電源電圧線を構
成し、前記電源電圧線を前記一対の局所配線と重なるよ
うに配置するものである。
【００２６】(12). 本発明の半導体集積回路装置の製造
方法は、半導体基板上に互いに離間して形成された第１
導電型の第１半導体領域と第２導電型の第２半導体領域
とを接続する配線を形成する際、次の工程(a) 〜(d) を
有するものである。
方法は、半導体基板上に互いに離間して形成された第１
導電型の第１半導体領域と第２導電型の第２半導体領域
とを接続する配線を形成する際、次の工程(a) 〜(d) を
有するものである。
【００２７】(a) 前記第１半導体領域と前記第２半導体
領域のそれぞれの表面に第１のシリコン層を選択的に形
成する工程、(b) 前記第１のシリコン層の上を含む半導
体基板の全面に高融点金属膜を形成する工程、(c) 前記
高融点金属膜の上に第２のシリコン層を形成した後、前
記第２のシリコン層を配線の形状にパターニングする工
程、(d) 前記半導体基板を熱処理して、前記第１のシリ
コン層、前記高融点金属膜および前記第２のシリコン層
をシリサイド化した後、前記半導体基板上に残った未反
応の前記高融点金属膜を除去する工程。
領域のそれぞれの表面に第１のシリコン層を選択的に形
成する工程、(b) 前記第１のシリコン層の上を含む半導
体基板の全面に高融点金属膜を形成する工程、(c) 前記
高融点金属膜の上に第２のシリコン層を形成した後、前
記第２のシリコン層を配線の形状にパターニングする工
程、(d) 前記半導体基板を熱処理して、前記第１のシリ
コン層、前記高融点金属膜および前記第２のシリコン層
をシリサイド化した後、前記半導体基板上に残った未反
応の前記高融点金属膜を除去する工程。
【００２８】(13). 本発明の半導体集積回路装置の製造
方法は、駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴ
からなる一対のＣＭＯＳインバータで構成されたフリッ
プフロップ回路と、前記フリップフロップ回路の一対の
入出力端子に接続された一対の転送用ＭＩＳＦＥＴとで
メモリセルを構成したＳＲＡＭの製造方法において、前
記一対のＣＭＯＳインバータの相互の入出力端子間を接
続する一対の局所配線を次の工程(a) 〜(d) で形成する
ものである。
方法は、駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴ
からなる一対のＣＭＯＳインバータで構成されたフリッ
プフロップ回路と、前記フリップフロップ回路の一対の
入出力端子に接続された一対の転送用ＭＩＳＦＥＴとで
メモリセルを構成したＳＲＡＭの製造方法において、前
記一対のＣＭＯＳインバータの相互の入出力端子間を接
続する一対の局所配線を次の工程(a) 〜(d) で形成する
ものである。
【００２９】(a) 前記ＣＭＯＳインバータの入出力端子
を構成する第１導電型の第１半導体領域と第２導電型の
第２半導体領域のそれぞれの表面と、駆動用ＭＩＳＦＥ
Ｔおよび負荷用ＭＩＳＦＥＴのそれぞれのゲート電極の
一部の表面とに第１のシリコン層を選択的に形成する工
程、(b) 前記第１のシリコン層の上を含む半導体基板の
全面に高融点金属膜を形成する工程、(c) 前記高融点金
属膜の上に第２のシリコン層を形成した後、前記第２の
シリコン層を局所配線の形状にパターニングする工程、
(d) 前記半導体基板を熱処理して、前記第１のシリコン
層、前記高融点金属膜および前記第２のシリコン層をシ
リサイド化した後、前記半導体基板上に残った未反応の
前記高融点金属膜を除去する工程。
を構成する第１導電型の第１半導体領域と第２導電型の
第２半導体領域のそれぞれの表面と、駆動用ＭＩＳＦＥ
Ｔおよび負荷用ＭＩＳＦＥＴのそれぞれのゲート電極の
一部の表面とに第１のシリコン層を選択的に形成する工
程、(b) 前記第１のシリコン層の上を含む半導体基板の
全面に高融点金属膜を形成する工程、(c) 前記高融点金
属膜の上に第２のシリコン層を形成した後、前記第２の
シリコン層を局所配線の形状にパターニングする工程、
(d) 前記半導体基板を熱処理して、前記第１のシリコン
層、前記高融点金属膜および前記第２のシリコン層をシ
リサイド化した後、前記半導体基板上に残った未反応の
前記高融点金属膜を除去する工程。
【００３０】(14). 本発明の半導体集積回路装置の製造
方法は、前記ＳＲＡＭの製造方法において、前記(a) 工
程に先立ち、フォトレジストをマスクにしたドライエッ
チングで前記駆動用ＭＩＳＦＥＴ、前記負荷用ＭＩＳＦ
ＥＴのそれぞれのゲート電極の一部の表面を覆う厚い絶
縁膜を除去する工程と、前記半導体基板の全面をエッチ
バックして前記第１半導体領域、前記第２半導体領域の
それぞれの表面を覆う薄い絶縁膜を除去すると共に、前
記ゲート電極の側壁に前記薄い絶縁膜を残す工程とを有
するものである。
方法は、前記ＳＲＡＭの製造方法において、前記(a) 工
程に先立ち、フォトレジストをマスクにしたドライエッ
チングで前記駆動用ＭＩＳＦＥＴ、前記負荷用ＭＩＳＦ
ＥＴのそれぞれのゲート電極の一部の表面を覆う厚い絶
縁膜を除去する工程と、前記半導体基板の全面をエッチ
バックして前記第１半導体領域、前記第２半導体領域の
それぞれの表面を覆う薄い絶縁膜を除去すると共に、前
記ゲート電極の側壁に前記薄い絶縁膜を残す工程とを有
するものである。
【００３１】(15). 本発明の半導体集積回路装置の製造
方法は、前記ＳＲＡＭの製造方法において、前記第１半
導体領域、前記第２半導体領域のそれぞれの表面に形成
される高融点金属シリサイド層の底面の高さを、前記駆
動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴのゲート絶
縁膜の上面よりも高くするものである。
方法は、前記ＳＲＡＭの製造方法において、前記第１半
導体領域、前記第２半導体領域のそれぞれの表面に形成
される高融点金属シリサイド層の底面の高さを、前記駆
動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴのゲート絶
縁膜の上面よりも高くするものである。
【００３２】(16). 本発明の半導体集積回路装置の製造
方法は、前記ＳＲＡＭの製造方法において、前記(c) 工
程で前記第２のシリコン層を局所配線の形状にパターニ
ングする際、前記駆動用ＭＩＳＦＥＴ、前記負荷用ＭＩ
ＳＦＥＴのそれぞれの半導体領域のうち、前記ＣＭＯＳ
インバータの入出力端子を構成しない半導体領域上の少
なくとも一部には、前記第２のシリコン層を残さないよ
うにするものである。
方法は、前記ＳＲＡＭの製造方法において、前記(c) 工
程で前記第２のシリコン層を局所配線の形状にパターニ
ングする際、前記駆動用ＭＩＳＦＥＴ、前記負荷用ＭＩ
ＳＦＥＴのそれぞれの半導体領域のうち、前記ＣＭＯＳ
インバータの入出力端子を構成しない半導体領域上の少
なくとも一部には、前記第２のシリコン層を残さないよ
うにするものである。
【００３３】(17). 本発明の半導体集積回路装置の製造
方法は、前記ＳＲＡＭの製造方法において、前記(d) 工
程の後、前記局所配線の上層に基準電圧線または電源電
圧線を形成し、前記局所配線と前記基準電圧線または前
記電源電圧線との間に容量を形成するものである。
方法は、前記ＳＲＡＭの製造方法において、前記(d) 工
程の後、前記局所配線の上層に基準電圧線または電源電
圧線を形成し、前記局所配線と前記基準電圧線または前
記電源電圧線との間に容量を形成するものである。
【００３４】(18). 本発明の半導体集積回路装置の製造
方法は、前記ＳＲＡＭの製造方法において、前記(c) 工
程で前記高融点金属膜の上に形成する第２のシリコン層
の膜厚を、前記シリサイド化に必要な膜厚よりも厚くす
るものである。
方法は、前記ＳＲＡＭの製造方法において、前記(c) 工
程で前記高融点金属膜の上に形成する第２のシリコン層
の膜厚を、前記シリサイド化に必要な膜厚よりも厚くす
るものである。
【００３５】(19). 本発明の半導体集積回路装置の製造
方法は、前記ＳＲＡＭの製造方法において、前記(c) 工
程で前記高融点金属膜の上に第２のシリコン層を形成し
た後、前記第２のシリコン層の上に第２の高融点金属膜
またはそのシリサイド膜を形成するものである。
方法は、前記ＳＲＡＭの製造方法において、前記(c) 工
程で前記高融点金属膜の上に第２のシリコン層を形成し
た後、前記第２のシリコン層の上に第２の高融点金属膜
またはそのシリサイド膜を形成するものである。
【００３６】(20). 本発明の半導体集積回路装置の製造
方法は、前記ＳＲＡＭの製造方法において、前記駆動用
ＭＩＳＦＥＴ、前記転送用ＭＩＳＦＥＴ、前記負荷用Ｍ
ＩＳＦＥＴのそれぞれの半導体領域のうち、データ線、
電源電圧線、基準電圧線のいずれかが接続される半導体
領域の表面には、前記局所配線を形成する工程で同時に
高融点金属シリサイド層を形成するものである。
方法は、前記ＳＲＡＭの製造方法において、前記駆動用
ＭＩＳＦＥＴ、前記転送用ＭＩＳＦＥＴ、前記負荷用Ｍ
ＩＳＦＥＴのそれぞれの半導体領域のうち、データ線、
電源電圧線、基準電圧線のいずれかが接続される半導体
領域の表面には、前記局所配線を形成する工程で同時に
高融点金属シリサイド層を形成するものである。
【００３７】
【作用】上記した手段によれば、局所配線の上層に形成
される基準電圧線をこの局所配線と重なるように配置す
ることにより、基準電圧線と局所配線との間に容量が形
成されるので、局所配線に接続された蓄積ノードの容量
を増大させることができ、メモリセルのα線ソフトエラ
ー耐性を向上させることができる。
される基準電圧線をこの局所配線と重なるように配置す
ることにより、基準電圧線と局所配線との間に容量が形
成されるので、局所配線に接続された蓄積ノードの容量
を増大させることができ、メモリセルのα線ソフトエラ
ー耐性を向上させることができる。
【００３８】上記した手段によれば、局所配線の一部を
駆動用ＭＩＳＦＥＴ、負荷用ＭＩＳＦＥＴあるいは転送
用ＭＩＳＦＥＴのいずれかのゲート電極と重なるように
配置することにより、蓄積ノード容量のゲート容量成分
を増やすことができるので、メモリセルの蓄積ノード容
量を増やしてα線ソフトエラー耐性を向上させることが
できる。
駆動用ＭＩＳＦＥＴ、負荷用ＭＩＳＦＥＴあるいは転送
用ＭＩＳＦＥＴのいずれかのゲート電極と重なるように
配置することにより、蓄積ノード容量のゲート容量成分
を増やすことができるので、メモリセルの蓄積ノード容
量を増やしてα線ソフトエラー耐性を向上させることが
できる。
【００３９】上記した手段によれば、局所配線の一部を
メモリセルの蓄積ノードと重なるように配置することに
より、蓄積ノード容量の拡散層容量成分を増やすことが
できるので、メモリセルの蓄積ノード容量を増やしてα
線ソフトエラー耐性を向上させることができる。
メモリセルの蓄積ノードと重なるように配置することに
より、蓄積ノード容量の拡散層容量成分を増やすことが
できるので、メモリセルの蓄積ノード容量を増やしてα
線ソフトエラー耐性を向上させることができる。
【００４０】上記した手段によれば、基準電圧線の上層
に、それよりも低抵抗配線を配置し、それぞれのメモリ
セルに少なくとも１個以上設けた接続孔を通じて低抵抗
配線から基準電圧線に給電を行うことにより、メモリセ
ルごとに基準電圧の給電が可能となるので、基準電圧を
安定化することができる。この結果、電源電圧の最小値
（Ｖcc.min) が向上し、メモリセルのα線ソフトエラー
耐性を向上させることができる。
に、それよりも低抵抗配線を配置し、それぞれのメモリ
セルに少なくとも１個以上設けた接続孔を通じて低抵抗
配線から基準電圧線に給電を行うことにより、メモリセ
ルごとに基準電圧の給電が可能となるので、基準電圧を
安定化することができる。この結果、電源電圧の最小値
（Ｖcc.min) が向上し、メモリセルのα線ソフトエラー
耐性を向上させることができる。
【００４１】上記した手段によれば、低抵抗配線と基準
電圧線とを接続する接続孔と、基準電圧線と駆動用ＭＩ
ＳＦＥＴのソース領域とを接続する接続孔とを離間して
配置することにより、これらの接続孔の重なりによる段
差が回避され、接続孔形成領域を平坦化することができ
るので、これらの接続孔のコンタクト抵抗を低減してメ
モリセルの高速動作、低電圧動作を実現することができ
る。
電圧線とを接続する接続孔と、基準電圧線と駆動用ＭＩ
ＳＦＥＴのソース領域とを接続する接続孔とを離間して
配置することにより、これらの接続孔の重なりによる段
差が回避され、接続孔形成領域を平坦化することができ
るので、これらの接続孔のコンタクト抵抗を低減してメ
モリセルの高速動作、低電圧動作を実現することができ
る。
【００４２】上記した手段によれば、多結晶シリコン膜
とその上に堆積した高融点金属膜とさらにその上に堆積
した第２の多結晶シリコン膜との間でシリサイド化反応
を生起させて局所配線を形成することにより、メモリセ
ルの蓄積ノードを構成する半導体領域のシリコンが上記
シリサイド反応に関与するのを防ぐことができるので、
この半導体領域の接合リーク電流を低減してメモリセル
の動作信頼性を向上させることができる。
とその上に堆積した高融点金属膜とさらにその上に堆積
した第２の多結晶シリコン膜との間でシリサイド化反応
を生起させて局所配線を形成することにより、メモリセ
ルの蓄積ノードを構成する半導体領域のシリコンが上記
シリサイド反応に関与するのを防ぐことができるので、
この半導体領域の接合リーク電流を低減してメモリセル
の動作信頼性を向上させることができる。
【００４３】上記した手段によれば、ゲート電極の一部
に接続孔を形成する工程と、半導体領域を露出させる工
程とを別けて行うことにより、接続孔と半導体領域との
マスク合わせ余裕が不要となるので、接続孔面積を縮小
してメモリセルを高集積化することができる。また、局
所配線と半導体領域との接続を側壁絶縁膜に対して自己
整合で行うことにより、マスク合わせ余裕が不要となる
ので、メモリセルサイズを縮小して高集積化を実現する
ことができる。
に接続孔を形成する工程と、半導体領域を露出させる工
程とを別けて行うことにより、接続孔と半導体領域との
マスク合わせ余裕が不要となるので、接続孔面積を縮小
してメモリセルを高集積化することができる。また、局
所配線と半導体領域との接続を側壁絶縁膜に対して自己
整合で行うことにより、マスク合わせ余裕が不要となる
ので、メモリセルサイズを縮小して高集積化を実現する
ことができる。
【００４４】上記した手段によれば、メモリセルの蓄積
ノード間を接続する一対の局所配線を高融点金属シリサ
イドで構成することにより、負荷用ＭＩＳＦＥＴの半導
体領域中のｐ型不純物や、駆動用ＭＩＳＦＥＴの半導体
領域中あるいはゲート電極中のｎ型不純物が局所配線を
通じて相互拡散するのを防止することができるので、導
電型の異なる半導体領域間および半導体領域とゲート電
極との間をオーミックに、かつ低抵抗で接続することが
でき、メモリセルの高速動作、低電圧動作を実現するこ
とができる。
ノード間を接続する一対の局所配線を高融点金属シリサ
イドで構成することにより、負荷用ＭＩＳＦＥＴの半導
体領域中のｐ型不純物や、駆動用ＭＩＳＦＥＴの半導体
領域中あるいはゲート電極中のｎ型不純物が局所配線を
通じて相互拡散するのを防止することができるので、導
電型の異なる半導体領域間および半導体領域とゲート電
極との間をオーミックに、かつ低抵抗で接続することが
でき、メモリセルの高速動作、低電圧動作を実現するこ
とができる。
【００４５】上記した手段によれば、上層の多結晶シリ
コン膜をエッチングする際のマスクとなるフォトレジス
トに合わせずれが生じた場合でも、下層の多結晶シリコ
ン膜の削れを防ぐことができるので、上記フォトレジス
トの合わせ余裕を不要とすることができ、半導体領域の
面積を縮小してメモリセルを高集積化することができ
る。
コン膜をエッチングする際のマスクとなるフォトレジス
トに合わせずれが生じた場合でも、下層の多結晶シリコ
ン膜の削れを防ぐことができるので、上記フォトレジス
トの合わせ余裕を不要とすることができ、半導体領域の
面積を縮小してメモリセルを高集積化することができ
る。
【００４６】上記した手段によれば、メモリセルを構成
する転送用ＭＩＳＦＥＴ、駆動用ＭＩＳＦＥＴ、負荷用
ＭＩＳＦＥＴのそれぞれのソース領域、ドレイン領域の
少なくとも一部の表面に低抵抗の高融点金属シリサイド
層を形成することにより、ソース領域、ドレイン領域を
低抵抗化することができるので、メモリセルの高速動
作、低電圧動作を実現することができる。
する転送用ＭＩＳＦＥＴ、駆動用ＭＩＳＦＥＴ、負荷用
ＭＩＳＦＥＴのそれぞれのソース領域、ドレイン領域の
少なくとも一部の表面に低抵抗の高融点金属シリサイド
層を形成することにより、ソース領域、ドレイン領域を
低抵抗化することができるので、メモリセルの高速動
作、低電圧動作を実現することができる。
【００４７】上記した手段によれば、高融点金属シリサ
イド層の上に形成される多結晶シリコンのパッド層の導
電型を考慮することなく、負荷用ＭＩＳＦＥＴのソース
領域およびウエル給電用ドレイン領域と電源電圧線とを
オーミックに接続することができるので、１つの接続孔
を通じてこの負荷用ＭＩＳＦＥＴのソース領域およびウ
エル給電用ドレイン領域に同時に電源電圧を供給するこ
とができ、これにより、負荷用ＭＩＳＦＥＴのソース領
域とウエル給電用ドレイン領域とを隣接して配置するこ
とができると共に、それらの面積を縮小することができ
るので、メモリセルを高集積化することができる。
イド層の上に形成される多結晶シリコンのパッド層の導
電型を考慮することなく、負荷用ＭＩＳＦＥＴのソース
領域およびウエル給電用ドレイン領域と電源電圧線とを
オーミックに接続することができるので、１つの接続孔
を通じてこの負荷用ＭＩＳＦＥＴのソース領域およびウ
エル給電用ドレイン領域に同時に電源電圧を供給するこ
とができ、これにより、負荷用ＭＩＳＦＥＴのソース領
域とウエル給電用ドレイン領域とを隣接して配置するこ
とができると共に、それらの面積を縮小することができ
るので、メモリセルを高集積化することができる。
【００４８】上記した手段によれば、シリサイド化反応
によって局所配線を形成する際、高融点金属シリサイド
層の上に堆積する多結晶シリコン膜の膜厚をこのシリサ
イド化反応に必要な膜厚よりも厚く堆積することによ
り、局所配線の膜厚が厚くなり、その表面積が大きくな
るので、局所配線とその上層の基準電圧線との間に形成
される容量が大きくなり、これによって、メモリセルの
蓄積ノード容量をさらに増やしてα線ソフトエラー耐性
を向上させることができる。
によって局所配線を形成する際、高融点金属シリサイド
層の上に堆積する多結晶シリコン膜の膜厚をこのシリサ
イド化反応に必要な膜厚よりも厚く堆積することによ
り、局所配線の膜厚が厚くなり、その表面積が大きくな
るので、局所配線とその上層の基準電圧線との間に形成
される容量が大きくなり、これによって、メモリセルの
蓄積ノード容量をさらに増やしてα線ソフトエラー耐性
を向上させることができる。
【００４９】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。なお、実施例を説明するための全図におい
て同一の機能を有するものは同一の符号を付け、その繰
り返しの説明は省略する。
に説明する。なお、実施例を説明するための全図におい
て同一の機能を有するものは同一の符号を付け、その繰
り返しの説明は省略する。
【００５０】図３は本実施例のＳＲＡＭのメモリセルの
等価回路図である。図示のように、本実施例のＳＲＡＭ
のメモリセルは、一対の相補性データ線（データ線Ｄ
Ｌ，データ線バーＤＬ）とワード線ＷＬとの交差部に配
置された一対の駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 、一対
の負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 および一対の転送用
ＭＩＳＦＥＴＱｔ1,Ｑｔ2 で構成されている。駆動用Ｍ
ＩＳＦＥＴＱｄ1,Ｑｄ2および転送用ＭＩＳＦＥＴＱ
ｔ1,Ｑｔ2 はｎチャネル型で構成され、負荷用ＭＩＳＦ
ＥＴＱｐ1,Ｑｐ2 はｐチャネル型で構成されている。す
なわち、このメモリセルは、４個のｎチャネル型ＭＩＳ
ＦＥＴと２個のｐチャネル型ＭＩＳＦＥＴとを使った完
全ＣＭＯＳ型で構成されている。
等価回路図である。図示のように、本実施例のＳＲＡＭ
のメモリセルは、一対の相補性データ線（データ線Ｄ
Ｌ，データ線バーＤＬ）とワード線ＷＬとの交差部に配
置された一対の駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 、一対
の負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 および一対の転送用
ＭＩＳＦＥＴＱｔ1,Ｑｔ2 で構成されている。駆動用Ｍ
ＩＳＦＥＴＱｄ1,Ｑｄ2および転送用ＭＩＳＦＥＴＱ
ｔ1,Ｑｔ2 はｎチャネル型で構成され、負荷用ＭＩＳＦ
ＥＴＱｐ1,Ｑｐ2 はｐチャネル型で構成されている。す
なわち、このメモリセルは、４個のｎチャネル型ＭＩＳ
ＦＥＴと２個のｐチャネル型ＭＩＳＦＥＴとを使った完
全ＣＭＯＳ型で構成されている。
【００５１】上記メモリセルを構成する６個のＭＩＳＦ
ＥＴのうち、駆動用ＭＩＳＦＥＴＱｄ1 と負荷用ＭＩＳ
ＦＥＴＱｐ1 とはＣＭＯＳインバータ（ＩＮＶ1)を構成
し、駆動用ＭＩＳＦＥＴＱｄ2 と負荷用ＭＩＳＦＥＴＱ
ｐ2 とはＣＭＯＳインバータ（ＩＮＶ2)を構成してい
る。この一対のＣＭＯＳインバータ（ＩＮＶ1,ＩＮＶ2)
の相互の入出力端子（蓄積ノードＡ，Ｂ）間は、一対の
局所配線Ｌ1,Ｌ2 を介して交差結合し、１ビットの情報
を記憶する情報蓄積部としてのフリップフロップ回路を
構成している。
ＥＴのうち、駆動用ＭＩＳＦＥＴＱｄ1 と負荷用ＭＩＳ
ＦＥＴＱｐ1 とはＣＭＯＳインバータ（ＩＮＶ1)を構成
し、駆動用ＭＩＳＦＥＴＱｄ2 と負荷用ＭＩＳＦＥＴＱ
ｐ2 とはＣＭＯＳインバータ（ＩＮＶ2)を構成してい
る。この一対のＣＭＯＳインバータ（ＩＮＶ1,ＩＮＶ2)
の相互の入出力端子（蓄積ノードＡ，Ｂ）間は、一対の
局所配線Ｌ1,Ｌ2 を介して交差結合し、１ビットの情報
を記憶する情報蓄積部としてのフリップフロップ回路を
構成している。
【００５２】上記フリップフロップ回路の一方の入出力
端子（蓄積ノードＡ）は転送用ＭＩＳＦＥＴＱｔ1 のソ
ース領域に接続され、他方の入出力端子（蓄積ノード
Ｂ）は転送用ＭＩＳＦＥＴＱｔ2 のソース領域に接続さ
れている。転送用ＭＩＳＦＥＴＱｔ1 のドレイン領域は
データ線ＤＬに接続され、転送用ＭＩＳＦＥＴＱｔ2 の
ドレイン領域はデータ線バーＤＬに接続されている。
端子（蓄積ノードＡ）は転送用ＭＩＳＦＥＴＱｔ1 のソ
ース領域に接続され、他方の入出力端子（蓄積ノード
Ｂ）は転送用ＭＩＳＦＥＴＱｔ2 のソース領域に接続さ
れている。転送用ＭＩＳＦＥＴＱｔ1 のドレイン領域は
データ線ＤＬに接続され、転送用ＭＩＳＦＥＴＱｔ2 の
ドレイン領域はデータ線バーＤＬに接続されている。
【００５３】また、フリップフロップ回路の一端（負荷
用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のソース領域）は電源電圧
（ＶCC) に接続され、他端（駆動用ＭＩＳＦＥＴＱｄ1,
Ｑｄ2 のソース領域）は基準電圧（ＶSS) に接続されて
いる。電源電圧（ＶCC) は、例えば５Ｖであり、基準電
圧（ＶSS) は、例えば０Ｖ（ＧＮＤ電位）である。
用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のソース領域）は電源電圧
（ＶCC) に接続され、他端（駆動用ＭＩＳＦＥＴＱｄ1,
Ｑｄ2 のソース領域）は基準電圧（ＶSS) に接続されて
いる。電源電圧（ＶCC) は、例えば５Ｖであり、基準電
圧（ＶSS) は、例えば０Ｖ（ＧＮＤ電位）である。
【００５４】上記回路の動作を説明すると、一方のＣＭ
ＯＳインバータ（ＩＮＶ1)の蓄積ノードＡが高電位
（“Ｈ”）であるときは、駆動用ＭＩＳＦＥＴＱｄ2 が
ＯＮになるので、他方のＣＭＯＳインバータ（ＩＮＶ2)
の蓄積ノードＢが低電位（“Ｌ”）になる。従って、駆
動用ＭＩＳＦＥＴＱｄ1 がＯＦＦになり、蓄積ノードＡ
の高電位（“Ｈ”）が保持される。すなわち、一対のＣ
ＭＯＳインバータ（ＩＮＶ1,ＩＮＶ2)を交差結合させた
ラッチ回路によって相互の蓄積ノードＡ，Ｂの状態が保
持され、電源電圧が印加されている間、情報が保存され
る。
ＯＳインバータ（ＩＮＶ1)の蓄積ノードＡが高電位
（“Ｈ”）であるときは、駆動用ＭＩＳＦＥＴＱｄ2 が
ＯＮになるので、他方のＣＭＯＳインバータ（ＩＮＶ2)
の蓄積ノードＢが低電位（“Ｌ”）になる。従って、駆
動用ＭＩＳＦＥＴＱｄ1 がＯＦＦになり、蓄積ノードＡ
の高電位（“Ｈ”）が保持される。すなわち、一対のＣ
ＭＯＳインバータ（ＩＮＶ1,ＩＮＶ2)を交差結合させた
ラッチ回路によって相互の蓄積ノードＡ，Ｂの状態が保
持され、電源電圧が印加されている間、情報が保存され
る。
【００５５】転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のそれぞ
れのゲート電極にはワード線ＷＬが接続され、このワー
ド線ＷＬによって転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 の導
通、非導通が制御される。すなわち、ワード線ＷＬが高
電位（“Ｈ”）であるときは、転送用ＭＩＳＦＥＴＱｔ
1,Ｑｔ2 がＯＮになり、ラッチ回路と相補性データ線
（データ線ＤＬ，バーＤＬ）とが電気的に接続されるの
で、蓄積ノードＡ，Ｂの電位状態（“Ｈ”または
“Ｌ”）がデータ線ＤＬ，バーＤＬに現れ、メモリセル
の情報として読み出される。
れのゲート電極にはワード線ＷＬが接続され、このワー
ド線ＷＬによって転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 の導
通、非導通が制御される。すなわち、ワード線ＷＬが高
電位（“Ｈ”）であるときは、転送用ＭＩＳＦＥＴＱｔ
1,Ｑｔ2 がＯＮになり、ラッチ回路と相補性データ線
（データ線ＤＬ，バーＤＬ）とが電気的に接続されるの
で、蓄積ノードＡ，Ｂの電位状態（“Ｈ”または
“Ｌ”）がデータ線ＤＬ，バーＤＬに現れ、メモリセル
の情報として読み出される。
【００５６】メモリセルに情報を書き込むには、ワード
線ＷＬを“Ｈ”電位レベル、転送用ＭＩＳＦＥＴＱｔ1,
Ｑｔ2 をＯＮ状態にしてデータ線ＤＬ，バーＤＬの情報
を蓄積ノードＡ，Ｂに伝達する。また、メモリセルの情
報を読み出すには、同じくワード線ＷＬを“Ｈ”電位レ
ベル、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 をＯＮ状態にし
て蓄積ノードＡ，Ｂの情報をデータ線ＤＬ，バーＤＬに
伝達する。
線ＷＬを“Ｈ”電位レベル、転送用ＭＩＳＦＥＴＱｔ1,
Ｑｔ2 をＯＮ状態にしてデータ線ＤＬ，バーＤＬの情報
を蓄積ノードＡ，Ｂに伝達する。また、メモリセルの情
報を読み出すには、同じくワード線ＷＬを“Ｈ”電位レ
ベル、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 をＯＮ状態にし
て蓄積ノードＡ，Ｂの情報をデータ線ＤＬ，バーＤＬに
伝達する。
【００５７】次に、上記メモリセルの具体的な構成を図
１（メモリセルの略１個分を示す半導体基板の平面
図）、図２（図１のII−II’線における半導体基板の断
面図）および図３〜図７を用いて説明する。なお、図１
および図４〜図７にはメモリセルの導電層のみを図示
し、素子分離用絶縁膜や層間絶縁膜などの絶縁膜は図示
しない。
１（メモリセルの略１個分を示す半導体基板の平面
図）、図２（図１のII−II’線における半導体基板の断
面図）および図３〜図７を用いて説明する。なお、図１
および図４〜図７にはメモリセルの導電層のみを図示
し、素子分離用絶縁膜や層間絶縁膜などの絶縁膜は図示
しない。
【００５８】メモリセルを構成する６個のＭＩＳＦＥＴ
は、ｐ- 型半導体基板１のフィールド絶縁膜２で周囲を
囲まれた活性領域に形成されている。ｎチャネル型で構
成される駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 および転送用
ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のそれぞれはｐ型ウエル３の
活性領域に形成され、ｐチャネル型で構成される負荷用
ＭＩＳＦＥＴＱｐ1,Ｑｐ2 はｎ型ウエル４の活性領域に
形成されている。ｐ型ウエル３、ｎ型ウエル４のそれぞ
れは、半導体基板１上に形成されたｐ型エピタキシャル
シリコン層５の主面に形成されている。
は、ｐ- 型半導体基板１のフィールド絶縁膜２で周囲を
囲まれた活性領域に形成されている。ｎチャネル型で構
成される駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 および転送用
ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のそれぞれはｐ型ウエル３の
活性領域に形成され、ｐチャネル型で構成される負荷用
ＭＩＳＦＥＴＱｐ1,Ｑｐ2 はｎ型ウエル４の活性領域に
形成されている。ｐ型ウエル３、ｎ型ウエル４のそれぞ
れは、半導体基板１上に形成されたｐ型エピタキシャル
シリコン層５の主面に形成されている。
【００５９】転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 は、ワー
ド線ＷＬと一体に構成されたゲート電極６を有してい
る。このゲート電極６（ワード線ＷＬ）は、多結晶シリ
コン膜（または多結晶シリコン膜と高融点金属シリサイ
ド膜とを積層したポリサイド膜）で構成され、酸化シリ
コン膜で構成されたゲート絶縁膜７の上に形成されてい
る。
ド線ＷＬと一体に構成されたゲート電極６を有してい
る。このゲート電極６（ワード線ＷＬ）は、多結晶シリ
コン膜（または多結晶シリコン膜と高融点金属シリサイ
ド膜とを積層したポリサイド膜）で構成され、酸化シリ
コン膜で構成されたゲート絶縁膜７の上に形成されてい
る。
【００６０】上記転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のそ
れぞれのソース領域、ドレイン領域は、ｐ型ウエル３の
活性領域に形成された低不純物濃度のｎ- 型半導体領域
８および高不純物濃度のｎ+ 型半導体領域９で構成され
ている。すなわち、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 の
それぞれのソース領域、ドレイン領域は、ＬＤＤ(Light
ly Doped Drain) 構造で構成されている。
れぞれのソース領域、ドレイン領域は、ｐ型ウエル３の
活性領域に形成された低不純物濃度のｎ- 型半導体領域
８および高不純物濃度のｎ+ 型半導体領域９で構成され
ている。すなわち、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 の
それぞれのソース領域、ドレイン領域は、ＬＤＤ(Light
ly Doped Drain) 構造で構成されている。
【００６１】フリップフロップ回路の一方のＣＭＯＳイ
ンバータ（ＩＮＶ1)を構成する駆動用ＭＩＳＦＥＴＱｄ
1 および負荷用ＭＩＳＦＥＴＱｐ1 は、共通のゲート電
極１０ａを有しており、他方のＣＭＯＳインバータ（Ｉ
ＮＶ2)を構成する駆動用ＭＩＳＦＥＴＱｄ2 および負荷
用ＭＩＳＦＥＴＱｐ2 は、共通のゲート電極１０ｂを有
している。これらのゲート電極１０ａ，１０ｂは、前記
転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲート電極６（ワー
ド線ＷＬ）と同じ多結晶シリコン膜で構成され、ゲート
絶縁膜７の上に形成されている。ゲート電極６（ワード
線ＷＬ）およびゲート電極１０ａ，１０ｂを構成する多
結晶シリコン膜には、ｎ型の不純物（例えばリン
（Ｐ））が導入されている。
ンバータ（ＩＮＶ1)を構成する駆動用ＭＩＳＦＥＴＱｄ
1 および負荷用ＭＩＳＦＥＴＱｐ1 は、共通のゲート電
極１０ａを有しており、他方のＣＭＯＳインバータ（Ｉ
ＮＶ2)を構成する駆動用ＭＩＳＦＥＴＱｄ2 および負荷
用ＭＩＳＦＥＴＱｐ2 は、共通のゲート電極１０ｂを有
している。これらのゲート電極１０ａ，１０ｂは、前記
転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲート電極６（ワー
ド線ＷＬ）と同じ多結晶シリコン膜で構成され、ゲート
絶縁膜７の上に形成されている。ゲート電極６（ワード
線ＷＬ）およびゲート電極１０ａ，１０ｂを構成する多
結晶シリコン膜には、ｎ型の不純物（例えばリン
（Ｐ））が導入されている。
【００６２】駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のそれぞ
れのソース領域、ドレイン領域は、ｐ型ウエル３の活性
領域に形成された低不純物濃度のｎ- 型半導体領域８お
よび高不純物濃度のｎ+ 型半導体領域９で構成されてい
る。すなわち、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のそれ
ぞれのソース領域、ドレイン領域は、ＬＤＤ構造で構成
されている。また、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 の
それぞれのソース領域、ドレイン領域は、ｎ型ウエル４
の活性領域に形成された低不純物濃度のｐ- 型半導体領
域１１および高不純物濃度のｐ+ 型半導体領域１２で構
成されている。すなわち、負荷用ＭＩＳＦＥＴＱｐ1,Ｑ
ｐ2 のそれぞれのソース領域、ドレイン領域は、ＬＤＤ
構造で構成されている。
れのソース領域、ドレイン領域は、ｐ型ウエル３の活性
領域に形成された低不純物濃度のｎ- 型半導体領域８お
よび高不純物濃度のｎ+ 型半導体領域９で構成されてい
る。すなわち、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のそれ
ぞれのソース領域、ドレイン領域は、ＬＤＤ構造で構成
されている。また、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 の
それぞれのソース領域、ドレイン領域は、ｎ型ウエル４
の活性領域に形成された低不純物濃度のｐ- 型半導体領
域１１および高不純物濃度のｐ+ 型半導体領域１２で構
成されている。すなわち、負荷用ＭＩＳＦＥＴＱｐ1,Ｑ
ｐ2 のそれぞれのソース領域、ドレイン領域は、ＬＤＤ
構造で構成されている。
【００６３】メモリセルを構成する上記６個のＭＩＳＦ
ＥＴの上層には、ゲート電極（６，１０ａ，１０ｂ）の
上部および側壁を覆う酸化シリコンの絶縁膜１３および
側壁絶縁膜（サイドウォールスペーサ）１４を介して一
対の局所配線Ｌ1,Ｌ2 が形成されている。この一対の局
所配線Ｌ1,Ｌ2 は、多結晶シリコン膜と高融点金属膜と
を半導体基板１上で反応させて形成した高融点金属シリ
サイド膜、例えばコバルトシリサイド（ＣｏＳｉX ) 膜
で構成されている。後述するように、一対の局所配線Ｌ
1,Ｌ2 は、側壁絶縁膜１４に対して自己整合的に形成さ
れる。また、側壁絶縁膜１４は、ゲート電極（６，１０
ａ，１０ｂ）に対して自己整合的に形成される。
ＥＴの上層には、ゲート電極（６，１０ａ，１０ｂ）の
上部および側壁を覆う酸化シリコンの絶縁膜１３および
側壁絶縁膜（サイドウォールスペーサ）１４を介して一
対の局所配線Ｌ1,Ｌ2 が形成されている。この一対の局
所配線Ｌ1,Ｌ2 は、多結晶シリコン膜と高融点金属膜と
を半導体基板１上で反応させて形成した高融点金属シリ
サイド膜、例えばコバルトシリサイド（ＣｏＳｉX ) 膜
で構成されている。後述するように、一対の局所配線Ｌ
1,Ｌ2 は、側壁絶縁膜１４に対して自己整合的に形成さ
れる。また、側壁絶縁膜１４は、ゲート電極（６，１０
ａ，１０ｂ）に対して自己整合的に形成される。
【００６４】一方の局所配線Ｌ1 は、負荷用ＭＩＳＦＥ
ＴＱｐ1 のドレイン領域（ｐ+ 型半導体領域１２）およ
び駆動用ＭＩＳＦＥＴＱｄ1 のドレイン領域 (ｎ+ 型半
導体領域９）に接続され、かつ絶縁膜１３に開孔された
接続孔１５を通じて駆動用ＭＩＳＦＥＴＱｄ2 および負
荷用ＭＩＳＦＥＴＱｐ2 のゲート電極１０ｂに接続され
ている。他方の局所配線Ｌ2 は、負荷用ＭＩＳＦＥＴＱ
ｐ2 のドレイン領域（ｐ+ 型半導体領域１２）および駆
動用ＭＩＳＦＥＴＱｄ2 のドレイン領域 (ｎ+型半導体
領域９）に接続され、かつ絶縁膜１３に開孔された接続
孔１５を通じて駆動用ＭＩＳＦＥＴＱｄ1 および負荷用
ＭＩＳＦＥＴＱｐ1 のゲート電極１０ａに接続されてい
る。
ＴＱｐ1 のドレイン領域（ｐ+ 型半導体領域１２）およ
び駆動用ＭＩＳＦＥＴＱｄ1 のドレイン領域 (ｎ+ 型半
導体領域９）に接続され、かつ絶縁膜１３に開孔された
接続孔１５を通じて駆動用ＭＩＳＦＥＴＱｄ2 および負
荷用ＭＩＳＦＥＴＱｐ2 のゲート電極１０ｂに接続され
ている。他方の局所配線Ｌ2 は、負荷用ＭＩＳＦＥＴＱ
ｐ2 のドレイン領域（ｐ+ 型半導体領域１２）および駆
動用ＭＩＳＦＥＴＱｄ2 のドレイン領域 (ｎ+型半導体
領域９）に接続され、かつ絶縁膜１３に開孔された接続
孔１５を通じて駆動用ＭＩＳＦＥＴＱｄ1 および負荷用
ＭＩＳＦＥＴＱｐ1 のゲート電極１０ａに接続されてい
る。
【００６５】転送用ＭＩＳＦＥＴＱｔ1 のドレイン領域
（ｎ+ 型半導体領域９）の表面には、高融点金属シリサ
イド層、例えばコバルトシリサイド層１６が形成され、
転送用ＭＩＳＦＥＴＱｔ2 のドレイン領域（ｎ+ 型半導
体領域９）の表面にはこれと同じコバルトシリサイド層
１６が形成されている。転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ
2 のドレイン領域には、このコバルトシリサイド層１６
を介してデータ線ＤＬ，バーＤＬが接続される。コバル
トシリサイド層１６は、後述するように局所配線Ｌ1,Ｌ
2 と同一の工程で形成される。
（ｎ+ 型半導体領域９）の表面には、高融点金属シリサ
イド層、例えばコバルトシリサイド層１６が形成され、
転送用ＭＩＳＦＥＴＱｔ2 のドレイン領域（ｎ+ 型半導
体領域９）の表面にはこれと同じコバルトシリサイド層
１６が形成されている。転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ
2 のドレイン領域には、このコバルトシリサイド層１６
を介してデータ線ＤＬ，バーＤＬが接続される。コバル
トシリサイド層１６は、後述するように局所配線Ｌ1,Ｌ
2 と同一の工程で形成される。
【００６６】負荷用ＭＩＳＦＥＴＱｐ1 のソース領域
（ｐ+ 型半導体領域１２）およびこのソース領域に隣接
して形成されたｎ+ 型半導体領域１８の表面には、高融
点金属シリサイド層、例えばコバルトシリサイド層１７
が形成され、負荷用ＭＩＳＦＥＴＱｐ2 のソース領域
（ｐ+ 型半導体領域１２）およびこのソース領域に隣接
して形成されたｎ+ 型半導体領域１８の表面にもこれと
同じコバルトシリサイド層１７が形成されている。負荷
用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のソース領域およびｎ+ 型
半導体領域１８のそれぞれには、後述する電源電圧線を
通じて電源電圧（Ｖcc) が供給される。コバルトシリサ
イド層１７は、後述するように局所配線Ｌ1,Ｌ2 および
コバルトシリサイド層１６と同一の工程で形成される。
（ｐ+ 型半導体領域１２）およびこのソース領域に隣接
して形成されたｎ+ 型半導体領域１８の表面には、高融
点金属シリサイド層、例えばコバルトシリサイド層１７
が形成され、負荷用ＭＩＳＦＥＴＱｐ2 のソース領域
（ｐ+ 型半導体領域１２）およびこのソース領域に隣接
して形成されたｎ+ 型半導体領域１８の表面にもこれと
同じコバルトシリサイド層１７が形成されている。負荷
用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のソース領域およびｎ+ 型
半導体領域１８のそれぞれには、後述する電源電圧線を
通じて電源電圧（Ｖcc) が供給される。コバルトシリサ
イド層１７は、後述するように局所配線Ｌ1,Ｌ2 および
コバルトシリサイド層１６と同一の工程で形成される。
【００６７】図４および図５は、上記一対の局所配線Ｌ
1,Ｌ2 およびその下層のゲート電極１０ａ，１０ｂのレ
イアウトを示す平面図である。
1,Ｌ2 およびその下層のゲート電極１０ａ，１０ｂのレ
イアウトを示す平面図である。
【００６８】図４に示すように、一方の局所配線Ｌ
1 は、その一部がゲート電極１０ａと重なるように延在
し、他方の局所配線Ｌ2 は、その一部がゲート電極１０
ｂと重なるように延在している。図には示さないが、局
所配線Ｌ1,Ｌ2 は、その一部をゲート電極６（ワード線
ＷＬ）と重なるように延在させてもよい。
1 は、その一部がゲート電極１０ａと重なるように延在
し、他方の局所配線Ｌ2 は、その一部がゲート電極１０
ｂと重なるように延在している。図には示さないが、局
所配線Ｌ1,Ｌ2 は、その一部をゲート電極６（ワード線
ＷＬ）と重なるように延在させてもよい。
【００６９】このように、本実施例のＳＲＡＭのメモリ
セルは、局所配線Ｌ1,Ｌ2 の一部をレイアウトが許容す
る範囲で可能な限り、（駆動用ＭＩＳＦＥＴＱｄ1 、負
荷用ＭＩＳＦＥＴＱｐ1 の）ゲート電極１０ａ、（駆動
用ＭＩＳＦＥＴＱｄ2 、負荷用ＭＩＳＦＥＴＱｐ2 の）
ゲート電極１０ｂあるいは（転送用ＭＩＳＦＥＴＱｔ1,
Ｑｔ2 の）ゲート電極６（ワード線ＷＬ）と重なるよう
に配置する。この構成により、蓄積ノード容量のゲート
容量成分（Ｃ1)（図３参照）を増やすことができるの
で、メモリセルの蓄積ノード容量を増やしてα線ソフト
エラー耐性を向上させることができる。
セルは、局所配線Ｌ1,Ｌ2 の一部をレイアウトが許容す
る範囲で可能な限り、（駆動用ＭＩＳＦＥＴＱｄ1 、負
荷用ＭＩＳＦＥＴＱｐ1 の）ゲート電極１０ａ、（駆動
用ＭＩＳＦＥＴＱｄ2 、負荷用ＭＩＳＦＥＴＱｐ2 の）
ゲート電極１０ｂあるいは（転送用ＭＩＳＦＥＴＱｔ1,
Ｑｔ2 の）ゲート電極６（ワード線ＷＬ）と重なるよう
に配置する。この構成により、蓄積ノード容量のゲート
容量成分（Ｃ1)（図３参照）を増やすことができるの
で、メモリセルの蓄積ノード容量を増やしてα線ソフト
エラー耐性を向上させることができる。
【００７０】また、図５の網掛けパターンで示すよう
に、一方の局所配線Ｌ1 は、その一部がメモリセルの蓄
積ノードＡを構成する半導体領域（駆動用ＭＩＳＦＥＴ
Ｑｄ1のｎ+ 型半導体領域９および負荷用ＭＩＳＦＥＴ
Ｑｐ1 のｐ+ 型半導体領域１２）と重なるように延在
し、他方の局所配線Ｌ2 は、その一部がメモリセルの蓄
積ノードＢを構成する半導体領域（駆動用ＭＩＳＦＥＴ
Ｑｄ2 のｎ+ 型半導体領域９および負荷用ＭＩＳＦＥＴ
Ｑｐ2 のｐ+ 型半導体領域１２）と重なるように延在し
ている。
に、一方の局所配線Ｌ1 は、その一部がメモリセルの蓄
積ノードＡを構成する半導体領域（駆動用ＭＩＳＦＥＴ
Ｑｄ1のｎ+ 型半導体領域９および負荷用ＭＩＳＦＥＴ
Ｑｐ1 のｐ+ 型半導体領域１２）と重なるように延在
し、他方の局所配線Ｌ2 は、その一部がメモリセルの蓄
積ノードＢを構成する半導体領域（駆動用ＭＩＳＦＥＴ
Ｑｄ2 のｎ+ 型半導体領域９および負荷用ＭＩＳＦＥＴ
Ｑｐ2 のｐ+ 型半導体領域１２）と重なるように延在し
ている。
【００７１】すなわち、本実施例のＳＲＡＭのメモリセ
ルは、局所配線Ｌ1,Ｌ2 の一部をメモリセルの蓄積ノー
ドＡ，Ｂと重なるように配置する。この構成により、蓄
積ノード容量の拡散層容量成分を増やすことができるの
で、メモリセルの蓄積ノード容量を増やしてα線ソフト
エラー耐性を向上させることができる。
ルは、局所配線Ｌ1,Ｌ2 の一部をメモリセルの蓄積ノー
ドＡ，Ｂと重なるように配置する。この構成により、蓄
積ノード容量の拡散層容量成分を増やすことができるの
で、メモリセルの蓄積ノード容量を増やしてα線ソフト
エラー耐性を向上させることができる。
【００７２】上記局所配線Ｌ1,Ｌ2 の上層には、酸化シ
リコン膜と窒化シリコン膜との積層膜で構成された薄い
絶縁膜１９を介して基準電圧線２０が形成されている。
この基準電圧線２０は、局所配線Ｌ1,Ｌ2 の上部を覆う
ように配置されている。基準電圧線２０は、ｎ型の不純
物（例えばＰ）を導入した多結晶シリコン膜で構成さ
れ、絶縁膜１９および絶縁膜（ゲート絶縁膜７と同層の
絶縁膜）に開孔された接続孔２１（図１参照）を通じて
駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のそれぞれのソース領
域（ｎ+ 型半導体領域９）に接続されている。
リコン膜と窒化シリコン膜との積層膜で構成された薄い
絶縁膜１９を介して基準電圧線２０が形成されている。
この基準電圧線２０は、局所配線Ｌ1,Ｌ2 の上部を覆う
ように配置されている。基準電圧線２０は、ｎ型の不純
物（例えばＰ）を導入した多結晶シリコン膜で構成さ
れ、絶縁膜１９および絶縁膜（ゲート絶縁膜７と同層の
絶縁膜）に開孔された接続孔２１（図１参照）を通じて
駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のそれぞれのソース領
域（ｎ+ 型半導体領域９）に接続されている。
【００７３】転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のドレイ
ン領域（ｎ+ 型半導体領域９）の上層には、上記基準電
圧線２０と同じ多結晶シリコン膜で構成されたパッド層
２２が形成されている。このパッド層２２は、絶縁膜１
９に開孔された接続孔２３を通じて前記高融点金属シリ
サイド層１６と電気的に接続されている。また、負荷用
ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のそれぞれのソース領域（ｐ
+ 型半導体領域１２）の上層には、上記基準電圧線２０
と同じ多結晶シリコン膜で構成されたパッド層２４が形
成されている。このパッド層２４は、絶縁膜１９に開孔
された接続孔２５を通じて前記高融点金属シリサイド層
１７と電気的に接続されている。
ン領域（ｎ+ 型半導体領域９）の上層には、上記基準電
圧線２０と同じ多結晶シリコン膜で構成されたパッド層
２２が形成されている。このパッド層２２は、絶縁膜１
９に開孔された接続孔２３を通じて前記高融点金属シリ
サイド層１６と電気的に接続されている。また、負荷用
ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のそれぞれのソース領域（ｐ
+ 型半導体領域１２）の上層には、上記基準電圧線２０
と同じ多結晶シリコン膜で構成されたパッド層２４が形
成されている。このパッド層２４は、絶縁膜１９に開孔
された接続孔２５を通じて前記高融点金属シリサイド層
１７と電気的に接続されている。
【００７４】図６は、上記基準電圧線２０およびその下
層の局所配線Ｌ1,Ｌ2 のレイアウトを示す平面図、図７
は同じく斜視図である。
層の局所配線Ｌ1,Ｌ2 のレイアウトを示す平面図、図７
は同じく斜視図である。
【００７５】図示のように、基準電圧線２０は、局所配
線Ｌ1,Ｌ2 の上層のほぼ全域を覆うように形成されてい
る。すなわち、本実施例のＳＲＡＭのメモリセルは、局
所配線Ｌ1,Ｌ2 の上層に形成される基準電圧線２０をこ
の局所配線Ｌ1,Ｌ2 と重なるように配置する。この構成
により、基準電圧線２０、局所配線Ｌ1,Ｌ2 およびそれ
らを挟む薄い絶縁膜１９で容量（Ｃ2)（図３参照）が形
成されるので、局所配線Ｌ1,Ｌ2 に接続された蓄積ノー
ドＡ，Ｂの容量を増大させることができ、メモリセルの
α線ソフトエラー耐性を向上させることができる。
線Ｌ1,Ｌ2 の上層のほぼ全域を覆うように形成されてい
る。すなわち、本実施例のＳＲＡＭのメモリセルは、局
所配線Ｌ1,Ｌ2 の上層に形成される基準電圧線２０をこ
の局所配線Ｌ1,Ｌ2 と重なるように配置する。この構成
により、基準電圧線２０、局所配線Ｌ1,Ｌ2 およびそれ
らを挟む薄い絶縁膜１９で容量（Ｃ2)（図３参照）が形
成されるので、局所配線Ｌ1,Ｌ2 に接続された蓄積ノー
ドＡ，Ｂの容量を増大させることができ、メモリセルの
α線ソフトエラー耐性を向上させることができる。
【００７６】上記基準電圧線２０の上層には、層間絶縁
膜２６を介して第１層目のメタル配線が形成されてい
る。層間絶縁膜２６は、例えば酸化シリコン膜とＢＰＳ
Ｇ(Boro Phospho Silicate Glass) 膜との積層膜で構成
されている。第１層目のメタル配線は、例えばアルミニ
ウム（Ａｌ）合金で構成され、電源電圧線２７、サブ基
準電圧線２８、サブワード線（またはデバイデッドワー
ド線）２９およびパッド層３０などを構成している。
膜２６を介して第１層目のメタル配線が形成されてい
る。層間絶縁膜２６は、例えば酸化シリコン膜とＢＰＳ
Ｇ(Boro Phospho Silicate Glass) 膜との積層膜で構成
されている。第１層目のメタル配線は、例えばアルミニ
ウム（Ａｌ）合金で構成され、電源電圧線２７、サブ基
準電圧線２８、サブワード線（またはデバイデッドワー
ド線）２９およびパッド層３０などを構成している。
【００７７】電源電圧線２７は、層間絶縁膜２６に開孔
された接続孔３１を通じて前記パッド層２４と電気的に
接続されている。サブ基準電圧線２８は、層間絶縁膜２
６に開孔された接続孔３２（図１参照）を通じて基準電
圧線２０と電気的に接続されている。サブワード線２９
は、層間絶縁膜２６、絶縁膜１９，１３に開孔された接
続孔（図示せず）を通じて前記ワード線ＷＬと電気的に
接続されている。パッド層３０は、層間絶縁膜２６に開
孔された接続孔３３を通じて前記パッド層２２と電気的
に接続されている。
された接続孔３１を通じて前記パッド層２４と電気的に
接続されている。サブ基準電圧線２８は、層間絶縁膜２
６に開孔された接続孔３２（図１参照）を通じて基準電
圧線２０と電気的に接続されている。サブワード線２９
は、層間絶縁膜２６、絶縁膜１９，１３に開孔された接
続孔（図示せず）を通じて前記ワード線ＷＬと電気的に
接続されている。パッド層３０は、層間絶縁膜２６に開
孔された接続孔３３を通じて前記パッド層２２と電気的
に接続されている。
【００７８】このように、本実施例のＳＲＡＭのメモリ
セルは、多結晶シリコン膜で構成された基準電圧線２０
の上層に、多結晶シリコンよりも低抵抗のＡｌで構成さ
れたサブ基準電圧線２８を配置し、それぞれのメモリセ
ルに少なくとも１個以上設けた接続孔３２を通じてサブ
基準電圧線２８から基準電圧線２０に給電を行う。この
構成により、メモリセルごとに基準電圧（Ｖss) の給電
が可能となるので、基準電圧（Ｖss) を安定化すること
ができる。この結果、電源電圧（Ｖcc) の最小値（Ｖc
c.min) が向上し、メモリセルのα線ソフトエラー耐性
を向上させることができる。
セルは、多結晶シリコン膜で構成された基準電圧線２０
の上層に、多結晶シリコンよりも低抵抗のＡｌで構成さ
れたサブ基準電圧線２８を配置し、それぞれのメモリセ
ルに少なくとも１個以上設けた接続孔３２を通じてサブ
基準電圧線２８から基準電圧線２０に給電を行う。この
構成により、メモリセルごとに基準電圧（Ｖss) の給電
が可能となるので、基準電圧（Ｖss) を安定化すること
ができる。この結果、電源電圧（Ｖcc) の最小値（Ｖc
c.min) が向上し、メモリセルのα線ソフトエラー耐性
を向上させることができる。
【００７９】また、本実施例のＳＲＡＭのメモリセル
は、図１に示すように、サブ基準電圧線２８と基準電圧
線２０とを接続する前記接続孔３２と、基準電圧線２０
と駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のソース領域（ｎ+
型半導体領域９）とを接続する前記接続孔２１とを離間
して配置する。この構成により、接続孔２１，３２の重
なりによる段差が回避され、接続孔形成領域を平坦化す
ることができるので、接続孔２１，３２のコンタクト抵
抗を低減してメモリセルの高速動作、低電圧動作を実現
することができる。
は、図１に示すように、サブ基準電圧線２８と基準電圧
線２０とを接続する前記接続孔３２と、基準電圧線２０
と駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のソース領域（ｎ+
型半導体領域９）とを接続する前記接続孔２１とを離間
して配置する。この構成により、接続孔２１，３２の重
なりによる段差が回避され、接続孔形成領域を平坦化す
ることができるので、接続孔２１，３２のコンタクト抵
抗を低減してメモリセルの高速動作、低電圧動作を実現
することができる。
【００８０】上記第１層目のメタル配線の上層には、層
間絶縁膜３４を介して第２層目のメタル配線が形成され
ている。層間絶縁膜３４は、下層から順に酸化シリコン
膜３４ａ、スピンオングラス(Spin On Glass) 膜３４
ｂ、酸化シリコン膜３４ｃを積層した３層膜で構成され
ている。第２層目のメタル配線は、例えばアルミニウム
合金で構成され、前記データ線ＤＬ，バーＤＬを構成し
ている。このデータ線ＤＬ，バーＤＬは、層間絶縁膜３
４に開孔された接続孔３５を通じて前記パッド層３０と
電気的に接続されている。
間絶縁膜３４を介して第２層目のメタル配線が形成され
ている。層間絶縁膜３４は、下層から順に酸化シリコン
膜３４ａ、スピンオングラス(Spin On Glass) 膜３４
ｂ、酸化シリコン膜３４ｃを積層した３層膜で構成され
ている。第２層目のメタル配線は、例えばアルミニウム
合金で構成され、前記データ線ＤＬ，バーＤＬを構成し
ている。このデータ線ＤＬ，バーＤＬは、層間絶縁膜３
４に開孔された接続孔３５を通じて前記パッド層３０と
電気的に接続されている。
【００８１】次に、上記のように構成された本実施例の
ＳＲＡＭのメモリセルの製造方法を説明する。なお、こ
のメモリセルの製造方法を示す各図（図８〜図３９）の
うち、断面図は前記図１のII−II’線に対応している。
また、平面図にはメモリセルの導電層のみを図示し、各
導電層間の絶縁膜の図示は省略する。
ＳＲＡＭのメモリセルの製造方法を説明する。なお、こ
のメモリセルの製造方法を示す各図（図８〜図３９）の
うち、断面図は前記図１のII−II’線に対応している。
また、平面図にはメモリセルの導電層のみを図示し、各
導電層間の絶縁膜の図示は省略する。
【００８２】まず、図８に示すように、ｐ- 型単結晶シ
リコンからなる半導体基板１の上にｐ型のエピタキシャ
ルシリコン層５を成長させた後、窒化シリコン膜を熱酸
化のマスクに用いた周知のＬＯＣＯＳ法でエピタキシャ
ルシリコン層５の表面に厚い酸化シリコン膜で構成され
たフィールド絶縁膜２を形成する。続いて、フォトレジ
ストをマスクにしたイオン注入法でエピタキシャルシリ
コン層５にｎ型不純物（Ｐ）およびｐ型不純物（ＢＦ2)
を導入した後、これらの不純物を引延し拡散してｐ型ウ
エル３およびｎ型ウエル４を形成する。次に、フィール
ド絶縁膜２で囲まれたｐ型ウエル３およびｎ型ウエル４
のそれぞれの主面に膜厚９nm程度の薄い酸化シリコン膜
で構成されたゲート絶縁膜７を形成する。
リコンからなる半導体基板１の上にｐ型のエピタキシャ
ルシリコン層５を成長させた後、窒化シリコン膜を熱酸
化のマスクに用いた周知のＬＯＣＯＳ法でエピタキシャ
ルシリコン層５の表面に厚い酸化シリコン膜で構成され
たフィールド絶縁膜２を形成する。続いて、フォトレジ
ストをマスクにしたイオン注入法でエピタキシャルシリ
コン層５にｎ型不純物（Ｐ）およびｐ型不純物（ＢＦ2)
を導入した後、これらの不純物を引延し拡散してｐ型ウ
エル３およびｎ型ウエル４を形成する。次に、フィール
ド絶縁膜２で囲まれたｐ型ウエル３およびｎ型ウエル４
のそれぞれの主面に膜厚９nm程度の薄い酸化シリコン膜
で構成されたゲート絶縁膜７を形成する。
【００８３】図９は上記フィールド絶縁膜２で囲まれた
活性領域ＡＲ（メモリセル１個分）の平面パターンであ
る。メモリセルは、同図に示す４個の＋印で囲まれた矩
形の領域内に形成される。このメモリセルの大きさは、
一例として4.０（μm)×2.８（μm)程度である。また、
このメモリセル１６個分の活性領域ＡＲのパターンを図
１０に示す。
活性領域ＡＲ（メモリセル１個分）の平面パターンであ
る。メモリセルは、同図に示す４個の＋印で囲まれた矩
形の領域内に形成される。このメモリセルの大きさは、
一例として4.０（μm)×2.８（μm)程度である。また、
このメモリセル１６個分の活性領域ＡＲのパターンを図
１０に示す。
【００８４】次に、図１１、図１２に示すように、転送
用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲート電極６（ワード線
ＷＬ）と、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 および負荷
用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のゲート電極１０ａ，１０
ｂとを形成する。ゲート電極６（ワード線ＷＬ）および
ゲート電極１０ａ，１０ｂは、半導体基板１の全面にＣ
ＶＤ(Chemical Vapor Deposition) 法で膜厚１００nm適
度の多結晶シリコン膜を堆積した後、その上にＣＶＤ法
で酸化シリコン（膜厚１２０nm程度）の絶縁膜１３を堆
積し、フォトレジストをマスクにしたドライエッチング
でこの絶縁膜１３および多結晶シリコン膜をパターニン
グして形成する。図１３は、このゲート電極６（ワード
線ＷＬ）およびゲート電極１０ａ，１０ｂのメモリセル
１６個分のパターンである。
用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲート電極６（ワード線
ＷＬ）と、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 および負荷
用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のゲート電極１０ａ，１０
ｂとを形成する。ゲート電極６（ワード線ＷＬ）および
ゲート電極１０ａ，１０ｂは、半導体基板１の全面にＣ
ＶＤ(Chemical Vapor Deposition) 法で膜厚１００nm適
度の多結晶シリコン膜を堆積した後、その上にＣＶＤ法
で酸化シリコン（膜厚１２０nm程度）の絶縁膜１３を堆
積し、フォトレジストをマスクにしたドライエッチング
でこの絶縁膜１３および多結晶シリコン膜をパターニン
グして形成する。図１３は、このゲート電極６（ワード
線ＷＬ）およびゲート電極１０ａ，１０ｂのメモリセル
１６個分のパターンである。
【００８５】次に、図１４に示すように、フォトレジス
トをマスクにしたイオン注入法でｐ型ウエル３とｎ型ウ
エル４の一部とにｎ型不純物（リン（Ｐ），ヒ素（Ａ
ｓ））を導入する。次に、上記フォトレジストを除去し
た後、図１５に示すように、フォトレジストをマスクに
したイオン注入法でｎ型ウエル４にｐ型不純物（フッ化
ボロン（ＢＦ2)）を導入する。次に、上記フォトレジス
トを除去した後、半導体基板１の全面にＣＶＤ法で堆積
した酸化シリコン膜をＲＩＥ(Reactive Ion Etching)法
でパターニングして、図１６に示すように、ゲート電極
６（ワード線ＷＬ）およびゲート電極１０ａ，１０ｂの
それぞれの側壁にそれらに対して自己整合的に側壁絶縁
膜（サイドウォールスペーサ）１４を形成する。
トをマスクにしたイオン注入法でｐ型ウエル３とｎ型ウ
エル４の一部とにｎ型不純物（リン（Ｐ），ヒ素（Ａ
ｓ））を導入する。次に、上記フォトレジストを除去し
た後、図１５に示すように、フォトレジストをマスクに
したイオン注入法でｎ型ウエル４にｐ型不純物（フッ化
ボロン（ＢＦ2)）を導入する。次に、上記フォトレジス
トを除去した後、半導体基板１の全面にＣＶＤ法で堆積
した酸化シリコン膜をＲＩＥ(Reactive Ion Etching)法
でパターニングして、図１６に示すように、ゲート電極
６（ワード線ＷＬ）およびゲート電極１０ａ，１０ｂの
それぞれの側壁にそれらに対して自己整合的に側壁絶縁
膜（サイドウォールスペーサ）１４を形成する。
【００８６】次に、図１７に示すように、フォトレジス
トをマスクにしたイオン注入法でｐ型ウエル３とｎ型ウ
エル４の一部とにｎ型不純物（Ｐ，Ａｓ）を導入する。
次に、上記フォトレジストを除去した後、図１８に示す
ように、フォトレジストをマスクにしたイオン注入法で
ｎ型ウエル４にｐ型不純物（ＢＦ2)を導入する。
トをマスクにしたイオン注入法でｐ型ウエル３とｎ型ウ
エル４の一部とにｎ型不純物（Ｐ，Ａｓ）を導入する。
次に、上記フォトレジストを除去した後、図１８に示す
ように、フォトレジストをマスクにしたイオン注入法で
ｎ型ウエル４にｐ型不純物（ＢＦ2)を導入する。
【００８７】次に、上記フォトレジストを除去した後、
上記ｎ型不純物およびｐ型不純物を熱拡散して、図１９
に示すように、ｐ型ウエル３の主面に転送用ＭＩＳＦＥ
ＴＱｔ1,Ｑｔ2 、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のそ
れぞれのソース領域、ドレイン領域（ｎ- 型半導体領域
８、ｎ+ 型半導体領域９）を形成し、ｎ型ウエル４の主
面に負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のソース領域、ド
レイン領域（ｐ- 型半導体領域１１、ｐ+ 型半導体領域
１２）を形成する。また、負荷用ＭＩＳＦＥＴＱｐ1,Ｑ
ｐ2 のソース領域（ｐ+ 型半導体領域１２）に隣接した
ｎ型ウエル４の主面にウエル給電用のｎ+ 型半導体領域
１８を形成する。
上記ｎ型不純物およびｐ型不純物を熱拡散して、図１９
に示すように、ｐ型ウエル３の主面に転送用ＭＩＳＦＥ
ＴＱｔ1,Ｑｔ2 、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のそ
れぞれのソース領域、ドレイン領域（ｎ- 型半導体領域
８、ｎ+ 型半導体領域９）を形成し、ｎ型ウエル４の主
面に負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のソース領域、ド
レイン領域（ｐ- 型半導体領域１１、ｐ+ 型半導体領域
１２）を形成する。また、負荷用ＭＩＳＦＥＴＱｐ1,Ｑ
ｐ2 のソース領域（ｐ+ 型半導体領域１２）に隣接した
ｎ型ウエル４の主面にウエル給電用のｎ+ 型半導体領域
１８を形成する。
【００８８】次に、図２０に示すように、フォトレジス
トをマスクにしたドライエッチングで、駆動用ＭＩＳＦ
ＥＴＱｄ1,Ｑｄ2 のゲート電極１０ａ，１０ｂの上を覆
う前記絶縁膜１３に接続孔１５を形成し、ゲート電極１
０ａ，１０ｂのそれぞれの一部を露出させる。
トをマスクにしたドライエッチングで、駆動用ＭＩＳＦ
ＥＴＱｄ1,Ｑｄ2 のゲート電極１０ａ，１０ｂの上を覆
う前記絶縁膜１３に接続孔１５を形成し、ゲート電極１
０ａ，１０ｂのそれぞれの一部を露出させる。
【００８９】次に、上記フォトレジストを除去した後、
図２１に示すように、半導体基板１の全面をエッチバッ
クして、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 、転送用ＭＩ
ＳＦＥＴＱｔ1,Ｑｔ2 のそれぞれのソース領域、ドレイ
ン領域（ｎ+ 型半導体領域９）、負荷用ＭＩＳＦＥＴＱ
ｐ1,Ｑｐ2 のソース領域、ドレイン領域（ｐ+ 型半導体
領域１２）、ウエル給電用のｎ+ 型半導体領域１８のそ
れぞれの表面を覆う薄い絶縁膜（ゲート絶縁膜７と同層
の絶縁膜）を除去し、ｎ+ 型半導体領域９、ｐ+ 型半導
体領域１２およびｎ+ 型半導体領域１８を露出させる。
図２１に示すように、半導体基板１の全面をエッチバッ
クして、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 、転送用ＭＩ
ＳＦＥＴＱｔ1,Ｑｔ2 のそれぞれのソース領域、ドレイ
ン領域（ｎ+ 型半導体領域９）、負荷用ＭＩＳＦＥＴＱ
ｐ1,Ｑｐ2 のソース領域、ドレイン領域（ｐ+ 型半導体
領域１２）、ウエル給電用のｎ+ 型半導体領域１８のそ
れぞれの表面を覆う薄い絶縁膜（ゲート絶縁膜７と同層
の絶縁膜）を除去し、ｎ+ 型半導体領域９、ｐ+ 型半導
体領域１２およびｎ+ 型半導体領域１８を露出させる。
【００９０】このように、本実施例の製造方法は、まず
フォトレジストをマスクにしたドライエッチングでゲー
ト電極１０ａ，１０ｂ上の絶縁膜１３に接続孔１５を形
成し、次いで半導体基板１の全面をエッチバックしてｎ
+ 型半導体領域９、ｐ+ 型半導体領域１２、ｎ+ 型半導
体領域１８のそれぞれの表面を覆う絶縁膜を除去する。
フォトレジストをマスクにしたドライエッチングでゲー
ト電極１０ａ，１０ｂ上の絶縁膜１３に接続孔１５を形
成し、次いで半導体基板１の全面をエッチバックしてｎ
+ 型半導体領域９、ｐ+ 型半導体領域１２、ｎ+ 型半導
体領域１８のそれぞれの表面を覆う絶縁膜を除去する。
【００９１】すなわち、ゲート電極１０ａ，１０ｂの一
部を露出させる工程と、ｎ+ 型半導体領域９、ｐ+ 型半
導体領域１２およびｎ+ 型半導体領域１８を露出させる
工程とを別けて行い、ｎ+ 型半導体領域９、ｐ+ 型半導
体領域１２およびｎ+ 型半導体領域１８を側壁絶縁膜１
４に対して自己整合的に露出させる。この構成により、
接続孔１５とｎ+ 型半導体領域９、ｐ+ 型半導体領域１
２、ｎ+ 型半導体領域１８とのマスク合わせ余裕が不要
となるので、接続孔１５、ｎ+ 型半導体領域９、ｐ+ 型
半導体領域１２およびｎ+ 型半導体領域１８の面積を縮
小してメモリセルを高集積化することができる。
部を露出させる工程と、ｎ+ 型半導体領域９、ｐ+ 型半
導体領域１２およびｎ+ 型半導体領域１８を露出させる
工程とを別けて行い、ｎ+ 型半導体領域９、ｐ+ 型半導
体領域１２およびｎ+ 型半導体領域１８を側壁絶縁膜１
４に対して自己整合的に露出させる。この構成により、
接続孔１５とｎ+ 型半導体領域９、ｐ+ 型半導体領域１
２、ｎ+ 型半導体領域１８とのマスク合わせ余裕が不要
となるので、接続孔１５、ｎ+ 型半導体領域９、ｐ+ 型
半導体領域１２およびｎ+ 型半導体領域１８の面積を縮
小してメモリセルを高集積化することができる。
【００９２】なお、マスク合わせに余裕がある場合に
は、上記手段に代えて、フォトレジストをマスクにした
ドライエッチングでゲート電極１０ａ，１０ｂの一部、
ｎ+ 型半導体領域９、ｐ+ 型半導体領域１２およびｎ+
型半導体領域１８を同時に露出させてもよい。この場合
は、前記エッチバック工程が不要となるので、メモリセ
ルの製造工程を短縮することができる。
は、上記手段に代えて、フォトレジストをマスクにした
ドライエッチングでゲート電極１０ａ，１０ｂの一部、
ｎ+ 型半導体領域９、ｐ+ 型半導体領域１２およびｎ+
型半導体領域１８を同時に露出させてもよい。この場合
は、前記エッチバック工程が不要となるので、メモリセ
ルの製造工程を短縮することができる。
【００９３】次に、図２２、図２３に示すように、上記
工程で露出したゲート電極１０ａ，１０ｂの一部、ｎ+
型半導体領域９、ｐ+ 型半導体領域１２およびｎ+ 型半
導体領域１８のそれぞれの表面に選択ＣＶＤ法で膜厚４
０nm程度の薄い多結晶シリコン膜３６を選択的に堆積す
る。すなわち、ゲート電極１０ａ，１０ｂ、ｎ+ 型半導
体領域９、ｐ+ 型半導体領域１２およびｎ+ 型半導体領
域１８の上にのみ多結晶シリコン膜３６を堆積し、酸化
シリコン膜からなる絶縁膜１３，１４の上には堆積させ
ないようにする。あるいは、半導体基板１の全面にＣＶ
Ｄ法で多結晶シリコン膜３６を堆積し、フォトレジスト
をマスクにしたドライエッチングでこの多結晶シリコン
膜３６をパターニングすることにより、ゲート電極１０
ａ，１０ｂの一部、ｎ+ 型半導体領域９、ｐ+ 型半導体
領域１２およびｎ+ 型半導体領域１８のそれぞれの表面
に多結晶シリコン膜３６を残すようにしてもよい。
工程で露出したゲート電極１０ａ，１０ｂの一部、ｎ+
型半導体領域９、ｐ+ 型半導体領域１２およびｎ+ 型半
導体領域１８のそれぞれの表面に選択ＣＶＤ法で膜厚４
０nm程度の薄い多結晶シリコン膜３６を選択的に堆積す
る。すなわち、ゲート電極１０ａ，１０ｂ、ｎ+ 型半導
体領域９、ｐ+ 型半導体領域１２およびｎ+ 型半導体領
域１８の上にのみ多結晶シリコン膜３６を堆積し、酸化
シリコン膜からなる絶縁膜１３，１４の上には堆積させ
ないようにする。あるいは、半導体基板１の全面にＣＶ
Ｄ法で多結晶シリコン膜３６を堆積し、フォトレジスト
をマスクにしたドライエッチングでこの多結晶シリコン
膜３６をパターニングすることにより、ゲート電極１０
ａ，１０ｂの一部、ｎ+ 型半導体領域９、ｐ+ 型半導体
領域１２およびｎ+ 型半導体領域１８のそれぞれの表面
に多結晶シリコン膜３６を残すようにしてもよい。
【００９４】次に、図２４に示すように、半導体基板１
の全面にスパッタ法で膜厚２０nm程度の薄いＣｏ膜３７
を堆積した後、図２５に示すように、半導体基板１の全
面にＣＶＤ法またはスパッタ法で膜厚４０nm程度の薄い
多結晶シリコン膜３８を堆積する。このように、本実施
例の製造方法は、ゲート電極１０ａ，１０ｂの一部、ｎ
+ 型半導体領域９、ｐ+ 型半導体領域１２およびｎ+ 型
半導体領域１８のそれぞれの表面に多結晶シリコン膜３
６、Ｃｏ膜３７、多結晶シリコン膜３８を堆積し、その
他の領域（絶縁膜上）にはＣｏ膜３７、多結晶シリコン
膜３８を堆積する。なお、上記Ｃｏ膜３７に代えて他の
高融点金属膜、例えばＷ、Ｍｏ、Ｔｉ、Ｔａなどの薄膜
を堆積してもよい。
の全面にスパッタ法で膜厚２０nm程度の薄いＣｏ膜３７
を堆積した後、図２５に示すように、半導体基板１の全
面にＣＶＤ法またはスパッタ法で膜厚４０nm程度の薄い
多結晶シリコン膜３８を堆積する。このように、本実施
例の製造方法は、ゲート電極１０ａ，１０ｂの一部、ｎ
+ 型半導体領域９、ｐ+ 型半導体領域１２およびｎ+ 型
半導体領域１８のそれぞれの表面に多結晶シリコン膜３
６、Ｃｏ膜３７、多結晶シリコン膜３８を堆積し、その
他の領域（絶縁膜上）にはＣｏ膜３７、多結晶シリコン
膜３８を堆積する。なお、上記Ｃｏ膜３７に代えて他の
高融点金属膜、例えばＷ、Ｍｏ、Ｔｉ、Ｔａなどの薄膜
を堆積してもよい。
【００９５】次に、図２６に示すように、フォトレジス
ト３９をマスクにしたドライエッチングで上層の多結晶
シリコン膜３８をパターニングし、局所配線Ｌ1,Ｌ2 を
形成する領域、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のドレ
イン領域（ｎ+ 型半導体領域９）、負荷用ＭＩＳＦＥＴ
Ｑｐ1,Ｑｐ2 のソース領域（ｐ+ 型半導体領域１２）お
よびこれに隣接するｎ+ 型半導体領域９のそれぞれの表
面に多結晶シリコン膜３８を残す。
ト３９をマスクにしたドライエッチングで上層の多結晶
シリコン膜３８をパターニングし、局所配線Ｌ1,Ｌ2 を
形成する領域、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のドレ
イン領域（ｎ+ 型半導体領域９）、負荷用ＭＩＳＦＥＴ
Ｑｐ1,Ｑｐ2 のソース領域（ｐ+ 型半導体領域１２）お
よびこれに隣接するｎ+ 型半導体領域９のそれぞれの表
面に多結晶シリコン膜３８を残す。
【００９６】上記多結晶シリコン膜３８のエッチングマ
スクとなるフォトレジスト３９は、駆動用ＭＩＳＦＥＴ
Ｑｄ1,Ｑｄ2 のドレイン領域（ｎ+ 型半導体領域９）や
負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のドレイン領域（ｐ+
型半導体領域１２）の上部を完全に覆っていなくともよ
い。すなわち、図２６に示すように、フォトレジスト３
９のマスク合わせずれによってｎ+ 型半導体領域９上の
多結晶シリコン膜３８の一部（図の矢印で示す箇所）が
エッチングされてしまっても支障はない。これは、多結
晶シリコン膜３８の一部がエッチングされても、その下
層のＣｏ膜３７がエッチングのストッパとなるので、ｎ
+ 型半導体領域９やｐ+ 型半導体領域１２の表面の多結
晶シリコン膜３６がエッチングされることはないからで
ある。
スクとなるフォトレジスト３９は、駆動用ＭＩＳＦＥＴ
Ｑｄ1,Ｑｄ2 のドレイン領域（ｎ+ 型半導体領域９）や
負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のドレイン領域（ｐ+
型半導体領域１２）の上部を完全に覆っていなくともよ
い。すなわち、図２６に示すように、フォトレジスト３
９のマスク合わせずれによってｎ+ 型半導体領域９上の
多結晶シリコン膜３８の一部（図の矢印で示す箇所）が
エッチングされてしまっても支障はない。これは、多結
晶シリコン膜３８の一部がエッチングされても、その下
層のＣｏ膜３７がエッチングのストッパとなるので、ｎ
+ 型半導体領域９やｐ+ 型半導体領域１２の表面の多結
晶シリコン膜３６がエッチングされることはないからで
ある。
【００９７】特に限定はされないが、本実施例では、上
記多結晶シリコン膜３８をエッチングする際、駆動用Ｍ
ＩＳＦＥＴＱｄ1,Ｑｄ2 のｎ+ 型半導体領域９（ソース
領域、ドレイン領域）のうち、メモリセルの蓄積ノード
Ａ，Ｂを構成するｎ+ 型半導体領域９（ドレイン領域）
上には多結晶シリコン膜３８を残すが、蓄積ノードＡ，
Ｂを構成しないｎ+ 型半導体領域９（ソース領域）上に
は多結晶シリコン膜３８を残さない。このｎ+ 型半導体
領域９（ソース領域）上の多結晶シリコン膜３８は、そ
の全部を完全に除去する必要はなく、フォトレジスト３
９のマスク合わせずれによって、その一部がエッチング
されずに残っていても支障はない。
記多結晶シリコン膜３８をエッチングする際、駆動用Ｍ
ＩＳＦＥＴＱｄ1,Ｑｄ2 のｎ+ 型半導体領域９（ソース
領域、ドレイン領域）のうち、メモリセルの蓄積ノード
Ａ，Ｂを構成するｎ+ 型半導体領域９（ドレイン領域）
上には多結晶シリコン膜３８を残すが、蓄積ノードＡ，
Ｂを構成しないｎ+ 型半導体領域９（ソース領域）上に
は多結晶シリコン膜３８を残さない。このｎ+ 型半導体
領域９（ソース領域）上の多結晶シリコン膜３８は、そ
の全部を完全に除去する必要はなく、フォトレジスト３
９のマスク合わせずれによって、その一部がエッチング
されずに残っていても支障はない。
【００９８】次に、上記フォトレジスト３９を除去した
後、７００℃程度の不活性ガス雰囲気中で半導体基板１
を熱処理し、多結晶シリコン膜３８とＣｏ膜３７と多結
晶シリコン膜３６との間でシリサイド化反応を生じさせ
る。次に、多結晶シリコン膜３６，３８を堆積しなかっ
た領域上に残った未反応のＣｏ膜３７をウェットエッチ
ングで除去することにより、図２７、図２８に示すよう
に、コバルトシリサイド膜で構成される局所配線Ｌ1,Ｌ
2 およびコバルトシリサイド層１６，１７，３６’が形
成される。図２９は、この局所配線Ｌ1,Ｌ2 、コバルト
シリサイド層１６，１７，３６’のメモリセル１６個分
のパターンである。
後、７００℃程度の不活性ガス雰囲気中で半導体基板１
を熱処理し、多結晶シリコン膜３８とＣｏ膜３７と多結
晶シリコン膜３６との間でシリサイド化反応を生じさせ
る。次に、多結晶シリコン膜３６，３８を堆積しなかっ
た領域上に残った未反応のＣｏ膜３７をウェットエッチ
ングで除去することにより、図２７、図２８に示すよう
に、コバルトシリサイド膜で構成される局所配線Ｌ1,Ｌ
2 およびコバルトシリサイド層１６，１７，３６’が形
成される。図２９は、この局所配線Ｌ1,Ｌ2 、コバルト
シリサイド層１６，１７，３６’のメモリセル１６個分
のパターンである。
【００９９】このように、本実施例の製造方法は、メモ
リセルの蓄積ノードＡ，Ｂ間を接続する一対の局所配線
Ｌ1,Ｌ2 をコバルトシリサイドで構成する。このコバル
トシリサイドは、多結晶シリコンに比べて電気抵抗の小
さい材料であると共に、Ｐ（リン）やＢ（ホウ素）など
の不純物原子の拡散に対する有効な障壁となる材料であ
る。従って、この構成により、負荷用ＭＩＳＦＥＴＱｐ
1,Ｑｐ2 のドレイン領域（ｐ+ 型半導体領域１２）中の
ｐ型不純物や、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のドレ
イン領域（ｎ+ 型半導体領域９）あるいはゲート電極１
０ａ，１０ｂ中のｎ型不純物がこの局所配線Ｌ1,Ｌ2 を
通じて相互拡散するのを防止することができるので、導
電型の異なるｐ+ 型半導体領域１２と、ｎ+ 型半導体領
域９およびゲート電極１０ａ，１０ｂとをオーミック
に、かつ低抵抗で接続することができ、メモリセルの高
速動作、低電圧動作を実現することができる。
リセルの蓄積ノードＡ，Ｂ間を接続する一対の局所配線
Ｌ1,Ｌ2 をコバルトシリサイドで構成する。このコバル
トシリサイドは、多結晶シリコンに比べて電気抵抗の小
さい材料であると共に、Ｐ（リン）やＢ（ホウ素）など
の不純物原子の拡散に対する有効な障壁となる材料であ
る。従って、この構成により、負荷用ＭＩＳＦＥＴＱｐ
1,Ｑｐ2 のドレイン領域（ｐ+ 型半導体領域１２）中の
ｐ型不純物や、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のドレ
イン領域（ｎ+ 型半導体領域９）あるいはゲート電極１
０ａ，１０ｂ中のｎ型不純物がこの局所配線Ｌ1,Ｌ2 を
通じて相互拡散するのを防止することができるので、導
電型の異なるｐ+ 型半導体領域１２と、ｎ+ 型半導体領
域９およびゲート電極１０ａ，１０ｂとをオーミック
に、かつ低抵抗で接続することができ、メモリセルの高
速動作、低電圧動作を実現することができる。
【０１００】また、本実施例の製造方法は、局所配線Ｌ
1,Ｌ2 を形成する際、メモリセルの蓄積ノードＡ，Ｂを
構成する駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のドレイン領
域（ｎ+ 型半導体領域９）および負荷用ＭＩＳＦＥＴＱ
ｐ1,Ｑｐ2 のドレイン領域（ｐ+ 型半導体領域１２）の
それぞれの表面に選択的に多結晶シリコン膜３６を形成
し、さらのその上にＣｏ膜３７および多結晶シリコン膜
３８を形成してこの３層の間でシリサイド化反応を生じ
させる。この構成により、メモリセルの蓄積ノードＡ，
Ｂを構成する上記ｎ+ 型半導体領域９およびｐ+ 型半導
体領域１２のシリコンが上記シリサイド化反応に関与す
るのを防ぐことができるので、コバルトシリサイド層１
６，１７を浅く形成することができ、ｎ+ 型半導体領域
９およびｐ+ 型半導体領域１２の接合リーク電流を低減
してメモリセルの動作信頼性を向上させることができ
る。
1,Ｌ2 を形成する際、メモリセルの蓄積ノードＡ，Ｂを
構成する駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のドレイン領
域（ｎ+ 型半導体領域９）および負荷用ＭＩＳＦＥＴＱ
ｐ1,Ｑｐ2 のドレイン領域（ｐ+ 型半導体領域１２）の
それぞれの表面に選択的に多結晶シリコン膜３６を形成
し、さらのその上にＣｏ膜３７および多結晶シリコン膜
３８を形成してこの３層の間でシリサイド化反応を生じ
させる。この構成により、メモリセルの蓄積ノードＡ，
Ｂを構成する上記ｎ+ 型半導体領域９およびｐ+ 型半導
体領域１２のシリコンが上記シリサイド化反応に関与す
るのを防ぐことができるので、コバルトシリサイド層１
６，１７を浅く形成することができ、ｎ+ 型半導体領域
９およびｐ+ 型半導体領域１２の接合リーク電流を低減
してメモリセルの動作信頼性を向上させることができ
る。
【０１０１】これに対し、多結晶シリコン膜３６を設け
ることなく、Ｃｏ膜３７を直接ｎ+型半導体領域９およ
びｐ+ 型半導体領域１２に接触させた場合は、ｎ+ 型半
導体領域９およびｐ+ 型半導体領域１２のシリコンがシ
リサイド化反応に関与するため、コバルトシリサイド層
１６，１７が基板（ｐ型ウエル３、ｎ型ウエル４）中に
深く形成されることとなり、ｎ+ 型半導体領域９、ｐ+
型半導体領域１２から基板へリークする接合リーク電流
が増大してしまう。
ることなく、Ｃｏ膜３７を直接ｎ+型半導体領域９およ
びｐ+ 型半導体領域１２に接触させた場合は、ｎ+ 型半
導体領域９およびｐ+ 型半導体領域１２のシリコンがシ
リサイド化反応に関与するため、コバルトシリサイド層
１６，１７が基板（ｐ型ウエル３、ｎ型ウエル４）中に
深く形成されることとなり、ｎ+ 型半導体領域９、ｐ+
型半導体領域１２から基板へリークする接合リーク電流
が増大してしまう。
【０１０２】なお、上記ｎ+ 型半導体領域９およびｐ+
型半導体領域１２のシリコンがシリサイド反応に関与し
ないようにするには、シリサイド化反応によって局所配
線Ｌ1,Ｌ2 を形成した後も、局所配線Ｌ1,Ｌ2 とその下
層のｎ+ 型半導体領域９、ｐ+ 型半導体領域１２との間
に、少なくともゲート絶縁膜７の膜厚以上の多結晶シリ
コン膜３６が残るようにその膜厚を制御するとよい。
型半導体領域１２のシリコンがシリサイド反応に関与し
ないようにするには、シリサイド化反応によって局所配
線Ｌ1,Ｌ2 を形成した後も、局所配線Ｌ1,Ｌ2 とその下
層のｎ+ 型半導体領域９、ｐ+ 型半導体領域１２との間
に、少なくともゲート絶縁膜７の膜厚以上の多結晶シリ
コン膜３６が残るようにその膜厚を制御するとよい。
【０１０３】また、上記の構成によれば、上層の多結晶
シリコン膜３８をエッチングする際のマスクとなるフォ
トレジスト３９に合わせずれが生じた場合でも、メモリ
セルの蓄積ノードＡ，Ｂを構成するｎ+ 型半導体領域９
およびｐ+ 型半導体領域１２上の多結晶シリコン膜３６
の削れを防ぐことができる。従って、フォトレジスト３
９の合わせ余裕が不要となるので、ｎ+ 型半導体領域９
およびｐ+ 型半導体領域１２の面積を縮小してメモリセ
ルを高集積化することができる。
シリコン膜３８をエッチングする際のマスクとなるフォ
トレジスト３９に合わせずれが生じた場合でも、メモリ
セルの蓄積ノードＡ，Ｂを構成するｎ+ 型半導体領域９
およびｐ+ 型半導体領域１２上の多結晶シリコン膜３６
の削れを防ぐことができる。従って、フォトレジスト３
９の合わせ余裕が不要となるので、ｎ+ 型半導体領域９
およびｐ+ 型半導体領域１２の面積を縮小してメモリセ
ルを高集積化することができる。
【０１０４】また、本実施例の製造方法は、メモリセル
を構成する６個のＭＩＳＦＥＴ（転送用ＭＩＳＦＥＴＱ
ｔ1,Ｑｔ2 、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 、負荷用
ＭＩＳＦＥＴＱｐ1,Ｑｐ2 ）のそれぞれのソース領域、
ドレイン領域の少なくとも一部の表面に低抵抗のコバル
トシリサイド層１６（または１７）を形成する。この構
成により、コバルトシリサイド層１６（または１７）を
形成したソース領域、ドレイン領域を低抵抗化すること
ができるので、メモリセルの高速動作、低電圧動作を実
現することができる。
を構成する６個のＭＩＳＦＥＴ（転送用ＭＩＳＦＥＴＱ
ｔ1,Ｑｔ2 、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 、負荷用
ＭＩＳＦＥＴＱｐ1,Ｑｐ2 ）のそれぞれのソース領域、
ドレイン領域の少なくとも一部の表面に低抵抗のコバル
トシリサイド層１６（または１７）を形成する。この構
成により、コバルトシリサイド層１６（または１７）を
形成したソース領域、ドレイン領域を低抵抗化すること
ができるので、メモリセルの高速動作、低電圧動作を実
現することができる。
【０１０５】また、本実施例の製造方法は、上記多結晶
シリコン膜３８をエッチングする際、駆動用ＭＩＳＦＥ
ＴＱｄ1,Ｑｄ2 のｎ+ 型半導体領域９（ソース領域、ド
レイン領域）のうち、メモリセルの蓄積ノードＡ，Ｂを
構成しないｎ+ 型半導体領域９（ソース領域）上には多
結晶シリコン膜３８を残さないようにする。この構成に
より、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のソース領域、
ドレイン領域間が多結晶シリコン膜３８および局所配線
Ｌ1,Ｌ2 を通じて短絡する不具合を防止することができ
るので、ＳＲＡＭの製造歩留り、信頼性を向上させるこ
とができる。
シリコン膜３８をエッチングする際、駆動用ＭＩＳＦＥ
ＴＱｄ1,Ｑｄ2 のｎ+ 型半導体領域９（ソース領域、ド
レイン領域）のうち、メモリセルの蓄積ノードＡ，Ｂを
構成しないｎ+ 型半導体領域９（ソース領域）上には多
結晶シリコン膜３８を残さないようにする。この構成に
より、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のソース領域、
ドレイン領域間が多結晶シリコン膜３８および局所配線
Ｌ1,Ｌ2 を通じて短絡する不具合を防止することができ
るので、ＳＲＡＭの製造歩留り、信頼性を向上させるこ
とができる。
【０１０６】また、本実施例の製造方法は、局所配線Ｌ
1,Ｌ2 をゲート電極（６，１０ａ，１０ｂ）の側壁絶縁
膜１４に対して自己整合的に形成する。この構成によ
り、局所配線Ｌ1,Ｌ2 と、蓄積ノードＡ，Ｂを構成する
ｎ+ 型半導体領域９およびｐ+型半導体領域１２とを接
続する際、それらの間のマスク合わせ余裕が不要となる
ので、図２８に示すように、ワード線ＷＬの延在する方
向に沿った間隔Ｚ1,Ｚ2を縮小することができ、メモリ
セルサイズを縮小してメモリセルの高集積化を実現する
ことができる。
1,Ｌ2 をゲート電極（６，１０ａ，１０ｂ）の側壁絶縁
膜１４に対して自己整合的に形成する。この構成によ
り、局所配線Ｌ1,Ｌ2 と、蓄積ノードＡ，Ｂを構成する
ｎ+ 型半導体領域９およびｐ+型半導体領域１２とを接
続する際、それらの間のマスク合わせ余裕が不要となる
ので、図２８に示すように、ワード線ＷＬの延在する方
向に沿った間隔Ｚ1,Ｚ2を縮小することができ、メモリ
セルサイズを縮小してメモリセルの高集積化を実現する
ことができる。
【０１０７】次に、図３０に示すように、半導体基板１
の全面にＣＶＤ法で絶縁膜１９を堆積する。この絶縁膜
１９は、膜厚１０nm程度の酸化シリコン膜の上に膜厚１
０nm程度の窒化シリコン膜を積層して形成する。
の全面にＣＶＤ法で絶縁膜１９を堆積する。この絶縁膜
１９は、膜厚１０nm程度の酸化シリコン膜の上に膜厚１
０nm程度の窒化シリコン膜を積層して形成する。
【０１０８】次に、図３１に示すように、フォトレジス
トをマスクにしたドライエッチングで、転送用ＭＩＳＦ
ＥＴＱｔ1,Ｑｔ2 のドレイン領域（ｎ+ 型半導体領域
９）上の上記絶縁膜１９を除去して接続孔２３を形成
し、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のソース領域（ｐ
+ 型半導体領域１２）およびこのソース領域に隣接する
ウエル給電用のｎ+ 型半導体領域１８のそれぞれの上の
絶縁膜１９を除去して接続孔２５を形成する。また同図
には示さないが、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2のソ
ース領域（ｎ+ 型半導体領域９）上の絶縁膜１９を除去
して接続孔２１を形成する。
トをマスクにしたドライエッチングで、転送用ＭＩＳＦ
ＥＴＱｔ1,Ｑｔ2 のドレイン領域（ｎ+ 型半導体領域
９）上の上記絶縁膜１９を除去して接続孔２３を形成
し、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のソース領域（ｐ
+ 型半導体領域１２）およびこのソース領域に隣接する
ウエル給電用のｎ+ 型半導体領域１８のそれぞれの上の
絶縁膜１９を除去して接続孔２５を形成する。また同図
には示さないが、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2のソ
ース領域（ｎ+ 型半導体領域９）上の絶縁膜１９を除去
して接続孔２１を形成する。
【０１０９】次に、半導体基板１の全面にＣＶＤ法で膜
厚７０nm程度の多結晶シリコン膜を堆積した後、フォト
レジストをマスクにしたドライエッチングでこの多結晶
シリコン膜をパターニングして、図３２、図３３に示す
ように、基準電圧線２０、パッド層２２およびパッド層
２４を形成する。基準電圧線２０は局所配線Ｌ1,Ｌ2の
上部を覆うように配置され、接続孔２１を通じて駆動用
ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のソース領域（ｎ+ 型半導体
領域９）に接続される。パッド層２２は接続孔２３を通
じてコバルトシリサイド層１６に接続され、パッド層２
４は接続孔２５を通じてコバルトシリサイド層１７に接
続される。図３４は、この基準電圧線２０、パッド層２
２，２４のメモリセル１６個分のパターンである。
厚７０nm程度の多結晶シリコン膜を堆積した後、フォト
レジストをマスクにしたドライエッチングでこの多結晶
シリコン膜をパターニングして、図３２、図３３に示す
ように、基準電圧線２０、パッド層２２およびパッド層
２４を形成する。基準電圧線２０は局所配線Ｌ1,Ｌ2の
上部を覆うように配置され、接続孔２１を通じて駆動用
ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のソース領域（ｎ+ 型半導体
領域９）に接続される。パッド層２２は接続孔２３を通
じてコバルトシリサイド層１６に接続され、パッド層２
４は接続孔２５を通じてコバルトシリサイド層１７に接
続される。図３４は、この基準電圧線２０、パッド層２
２，２４のメモリセル１６個分のパターンである。
【０１１０】次に、図３５に示すように、半導体基板１
の全面にＣＶＤ法で層間絶縁膜２６を堆積する。この層
間絶縁膜２６は、膜厚１５０nm程度の酸化シリコン膜の
上に膜厚３００nm程度のＢＰＳＧ膜を積層し、次いでこ
のＢＰＳＧ膜をリフローにより平坦化して形成する。
の全面にＣＶＤ法で層間絶縁膜２６を堆積する。この層
間絶縁膜２６は、膜厚１５０nm程度の酸化シリコン膜の
上に膜厚３００nm程度のＢＰＳＧ膜を積層し、次いでこ
のＢＰＳＧ膜をリフローにより平坦化して形成する。
【０１１１】次に、フォトレジストをマスクにしたドラ
イエッチングで層間絶縁膜２６に接続孔３１，３３を形
成した後、半導体基板１の全面にスパッタ法で膜厚３０
０nm程度のＡｌ合金膜を堆積し、フォトレジストをマス
クにしたドライエッチングでこのＡｌ合金膜をパターニ
ングして、図３６、図３７に示すように、層間絶縁膜２
６上に電源電圧線２７、サブ基準電圧線２８、サブワー
ド線２９およびパッド層３０を形成する。
イエッチングで層間絶縁膜２６に接続孔３１，３３を形
成した後、半導体基板１の全面にスパッタ法で膜厚３０
０nm程度のＡｌ合金膜を堆積し、フォトレジストをマス
クにしたドライエッチングでこのＡｌ合金膜をパターニ
ングして、図３６、図３７に示すように、層間絶縁膜２
６上に電源電圧線２７、サブ基準電圧線２８、サブワー
ド線２９およびパッド層３０を形成する。
【０１１２】このように、本実施例の製造方法は、層間
絶縁膜２６に開孔した接続孔３１を通じて負荷用ＭＩＳ
ＦＥＴＱｐ1,Ｑｐ2 のソース領域（ｐ+ 型半導体領域１
２）およびこのソース領域に隣接するウエル給電用のｎ
+ 型半導体領域１８に電源電圧線２７を接続する際、あ
らかじめこのｐ+ 型半導体領域１２およびｎ+ 型半導体
領域１８の上に多結晶シリコンのパッド層２４を設けて
おく。また、層間絶縁膜２６に開孔した接続孔３３を通
じて転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のドレイン領域
（ｎ+ 型半導体領域６）にパッド層３０を接続する際、
あらかじめこのｎ+ 型半導体領域６の上に多結晶シリコ
ンのパッド層２２を設けておく。
絶縁膜２６に開孔した接続孔３１を通じて負荷用ＭＩＳ
ＦＥＴＱｐ1,Ｑｐ2 のソース領域（ｐ+ 型半導体領域１
２）およびこのソース領域に隣接するウエル給電用のｎ
+ 型半導体領域１８に電源電圧線２７を接続する際、あ
らかじめこのｐ+ 型半導体領域１２およびｎ+ 型半導体
領域１８の上に多結晶シリコンのパッド層２４を設けて
おく。また、層間絶縁膜２６に開孔した接続孔３３を通
じて転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のドレイン領域
（ｎ+ 型半導体領域６）にパッド層３０を接続する際、
あらかじめこのｎ+ 型半導体領域６の上に多結晶シリコ
ンのパッド層２２を設けておく。
【０１１３】この構成により、層間絶縁膜２６をエッチ
ングして接続孔３１，３３を形成する際に、接続孔３
１，３３の底部にコバルトシリサイド層１６，１７が露
出することがないので、このコバルトシリサイド層１
６，１７の削れを防止することができる。
ングして接続孔３１，３３を形成する際に、接続孔３
１，３３の底部にコバルトシリサイド層１６，１７が露
出することがないので、このコバルトシリサイド層１
６，１７の削れを防止することができる。
【０１１４】また、本実施例の製造方法は、負荷用ＭＩ
ＳＦＥＴＱｐ1,Ｑｐ2 のソース領域（ｐ+ 型半導体領域
１２）およびこのソース領域に隣接するウエル給電用の
ｎ＋型半導体領域１８と電源電圧線２７とを接続する
際、あらかじめこのｐ＋ 型半導体領域１２およびｎ+
型半導体領域１８の表面にコバルトシリサイド層１６を
形成する。この構成により、コバルトシリサイド層１６
の上に形成される多結晶シリコンのパッド層２４の導電
型を考慮することなく、ｐ+ 型半導体領域１２およびｎ
+ 型半導体領域１８と電源電圧線２７とをオーミックに
接続することができるので、１つの接続孔３１を通じて
このｐ+ 型半導体領域１２とｎ+ 型半導体領域１８とに
同時に電源電圧（Ｖcc) を供給することができる。従っ
て、ｐ+ 型半導体領域１２とｎ+ 型半導体領域１８とを
隣接して配置することができると共に、それらの面積を
縮小することができるので、メモリセルを高集積化する
ことができる。
ＳＦＥＴＱｐ1,Ｑｐ2 のソース領域（ｐ+ 型半導体領域
１２）およびこのソース領域に隣接するウエル給電用の
ｎ＋型半導体領域１８と電源電圧線２７とを接続する
際、あらかじめこのｐ＋ 型半導体領域１２およびｎ+
型半導体領域１８の表面にコバルトシリサイド層１６を
形成する。この構成により、コバルトシリサイド層１６
の上に形成される多結晶シリコンのパッド層２４の導電
型を考慮することなく、ｐ+ 型半導体領域１２およびｎ
+ 型半導体領域１８と電源電圧線２７とをオーミックに
接続することができるので、１つの接続孔３１を通じて
このｐ+ 型半導体領域１２とｎ+ 型半導体領域１８とに
同時に電源電圧（Ｖcc) を供給することができる。従っ
て、ｐ+ 型半導体領域１２とｎ+ 型半導体領域１８とを
隣接して配置することができると共に、それらの面積を
縮小することができるので、メモリセルを高集積化する
ことができる。
【０１１５】次に、図３８に示すように、半導体基板１
の全面に層間絶縁膜３４を堆積する。この層間絶縁膜３
４は、ＣＶＤ法で堆積した膜厚５００nm程度の酸化シリ
コン膜３４ａの上に膜厚２５０nm程度のスピンオングラ
ス膜３４ｂを回転塗布し、次いでこのスピンオングラス
膜３４ｂの表面をエッチバックで平坦化した後、その上
に膜厚４００nm程度の酸化シリコン膜３４ｃをＣＶＤ法
で堆積して形成する。
の全面に層間絶縁膜３４を堆積する。この層間絶縁膜３
４は、ＣＶＤ法で堆積した膜厚５００nm程度の酸化シリ
コン膜３４ａの上に膜厚２５０nm程度のスピンオングラ
ス膜３４ｂを回転塗布し、次いでこのスピンオングラス
膜３４ｂの表面をエッチバックで平坦化した後、その上
に膜厚４００nm程度の酸化シリコン膜３４ｃをＣＶＤ法
で堆積して形成する。
【０１１６】その後、フォトレジストをマスクにしたド
ライエッチングで層間絶縁膜３４に接続孔３５を形成し
た後、半導体基板１の全面にスパッタ法でＡｌ合金膜を
堆積し、フォトレジストをマスクにしたドライエッチン
グでこのＡｌ合金膜をパターニングして、データ線Ｄ
Ｌ，データ線バーＤＬを形成することにより、本実施例
のＳＲＡＭのメモリセルが完成する。図３９は、このデ
ータ線ＤＬ，データ線バーＤＬのメモリセル１６個分の
パターンである。
ライエッチングで層間絶縁膜３４に接続孔３５を形成し
た後、半導体基板１の全面にスパッタ法でＡｌ合金膜を
堆積し、フォトレジストをマスクにしたドライエッチン
グでこのＡｌ合金膜をパターニングして、データ線Ｄ
Ｌ，データ線バーＤＬを形成することにより、本実施例
のＳＲＡＭのメモリセルが完成する。図３９は、このデ
ータ線ＤＬ，データ線バーＤＬのメモリセル１６個分の
パターンである。
【０１１７】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【０１１８】前記実施例では、局所配線Ｌ1,Ｌ2 を形成
する際、メモリセルの蓄積ノードＡ，Ｂを構成する駆動
用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のドレイン領域（ｎ+ 型半
導体領域９）および負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 の
ドレイン領域（ｐ+ 型半導体領域１２）のそれぞれの表
面に多結晶シリコン膜３６、Ｃｏ膜３７および多結晶シ
リコン膜３８を形成してこの３層の間でシリサイド化反
応を生じさせたが、下層の多結晶シリコン膜３６は必ず
しも必要ではなく、Ｃｏ膜３７とその上に堆積した多結
晶シリコン膜３８との間でシリサイド化反応を生じさせ
て局所配線Ｌ1,Ｌ2 を形成することもできる。
する際、メモリセルの蓄積ノードＡ，Ｂを構成する駆動
用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のドレイン領域（ｎ+ 型半
導体領域９）および負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 の
ドレイン領域（ｐ+ 型半導体領域１２）のそれぞれの表
面に多結晶シリコン膜３６、Ｃｏ膜３７および多結晶シ
リコン膜３８を形成してこの３層の間でシリサイド化反
応を生じさせたが、下層の多結晶シリコン膜３６は必ず
しも必要ではなく、Ｃｏ膜３７とその上に堆積した多結
晶シリコン膜３８との間でシリサイド化反応を生じさせ
て局所配線Ｌ1,Ｌ2 を形成することもできる。
【０１１９】この場合は、上記ドレイン領域（ｎ+ 型半
導体領域９，ｐ+ 型半導体領域１２）の表面に多結晶シ
リコン膜３６を選択的に堆積する工程が不要となるの
で、メモリセルの製造工程を少なくすることができる。
ただし、この場合は、上記ドレイン領域（ｎ+ 型半導体
領域９，ｐ+ 型半導体領域１２）の表面にＣｏ膜３７が
直接堆積されることになるので、このドレイン領域のシ
リコンとＣｏ膜３７との間でシリサイド化反応が進行し
ないよう、上層の多結晶シリコン膜３８の膜厚を充分に
厚く形成し、シリサイド化反応に必要なシリコンを多結
晶シリコン膜３８から供給するようにしなければならな
い。
導体領域９，ｐ+ 型半導体領域１２）の表面に多結晶シ
リコン膜３６を選択的に堆積する工程が不要となるの
で、メモリセルの製造工程を少なくすることができる。
ただし、この場合は、上記ドレイン領域（ｎ+ 型半導体
領域９，ｐ+ 型半導体領域１２）の表面にＣｏ膜３７が
直接堆積されることになるので、このドレイン領域のシ
リコンとＣｏ膜３７との間でシリサイド化反応が進行し
ないよう、上層の多結晶シリコン膜３８の膜厚を充分に
厚く形成し、シリサイド化反応に必要なシリコンを多結
晶シリコン膜３８から供給するようにしなければならな
い。
【０１２０】また、フォトレジストをマスクにしたドラ
イエッチングで上層の多結晶シリコン膜３８をパターニ
ングする際、上記ドレイン領域（ｎ+ 型半導体領域９，
ｐ+型半導体領域１２）上の多結晶シリコン膜３８の一
部がエッチングされると、ドレイン領域のシリコンとＣ
ｏ膜３７との間でシリサイド化反応が進行してしまうた
め、マスク合わせ余裕を充分に確保し、多結晶シリコン
膜３８がドレイン領域（ｎ+ 型半導体領域９，ｐ+ 型半
導体領域１２）と充分重なるようにしてその削れを防ぐ
必要がある。
イエッチングで上層の多結晶シリコン膜３８をパターニ
ングする際、上記ドレイン領域（ｎ+ 型半導体領域９，
ｐ+型半導体領域１２）上の多結晶シリコン膜３８の一
部がエッチングされると、ドレイン領域のシリコンとＣ
ｏ膜３７との間でシリサイド化反応が進行してしまうた
め、マスク合わせ余裕を充分に確保し、多結晶シリコン
膜３８がドレイン領域（ｎ+ 型半導体領域９，ｐ+ 型半
導体領域１２）と充分重なるようにしてその削れを防ぐ
必要がある。
【０１２１】また、シリサイド化反応によって局所配線
Ｌ1,Ｌ2 を形成する際、Ｃｏ膜３７の上に堆積する上記
多結晶シリコン膜３８の膜厚をこのシリサイド化反応に
必要な膜厚よりも厚く堆積し、コバルトシリサイド層の
上に未反応の多結晶シリコン膜を残すようにしてもよ
い。あるいは、多結晶シリコン膜３８の上にさらに高融
点金属膜や高融点金属シリサイド膜を堆積してもよい。
このようにすると、図４０に示すように、局所配線Ｌ1,
Ｌ2 の膜厚がコバルトシリサイド層単独の場合よりも厚
くなるので、その表面積が大きくなる。この結果、局所
配線Ｌ1,Ｌ2 とその上層の基準電圧線２０との間に形成
される容量（Ｃ2)を大きくすることができるので、メモ
リセルの蓄積ノード容量をさらに増やしてα線ソフトエ
ラー耐性を向上させることができる。
Ｌ1,Ｌ2 を形成する際、Ｃｏ膜３７の上に堆積する上記
多結晶シリコン膜３８の膜厚をこのシリサイド化反応に
必要な膜厚よりも厚く堆積し、コバルトシリサイド層の
上に未反応の多結晶シリコン膜を残すようにしてもよ
い。あるいは、多結晶シリコン膜３８の上にさらに高融
点金属膜や高融点金属シリサイド膜を堆積してもよい。
このようにすると、図４０に示すように、局所配線Ｌ1,
Ｌ2 の膜厚がコバルトシリサイド層単独の場合よりも厚
くなるので、その表面積が大きくなる。この結果、局所
配線Ｌ1,Ｌ2 とその上層の基準電圧線２０との間に形成
される容量（Ｃ2)を大きくすることができるので、メモ
リセルの蓄積ノード容量をさらに増やしてα線ソフトエ
ラー耐性を向上させることができる。
【０１２２】またこの場合は、図４０に示すように、転
送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のドレイン領域（ｎ+ 型
半導体領域９）の表面に形成されるコバルトシリサイド
層１６や、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のソース領
域（ｐ+ 型半導体領域１２）の表面に形成されるコバル
トシリサイド層１７の上にも未反応の多結晶シリコン膜
が残る。この結果、コバルトシリサイド層１６，１７の
上に基準電圧線２０と同層の多結晶シリコン膜でパッド
層２２，２４を形成する必要がなくなり、この多結晶シ
リコン膜をパターニングして基準電圧線２０を形成する
際のマスク合わせ余裕が不要となるので、メモリセルの
面積を縮小することができる。また、基準電圧線２０と
同層のパッド層２２，２４が不要になると、図４１に示
すように、基準電圧線２０の占有面積を大きくすること
ができるので、メモリセルの蓄積ノード容量をさらに増
やしてα線ソフトエラー耐性を向上させることができ
る。
送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のドレイン領域（ｎ+ 型
半導体領域９）の表面に形成されるコバルトシリサイド
層１６や、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のソース領
域（ｐ+ 型半導体領域１２）の表面に形成されるコバル
トシリサイド層１７の上にも未反応の多結晶シリコン膜
が残る。この結果、コバルトシリサイド層１６，１７の
上に基準電圧線２０と同層の多結晶シリコン膜でパッド
層２２，２４を形成する必要がなくなり、この多結晶シ
リコン膜をパターニングして基準電圧線２０を形成する
際のマスク合わせ余裕が不要となるので、メモリセルの
面積を縮小することができる。また、基準電圧線２０と
同層のパッド層２２，２４が不要になると、図４１に示
すように、基準電圧線２０の占有面積を大きくすること
ができるので、メモリセルの蓄積ノード容量をさらに増
やしてα線ソフトエラー耐性を向上させることができ
る。
【０１２３】前記実施例では、局所配線Ｌ1,Ｌ2 とその
上層の基準電圧線２０との間で容量（Ｃ）を形成した
が、図４２に示すように、基準電圧線２０と同層の多結
晶シリコン膜で形成される電源電圧供給用のパッド層２
４の面積を拡大して局所配線Ｌ1,Ｌ2 上を覆うように配
置し、このパッド層２４と局所配線Ｌ1,Ｌ2 との間で容
量を形成してもよい。この場合、基準電圧線２０は駆動
用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のソース領域（ｎ+ 型半導
体領域９）の上層のみに残すようにする。
上層の基準電圧線２０との間で容量（Ｃ）を形成した
が、図４２に示すように、基準電圧線２０と同層の多結
晶シリコン膜で形成される電源電圧供給用のパッド層２
４の面積を拡大して局所配線Ｌ1,Ｌ2 上を覆うように配
置し、このパッド層２４と局所配線Ｌ1,Ｌ2 との間で容
量を形成してもよい。この場合、基準電圧線２０は駆動
用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のソース領域（ｎ+ 型半導
体領域９）の上層のみに残すようにする。
【０１２４】前記実施例のＳＲＡＭのメモリセルは、転
送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲート電極６（ワード
線ＷＬ）を駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 や負荷用Ｍ
ＩＳＦＥＴＱｐ1,Ｑｐ2 のゲート電極１０ａ，１０ｂと
同層の多結晶シリコン膜で構成したが、ゲート電極６
（ワード線ＷＬ）は、ゲート電極１０ａ，１０ｂよりも
上層の多結晶シリコン膜（例えば基準電圧線２０と同層
の多結晶シリコン膜）で構成してもよい。この場合は、
図４３に示すように、ゲート電極６（ワード線ＷＬ）と
ゲート電極１０ａ，１０ｂとを互いの一部が重なるよう
に配置することができるので、メモリセルの面積を縮小
してＳＲＡＭを高集積化することができる。
送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲート電極６（ワード
線ＷＬ）を駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 や負荷用Ｍ
ＩＳＦＥＴＱｐ1,Ｑｐ2 のゲート電極１０ａ，１０ｂと
同層の多結晶シリコン膜で構成したが、ゲート電極６
（ワード線ＷＬ）は、ゲート電極１０ａ，１０ｂよりも
上層の多結晶シリコン膜（例えば基準電圧線２０と同層
の多結晶シリコン膜）で構成してもよい。この場合は、
図４３に示すように、ゲート電極６（ワード線ＷＬ）と
ゲート電極１０ａ，１０ｂとを互いの一部が重なるよう
に配置することができるので、メモリセルの面積を縮小
してＳＲＡＭを高集積化することができる。
【０１２５】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【０１２６】本発明によれば、局所配線の上層に形成さ
れる基準電圧線をこの局所配線と重なるように配置する
ことにより、基準電圧線と局所配線との間に容量が形成
されるので、局所配線に接続された蓄積ノードの容量を
増大させることができ、メモリセルのα線ソフトエラー
耐性を向上させることができる。
れる基準電圧線をこの局所配線と重なるように配置する
ことにより、基準電圧線と局所配線との間に容量が形成
されるので、局所配線に接続された蓄積ノードの容量を
増大させることができ、メモリセルのα線ソフトエラー
耐性を向上させることができる。
【０１２７】本発明によれば、局所配線の一部を駆動用
ＭＩＳＦＥＴ、負荷用ＭＩＳＦＥＴあるいは転送用ＭＩ
ＳＦＥＴのいずれかのゲート電極と重なるように配置す
ることにより、蓄積ノード容量のゲート容量成分を増や
すことができるので、メモリセルの蓄積ノード容量を増
やしてα線ソフトエラー耐性を向上させることができ
る。
ＭＩＳＦＥＴ、負荷用ＭＩＳＦＥＴあるいは転送用ＭＩ
ＳＦＥＴのいずれかのゲート電極と重なるように配置す
ることにより、蓄積ノード容量のゲート容量成分を増や
すことができるので、メモリセルの蓄積ノード容量を増
やしてα線ソフトエラー耐性を向上させることができ
る。
【０１２８】本発明によれば、局所配線の一部をメモリ
セルの蓄積ノードと重なるように配置することにより、
蓄積ノード容量の拡散層容量成分を増やすことができる
ので、メモリセルの蓄積ノード容量を増やしてα線ソフ
トエラー耐性を向上させることができる。
セルの蓄積ノードと重なるように配置することにより、
蓄積ノード容量の拡散層容量成分を増やすことができる
ので、メモリセルの蓄積ノード容量を増やしてα線ソフ
トエラー耐性を向上させることができる。
【０１２９】本発明によれば、基準電圧線の上層に、そ
れよりも低抵抗配線を配置し、それぞれのメモリセルに
少なくとも１個以上設けた接続孔を通じて低抵抗配線か
ら基準電圧線に給電を行うことにより、メモリセルごと
に基準電圧の給電が可能となるので、基準電圧を安定化
することができる。この結果、電源電圧の最小値（Ｖc
c.min) が向上し、メモリセルのα線ソフトエラー耐性
を向上させることができる。
れよりも低抵抗配線を配置し、それぞれのメモリセルに
少なくとも１個以上設けた接続孔を通じて低抵抗配線か
ら基準電圧線に給電を行うことにより、メモリセルごと
に基準電圧の給電が可能となるので、基準電圧を安定化
することができる。この結果、電源電圧の最小値（Ｖc
c.min) が向上し、メモリセルのα線ソフトエラー耐性
を向上させることができる。
【０１３０】本発明によれば、低抵抗配線と基準電圧線
とを接続する接続孔と、基準電圧線と駆動用ＭＩＳＦＥ
Ｔのソース領域とを接続する接続孔とを離間して配置す
ることにより、これらの接続孔の重なりによる段差が回
避され、接続孔形成領域を平坦化することができるの
で、これらの接続孔のコンタクト抵抗を低減してメモリ
セルの高速動作、低電圧動作を実現することができる。
とを接続する接続孔と、基準電圧線と駆動用ＭＩＳＦＥ
Ｔのソース領域とを接続する接続孔とを離間して配置す
ることにより、これらの接続孔の重なりによる段差が回
避され、接続孔形成領域を平坦化することができるの
で、これらの接続孔のコンタクト抵抗を低減してメモリ
セルの高速動作、低電圧動作を実現することができる。
【０１３１】本発明によれば、多結晶シリコン膜とその
上に堆積した高融点金属膜とさらにその上に堆積した第
２の多結晶シリコン膜との間でシリサイド化反応を生起
させて局所配線を形成することにより、メモリセルの蓄
積ノードを構成する半導体領域のシリコンが上記シリサ
イド反応に関与するのを防ぐことができるので、この半
導体領域の接合リーク電流を低減してメモリセルの動作
信頼性を向上させることができる。
上に堆積した高融点金属膜とさらにその上に堆積した第
２の多結晶シリコン膜との間でシリサイド化反応を生起
させて局所配線を形成することにより、メモリセルの蓄
積ノードを構成する半導体領域のシリコンが上記シリサ
イド反応に関与するのを防ぐことができるので、この半
導体領域の接合リーク電流を低減してメモリセルの動作
信頼性を向上させることができる。
【０１３２】本発明によれば、ゲート電極の一部に接続
孔を形成する工程と、半導体領域を露出させる工程とを
別けて行うことにより、接続孔と半導体領域とのマスク
合わせ余裕が不要となるので、接続孔面積を縮小してメ
モリセルを高集積化することができる。また、局所配線
と半導体領域とを自己整合的に接続することにより、両
者のマスク合わせ余裕が不要となるので、メモリセルサ
イズを縮小してメモリセルの高集積化を実現することが
できる。
孔を形成する工程と、半導体領域を露出させる工程とを
別けて行うことにより、接続孔と半導体領域とのマスク
合わせ余裕が不要となるので、接続孔面積を縮小してメ
モリセルを高集積化することができる。また、局所配線
と半導体領域とを自己整合的に接続することにより、両
者のマスク合わせ余裕が不要となるので、メモリセルサ
イズを縮小してメモリセルの高集積化を実現することが
できる。
【０１３３】本発明によれば、メモリセルの蓄積ノード
間を接続する一対の局所配線を高融点金属シリサイドで
構成することにより、負荷用ＭＩＳＦＥＴの半導体領域
中のｐ型不純物や、駆動用ＭＩＳＦＥＴの半導体領域中
あるいはゲート電極中のｎ型不純物が局所配線を通じて
相互拡散するのを防止することができるので、導電型の
異なる半導体領域間および半導体領域とゲート電極との
間をオーミックに、かつ低抵抗で接続することができ、
メモリセルの高速動作、低電圧動作を実現することがで
きる。
間を接続する一対の局所配線を高融点金属シリサイドで
構成することにより、負荷用ＭＩＳＦＥＴの半導体領域
中のｐ型不純物や、駆動用ＭＩＳＦＥＴの半導体領域中
あるいはゲート電極中のｎ型不純物が局所配線を通じて
相互拡散するのを防止することができるので、導電型の
異なる半導体領域間および半導体領域とゲート電極との
間をオーミックに、かつ低抵抗で接続することができ、
メモリセルの高速動作、低電圧動作を実現することがで
きる。
【０１３４】本発明によれば、上層の多結晶シリコン膜
をエッチングする際のマスクとなるフォトレジストに合
わせずれが生じた場合でも、下層の多結晶シリコン膜の
削れを防ぐことができるので、上記フォトレジストの合
わせ余裕を不要とすることができ、半導体領域の面積を
縮小してメモリセルを高集積化することができる。
をエッチングする際のマスクとなるフォトレジストに合
わせずれが生じた場合でも、下層の多結晶シリコン膜の
削れを防ぐことができるので、上記フォトレジストの合
わせ余裕を不要とすることができ、半導体領域の面積を
縮小してメモリセルを高集積化することができる。
【０１３５】本発明によれば、メモリセルを構成する転
送用ＭＩＳＦＥＴ、駆動用ＭＩＳＦＥＴ、負荷用ＭＩＳ
ＦＥＴのそれぞれのソース領域、ドレイン領域の少なく
とも一部の表面に低抵抗の高融点金属シリサイド層を形
成することにより、ソース領域、ドレイン領域を低抵抗
化することができるので、メモリセルの高速動作、低電
圧動作を実現することができる。
送用ＭＩＳＦＥＴ、駆動用ＭＩＳＦＥＴ、負荷用ＭＩＳ
ＦＥＴのそれぞれのソース領域、ドレイン領域の少なく
とも一部の表面に低抵抗の高融点金属シリサイド層を形
成することにより、ソース領域、ドレイン領域を低抵抗
化することができるので、メモリセルの高速動作、低電
圧動作を実現することができる。
【０１３６】本発明によれば、高融点金属シリサイド層
の上に形成される多結晶シリコンのパッド層の導電型を
考慮することなく、負荷用ＭＩＳＦＥＴのソース領域お
よびウエル給電用ドレイン領域と電源電圧線とをオーミ
ックに接続することができるので、１つの接続孔を通じ
てこの負荷用ＭＩＳＦＥＴのソース領域およびウエル給
電用ドレイン領域に同時に電源電圧を供給することがで
きる。これにより、負荷用ＭＩＳＦＥＴのソース領域と
ウエル給電用ドレイン領域とを隣接して配置することが
できると共に、それらの面積を縮小することができるの
で、メモリセルを高集積化することができる。
の上に形成される多結晶シリコンのパッド層の導電型を
考慮することなく、負荷用ＭＩＳＦＥＴのソース領域お
よびウエル給電用ドレイン領域と電源電圧線とをオーミ
ックに接続することができるので、１つの接続孔を通じ
てこの負荷用ＭＩＳＦＥＴのソース領域およびウエル給
電用ドレイン領域に同時に電源電圧を供給することがで
きる。これにより、負荷用ＭＩＳＦＥＴのソース領域と
ウエル給電用ドレイン領域とを隣接して配置することが
できると共に、それらの面積を縮小することができるの
で、メモリセルを高集積化することができる。
【０１３７】本発明によれば、シリサイド化反応によっ
て局所配線を形成する際、高融点金属シリサイド層の上
に堆積する多結晶シリコン膜の膜厚をこのシリサイド化
反応に必要な膜厚よりも厚く堆積することにより、局所
配線の膜厚が厚くなり、その表面積が大きくなるので、
局所配線とその上層の基準電圧線との間に形成される容
量が大きくなる。これにより、メモリセルの蓄積ノード
容量をさらに増やしてα線ソフトエラー耐性を向上させ
ることができる。
て局所配線を形成する際、高融点金属シリサイド層の上
に堆積する多結晶シリコン膜の膜厚をこのシリサイド化
反応に必要な膜厚よりも厚く堆積することにより、局所
配線の膜厚が厚くなり、その表面積が大きくなるので、
局所配線とその上層の基準電圧線との間に形成される容
量が大きくなる。これにより、メモリセルの蓄積ノード
容量をさらに増やしてα線ソフトエラー耐性を向上させ
ることができる。
【図１】本発明の一実施例であるＳＲＡＭのメモリセル
を示す平面図である。
を示す平面図である。
【図２】図１のII−II' 線における半導体基板の要部断
面図である。
面図である。
【図３】本発明のＳＲＡＭのメモリセルの等価回路図で
ある。
ある。
【図４】本発明のＳＲＡＭのメモリセルの局所配線とゲ
ート電極との重なりを示す平面図である。
ート電極との重なりを示す平面図である。
【図５】本発明のＳＲＡＭのメモリセルの局所配線と蓄
積ノードとの重なりを示す平面図である。
積ノードとの重なりを示す平面図である。
【図６】本発明のＳＲＡＭのメモリセルの局所配線と基
準電圧線との重なりを示す平面図である。
準電圧線との重なりを示す平面図である。
【図７】本発明のＳＲＡＭのメモリセルの局所配線と基
準電圧線との重なりを示す斜視図である。
準電圧線との重なりを示す斜視図である。
【図８】本発明のＳＲＡＭのメモリセルの製造方法を示
す半導体基板の要部断面図である。
す半導体基板の要部断面図である。
【図９】本発明のＳＲＡＭのメモリセルの活性領域を示
す平面図である。
す平面図である。
【図１０】本発明のＳＲＡＭのメモリセル１６個分の活
性領域パターンを示す平面図である。
性領域パターンを示す平面図である。
【図１１】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図１２】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部平面図である。
示す半導体基板の要部平面図である。
【図１３】本発明のＳＲＡＭのメモリセル１６個分のゲ
ート電極（ワード線）パターンを示す平面図である。
ート電極（ワード線）パターンを示す平面図である。
【図１４】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図１５】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図１６】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図１７】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図１８】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図１９】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図２０】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図２１】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図２２】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図２３】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部平面図である。
示す半導体基板の要部平面図である。
【図２４】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図２５】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図２６】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図２７】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図２８】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部平面図である。
示す半導体基板の要部平面図である。
【図２９】本発明のＳＲＡＭのメモリセル１６個分の局
所配線パターンを示す平面図である。
所配線パターンを示す平面図である。
【図３０】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図３１】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図３２】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図３３】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部平面図である。
示す半導体基板の要部平面図である。
【図３４】本発明のＳＲＡＭのメモリセル１６個分の基
準電圧線パターンを示す平面図である。
準電圧線パターンを示す平面図である。
【図３５】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図３６】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図３７】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部平面図である。
示す半導体基板の要部平面図である。
【図３８】本発明のＳＲＡＭのメモリセル１６個分のデ
ータ線パターンを示す平面図である。
ータ線パターンを示す平面図である。
【図４０】本発明のＳＲＡＭのメモリセルの他の製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図４１】本発明のＳＲＡＭのメモリセルの他の構成を
示す半導体基板の要部平面図である。
示す半導体基板の要部平面図である。
【図４２】本発明のＳＲＡＭのメモリセルの他の構成を
示す半導体基板の要部平面図である。
示す半導体基板の要部平面図である。
【図４３】本発明のＳＲＡＭのメモリセルの他の構成を
示す半導体基板の要部平面図である。
示す半導体基板の要部平面図である。
１ 半導体基板 ２ フィールド絶縁膜 ３ ｐ型ウエル ４ ｎ型ウエル ５ エピタキシャルシリコン層 ６ａ，６ｂ ゲート電極 ７ ゲート絶縁膜 ８ ｎ- 型半導体領域 ９ ｎ+ 型半導体領域 １０ａ，１０ｂ ゲート電極 １１ ｐ- 型半導体領域 １２ ｐ+ 型半導体領域 １３ 絶縁膜 １４ 側壁絶縁膜（サイドウォールスペーサ） １５ 接続孔 １６ コバルトシリサイド層 １７ コバルトシリサイド層 １８ ｎ+ 型半導体領域 １９ 絶縁膜 ２０ 基準電圧線 ２１ 接続孔 ２２ パッド層 ２３ 接続孔 ２４ パッド層 ２５ 接続孔 ２６ 層間絶縁膜 ２７ 電源電圧線 ２８ サブ基準電圧線 ２９ サブワード線 ３０ パッド層 ３１ 接続孔 ３２ 接続孔 ３３ 接続孔 ３４ 層間絶縁膜 ３４ａ 酸化シリコン膜 ３４ｂ スピンオングラス膜 ３４ｃ 酸化シリコン膜 ３５ 接続孔 ３６ 多結晶シリコン膜 ３６’コバルトシリサイド層 ３７ Ｃｏ膜 ３８ 多結晶シリコン膜 ３９ フォトレジスト ＡＲ 活性領域 ＤＬ データ線 バーＤＬ データ線 Ｑｄ1 駆動用ＭＩＳＦＥＴ Ｑｄ2 駆動用ＭＩＳＦＥＴ Ｑｐ1 負荷用ＭＩＳＦＥＴ Ｑｐ2 負荷用ＭＩＳＦＥＴ Ｑｔ1 転送用ＭＩＳＦＥＴ Ｑｔ2 転送用ＭＩＳＦＥＴ ＷＬ ワード線
【手続補正書】
【提出日】平成６年１１月７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】追加
【補正内容】
【図面の簡単な説明】
【図１】本発明の一実施例であるＳＲＡＭのメモリセル
を示す平面図である。
を示す平面図である。
【図２】図１のII−II' 線における半導体基板の要部断
面図である。
面図である。
【図３】本発明のＳＲＡＭのメモリセルの等価回路図で
ある。
ある。
【図４】本発明のＳＲＡＭのメモリセルの局所配線とゲ
ート電極との重なりを示す平面図である。
ート電極との重なりを示す平面図である。
【図５】本発明のＳＲＡＭのメモリセルの局所配線と蓄
積ノードとの重なりを示す平面図である。
積ノードとの重なりを示す平面図である。
【図６】本発明のＳＲＡＭのメモリセルの局所配線と基
準電圧線との重なりを示す平面図である。
準電圧線との重なりを示す平面図である。
【図７】本発明のＳＲＡＭのメモリセルの局所配線と基
準電圧線との重なりを示す斜視図である。
準電圧線との重なりを示す斜視図である。
【図８】本発明のＳＲＡＭのメモリセルの製造方法を示
す半導体基板の要部断面図である。
す半導体基板の要部断面図である。
【図９】本発明のＳＲＡＭのメモリセルの活性領域を示
す平面図である。
す平面図である。
【図１０】本発明のＳＲＡＭのメモリセル１６個分の活
性領域パターンを示す平面図である。
性領域パターンを示す平面図である。
【図１１】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図１２】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部平面図である。
示す半導体基板の要部平面図である。
【図１３】本発明のＳＲＡＭのメモリセル１６個分のゲ
ート電極（ワード線）パターンを示す平面図である。
ート電極（ワード線）パターンを示す平面図である。
【図１４】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図１５】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図１６】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図１７】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図１８】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図１９】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図２０】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図２１】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図２２】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図２３】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部平面図である。
示す半導体基板の要部平面図である。
【図２４】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図２５】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図２６】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図２７】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図２８】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部平面図である。
示す半導体基板の要部平面図である。
【図２９】本発明のＳＲＡＭのメモリセル１６個分の局
所配線パターンを示す平面図である。
所配線パターンを示す平面図である。
【図３０】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図３１】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図３２】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図３３】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部平面図である。
示す半導体基板の要部平面図である。
【図３４】本発明のＳＲＡＭのメモリセル１６個分の基
準電圧線パターンを示す平面図である。
準電圧線パターンを示す平面図である。
【図３５】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図３６】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図３７】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部平面図である。
示す半導体基板の要部平面図である。
【図３８】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図３９】本発明のＳＲＡＭのメモリセル１６個分のデ
ータ線パターンを示す平面図である。
ータ線パターンを示す平面図である。
【図４０】本発明のＳＲＡＭのメモリセルの他の製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図４１】本発明のＳＲＡＭのメモリセルの他の構成を
示す半導体基板の要部平面図である。
示す半導体基板の要部平面図である。
【図４２】本発明のＳＲＡＭのメモリセルの他の構成を
示す半導体基板の要部平面図である。
示す半導体基板の要部平面図である。
【図４３】本発明のＳＲＡＭのメモリセルの他の構成を
示す半導体基板の要部平面図である。
示す半導体基板の要部平面図である。
【符号の説明】 １ 半導体基板 ２ フィールド絶縁膜 ３ ｐ型ウエル ４ ｎ型ウエル ５ エピタキシャルシリコン層 ６ａ，６ｂ ゲート電極 ７ ゲート絶縁膜 ８ ｎ- 型半導体領域 ９ ｎ+ 型半導体領域 １０ａ，１０ｂ ゲート電極 １１ ｐ- 型半導体領域 １２ ｐ+ 型半導体領域 １３ 絶縁膜 １４ 側壁絶縁膜（サイドウォールスペーサ） １５ 接続孔 １６ コバルトシリサイド層 １７ コバルトシリサイド層 １８ ｎ+ 型半導体領域 １９ 絶縁膜 ２０ 基準電圧線 ２１ 接続孔 ２２ パッド層 ２３ 接続孔 ２４ パッド層 ２５ 接続孔 ２６ 層間絶縁膜 ２７ 電源電圧線 ２８ サブ基準電圧線 ２９ サブワード線 ３０ パッド層 ３１ 接続孔 ３２ 接続孔 ３３ 接続孔 ３４ 層間絶縁膜 ３４ａ 酸化シリコン膜 ３４ｂ スピンオングラス膜 ３４ｃ 酸化シリコン膜 ３５ 接続孔 ３６ 多結晶シリコン膜 ３６’コバルトシリサイド層 ３７ Ｃｏ膜 ３８ 多結晶シリコン膜 ３９ フォトレジスト ＡＲ 活性領域 ＤＬ データ線 バーＤＬ データ線 Ｑｄ1 駆動用ＭＩＳＦＥＴ Ｑｄ2 駆動用ＭＩＳＦＥＴ Ｑｐ1 負荷用ＭＩＳＦＥＴ Ｑｐ2 負荷用ＭＩＳＦＥＴ Ｑｔ1 転送用ＭＩＳＦＥＴ Ｑｔ2 転送用ＭＩＳＦＥＴ ＷＬ ワード線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092
Claims (20)
- 【請求項１】 駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳ
ＦＥＴからなる一対のＣＭＯＳインバータで構成された
フリップフロップ回路と、前記フリップフロップ回路の
一対の入出力端子に接続された一対の転送用ＭＩＳＦＥ
Ｔとでメモリセルを構成したＳＲＡＭを有する半導体集
積回路装置であって、半導体基板の主面上に形成した第
１導電層で前記駆動用ＭＩＳＦＥＴ、前記負荷用ＭＩＳ
ＦＥＴおよび前記転送用ＭＩＳＦＥＴのそれぞれのゲー
ト電極を形成し、前記第１導電層の上層に形成した第２
導電層で前記一対のＣＭＯＳインバータの相互の入出力
端子間を接続する一対の局所配線を形成し、前記第２導
電層の上層に形成した第３導電層で前記駆動用ＭＩＳＦ
ＥＴのソース領域に接続される基準電圧線を形成し、前
記基準電圧線を前記一対の局所配線と重なるように配置
したことを特徴とする半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置であ
って、前記局所配線の一部を、前記駆動用ＭＩＳＦＥ
Ｔ、前記負荷用ＭＩＳＦＥＴまたは前記転送用ＭＩＳＦ
ＥＴのいずれかのゲート電極上に延在したことを特徴と
する半導体集積回路装置。 - 【請求項３】 請求項１記載の半導体集積回路装置であ
って、前記局所配線の一部を、前記ＣＭＯＳインバータ
の入出力端子を構成する半導体領域上に延在したことを
特徴とする半導体集積回路装置。 - 【請求項４】 請求項１記載の半導体集積回路装置であ
って、前記基準電圧線の上層に、前記基準電圧線を構成
する前記第３導電層よりも低抵抗の導電材で構成された
基準電圧供給用の第４導電層を形成し、それぞれのメモ
リセルに少なくとも１個以上設けた接続孔を通じて前記
第４導電層と前記基準電圧線とを電気的に接続したこと
を特徴とする半導体集積回路装置。 - 【請求項５】 請求項４記載の半導体集積回路装置であ
って、前記第４導電層と前記基準電圧線とを接続する前
記接続孔と、前記基準電圧線と前記駆動用ＭＩＳＦＥＴ
のソース領域とを接続する接続孔とを離間して配置した
ことを特徴とする半導体集積回路装置。 - 【請求項６】 請求項１記載の半導体集積回路装置であ
って、前記局所配線を構成する前記第２導電層を高融点
金属シリサイド膜で構成したことを特徴とする半導体集
積回路装置。 - 【請求項７】 請求項６記載の半導体集積回路装置であ
って、前記転送用ＭＩＳＦＥＴのドレイン領域上に前記
第２導電層の高融点金属シリサイド層を形成すると共
に、前記高融点金属シリサイド層上に前記第３導電層の
パッド層を形成し、前記パッド層および前記高融点金属
シリサイド層を介して前記ドレイン領域にデータ線を接
続したことを特徴とする半導体集積回路装置。 - 【請求項８】 請求項６記載の半導体集積回路装置であ
って、前記負荷用ＭＩＳＦＥＴのソース領域上に前記第
２導電層の高融点金属シリサイド層を形成すると共に、
前記高融点金属シリサイド層上に前記第３導電層のパッ
ド層を形成し、前記パッド層および前記高融点金属シリ
サイド層を介して前記ソース領域に基準電圧を供給する
ようにしたことを特徴とする半導体集積回路装置。 - 【請求項９】 請求項８記載の半導体集積回路装置であ
って、前記負荷用ＭＩＳＦＥＴのソース領域に隣接する
半導体基板の主面に前記ソース領域と異なる導電型のウ
エル給電用半導体領域を形成し、前記パッド層および前
記高融点金属シリサイド層を介して前記ソース領域およ
び前記ウエル給電用半導体領域に電源電圧を供給するよ
うにしたことを特徴とする半導体集積回路装置。 - 【請求項１０】 請求項１記載の半導体集積回路装置で
あって、前記転送用ＭＩＳＦＥＴのゲート電極を前記第
１導電層で構成する手段に代えて、前記第１導電層より
も上層の導電層で構成したことを特徴とする半導体集積
回路装置。 - 【請求項１１】 駆動用ＭＩＳＦＥＴおよび負荷用ＭＩ
ＳＦＥＴからなる一対のＣＭＯＳインバータで構成され
たフリップフロップ回路と、前記フリップフロップ回路
の一対の入出力端子に接続された一対の転送用ＭＩＳＦ
ＥＴとでメモリセルを構成したＳＲＡＭを有する半導体
集積回路装置であって、半導体基板の主面上に形成した
第１導電層で前記駆動用ＭＩＳＦＥＴ、前記負荷用ＭＩ
ＳＦＥＴおよび前記転送用ＭＩＳＦＥＴのそれぞれのゲ
ート電極を構成し、前記第１導電層の上層に形成した第
２導電層で前記一対のＣＭＯＳインバータの相互の入出
力端子間を接続する一対の局所配線を構成し、前記第２
導電層の上層に形成した第３導電層で前記負荷用ＭＩＳ
ＦＥＴのソース領域に接続される電源電圧線を構成し、
前記電源電圧線を前記一対の局所配線と重なるように配
置したことを特徴とする半導体集積回路装置。 - 【請求項１２】 半導体基板上に互いに離間して形成さ
れた第１導電型の第１半導体領域と第２導電型の第２半
導体領域とを接続する配線を形成する際、次の工程(a)
〜(d) を含むことを特徴とする半導体集積回路装置の製
造方法。 (a) 前記第１半導体領域と前記第２半導体領域のそれぞ
れの表面に第１のシリコン層を選択的に形成する工程、
(b) 前記第１のシリコン層の上を含む半導体基板の全面
に高融点金属膜を形成する工程、(c) 前記高融点金属膜
の上に第２のシリコン層を形成した後、前記第２のシリ
コン層を配線の形状にパターニングする工程、(d) 前記
半導体基板を熱処理して、前記第１のシリコン層、前記
高融点金属膜および前記第２のシリコン層をシリサイド
化した後、前記半導体基板上に残った未反応の前記高融
点金属膜を除去する工程。 - 【請求項１３】 駆動用ＭＩＳＦＥＴおよび負荷用ＭＩ
ＳＦＥＴからなる一対のＣＭＯＳインバータで構成され
たフリップフロップ回路と、前記フリップフロップ回路
の一対の入出力端子に接続された一対の転送用ＭＩＳＦ
ＥＴとでメモリセルを構成したＳＲＡＭを有する半導体
集積回路装置の製造方法であって、前記一対のＣＭＯＳ
インバータの相互の入出力端子間を接続する一対の局所
配線を形成する際、次の工程(a) 〜(d) を含むことを特
徴とする半導体集積回路装置の製造方法。 (a) 前記ＣＭＯＳインバータの入出力端子を構成する第
１導電型の第１半導体領域と第２導電型の第２半導体領
域のそれぞれの表面と、駆動用ＭＩＳＦＥＴおよび負荷
用ＭＩＳＦＥＴのそれぞれのゲート電極の一部の表面と
に第１のシリコン層を選択的に形成する工程、(b) 前記
第１のシリコン層の上を含む半導体基板の全面に高融点
金属膜を形成する工程、(c) 前記高融点金属膜の上に第
２のシリコン層を形成した後、前記第２のシリコン層を
局所配線の形状にパターニングする工程、(d) 前記半導
体基板を熱処理して、前記第１のシリコン層、前記高融
点金属膜および前記第２のシリコン層をシリサイド化し
た後、前記半導体基板上に残った未反応の前記高融点金
属膜を除去する工程。 - 【請求項１４】 請求項１３記載の半導体集積回路装置
の製造方法であって、前記(a) 工程に先立ち、フォトレ
ジストをマスクにしたドライエッチングで前記駆動用Ｍ
ＩＳＦＥＴ、前記負荷用ＭＩＳＦＥＴのそれぞれのゲー
ト電極の一部の表面を覆う厚い絶縁膜を除去する工程
と、前記半導体基板の全面をエッチバックして前記第１
半導体領域、前記第２半導体領域のそれぞれの表面を覆
う薄い絶縁膜を除去すると共に、前記ゲート電極の側壁
に前記薄い絶縁膜を残す工程とを有することを特徴とす
る半導体集積回路装置の製造方法。 - 【請求項１５】 請求項１３記載の半導体集積回路装置
の製造方法であって、前記第１半導体領域、前記第２半
導体領域のそれぞれの表面に形成される高融点金属シリ
サイド層の底面の高さを、前記駆動用ＭＩＳＦＥＴおよ
び負荷用ＭＩＳＦＥＴのゲート絶縁膜の上面よりも高く
することを特徴とする半導体集積回路装置の製造方法。 - 【請求項１６】 請求項１３記載の半導体集積回路装置
の製造方法であって、前記(c) 工程で前記第２のシリコ
ン層を局所配線の形状にパターニングする際、前記駆動
用ＭＩＳＦＥＴ、前記負荷用ＭＩＳＦＥＴのそれぞれの
半導体領域のうち、前記ＣＭＯＳインバータの入出力端
子を構成しない半導体領域上の少なくとも一部には、前
記第２のシリコン層を残さないようにすることを特徴と
する半導体集積回路装置の製造方法。 - 【請求項１７】 請求項１３記載の半導体集積回路装置
の製造方法であって、前記(d) 工程の後、前記局所配線
の上層に基準電圧線または電源電圧線を形成し、前記局
所配線と前記基準電圧線または前記電源電圧線との間に
容量を形成することを特徴とする半導体集積回路装置の
製造方法。 - 【請求項１８】 請求項１７記載の半導体集積回路装置
の製造方法であって、前記(c) 工程で前記高融点金属膜
の上に形成する第２のシリコン層の膜厚を、前記シリサ
イド化に必要な膜厚よりも厚くすることを特徴とする半
導体集積回路装置の製造方法。 - 【請求項１９】 請求項１７記載の半導体集積回路装置
の製造方法であって、前記(c) 工程で前記高融点金属膜
の上に第２のシリコン層を形成した後、前記第２のシリ
コン層の上に第２の高融点金属膜またはそのシリサイド
膜を形成することを特徴とする半導体集積回路装置の製
造方法。 - 【請求項２０】 請求項１７記載の半導体集積回路装置
の製造方法であって、前記駆動用ＭＩＳＦＥＴ、前記転
送用ＭＩＳＦＥＴ、前記負荷用ＭＩＳＦＥＴのそれぞれ
の半導体領域のうち、データ線、電源電圧線、基準電圧
線のいずれかが接続される半導体領域の表面には、前記
局所配線を形成する工程で同時に高融点金属シリサイド
層を形成することを特徴とする半導体集積回路装置の製
造方法。
Priority Applications (21)
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| US08/880,736 US5946565A (en) | 1994-05-27 | 1997-06-23 | Semiconductor integrated circuit device and process for manufacturing the same |
| US09/334,266 US6211004B1 (en) | 1994-05-27 | 1999-06-16 | Semiconductor integrated circuit device and process for manufacturing the same |
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-
1994
- 1994-07-05 JP JP15316394A patent/JP3426711B2/ja not_active Expired - Lifetime
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