KR100357335B1 - 반도체 집적회로장치의 제조방법 - Google Patents
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Abstract
반도체 집적 회로장치 및 그 제조기술에 관한 것으로서, SRAM의 메모리셀의 축적노드용량을 증대시켜서 소프트에러 내성을 향상시킬 수 있는 기술을 제공하기 위해, 반도체기판상에 서로 이간되어 형성된 제1 도전형의 제1 반도체영역과 제2 도전형의 제2 반도체영역을 접속하는 배선을 갖는 반도체 집적 회로장치의 제조방법으로서, [a] 제1 반도체영역과 제2 반도체영역의 각각의 표면에 제1 실리콘층을 선택적으로 형성하는 공정; [b] 제1 실리콘층상을 포함하는 반도체기판의 전면에 고융점 금속막을 형성하는 공정; [c] 고융점 금속막상에 제2 실리콘층을 형성한 후, 제2 실리콘층을 배선의 형상으로 패터닝하는 공정; [d] 반도체기판을 열처리해서 제1 실리콘층, 고융점 금속막 및 제2 실리콘층을 실리사이드화하는 공정 및; [e] [d]의 공정 후, 반도체기판상에 잔존한 미반응의 고융점 금속막을 제거하는 것에 의해 제1 반도체영역과 제2 반도체영역을 접속하는 배선을 형성하는 공정을 포함하는 구성으로 하였다.
이와 같이 하는 것에 의해, 고집적이고 소프트에러 내성이 있고 또한 로직프로세스와의 정합성이 양호한 완전CMOS형 SRAM셀을 갖는 반도체 집적 회로장치를 제공할 수 있다는 효과가 얻어진다.
Description
본 발명은 반도체 집적 회로장치 및 그 제조기술에 관한 것으로서, 특히 SRAM(Static Random Access Memory)를 갖는 반도체 집적 회로장치에 적용해서 유효한 기술에 관한 것이다.
반도체 기억장치로서의 SRAM은 워드선과 한쌍의 상보성 데이타선의 교차부에 플립플롭회로와 2개의 전송용 MISFET(Metal Insulator Semiconductor Field Effect Transistor)로 구성된 메모리셀을 구비하고 있다.
SRAM의 메모리셀의 플립플롭회로는 정보축적부로서 구성되고, 1비트의 정보를 기억한다. 이 메모리셀의 플립플롭회로는 1예로서 한쌍의 CMOS(Complementary Metal Oxide Semiconductor) 인버터로 구성된다. CMOS 인버터의 각각은 n채널형의 구동용 MISFET와 p채널형의 부하용 MISFET로 구성된다. 또, 전송용 MISFET는 n채널형으로 구성된다. 즉, 이 메모리셀은 6개의 MISFET를 사용한 소위 완전CMOS(Full Complementary Metal Oxide Semiconductor)형으로 구성된다. 또, 구동용 MISFET, 부하용 MISFET, 전송용 MISFET의 각각을 반도체기판의 주면상에 형성한 완전CMOS형 SRAM을 이하 벌크CMOS형 SRAM이라 한다. 벌크CMOS형 SRAM에 대해서는 예를 들면 IEDM(International Elcetron Device Meeting) Technical Digest 1985. pp. 590-593에 기재되어 있다.
이러한 종류의 SRAM에 있어서, 플립플롭회로를 구성하는 한쌍의 CMOS 인버터의 상호의 입출력단자 사이는 한쌍의 배선(이하, 국소(로컬)배선이라 한다)을 거쳐서 교차결합된다. 한쪽의 CMOS 인버터의 입출력단자에는 한쪽의 전송용 MISFET의 소스영역이 접속되고, 다른쪽의 CMOS 인버터의 입출력단자에는 다른쪽의 전송용 MISFET의 소스영역이 접속된다.
한쪽의 전송용 MISFET의 드레인영역에는 상보성데이타선의 한쪽이 접속되고, 다른쪽의 전송용 MISFET의 드레인영역에는 상보성데이타선의 다른쪽이 접속된다. 한쌍의 전송용 MISFET의 각각의 게이트전극에는 워드선이 접속되고, 이 워드선에 의해서 전송용 MISFET의 도통, 비도통이 제어된다. 상술한 문헌에서는 국소배선을 자기정합적인 실리사이드 프로세스를 사용해서 형성하고 있다. 또, 실리사이드 프로세스에 대해서는 IEDM, Technical Digest, 1984, pp. 118-121에 기재되어 있다.
근래의 미세화기술의 진보에 의한 반도체기억장치의 대용량화에 따라 상술한 벌크 CMOS형 SRAM의 메모리셀의 점유면적도 계속해서 축소화되고 있다. 그러나, 메모리셀의 점유면적이 작아지면, 메모리셀의 축적노드용량(상기 축적노드(기억노드)A, B에 기생하는 pn접합용량이나 게이트용량)도 작아져 축적전하량이 감소한다.
그 결과, 반도체칩의 표면에 조사된 α선에 기인하는 메모리셀의 정보반전(소위 α선 소프트에러)에 대한 내성이 저하하여 메모리셀의 안정동작을 확보하는 것이 곤란하게 된다. 따라서, 메모리셀의 안정동작을 저하시키는 일 없이 미세화를 촉진시키기 위해서는 축적전하량을 확보하기 위한 대책이 불가결하게 된다.
더욱 상세하게 설명하면, 메모리칩의 봉지에 사용하는 패키지재료나 수지재료중에 미량으로 함유되어 있는 우라늄이나 토륨 등의 방사성원소가 붕괴할 때에 발생하는 α선이 메모리셀에 입사하면, α선의 도달거리에 따라서 전자·정공쌍이 발생하고, 기억노드를 형성하고 있는 pn접합에 혼입되어 기억노드의 전위를 변화시키고, 그 결과 메모리셀의 정보가 파괴된다. 이 현상은 소프트에러로서 알려져 있다. 종래의 벌크 CMOS형 SRAM에서는 메모리셀 면적이 크기 때문에 pn접합용량이나 게이트용량으로 이루어지는 기억노드 자체의 용량값 및 부하용 MISFET의 구동능력이 크고, 단지 α선에 의한 전하소실을 보완하기 위한 전하를 기억노드에 축적할 수 있었다. 그러나, 메모리셀 면적이 미세화되면 기억노드에 축적할 수 있는 전하량도 감소하고 α선의 조사에 대한 메모리셀의 내성이 열화한다는 문제가 있다.
즉, 본 발명자들은 벌크 CMOS형 SRAM에 있어서도 SRAM의 메모리셀을 더욱 미세화하기 위해서는 메모리셀의 축적전하량을 더욱 확실하게 확보하기 위한 새로운 대책이 불가결하다는 것을 발견하였다.
본 발명의 목적은 SRAM의 메모리셀의 축적노드용량을 증대시켜서 소프트에러 내성을 향상시킬 수 있는 기술을 제공하는 것이다.
본 발명의 다른 목적은 SRAM의 메모리셀을 미세화할 수 있는 기술을 제공하는 것이다.
본 발명의 다른 목적은 SRAM의 메모리셀의 고속동작, 저전압동작을 실현할 수 있는 기술을 제공하는 것이다.
본 발명의 또 다른 목적은 SRAM의 메모리셀의 제조효율, 신뢰성을 향상시킬 수 있는 기술을 제공하는 것이다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에서 명확하게 될 것이다.
도 1은 본 발명의 1실시예인 SRAM의 메모리셀을 도시한 평면도,
도 2는 도 1의 Ⅱ-Ⅱ′선에 있어서의 반도체기판의 주요부단면도,
도 3은 본 발명의 SRAM의 메모리셀의 등가회로도,
도 4는 본 발명의 SRAM의 메모리셀의 국소배선과 게이트전극의 중첩을 도시한 평면도,
도 5는 본 발명의 SRAM의 메모리셀의 국소배선과 축적노드의 중첩을 도시한 평면도,
도 6은 본 발명의 SRAM의 메모리셀의 국소배선과 기준전압선의 중첩을 도시한 평면도,
도 7은 본 발명의 SRAM의 메모리셀의 국소배선과 기준전압선의 중첩을 도시한 사시도,
도 8은 본 발명의 SRAM의 메모리셀의 제조방법을 도시한 반도체기판의 주요부단면도,
도 9는 본 발명의 SRAM의 메모리셀의 활성영역을 도시한 평면도,
도 10은 본 발명의 SRAM의 메모리셀 16개분의 활성영역 패턴을 도시한 평면도,
도 11은 본 발명의 SRAM의 메모리셀의 제조방법을 도시한 반도체기판의 주요부단면도,
도 12는 본 발명의 SRAM의 메모리셀의 제조방법을 도시한 반도체기판의 주요부평면도,
도 13은 본 발명의 SRAM의 메모리셀 16개분의 게이트전극(워드선) 패턴을 도시한 평면도,
도 14는 본 발명의 SRAM의 메모리셀의 제조방법을 도시한 반도체기판의 주요부단면도,
도 15는 본 발명의 SRAM의 메모리셀의 제조방법을 도시한 반도체기판의 주요부단면도,
도 16은 본 발명의 SRAM의 메모리셀의 제조방법을 도시한 반도체기판의 주요부단면도,
도 17은 본 발명의 SRAM의 메모리셀의 제조방법을 도시한 반도체기판의 주요부단면도,
도 18은 본 발명의 SRAM의 메모리셀의 제조방법을 도시한 반도체기판의 주요부단면도,
도 19는 본 발명의 SRAM의 메모리셀의 제조방법을 도시한 반도체기판의 주요부단면도,
도 20은 본 발명의 SRAM의 메모리셀의 제조방법을 도시한 반도체기판의 주요부단면도,
도 21은 본 발명의 SRAM의 메모리셀의 제조방법을 도시한 반도체기판의 주요부단면도,
도 22는 본 발명의 SRAM의 메모리셀의 제조방법을 도시한 반도체기판의 주요부단면도,
도 23은 본 발명의 SRAM의 메모리셀의 제조방법을 도시한 반도체기판의 주요부평면도,
도 24는 본 발명의 SRAM의 메모리셀의 제조방법을 도시한 반도체기판의 주요부단면도,
도 25는 본 발명의 SRAM의 메모리셀의 제조방법을 도시한 반도체기판의 주요부단면도,
도 26은 본 발명의 SRAM의 메모리셀의 제조방법을 도시한 반도체기판의 주요부단면도,
도 27은 본 발명의 SRAM의 메모리셀의 제조방법을 도시한 반도체기판의 주요부단면도,
도 28은 본 발명의 SRAM의 메모리셀의 제조방법을 도시한 반도체기판의 주요부평면도,
도 29는 본 발명의 SRAM의 메모리셀 16개분의 국소배선 패턴을 도시한 평면도,
도 30은 본 발명의 SRAM의 메모리셀의 제조방법을 도시한 반도체기판의 주요부단면도,
도 31은 본 발명의 SRAM의 메모리셀의 제조방법을 도시한 반도체기판의 주요부단면도,
도 32는 본 발명의 SRAM의 메모리셀의 제조방법을 도시한 반도체기판의 주요부단면도,
도 33은 본 발명의 SRAM의 메모리셀의 제조방법을 도시한 반도체기판의 주요부평면도,
도 34는 본 발명의 SRAM의 메모리셀 16개분의 기준전압선 패턴을 도시한 평면도,
도 35는 본 발명의 SRAM의 메모리셀의 제조방법을 도시한 반도체기판의 주요부단면도,
도 36은 본 발명의 SRAM의 메모리셀의 제조방법을 도시한 반도체기판의 주요부단면도,
도 37은 본 발명의 SRAM의 메모리셀의 제조방법을 도시한 반도체기판의 주요부평면도,
도 38은 본 발명의 SRAM의 메모리셀 16개분의 데이타선 패턴을 도시한 평면도,
도 39는 본 발명의 SRAM의 메모리셀의 제조방법을 도시한 반도체기판의 주요부단면도,
도 40은 본 발명의 SRAM의 메모리셀의 다른 제조방법을 도시한 반도체기판의주요부단면도,
도 41은 본 발명의 SRAM의 메모리셀의 다른 구성을 도시한 반도체기판의 주요부평면도,
도 42는 본 발명의 SRAM의 메모리셀의 다른 구성을 도시한 반도체기판의 주요부평면도,
도 43은 본 발명의 SRAM의 메모리셀의 다른 구성을 도시한 반도체기판의 주요부평면도,
도 44는 본 발명의 제2 실시예의 반도체 집적 회로장치의 평면도,
도 45는 본 발명의 제2 실시예의 반도체 집적 회로장치의 평면도,
도 46은 본 발명의 제2 실시예의 반도체 집적 회로장치의 단면도,
도 47a∼도 47c는 본 발명의 제2 실시예의 반도체 집적 회로장치의 제조공정을 설명하기 위한 단면도,
도 48a∼도 48c는 본 발명의 제2 실시예의 반도체 집적 회로장치의 제조공정을 설명하기 위한 단면도,
도 49a 및 도 49b는 본 발명의 제2 실시예의 반도체 집적 회로장치의 제조공정을 설명하기 위한 단면도,
도 50은 본 발명의 제3 실시예의 반도체 집적 회로장치의 단면도,
도 51은 본 발명의 제4 실시예의 반도체 집적 회로장치의 단면도,
도 52는 본 발명의 제5 실시예의 반도체 집적 회로장치의 단면도,
도 53은 본 발명의 제6 실시예의 반도체 집적 회로장치의 단면도,
도 54는 본 발명의 제7 실시예의 반도체 집적 회로장치의 평면도,
도 55는 본 발명의 제7 실시예의 반도체 집적 회로장치의 등가회로도,
도 56은 본 발명의 제7 실시예의 반도체 집적 회로장치의 평면도,
도 57은 본 발명의 제8 실시예의 반도체 집적 회로장치의 단면도,
도 58은 본 발명의 제9 실시예의 반도체 집적 회로장치의 평면도,
도 59는 본 발명의 제10 실시예의 반도체 집적 회로장치의 평면도,
도 60a∼도 60c는 본 발명의 제11 실시예의 반도체 집적 회로장치의 제조공정을 설명하기 위한 단면도,
도 61a∼도 61c는 본 발명의 제11 실시예의 반도체 집적 회로장치의 제조공정을 설명하기 위한 단면도,
도 62는 본 발명의 제12 실시예의 반도체 집적 회로장치의 단면도,
도 63은 본 발명의 제13 실시예의 반도체 집적 회로장치의 단면도,
도 64a 및 도 64b는 본 발명의 제14 실시예의 반도체 집적 회로장치의 제조공정을 설명하기 위한 단면도,
도 65a 및 도 65b는 본 발명의 제14 실시예의 반도체 집적 회로장치의 제조공정을 설명하기 위한 단면도,
도 66은 본 발명의 제15 실시예의 반도체 집적 회로장치의 단면도,
도 67은 본 발명의 제16 실시예의 반도체 집적 회로장치의 단면도,
도 68은 본 발명의 제17 실시예의 반도체 집적 회로장치의 단면도.
본원에 있어서 개시되는 발명 중 대표적인 것의 개요를 설명하면 다음과 같다.
[1] 반도체 집적 회로장치는 구동용 MISFET 및 부하용 MISFET로 이루어지는 한쌍의 CMOS 인버터로 구성된 플립플롭회로와 상기 플립플롭회로의 한쌍의 입출력단자에 접속된 한쌍의 전송용 MISFET로 메모리셀을 구성한 SRAM에 있어서, 반도체기판의 주면상에 형성된 제1 도전층으로 상기 구동용 MISFET와 상기 부하용 MISFET 및 상기 전송용 MISFET의 각각의 게이트전극을 형성하고, 상기 제1 도전층의 상층에 형성된 제2 도전층으로 상기 한쌍의 CMOS 인버터의 상호의 입출력단자 사이를 접속하는 한쌍의 국소배선을 형성하고, 상기 제2 도전층의 상층에 형성된 제3 도전층으로 상기 구동용 MISFET의 소스영역에 접속되는 기준전압선을 형성하고, 상기 기준전압선을 상기 한쌍의 국소배선과 중첩되도록 배치하는 것이다.
[2] 반도체 집적 회로장치는 상기 SRAM에 있어서, 상기 국소배선의 일부를 상기 구동용 MISFET, 상기 부하용 MISFET 또는 상기 전송용 MISFET중 어느 하나의 게이트전극상으로 연장시키는 것이다.
[3] 반도체 집적 회로장치는 상기 SRAM에 있어서, 상기 국소배선의 일부를상기 CMOS 인버터의 입출력단자를 구성하는 반도체영역상으로 연장시키는 것이다.
[4] 반도체 집적 회로장치는 상기 SRAM에 있어서, 상기 기준전압선의 상층에 상기 기준전압선을 구성하는 상기 제3 도전층보다 저저항의 도전재로 구성된 기준전압공급용의 제4 도전층을 형성하고, 각각의 메모리셀에 적어도 1개 이상 마련된 접속구멍을 통해서 상기 제4 도전층과 상기 기준전압선을 전기적으로 접속하는 것이다.
[5] 반도체 집적 회로장치는 상기 SRAM에 있어서, 상기 제4 도전층과 상기 기준전압선을 접속하는 상기 접속구멍 및 상기 기준전압선과 상기 구동용 MISFET의 소스영역을 접속하는 접속구멍을 이간시켜 배치하는 것이다.
[6] 반도체 집적 회로장치는 상기 SRAM에 있어서, 상기 국소배선을 고융점금속 실리사이드막으로 구성하는 것이다.
[7] 반도체 집적 회로장치는 상기 SRAM에 있어서, 상기 전송용 MISFET의 드레인영역상에 상기 제2 도전층의 고융점금속 실리사이드층을 형성함과 동시에 상기 고융점금속 실리사이드층상에 상기 제3 도전층의 패드층을 형성하고, 상기 패드층 및 상기 고융점금속 실리사이드층을 거쳐서 상기 드레인영역에 데이타선을 접속하는 것이다.
[8] 반도체 집적 회로장치는 상기 SRAM에 있어서, 상기 부하용 MISFET의 소스영역상에 상기 제2 도전층의 고융점금속 실리사이드층을 형성함과 동시에 상기 고융점금속 실리사이드층상에 상기 제3 도전층의 패드층을 형성하고, 상기 패드층 및 상기 고융점금속 실리사이드층을 거쳐서 상기 소스영역으로 기준전압을 공급하는 것이다.
[9] 반도체 집적 회로장치는 상기 SRAM에 있어서, 상기 부하용 MISFET의 소스영역에 인접하는 반도체기판의 주면에 상기 소스영역과는 다른 도전형의 웰 급전용 반도체영역을 형성하고, 상기 패드층 및 상기 고융점금속 실리사이드층을 거쳐서 상기 소스영역 및 상기 웰급전용 반도체영역으로 전원전압을 공급하는 것이다.
[10] 반도체 집적 회로장치는 상기 SRAM에 있어서, 상기 전송용 MISFET의 게이트전극을 상기 제1 도전층으로 구성하는 수단 대신에 상기 제1 도전층보다 상층의 도전층으로 구성하는 것이다.
[11] 반도체 집적 회로장치는 구동용 MISFET 및 부하용 MISFET로 이루어지는 한쌍의 CMOS 인버터로 구성된 플립플롭회로와 상기 플립플롭회로의 한쌍의 입출력단자에 접속된 한쌍의 전송용 MISFET로 메모리셀을 구성한 SRAM에 있어서, 반도체기판의 주면상에 형성된 제1 도전층으로 상기 구동용 MISFET, 상기 부하용 MISFET 및 상기 전송용 MISFET의 각각의 게이트전극을 구성하고, 상기 제1 도전층의 상층에 형성된 제2 도전층으로 상기 한쌍의 CMOS 인버터의 상호의 입출력단자 사이를 접속하는 한쌍의 국소배선을 구성하고, 상기 제2 도전층의 상층에 형성된 제3 도전층으로 상기 부하용 MISFET의 소스영역에 접속되는 전원전압선을 구성하고, 상기 전원전압선을 상기 한쌍의 국소배선과 중첩되도록 배치하는 것이다.
[12] 반도체 집적 회로장치의 제조방법은 반도체기판상에 서로 이간해서 형성된 제1 도전형의 제1 반도체영역과 제2 도전형의 제2 반도체영역을 접속하는 배선을 형성할 때 다음의 공정[a]∼[d]를 갖는 것이다.
[a] 상기 제1 반도체영역과 상기 제2 반도체영역의 각각의 표면에 제1 실리콘층을 선택적으로 형성하는 공정, [b] 상기 제1 실리콘층상을 포함하는 반도체기판의 전면에 고융점금속막을 형성하는 공정, [c] 상기 고융점금속막상에 제2 실리콘층을 형성한 후, 상기 제2 실리콘층을 배선의 형상으로 패터닝하는 공정, [d] 상기 반도체기판을 열처리해서 상기 제1 실리콘층, 상기 고융점금속막 및 상기 제2 실리콘층을 실리사이드화한 후, 상기 반도체기판상에 잔존한 미반응의 상기 고융점금속막을 제거하는 공정.
[13] 반도체 집적 회로장치의 제조방법은 구동용 MISFET 및 부하용 MISFET로 이루어지는 한쌍의 CMOS 인버터로 구성된 플립플롭회로와 상기 플립플롭회로의 한쌍의 입출력단자에 접속된 한쌍의 전송용 MISFET로 메모리셀을 구성한 SRAM의 제조방법에 있어서, 상기 한쌍의 CMOS 인버터의 상호의 입출력단자 사이를 접속하는 한쌍의 국소배선을 다음의 공정[a]∼[d]로 형성하는 것이다.
[a] 상기 CMOS 인버터의 입출력단자를 구성하는 제1 도전형의 제1 반도체영역 및 제2 도전형의 제2 반도체영역의 각각의 표면과 구동용 MISFET 및 부하용 MISFET의 각각의 게이트전극의 일부의 표면에 제1 실리콘층을 선택적으로 형성하는 공정, [b] 상기 제1 실리콘층상을 포함하는 반도체기판의 전면에 고융점금속막을 형성하는 공정, [c] 상기 고융점금속막상에 제2 실리콘층을 형성한 후, 상기 제2 실리콘층을 국소배선의 형상으로 패터닝하는 공정, [d] 상기 반도체기판을 열처리해서 상기 제1 실리콘층, 상기 고융점금속막 및 상기 제2 실리콘층을 실리사이드화한 후, 상기 반도체기판상에 잔존한 미반응의 상기 고융점금속막을 제거하는 공정.
[14] 반도체 집적 회로장치의 제조방법은 상기 SRAM의 제조방법에 있어서, 상기 [a]공정에 앞서 포토레지스트를 마스크로 한 드라이에칭에 의해 상기 구동용 MISFET 및 상기 부하용 MISFET의 각각의 게이트전극의 일부의 표면을 덮는 두꺼운 절연막을 제거하는 공정 및 상기 반도체기판의 전면을 에치백해서 상기 제1 반도체영역 및 상기 제2 반도체영역의 각각의 표면을 덮는 얇은 절연막을 제거함과 동시에 상기 게이트전극의 측벽에 상기 얇은 절연막을 잔존시키는 공정을 갖는 것이다.
[15] 반도체 집적 회로장치의 제조방법은 상기 SRAM의 제조방법에 있어서, 상기 제1 반도체영역과 상기 제2 반도체영역의 각각의 표면에 형성되는 고융점금속실리사이드층의 바닥면의 높이를 상기 구동용 MISFET 및 부하용 MISFET의 게이트절연막의 상면보다 높게 하는 것이다.
[16] 반도체 집적 회로장치의 제조방법은 상기 SRAM의 제조방법에 있어서, 상기 [c]공정에서 상기 제2 실리콘층을 국소배선의 형상으로 패터닝할 때, 상기 구동용 MISFET와 상기 부하용 MISFET의 각각의 반도체영역중, 상기 CMOS 인버터의 입출력단자를 구성하지 않은 반도체영역상의 적어도 일부에는 상기 제2 실리콘층을 잔존시키지 않도록 하는 것이다.
[17] 반도체 집적 회로장치의 제조방법은 상기 SRAM의 제조방법에 있어서, 상기 [d]공정 후, 상기 국소배선의 상층에 기준전압선 또는 전원전압선을 형성하고, 상기 국소배선과 상기 기준전압선 또는 상기 전원전압선 사이에 용량을 형성하는 것이다.
[18] 반도체 집적 회로장치의 제조방법은 상기 SRAM의 제조방법에 있어서,상기 [c]공정에서 상기 고융점금속막상에 형성하는 제2 실리콘층의 막두께를 상기 실리사이드화에 필요한 막두께보다 두껍게 하는 것이다.
[19] 반도체 집적 회로장치의 제조방법은 상기 SRAM의 제조방법에 있어서, 상기 [c]공정에서 상기 고융점금속막상에 제2 실리콘층을 형성한 후, 상기 제2 실리콘층상에 제2 고융점금속막 또는 그 실리사이드막을 형성하는 것이다.
[20] 반도체 집적 회로장치의 제조방법은 상기 SRAM의 제조방법에 있어서, 상기 구동용 MISFET, 상기 전송용 MISFET 및 상기 부하용 MISFET의 각각의 반도체영역 중 데이타선, 전원전압선, 기준전압선 중 어느 하나가 접속되는 반도체영역의 표면에는 상기 국소배선을 형성하는 공정에서 동시에 고융점금속 실리사이드층을 형성하는 것이다.
상기한 수단 [1], [11], [17]에 의하면, 국소배선의 상층에 형성되는 기준전압선을 이 국소배선과 중첩되도록 배치하는 것에 의해 기준전압선과 국소배선 사이에 용량이 형성되므로, 국소배선에 접속된 축적노드의 용량을 증대시킬 수 있어 메모리셀의 α선 소프트에러 내성을 향상시킬 수 있다.
상기한 수단[2]에 의하면, 국소배선의 일부를 구동용 MISFET와 부하용 MISFET 또는 전송용 MISFET 중 어느 하나의 게이트전극과 중첩되도록 배치하는 것에 의해 축적노드용량의 게이트용량 성분을 증가시킬 수 있으므로, 메모리셀의 축적노드용량을 증대시켜서 α선 소프트에러 내성을 향상시킬 수 있다.
상기한 수단[3]에 의하면, 국소배선의 일부를 메모리셀의 축적노드와 중첩되도록 배치하는 것에 의해 축적노드용량의 확산층 용량성분을 증가시킬 수 있으므로, 메모리셀의 축적노드용량을 증대시켜서 α선 소프트에러 내성을 향상시킬 수 있다.
상기한 수단[4]에 의하면, 기준전압선의 상층에 그것보다 저저항배선을 배치하고, 각각의 메모리셀에 적어도 1개이상 마련된 접속구멍을 통해서 저저항배선에서 기준전압선으로 급전을 실행하는 것에 의해 메모리셀마다 기준전압의 급전이 가능하게 되므로, 기준전압을 안정화할 수 있다. 그 결과, 전원전압의 최소값(Vcc. min)이 향상하고, 메모리셀의 α선 소프트에러 내성을 향상시킬 수 있다.
상기한 수단[5]에 의하면, 저저항배선과 기준전압선을 접속하는 접속구멍 및 기준전압선과 구동용 MISFET의 소스영역을 접속하는 접속구멍을 이간시켜 배치하는 것에 의해 이들의 접속구멍의 중첩에 의한 단차가 회피되어 접속구멍 형성영역을 평탄화할 수 있으므로, 이들의 접속구멍의 콘택트저항(접촉저항)을 저감시켜 메모리셀의 고속동작, 저전압동작을 실현할 수 있다.
상기한 수단[12], [13]에 의하면, 다결정실리콘막, 그 위에 퇴적된 고융점금속막과 또 그 위에 퇴적된 제2 다결정실리콘막 사이에서 실리사이드화 반응을 일으키게 해서 국소배선을 형성하는 것에 의해 메모리셀의 축적노드를 구성하는 반도체영역의 실리콘이 상기 실리사이드 반응에 관여하는 것을 방지할 수 있으므로, 이 반도체영역의 접합누설(리크)전류를 저감시켜 메모리셀의 동작신뢰성을 향상시킬 수 있다.
상기한 수단[14]에 의하면, 게이트전극의 일부에 접속구멍을 형성하는 공정과 반도체영역을 노출시키는 공정을 나누어서 실행하는 것에 의해 접속구멍과 반도체영역의 마스크맞춤 여유가 불필요하게 되므로, 접속구멍 면적을 축소해서 메모리셀을 고집적화할 수 있다. 또, 국소배선과 반도체영역의 접속을 측벽절연막에 대해 자기정합적으로 실행하는 것에 의해 마스크맞춤 여유가 불필요하게 되므로, 메모리셀 사이즈를 축소해서 고집적화를 실현할 수 있다.
상기한 수단[6], [12], [13]에 의하면, 메모리셀의 축적노드 사이를 접속하는 한쌍의 국소배선을 고융점금속 실리사이드로 구성하는 것에 의해 부하용 MISFET의 반도체영역중의 p형 불순물이나 구동용 MISFET의 반도체영역중 또는 게이트전극중의 n형 불순물이 국소배선을 통해서 상호확산되는 것을 방지할 수 있으므로, 도전형이 다른 반도체영역 사이 및 반도체영역과 게이트전극 사이를 옴접속할 수 있고 또한 저저항으로 접속할 수 있어 메모리셀의 고속동작, 저전압동작을 실현할 수 있다.
상기한 수단[15]에 의하면, 상층의 다결정실리콘막을 에칭할 때의 마스크로 되는 포토레지스트에 맞춤어긋남이 발생한 경우에도 하층의 다결정실리콘막의 깎임(식각)을 방지할 수 있으므로, 상기 포토레지스트의 맞춤여유를 불필요하게 할 수 있고 반도체영역의 면적을 축소해서 메모리셀을 고집적화할 수 있다.
상기한 수단[7], [8], [20]에 의하면, 메모리셀을 구성하는 전송용 MISFET, 구동용 MISFET 및 부하용 MISFET의 각각의 소스영역과 드레인영역의 적어도 일부의 표면에 저저항의 고융점금속 실리사이드층을 형성하는 것에 의해 소스영역과 드레인영역을 저저항화할 수 있으므로 메모리셀의 고속동작, 저전압동작을 실현할 수있다.
상기한 수단[9]에 의하면, 고융점금속 실리사이드층상에 형성되는 다결정실리콘의 패드층의 도전형을 고려하지 않고 부하용 MISFET의 소스영역 및 웰 급전용 드레인영역과 전원전압선을 옴접속할 수 있으므로 1개의 접속구멍을 통해서 이 부하용 MISFET의 소스영역 및 웰급전용 드레인영역으로 동시에 전원전압을 공급할 수 있고, 이것에 의해 부하용 MISFET의 소스영역과 웰급전용 드레인영역을 인접해서 배치할 수 있음과 동시에 그들의 면적을 축소할 수 있으므로 메모리셀을 고집적화할 수 있다.
상기한 수단[18]에 의하면, 실리사이드화 반응에 의해서 국소배선을 형성할 때, 고융점금속 실리사이드층상에 퇴적되는 다결정실리콘막의 막두께를 이 실리사이드화 반응에 필요한 막두께보다 두껍게 퇴적시키는 것에 의해 국소배선의 막두께가 두꺼워지고 그 표면적이 커지기 때문에 국소배선과 그 상층의 기준전압선 사이에 형성되는 용량이 커지게 되고 이것에 의해 메모리셀의 축적노드용량을 더욱 증대시켜 α선 소프트에러 내성을 향상시킬 수 있다.
<실시예 1>
이하, 본 발명의 실시예를 도면에 따라서 상세하게 설명한다. 또, 실시예를 설명하기 위한 모든 도면에 있어서 동일한 기능을 갖는 것은 동일한 부호를 붙이고 그 반복적인 설명은 생략한다.
도 1은 본 실시예의 SRAM의 메모리셀을 도시한 평면도, 도 2는 도 1의 Ⅱ-Ⅱ′선에 있어서의 단면도이다.
도 3은 본 실시예의 SRAM의 메모리셀의 등가회로도이다. 도 3에 도시한 바와 같이, 본 실시예의 SRAM의 메모리셀은 한쌍의 상보성 데이타선(데이타선DL, 데이타선)과 워드선WL의 교차부에 배치된 한쌍의 구동용 MISFET Qd1, Qd2, 한쌍의 부하용 MISFET Qp1, Qp2및 한쌍의 전송용 MISFET Qt1, Qt2로 구성되어 있다. 구동용 MISFET Qd1, Qd2및 전송용 MISFET Qt1, Qt2는 n채널형으로 구성되고, 부하용 MISFET Qp1, Qp2는 p채널형으로 구성되어 있다. 즉, 이 메모리셀은 4개의 n채널형 MISFET와 2개의 p채널형 MISFET를 사용한 완전CMOS형(벌크 CMOS형 SRAM)으로 구성되어 있다.
상기 메모리셀을 구성하는 6개의 MISFET 중, 구동용 MISFET Qd1과 부하용 MISFET Qp1은 CMOS 인버터(INV1)를 구성하고, 구동용 MISFET Qd2와 부하용 MISFET Qp2는 CMOS 인버터(INV2)를 구성하고 있다. 이 한쌍의 CMOS 인버터(INV1, INV2) 의 상호의 입출력단자(축적노드A, B) 사이는 한쌍의 국소배선L1, L2를 거쳐서 교차결합하고 1비트의 정보를 기억하는 정보축적부로서의 플립플롭회로를 구성하고 있다.
상기 플립플롭회로의 한쪽의 입출력단자(축적노드A)는 전송용 MISFET Qt1의 소스영역에 접속되고, 다른쪽의 입출력단자(축적노드B)는 전송용 MISFET Qt2의 소스영역에 접속되어 있다. 전송용 MISFET Qt1의 드레인영역은 데이타선DL에 접속되고, 전송용 MISFET Qt2의 드레인영역은 데이타선에 접속되어 있다.
또, 플립플롭회로의 한쪽끝(부하용 MISFET Qp1, Qp2의 소스영역)은 전원전압(Vcc)에 접속되고, 다른쪽끝(구동용 MISFET Qd1, Qd2의 소스영역)은 기준전압(Vss)에 접속되어 있다. 전원전압(Vcc)는 예를 들면 5V이고, 기준전압(Vss)는 예를 들면 0V(GND전위)이다.
상기 회로의 동작을 설명하면, 한쪽의 CMOS 인버터(INV1)의 축적노드A가 고전위("H")일 때에는 구동용 MISFET Qd2가 온(ON), 부하용 MISFET Qp2가 오프(OFF)로 되므로 다른쪽의 CMOS 인버터(INV2)의 축저노드B가 저전위("L")로 된다. 또, 구동용 MISFET Qd1이 오프, 부하용 MISFET Qp1이 온으로 되어 축적노드A의 고전위("H")가 유지된다. 즉, 한쌍의 CMOS 인버터(INV1, INV2)를 교차결합시킨 래치회로에 의해서 상호의 축적노드A, B의 상태가 유지되고 전원전압이 인가되고 있는 동안 정보가 보존된다.
전송용 MISFET Qt1, Qt2의 각각의 게이트전극에는 워드선WL이 접속되고 이 워드선WL에 의해서 전송용 MISFET Qt1, Qt2의 도통, 비도통이 제어된다. 즉, 워드선WL이 고전위("H")일 때에는 전송용 MISFET Qt1, Qt2가 온으로 되고 래치회로와 상보성 데이타선(데이타선DL,)이 전기적으로 접속되기 때문에 축적노드A, B의 전위상태("H" 또는 "L")가 데이타선DL,에 나타나고 메모리셀의 정보로서 리드된다.
메모리셀에 정보를 라이트하기 위해서는 워드선WL을 "H"전위레벨, 전송용 MISFET Qt1, Qt2를 온상태로 해서 데이타선DL,의 정보를 축적노드A, B로 전달한다. 또, 메모리셀의 정보를 리드하기 위해서는 마찬가지로 워드선WL을 "H"전위레벨, 전송용 MISFET Qt1, Qt2를 온상태로 해서 축적노드A, B의 정보를 데이타선DL,로 전달한다.
다음에, 상기 메모리셀의 구체적인 구성을 도 1(메모리셀의 약 1개분을 도시한 반도체기판의 평면도), 도 2(도 1의 Ⅱ-Ⅱ′선에 있어서의 반도체기판의 단면도) 및 도 3∼도 7을 사용해서 설명한다. 또, 도 1 및 도 4∼도 7에는 메모리셀의 도전층만을 도시하고, 소자분리용 절연막이나 층간절연막 등의 절연막은 도시하지 않는다.
도 2 및 도 4에 도시한 바와 같이, 메모리셀을 구성하는 6개의 MISFET는 p-형 반도체기판(1)의 필드절연막(2)로 주위가 둘러싸인 활성영역에 형성되어 있다. n채널형으로 구성되는 구동용 MISFET Qd1, Qd2및 전송용 MISFET Qt1, Qt2의 각각은 p형 웰(3)의 활성영역에 형성되고, p채널형으로 구성되는 부하용 MISFET Qp1, Qp2는n형 웰(4)의 활성영역에 형성되어 있다. p형 웰(3), n형 웰(4)의 각각은 반도체기판(1)상에 형성된 p형 에피택셜 실리콘층(5)의 주면에 형성되어 있다.
전송용 MISFET Qt1, Qt2는 워드선WL과 일체로 구성된 게이트전극(6)을 갖고 있다. 이 게이트전극(6)(워드선WL)은 다결정실리콘막(또는 다결정실리콘막과 고융점금속 실리사이드막을 적층한 폴리사이드막)으로 구성되고, 산화실리콘막으로 구성된 게이트절연막(7)상에 형성되어 있다.
상기 전송용 MISFET Qt1, Qt2의 각각의 소스영역, 드레인영역은 p형 웰(3)의 활성영역에 형성된 저불순물농도의 n-형 반도체영역(8) 및 고불순물농도의 n+형 반도체영역(9)로 구성되어 있다. 즉, 전송용 MISFET Qt1, Qt2의 각각의 소스영역, 드레인영역은 LDD(Lightly Dopped Drain)구조로 구성되어 있다.
플립플롭회로의 한쪽의 CMOS 인버터(INV1)을 구성하는 구동용 MISFET Qd1및 부하용 MISFET Qp1은 공통의 게이트전극(10a)를 갖고 있고, 다른쪽의 CMOS 인버터(INV2)를 구성하는 구동용 MISFET Qd2및 부하용 MISFET Qp2는 공통의 게이트전극(10b)를 갖고 있다. 이들 게이트전극(10a), (10b)는 상기 전송용 MISFET Qt1, Qt2의 게이트전극(6)(워드선WL)과 동일한 다결정실리콘막으로 구성되고, 게이트절연막(7)상에 형성되어 있다. 게이트전극(6)(워드선WL) 및 게이트전극(10a), (10b)를 구성하는 다결정실리콘막에는 n형의 불순물(예를 들면 인(P))이 도입되어 있다.
구동용 MISFET Qd1, Qd2의 각각의 소스영역, 드레인영역은 p형 웰(3)의 활성영역에 형성된 저불순물농도의 n-형 반도체영역(8) 및 고불순물농도의 n+형 반도체영역(9)로 구성되어 있다. 즉, 구동용 MISFET Qd1, Qd2의 각각의 소스영역, 드레인영역은 LDD구조로 구성되어 있다. 또, 부하용 MISFET Qp1, Qp2의 각각의 소스영역, 드레인영역은 n형 웰(4)의 활성영역에 형성된 저불순물농도의 p-형 반도체영역(11) 및 고불순물농도의 p+형 반도체영역(12)로 구성되어 있다. 즉, 부하용 MISFET Qp1, Qp2의 각각의 소스영역, 드레인영역은 LDD구조로 구성되어 있다.
메모리셀을 구성하는 상기 6개의 MISFET의 상층에는 게이트전극((6), (10a), (10b))의 상부 및 측벽을 덮는 산화실리콘의 절연막(13) 및 측벽절연막(사이드월 스페이서)(14)를 거쳐서 한쌍의 국소배선L1, L2가 형성되어 있다. 이 한쌍의 국소배선L1, L2는 다결정실리콘막과 고융점금속막을 반도체기판(1)상에서 반응시켜 형성한 고융점금속 실리사이드막, 예를 들면 코발트 실리사이드(CoSix)막으로 구성되어 있다. 후술하는 바와 같이, 한쌍의 국소배선L1, L2는 측벽절연막(14)에 대해서 자기정합적으로 형성된다. 또, 측벽절연막(14)는 게이트전극((6), (10a), (10b))에 대해서 자기정합적으로 형성된다.
한쪽의 국소배선L1은 부하용 MISFET Qp1의 드레인영역(p+형 반도체영역(12)) 및 구동용 MISFET Qd1의 드레인영역(n+형 반도체영역(9))에 접속되고, 또한절연막(13)에 개구된 접속구멍(15)를 통해서 구동용 MISFET Qd2및 부하용 MISFET Qp2의 게이트전극(10b)에 접속되어 있다.
다른쪽의 국소배선L2는 부하용 MISFET Qp2의 드레인영역(p+형 반도체영역(12)) 및 구동용 MISFET Qd2의 드레인영역(n+형 반도체영역(9))에 접속되고, 또한 절연막(13)에 개구된 접속구멍(15)를 통해서 구동용 MISFET Qd1및 부하용 MISFET Qp1의 게이트전극(10a)에 접속되어 있다.
전송용 MISFET Qt1의 드레인영역(n+형 반도체영역(9))의 표면에는 고융점금속 실리사이드층 예를 들면 코발트 실리사이드(CoSi)층(16)이 형성되고, 전송용 MISFET Qt2의 드레인영역(n+형 반도체영역(9))의 표면에는 그것과 동일한 코발트 실리사이드층(16)이 형성되어 있다. 전송용 MISFET Qt1, Qt2의 드레인영역에는 이 코발트 실리사이드층(16)을 거쳐서 데이타선DL,가 접속된다. 코발트 실리사이드층(16)은 후술하는 바와 같이 국소배선L1, L2와 동일한 공정에서 형성된다.
부하용 MISFET Qp1의 소스영역(p+형 반도체영역(12)) 및 이 소스영역에 인접해서 형성된 n+형 반도체영역(18)의 표면에는 고융점금속 실리사이드층 예를 들면 코발트 실리사이드층(17)이 형성되고 부하용 MISFET Qp2의 소스영역(p+형 반도체영역(12)) 및 이 소스영역에 인접해서 형성된 n+형 반도체영역(18)의 표면에도 이것과 동일한 코발트 실리사이드층(17)이 형성되어 있다. 부하용 MISFET Qp1, Qp2의 소스영역 및 n+형 반도체영역(18)의 각각에는 후술하는 전원전압선을 통해서 전원전압(Vcc)이 공급된다. 코발트 실리사이드층(17)은 후술하는 바와 같이 국소배선L1, L2및 코발트 실리사이드층(16)과 동일한 공정에서 형성된다.
도 4 및 도 5는 상기 한쌍의 국소배선L1, L2및 그 하층의 게이트전극(10a), (10b)의 레이아웃을 도시한 평면도이다.
도 4에 도시한 바와 같이 한쪽의 국소배선L1은 그의 일부가 게이트전극(10a)와 중첩하도록 연장되고, 다른쪽의 국소배선L2는 그의 일부가 게이트전극(10b)와 중첩하도록 연장되어 있다. 도면에는 도시되지 않지만, 국소배선L1, L2는 그의 일부를 게이트전극(6)(워드선WL)과 중첩하도록 연장시켜도 좋다.
이와 같이 본 실시예의 SRAM의 메모리셀은 국소배선L1, L2의 일부를 레이아웃이 허용하는 범위에서 가능한한 (구동용 MISFET Qd1, 부하용 MISFET Qp1)의 게이트전극(10a), (구동용 MISFET Qd2, 부하용 MISFET Qp2)의 게이트전극(10b) 또는 (전송용 MISFET Qt1, Qt2)의 게이트전극(6)(워드선WL)과 중첩되도록 배치한다. 이 구성에 의해, 축적노드용량의 게이트용량성분(C1)(도 3 참조)를 증가시킬 수 있으므로, 메모리셀의 축적노드용량을 증대시켜서 α선 소프트에러 내성을 향상시킬 수 있다. 즉, 게이트전극(6), (10a), (10b), 산화실리콘막(13), (14) 및국소배선L1, L2로 용량소자C1을 형성한다. 산화실리콘막(13), (14)는 용량소자C1의 유전체막으로서 작용한다.
또, 도 5의 망긋기패턴으로 나타낸 바와 같이 한쪽의 국소배선L1은 그의 일부가 메모리셀의 축적노드A를 구성하는 반도체영역(구동용 MISFET Qd1의 n+형 반도체영역(9) 및 부하용 MISFET Qp1의 p+형 반도체영역(12))과 중첩하도록 연장되고, 다른쪽의 국소배선L2는 그의 일부가 메모리셀의 축적노드B를 구성하는 반도체영역(구동용 MISFET Qd2의 n+형 반도체영역(9) 및 부하용 MISFET Qp2의 p+형 반도체영역(12))과 중첩하도록 연장되어 있다.
즉, 본 실시예의 SRAM의 메모리셀은 국소배선L1, L2의 일부를 메모리셀의 축적노드A, B와 중첩되도록 배치한다. 이 구성에 의해, 축적노드용량의 확산층 용량성분을 증가시킬 수 있으므로, 메모리셀의 축적노드용량을 증대시켜서 α선 소프트에러 내성을 향상시킬 수 있다.
도 2 및 도 6에 도시한 바와 같이, 상기 국소배선L1, L2의 상층에는 산화실리콘막과 질화실리콘막의 적층막으로 구성된 얇은 절연막(19)를 거쳐서 기준전압선(20)이 형성되어 있다. 이 기준전압선(20)은 국소배선L1, L2의 상부를 덮도록 배치되어 있다. 기준전압선(20)은 n형의 불순물(예를 들면 P)을 도입한 다결정실리콘막으로 구성되고, 절연막(19) 및 절연막(게이트절연막(7)과 동일층의절연막)에 개구된 접속구멍(21)(도 1 참조)을 통해서 구동용 MISFET Qd1, Qd2의 각각의 소스영역(n+형 반도체영역(9))에 접속되어 있다.
전송용 MISFET Qt1, Qt2의 드레인영역(n+형 반도체영역(9))의 상층에는 상기 기준전압선(20)과 동일한 다결정실리콘막으로 구성된 패드층(22)가 형성되어 있다. 이 패드층(22)는 절연막(19)에 개구된 접속구멍(23)을 통해서 상기 고융점금속 실리사이드층(16)과 전기적으로 접속되어 있다. 또, 부하용 MISFET Qp1, Qp2의 각각의 소스영역(p+형 반도체영역(12))의 상층에는 상기 기준전압선(20)과 동일한 다결정실리콘막으로 구성된 패드층(24)가 형성되어 있다. 이 패드층(24)는 절연막(19)에 개구된 접속구멍(25)를 통해서 상기 고융점금속 실리사이드층(17)과 전기적으로 접속되어 있다.
도 6은 상기 기준전압선(20) 및 그 하층의 국소배선L1, L2의 레이아웃을 도시한 평면도, 도 7은 상기 기준전압선(20) 및 그 하층의 국소배선L1, L2의 레이아웃을 도시한 사시도이다.
도시한 바와 같이 기준전압선(20)은 국소배선L1, L2의 상층의 거의 전역을 덮도록 형성되어 있다. 즉, 본 실시예의 SRAM의 메모리셀은 국소배선L1, L2의 상층에 형성되는 기준전압선(20)을 이 국소배선L1, L2와 중첩되도록 배치한다. 이 구성에 의해 기준전압선(20), 국소배선L1, L2및 이들을 사이에 두는 얇은 절연막(유전체막)(19)에 의해 용량소자(C2)(도 3 참조)가 형성되므로 국소배선L1, L2에 접속된 축적노드A, B의 용량을 증대시킬 수 있어 메모리셀의 α선 소프트에러 내성을 향상시킬 수 있다.
도 1 및 도 2에 도시한 바와 같이 상기 기준전압선(20)의 상층에는 층간절연막(26)을 거쳐서 제1층째의 금속배선이 형성되어 있다. 층간절연막(26)은 예를 들면 산화실리콘막과 BPSG(Boro Phospho Silicate Glass)막의 적층막으로 구성되어 있다. 제1층째의 금속배선은 예를 들면 알루미늄(Aℓ)합금으로 구성되고, 전원전압선(27), 서브기준전압선(28), 서브워드선(또는 분할된 워드선)(29) 및 패드층(30) 등을 구성하고 있다.
전원전압선(27)은 층간절연막(26)에 개구된 접속구멍(31)을 통해서 상기 패드층(24)와 전기적으로 접속되어 있다. 서브 기준전압선(28)은 층간절연막(26)에 개구된 접속구멍(32)(도 1참조)를 통해서 기준전압선(20)과 전기적으로 접속되어 있다. 서브워드선(29)는 층간절연막(26), 절연막(19), (13)에 개구된 접속구멍(도시하지 않음)을 통해서 상기 워드선WL과 전기적으로 접속되어 있다. 패드층(30)은 층간절연막(26)에 개구된 접속구멍(33)을 통해서 상기 패드층(22)와 전기적으로 접속되어 있다.
이와 같이 본 실시예의 SRAM의 메모리셀은 다결정실리콘막으로 구성된 기준전압선(20)의 상층에 다결정실리콘보다 저저항의 Aℓ로 구성된 서브 기준전압선(28)을 배치하고, 각각의 메모리셀에 적어도 1개이상 마련된접속구멍(32)를 통해서 서브 기준전압선(28)에서 기준전압선(20)으로 급전을 실행한다. 이 구성에 의해 메모리셀마다 기준전압(Vss)의 급전이 가능하게 되기 때문에 기준전압(Vss)를 안정화할 수 있다. 그 결과, 전원전압(Vcc)의 최소값(Vcc. min)이 향상되어 메모리셀의 α선 소프트에러 내성을 향상시킬 수 있다.
또, 본 실시예의 SRAM의 메모리셀은 도 1에 도시한 바와 같이 서브 기준전압선(28)과 기준전압선(20)을 접속하는 상기 접속구멍(32) 및 기준전압선(20)과 구동용 MISFET Qd1, Qd2의 소스영역(n+형 반도체영역(9))을 접속하는 상기 접속구멍(21)을 이간시켜(거리를 두고) 배치한다. 이 구성에 의해 접속구멍(21), (32)의 중첩에 의한 단차가 회피되어 접속구멍 형성영역을 평탄화할 수 있기 때문에 접속구멍(21), (32)의 콘택트저항을 저감해서 메모리셀의 고속동작, 저전압동작을 실현할 수 있다.
상기 제1층째의 금속배선의 상층에는 층간절연막(34)를 거쳐서 제2층째의 금속배선이 형성되어 있다. 층간절연막(34)는 하층부터 순차 산화실리콘막(34a), 스핀온글래스(Spin On Glass)막(34b), 산화실리콘막(34c)를 적층한 3층막으로 구성되어 있다. 제2층째의 금속배선은 예를 들면 알루미늄합금으로 구성되고, 상기 데이타선DL,를 구성하고 있다. 이 데이타선DL,는 층간절연막(34)에 개구된 접속구멍(35)를 통해서 상기 패드층(30)과 전기적으로 접속되어 있다.
다음에, 상기와 같이 구성된 본 실시예의 SRAM의 메모리셀의 제조방법을 설명한다. 또, 이 메모리셀의 제조방법을 도시한 각 도면(도 8∼도 39) 중 단면도는 상기 도 1의 Ⅱ-Ⅱ′선에 대응하고 있다. 또, 평면도에는 메모리셀의 도전층만을 도시하고 각 도전층 사이의 절연막의 도시는 생략한다.
먼저, 도 8에 도시한 바와 같이 p-형 단결정실리콘으로 이루어지는 반도체기판(1)상에 p형의 에피택셜 실리콘층(5)를 성장시킨 후, 질화실리콘막을 열산화의 마스크로 사용한 주지의 LOCOS법에 의해 에피택셜 실리콘층(5)의 표면에 두꺼운 산화실리콘막으로 구성된 필드절연막(2)를 형성한다. 계속해서, 포토레지스트를 마스크로 한 이온주입법에 의해 에피택셜 실리콘층(5)로 n형 불순물(P) 및 p형 불순물(BF2)을 도입한 후, 이들의 불순물을 신장확산해서 p형 웰(3) 및 n형 웰(4)를 형성한다. 다음에, 필드절연막(2)로 둘러싸인 p형 웰(3) 및 n형 웰(4)의 각각의 주면에 막두께 9㎚정도의 얇은 산화실리콘막으로 구성된 게이트절연막(7)을 형성한다.
도 9는 상기 필드절연막(2)로 둘러싸인 활성영역AR(메모리셀 1개분)의 평면패턴이다. 메모리셀은 동일도면에 도시한 4개의 +표시로 둘러싸인 직사각형의 영역내에 형성된다. 이 메모리셀의 크기는 일예로서 4. 0(㎛)×2. 8(㎛)정도이다. 또, 이 메모리셀 16개분의 활성영역AR의 패턴을 도 10에 도시한다.
다음에, 도 11 및 도 12에 도시한 바와 같이 전송용 MISFET Qt1, Qt2의 게이트전극(6)(워드선WL)과 구동용 MISFET Qd1, Qd2및 부하용 MISFET Qp1, Qp2의 게이트전극(10a), (10b)를 형성한다. 게이트전극(6)(워드선WL) 및 게이트전극(10a),(10b)는 예를 들면 반도체기판(1)의 전면에 CVD(Chemical Vapor Deposition)법에 의해 막두께 100㎚정도의 다결정실리콘막을 퇴적시킨 후, 그 위에 CVD법에 의해 산화실리콘(막두께 120㎚정도)의 절연막(13)을 퇴적시키고, 포토레지스트를 마스크로 한 드라이에칭에 의해 이 절연막(13) 및 다결정실리콘막을 패터닝해서 형성한다. 도 13은 이 게이트전극(6)(워드선WL) 및 게이트전극(10a), (10b)의 메모리셀 16개분의 패턴이다.
다음에, 도 14에 도시한 바와 같이 포토레지스트PL1을 마스크로 한 이온주입법에 의해 p형 웰(3)과 n형 웰(4)의 일부로 n형 불순물(인(P), 비소(As))를 도입한다. 다음에, 상기 포토레지스트PL1을 제거한 후, 도 15에 도시한 바와 같이 포토레지스트PL2를 마스크로 한 이온주입법에 의해 n형 웰(4)로 p형 불순물(플루오르화 붕소(BF2))을 도입한다.
다음에, 상기 포토레지스트PL2를 제거한 후, 반도체기판(1)의 전면에 CVD법에 의해 퇴적시킨 산화실리콘막을 예를 들면 RIE(Reactive Ion Etching)법에 의해 패터닝해서 도 16에 도시한 바와 같이 게이트전극(6)(워드선WL) 및 게이트전극(10a), (10b)의 각각의 측벽에 그들에 대해서 자기정합적으로 측벽절연막(사이드월 스페이서)(14)를 형성한다.
다음에, 도 17에 도시한 바와 같이 포토레지스트PL3을 마스크로 한 이온주입법에 의해 p형 웰(3)과 n형 웰(4)의 일부로 n형 불순물(P, As)을 도입한다. 다음에, 상기 포토레지스트PL3을 제거한 후, 도 18에 도시한 바와 같이포토레지스트PL4를 마스크로 한 이온주입법에 의해 n형 웰(4)로 p형 불순물(BF2)을 도입한다.
다음에, 상기 포토레지스트PL4를 제거한 후, 상기 n형 불순물 및 p형 불순물을 열확산해서 도 19에 도시한 바와 같이 p형 웰(3)의 주면에 전송용 MISFET Qt1, Qt2, 구동용 MISFET Qd1, Qd2의 각각의 소스영역, 드레인영역(n-형 반도체영역(8), n+형 반도체영역(9))을 형성하고, n형 웰(4)의 주면에 부하용 MISFET Qp1, Qp2의 소스영역, 드레인영역(p-형 반도체영역(11), p+형 반도체영역(12))을 형성한다. 또, 부하용 MISFET Qp1, Qp2의 소스영역(p+형 반도체영역(12))에 인접한 n형 웰(4)의 주면에 웰 급전용의 n+형 반도체영역(18)을 형성한다.
다음에, 도 20에 도시한 바와 같이, 포토레지스트PL5를 마스크로 한 드라이에칭에 의해 구동용 MISFET Qd1, Qd2의 게이트전극(10a), (10b)상을 덮는 상기 절연막(13)에 접속구멍(15)를 형성하고, 게이트전극(10a), (10b)의 각각의 일부를 노출시킨다.
다음에, 상기 포토레지스트PL5를 제거한 후, 도 21에 도시한 바와 같이 반도체기판(1)의 전면을 에치백해서 구동용 MISFET Qd1, Qd2, 전송용 MISFET Qt1, Qt2의 각각의 소스영역, 드레인영역(n+형 반도체영역(9)), 부하용 MISFET Qp1, Qp2의 소스영역, 드레인영역(p+형 반도체영역(12)), 웰급전용의 n+형 반도체영역(18)의 각각의 표면을 덮는 얇은 절연막(게이트절연막(7)과 동일층의 절연막)을 제거하고 n+형반도체영역(9), p+형 반도체영역(12) 및 n+형 반도체영역(18)을 노출시킨다.
이와 같이 본 실시예의 제조방법은 먼저 포토레지스트PL5를 마스크로 한 드라이에칭에 의해 게이트전극(10a), (10b)상의 절연막(13)에 접속구멍(15)를 형성하고 다음에 반도체기판(1)의 전면을 에치백해서 n+형 반도체영역(9), p+형 반도체영역(12), n+형 반도체영역(18)의 각각의 표면을 덮는 절연막을 제거한다.
즉, 게이트전극(10a), (10b)의 일부를 노출시키는 공정과 n+형 반도체영역(9), p+형 반도체영역(12) 및 n+형 반도체영역(18)을 노출시키는 공정을 나누어서 실행하고, n+형 반도체영역(9), p+형 반도체영역(12) 및 n+형 반도체영역(18)을 측벽절연막(14)에 대해서 자기정합적으로 노출시킨다. 이 구성에 의해, 접속구멍(15)와 n+형 반도체영역(9), p+형 반도체영역(12) 및 n+형 반도체영역(18)의 마스크맞춤 여유가 불필요하게 되므로, 접속구멍(15), n+형 반도체영역(9), p+형 반도체영역(12) 및 n+형 반도체영역(18)의 면적을 축소해서 메모리셀을 고집적화할 수 있다.
또, 마스크맞춤 여유가 있는 경우에는 상기 수단 대신에 포토레지스트를 마스크로 한 드라이에칭에 의해 게이트전극(10a), (10b)의 일부, n+형 반도체영역(9), p+형 반도체영역(12) 및 n+형 반도체영역(18)을 동시에 노출시켜도 좋다. 이 경우에는 상기 에치백공정이 불필요하게 되므로, 메모리셀의 제조공정을 단축할 수 있다.
다음에, 도 22 및 도 23에 도시한 바와 같이 상기 공정에 의해 노출시킨 게이트전극(10a), (10b)의 일부, n+형 반도체영역(9), p+형 반도체영역(12) 및 n+형반도체영역(18)의 각각의 표면에 선택CVD법에 의해 막두께 40㎚정도의 얇은 다결정실리콘막(36)을 선택적으로 퇴적시킨다. 즉, 게이트전극(10a), (10b), n+형 반도체영역(9), p+형 반도체영역(12) 및 n+형 반도체영역(18)상에만 다결정실리콘막(36)을 퇴적시키고, 산화실리콘막으로 이루어지는 절연막(13), (14)상에는 퇴적시키지 않도록 한다. 또는 반도체기판(1)의 전면에 CVD법에 의해 다결정실리콘막(36)을 퇴적시키고 포토레지스트를 마스크로 한 드라이에칭에 의해 이 다결정실리콘막(36)을 패터닝하는 것에 의해 게이트전극(10a), (10b)의 일부, n+형 반도체영역(9), p+형 반도체영역(12) 및 n+형 반도체영역(18)의 각각의 표면에 다결정실리콘막(36)을 잔존시키도록 해도 좋다.
다음에, 도 24에 도시한 바와 같이 반도체기판(1)의 전면에 스퍼터법에 의해 막두께 20㎚정도의 얇은 Co막(37)을 퇴적시킨 후, 도 25에 도시한 바와 같이 반도체기판(1)의 전면에 CVD법 또는 스퍼터법에 의해 막두께 40㎚정도의 얇은 다결정실리콘막(38)을 퇴적시킨다. 이와 같이 본 실시예의 제조방법은 게이트전극(10a), (10b)의 일부, n+형 반도체영역(9), p+형 반도체영역(12) 및 n+형 반도체영역(18)의 각각의 표면에 다결정실리콘막(36), Co막(37), 다결정실리콘막(38)을 퇴적시키고, 그밖의 영역(절연막상)에는 Co막(37), 다결정실리콘막(38)을 퇴적시킨다. 또, 상기 Co막(37) 대신에 다른 고융점금속막 예를 들면 W(텅스텐), Mo(몰리브덴), Ti(티타늄), Ta(탄탈룸) 등의 박막을 퇴적시켜도 좋다.
다음에, 도 26에 도시한 바와 같이, 포토레지스트(39)를 마스크로 한 드라이에칭에 의해 상층의 다결정실리콘막(38)을 패터닝하고, 국소배선L1, L2를 형성하는 영역, 전송용 MISFET Qt1, Qt2의 드레인영역(n+형 반도체영역(9)), 부하용 MISFET Qp1, Qp2의 소스영역(p+형 반도체영역(12)) 및 이것에 인접하는 n+형 반도체영역(9)의 각각의 표면에 다결정실리콘막(38)을 잔존시킨다.
상기 다결정실리콘막(38)의 에칭마스크로 되는 포토레지스트(39)는 구동용 MISFET Qd1, Qd2의 드레인영역(n+형 반도체영역(9))이나 부하용 MISFET Qp1, Qp2의 드레인영역(p+형 반도체영역(12))의 상부를 완전하게 덮고 있지 않아도 좋다. 즉, 도 26에 도시한 바와 같이 포토레지스트(39)의 마스크맞춤 어긋남에 의해서 n+형 반도체영역(9)상의 다결정실리콘막(38)의 일부(도면의 화살표로 나타낸 곳)가 에칭되어 버려도 지장은 없다. 이것은 다결정실리콘막(38)의 일부가 에칭되어도 그 하층의 Co막(37)이 에칭의 스토퍼로 되기 때문에 n+형 반도체영역(9)나 p+형 반도체영역(12)의 표면의 다결정실리콘막(36)이 에칭되는 일은 없기 때문이다.
특히 한정되지 않지만, 본 실시예에서는 상기 다결정실리콘막(38)을 에칭할 때, 구동용 MISFET Qd1, Qd2의 n+형 반도체영역(9)(소스영역, 드레인영역) 중 메모리셀의 축적노드A, B를 구성하는 n+형 반도체영역(9)(드레인영역)상에는 다결정실리콘막(38)을 잔존시키지만, 축적노드A, B를 구성하지 않는 n+형 반도체영역(9)(소스영역)상에는 다결정실리콘막(38)을 잔존시키지 않는다. 이 n+형 반도체영역(9)(소스영역)상의 다결정실리콘막(38)은 그 전부를 완전하게 제거할 필요는 없고, 포토레지스트(39)의 마스크맞춤 어긋남에 의해서 그 일부가 에칭되지 않고 남아 있어도 지장은 없다.
다음에, 상기 포토레지스트(39)를 제거한 후, 700℃정도의 불활성가스 분위기중에서 반도체기판(1)을 열처리하고 다결정실리콘막(38)과 Co막(37)과 다결정실리콘막(36) 사이에서 실리사이드화 반응을 발생시킨다. 다음에, 다결정실리콘막(36), (38)을 퇴적시키지 않은 영역상에 잔존한 미반응의 Co막(37)을 웨트에칭에 의해 제거하는 것에 의해서, 도 27 및 도 28에 도시한 바와 같이 코발트 실리사이드막으로 구성되는 국소배선L1, L2및 코발트 실리사이드층(16), (17), (36′)가 형성된다. 도 29는 이 국소배선L1, L2, 코발트 실리사이드층(16), (17), (36′)의 메모리셀 16개분의 패턴이다.
이와 같이 본 실시예의 제조방법은 메모리셀의 축적노드A, B 사이를 접속하는 한쌍의 국소배선L1, L2를 코발트 실리사이드로 구성한다. 이 코발트 실리사이드는 다결정실리콘에 비해 전기저항이 작은 재료임과 동시에 P(인)이나 B(붕소) 등의 불순물원자의 확산에 대한 유효한 장벽으로 되는 재료이다. 따라서, 이 구성에 의해 부하용 MISFET Qp1, Qp2의 드레인영역(p+형 반도체영역(12))중의 p형 불순물이나 구동용 MISFET Qd1, Qd2의 드레인영역(n+형 반도체영역(9)) 또는 게이트전극(10a), (10b)중의 n형 불순물이 이 국소배선L1, L2를 통해서 상호확산되는 것을 방지할 수 있기 때문에 도전형이 다른 p+형 반도체영역(12)와 n+형 반도체영역(9) 및 게이트전극(10a), (10b)를 옴접속하고 또한 저저항으로 접속할 수 있어 메모리셀의 고속동작, 저전압동작을 실현할 수 있다.
또, 본 실시예의 제조방법은 국소배선L1, L2를 형성할 때, 메모리셀의 축적노드A, B를 구성하는 구동용 MISFET Qd1, Qd2의 드레인영역(n+형 반도체영역(9)) 및 부하용 MISFET Qp1, Qp2의 드레인영역(p+형 반도체영역(12))의 각각의 표면에 선택적으로 다결정실리콘막(36)을 형성하고, 또 그 위에 Co막(37) 및 다결정실리콘막(38)을 형성해서 이 3층 사이에서 실리사이드화 반응을 발생시킨다. 이 구성에 의해, 메모리셀의 축적노드A, B를 구성하는 상기 n+형 반도체영역(9) 및 p+형 반도체영역(12)의 실리콘이 상기 실리사이드화 반응에 관여하는 것을 방지할 수 있기 때문에 코발트 실리사이드층(16), (17)을 얕게 형성할 수 있고 n+형 반도체영역(9) 및 p+형 반도체영역(12)의 접합누설전류를 저감해서 메모리셀의 동작신뢰성을 향상시킬 수 있다.
이것에 대해 다결정실리콘막(36)을 마련하는 일 없이 Co막(37)을 직접 n+형 반도체영역(9) 및 p+형 반도체영역(12)와 접촉시킨 경우에는 n+형 반도체영역(9) 및 p+형 반도체영역(12)의 실리콘이 실리사이드화 반응에 관여하기 때문에 코발트 실리사이드층(16), (17)이 기판(p형 웰(3), n형 웰(4))중에 깊게 형성되게 되고, n+형 반도체영역(9), p+형 반도체영역(12)에서 기판으로 누설되는 접합누설전류가 증대해 버린다.
또, 상기 n+형 반도체영역(9) 및 p+형 반도체영역(12)의 실리콘이 실리사이드화 반응에 관여하지 않도록 하기 위해서는 실리사이드화 반응에 의해서 국소배선L1, L2를 형성한 후에도 국소배선L1, L2와 그 하층의 n+형 반도체영역(9), p+형 반도체영역(12) 사이에 적어도 게이트절연막(7)의 막두께 이상의 다결정실리콘막(36)이 잔존하도록 그 막두께를 제어하면 좋다.
또, 상기의 구성에 의하면, 상층의 다결정실리콘막(38)을 에칭할 때의 마스크로 되는 포토레지스트(39)에 맞춤어긋남이 발생한 경우에도 메모리셀의 축적노드A, B를 구성하는 n+형 반도체영역(9) 및 p+형 반도체영역(12)상의 다결정실리콘막(36)의 깎임을 방지할 수 있다. 따라서, 포토레지스트(39)의 맞춤여유가 불필요하게 되므로, n+형 반도체영역(9) 및 p+형 반도체영역(12)의 면적을 축소해서 메모리셀을 고집적화할 수 있다.
또, 본 실시예의 제조방법은 메모리셀을 구성하는 6개의 MISFET(전송용 MISFET Qt1, Qt2, 구동용 MISFET Qd1, Qd2, 부하용 MISFET Qp1, Qp2)의 각각의 소스영역, 드레인영역의 적어도 일부의 표면에 저저항의 코발트 실리사이드층(16)(또는 (17))을 형성한다. 이 구성에 의해 코발트 실리사이드층(16)(또는 (17))을 형성한 소스영역, 드레인영역을 저저항화할 수 있으므로 메모리셀의 고속동작, 저전압동작을 실현할 수 있다.
또, 본 실시예의 제조방법은 상기 다결정실리콘막(38)을 에칭할 때, 구동용 MISFET Qd1, Qd2의 n+형 반도체영역(9)(소스영역, 드레인영역)중 메모리셀의 축적노드A, B를 구성하지 않는 n+형 반도체영역(9)(소스영역)상에는 다결정실리콘막(38)을 잔존하지 않도록 한다. 이 구성에 의해, 구동용 MISFET Qd1, Qd2의 소스영역, 드레인영역 사이가 다결정실리콘막(38) 및 국소배선L1, L2를 통해서 단락되는 불합리(문제점)를 방지할 수 있기 때문에 SRAM의 제조효율 및 신뢰성을 향상시킬 수 있다.
또, 본 실시예의 제조방법은 국소배선L1, L2를 게이트전극(6), (10a), (10b)의 측벽절연막(14)에 대해서 자기정합적으로 형성한다. 이 구성에 의해, 국소배선L1, L2와 축적노드A, B를 구성하는 n+형 반도체영역(9) 및 p+형 반도체영역(12)를 접속할 때, 그들 사이의 마스크맞춤 여유가 불필요하게 되므로 도 28에 도시한 바와 같이 워드선WL의 연장방향를 따른 간격Z1, Z2를 축소할 수 있고 메모리셀 사이즈를 축소해서 메모리셀의 고집적화를 실현할 수 있다.
다음에, 도 30에 도시한 바와 같이 반도체기판(1)의 전면에 CVD법에 의해 절연막(19)를 퇴적시킨다. 이 절연막(19)는 막두께 10㎚정도의 산화실리콘막상에 막두께 10㎚정도의 질화실리콘막을 적층해서 형성한다.
다음에, 도 31에 도시한 바와 같이 포토레지스트PL6을 마스크로 한 드라이에칭에 의해 전송용 MISFET Qt1, Qt2의 드레인영역(n+형 반도체영역(9))상의 상기 절연막(19)를 제거해서 접속구멍(23)을 형성하고, 부하용 MISFET Qp1, Qp2의 소스영역(p+형 반도체영역(12)) 및 이 소스영역에 인접하는 웰급전용의 n+형 반도체영역(18)의 각각의 상부의 절연막(19)를 제거해서 접속구멍(25)를 형성한다.또, 동일도면에는 도시하지 않았지만 구동용 MISFET Qd1, Qd2의 소스영역(n+형 반도체영역(9))상의 절연막(19)를 제거해서 접속구멍(21)을 형성한다.
다음에, 반도체기판(1)의 전면에 CVD법에 의해 막두께 70㎚정도의 다결정실리콘막을 퇴적시킨 후, 포토레지스트를 마스크로 한 드라이에칭에 의해 이 다결정실리콘막을 패터닝해서 도 32, 도 33에 도시한 바와 같이 기준전압선(20), 패드층(22) 및 패드층(24)를 형성한다. 기준전압선(20)은 국소배선L1, L2의 상부를 덮도록 배치되고, 접속구멍(21)을 통해서 구동용 MISFET Qd1, Qd2의 소스영역(n+형 반도체영역(9))에 접속된다. 패드층(22)는 접속구멍(23)을 통해서 코발트 실리사이드층(16)에 접속되고, 패드층(24)는 접속구멍(25)를 통해서 코발트 실리사이드층(17)에 접속된다. 도 34는 이 기준전압선(20), 패드층(22), (24)의 메모리셀 16개분의 패턴이다.
다음에, 도 35에 도시한 바와 같이 반도체기판(1)의 전면에 CVD법에 의해 층간절연막(26)을 퇴적시킨다. 이 층간절연막(26)은 막두께 150㎚정도의 산화실리콘막(26a)상에 막두께 300㎚정도의 BPSG막(26b)를 적층하고, 다음에 이 BPSG막을 리플로에 의해서 평탄화하여 형성한다.
다음에, 포토레지스트를 마스크로 한 드라이에칭에 의해 층간절연막(26)에 접속구멍(31), (33)을 형성한 후, 반도체기판(1)의 전면에 스퍼터법에 의해 막두께 300㎚정도의 Aℓ합금막을 퇴적시키고, 포토레지스트를 마스크로 한 드라이에칭에 의해 이 Aℓ합금막을 패터닝해서 도 36, 도 37에 도시한 바와 같이 층간절연막(26)상에 전원전압선(27), 서브 기준전압선(28), 서브워드선(29) 및 패드층(30)을 형성한다.
이와 같이 본 실시예의 제조방법은 층간절연막(26)에 개구된 접속구멍(31)을 통해서 부하용 MISFET Qp1, Qp2의 소스영역(p+형 반도체영역(12)) 및 이 소스영역에 인접하는 웰급전용의 n+형 반도체영역(18)에 전원전압선(27)을 접속할 때 미리 이 p+형 반도체영역(12) 및 n+형 반도체영역(18)상에 다결정실리콘의 패드층(24)를 마련해 둔다. 또, 층간절연막(26)에 개구된 접속구멍(33)을 통해서 전송용 MISFET Qt1, Qt2의 드레인영역(n+형 반도체영역(6))에 패드층(30)을 접속할 때 미리 이 n+형 반도체영역(6)상에 다결정실리콘의 패드층(22)를 마련해 둔다.
이 구성에 의해, 층간절연막(26)을 에칭해서 접속구멍(31), (33)을 형성할 때에 접속구멍(31), (33)의 바닥부에 코발트 실리사이드층(16), (17)이 노출하는 일이 없기 때문에 이 코발트 실리사이드층(16), (17)의 깎임을 방지할 수 있다.
또, 본 실시예의 제조방법은 부하용 MISFET Qp1, Qp2의 소스영역(p+형 반도체영역(12)) 및 이 소스영역에 인접하는 웰급전용의 n+형 반도체영역(18)과 전원전압선(27)을 접속할 때, 미리 이 p+형 반도체영역(12) 및 n+형 반도체영역(18)의 표면에 코발트 실리사이드층(16)을 형성한다. 이 구성에 의해, 코발트 실리사이드층(16)상에 형성되는 다결정실리콘의 패드층(24)의 도전형을 고려하는 일 없이 p+형 반도체영역(12) 및 n+형 반도체영역(18)과 전원전압선(27)을 옴접속할 수 있기 때문에 1개의 접속구멍(31)을 통해서 이 p+형 반도체영역(12)와 n+형반도체영역(18)로 동시에 전원전압(Vcc)을 공급할 수 있다. 따라서, p+형 반도체영역(12)와 n+형 반도체영역(18)을 인접해서 배치할 수 있음과 동시에 그들의 면적을 축소할 수 있기 때문에 메모리셀을 고집적화할 수 있다.
다음에, 도 38에 도시한 바와 같이 반도체기판(1)의 전면에 층간절연막(34)를 퇴적시킨다. 이 층간절연막(34)는 CVD법에 의해 퇴적시킨 막두께 500㎚정도의 산화실리콘막(34a)상에 막두께250㎚정도의 스핀온글래스(SOG)막(34b)를 회전도포하고, 다음에 이 스핀온글래스막(34b)의 표면을 에치백에 의해 평탄화한 후, 그 위에 막두께400㎚정도의 산화실리콘막(34c)를 CVD법에 의해 퇴적시켜 형성한다.
그 후, 포토레지스트를 마스크로 한 드라이에칭에 의해 층간절연막(34)에 접속구멍(35)를 형성한 후, 반도체기판(1)의 전면에 스퍼터법에 의해 Aℓ합금막을 퇴적시키고, 포토레지스트를 마스크로 한 드라이에칭에 의해 이 Aℓ합금막을 패터닝해서 데이타선DL, 데이타선를 형성하는 것에 의해 본 실시예의 SRAM의 메모리셀이 완성된다. 도 39는 이 데이타선DL, 데이타선의 메모리셀 16개분의 패턴이다.
상기 실시예에서는 국소배선L1, L2를 형성할 때, 메모리셀의 축적노드A, B를 구성하는 구동용 MISFET Qd1, Qd2의 드레인영역(n+형 반도체영역(9)) 및 부하용 MISFET Qp1, Qp2의 드레인영역(p+형 반도체영역(12))의 각각의 표면에 다결정실리콘막(36), Co막(37) 및 다결정실리콘막(38)을 형성해서 이 3층 사이에서 실리사이드화 반응을 발생시켰지만 하층의 다결정실리콘막(36)은 반드시 필요한 것은 아니고, Co막(37)과 그 위에 퇴적시킨 다결정실리콘막(38) 사이에서 실리사이드화 반응을 발생시켜서 국소배선L1, L2를 형성할 수도 있다.
이 경우는 상기 드레인영역(n+형 반도체영역(9), p+형 반도체영역(12))의 표면에 다결정실리콘막(36)을 선택적으로 퇴적시키는 공정이 불필요하게 되므로, 메모리셀의 제조공정을 적게 할 수 있다. 단, 이 경우에는 상기 드레인영역(n+형 반도체영역(9), p+형 반도체영역(12))의 표면에 Co막(37)이 직접 퇴적되게 되므로, 이 드레인영역의 실리콘과 Co막(37) 사이에서 실리사이드화 반응이 진행하지 않도록 상층의 다결정실리콘막(38)의 막두께를 충분히 두껍게 형성하고, 실리사이드화 반응에 필요한 실리콘을 다결정실리콘막(38)에서 공급하도록 하지 않으면 안된다.
또, 포토레지스트를 마스크로 한 드라이에칭에 의해 상층의 다결정실리콘막(38)을 패터닝할 때, 상기 드레인영역(n+형 반도체영역(9), p+형 반도체영역(12))상의 다결정실리콘막(38)의 일부가 에칭되면 드레인영역의 실리콘과 Co막(37) 사이에서 실리사이드화 반응이 진행되어 버리기 때문에 마스크맞춤 여유를 충분히 확보하고, 다결정실리콘막(38)이 드레인영역(n+형 반도체영역(9), p+형 반도체영역(12))과 충분히 중첩되도록 해서 그 깎임을 방지할 필요가 있다.
또, 실리사이드화 반응에 의해서 국소배선L1, L2를 형성할 때, Co막(37)상에 퇴적시키는 상기 다결정실리콘막(38)의 막두께를 이 실리사이드화 반응에 필요한 막두께보다 두껍게 퇴적시키고 코발트 실리사이드층상에 미반응의 다결정실리콘막을 잔존시키도록 해도 좋다. 또는 다결정실리콘막(38)상에 또 고융점금속막이나 고융점금속 실리사이드막을 퇴적시켜도 좋다. 이와 같이 하면, 도 40에 도시한 바와 같이 국소배선L1, L2의 막두께가 코발트 실리사이드층 단독인 경우보다 두껍게 되기 때문에 그 표면적이 커진다. 그 결과, 국소배선L1, L2와 그 상층의 기준전압선(20) 사이에 형성되는 용량(C2)을 크게 할 수 있으므로, 메모리셀의 축적노드용량을 더욱 증대시켜서 α선 소프트에러 내성을 향상시킬 수 있다.
또, 이 경우에는 도 40에 도시한 바와 같이 전송용 MISFET Qt1, Qt2의 드레인영역(n+형 반도체영역(9))의 표면에 형성되는 코발트 실리사이드층(16)이나 부하용 MISFET Qp1, Qp2의 소스영역(p+형 반도체영역(12))의 표면에 형성되는 코발트 실리사이드층(17)상에도 미반응의 다결정실리콘막이 잔존시킨다. 그 결과, 코발트 실리사이드층(16), (17)상에 기준전압선(20)과 동일층의 다결정실리콘막으로 패드층(22), (24)를 형성할 필요가 없게 되고, 이 다결정실리콘막을 패터닝해서 기준전압선(20)을 형성할 때의 마스크맞춤 여유가 불필요하게 되기 때문에, 메모리셀의 면적을 축소할 수 있다. 또, 기준전압선(20)과 동일층의 패드층(22), (24)가 불필요하게 되면 도 41에 도시한 바와 같이 기준전압선(20)의 점유면적을 크게 할 수 있으므로, 메모리셀의 축적노드용량을 더욱 증대시켜서 α선 소프트에러 내성을 향상시킬 수 있다.
상기 실시예에서는 국소배선L1, L2와 그 상층의 기준전압선(20) 사이에서 용량(C)을 형성하였지만, 도 42에 도시한 바와 같이 기준전압선(20)과 동일층의 다결정실리콘막으로 형성되는 전원전압공급용의 패드층(24)의 면적을 확대해서 국소배선L1, L2상을 덮도록 배치하고, 이 패드층(24)와 국소배선L1, L2사이에서 용량을 형성해도 좋다. 이 경우, 기준전압선(20)은 구동용 MISFET Qd1, Qd2의 소스영역(n+형 반도체영역(9))의 상층에만 잔존시키도록 한다.
상기 실시예의 SRAM의 메모리셀은 전송용 MISFET Qt1, Qt2의 게이트전극(6)(워드선WL)을 구동용 MISFET Qd1, Qd2나 부하용 MISFET Qp1, Qp2의 게이트전극(10a), (10b)와 동일층의 다결정실리콘막으로 구성하였지만, 게이트전극(6)(워드선WL)은 게이트전극(10a), (10b)보다 상층의 다결정실리콘막(예를 들면 기준전압선(20)과 동일층의 다결정실리콘막)으로 구성해도 좋다. 이 경우에는 도 43에 도시한 바와 같이 게이트전극(6)(워드선WL)과 게이트전극(10a), (10b)를 서로의 일부가 중첩되도록 배치할 수 있기 때문에 메모리셀의 면적을 축소해서 SRAM을 고집적화할 수 있다. 또, CMOS인버터(INV1, INV2)를 사용해서 설명하고 있지만 이것에 한정되지 않고 CMIS(Complementary-MIS)라도 좋은 것은 물론이다. 이것은 후술하는 실시예2∼17에 있어서도 마찬가지이다.
본 실시예에 의해서 개시되는 설명 중 대표적인 것에 의해서 얻어지는 효과를 간단하게 설명하면 다음과 같다.
국소배선L1, L2의 상층에 형성되는 기준전압선(20)을 이 국소배선L1, L2와 중첩되도록 배치하는 것에 의해 기준전압선(20)과 국소배선L1, L2사이에 용량소자C2가 형성되므로, 국소배선L1, L2에 접속된 축적노드A, B의 용량을 증대시킬 수 있어 메모리셀의 α선 소프트에러 내성을 향상시킬 수 있다.
국소배선L1, L2의 일부를 구동용 MISFET, 부하용 MISFET 또는 전송용 MISFET중 어느 하나의 게이트전극(10a), (10b)(6WL)과 중첩되도록 배치하는 것에 의해 국소배선과 게이트전극 사이에 용량소자C1을 형성해서 축적노드용량의 게이트용량성분C1을 증가시킬 수 있으므로, 메모리셀의 축적노드용량을 증대시켜서 α선 소프트에러 내성을 향상시킬 수 있다.
국소배선L1, L2의 일부를 메모리셀의 축적노드A, B와 중첩되도록 배치하는 것에 의해 축적노드용량의 확산층 용량성분을 증가시킬 수 있으므로, 메모리셀의 축적노드용량을 증대시켜서 α선 소프트에러 내성을 향상시킬 수 있다.
기준전압선(20)의 상층에 그것보다도 저저항의 배선(28)을 배치하고, 각각의 메모리셀에 적어도 1개 이상 마련된 접속구멍을 통해서 저저항배선(28)에서 기준전압선(20)으로 급전을 실행하는 것에 의해 메모리셀마다 기준전압선(20)의 급전이 가능하게 되므로 기준전압을 안정화할 수 있다. 그 결과, 전원전압의 최소값(Vcc. min)이 향상하여 메모리셀의 α선 소프트에러 내성을 향상시킬 수 있다.
저저항배선(28)과 기준전압선(20)을 접속하는 접속구멍(32), 기준전압선(20)과 구동용 MISFET의 소스영역(9)를 접속하는 접속구멍(21)을 이간해서 배치하는 것에 의해 이들의 접속구멍의 중첩에 의한 단차가 회피되어 접속구멍 형성영역을 평탄화할 수 있으므로, 이들 접속구멍의 콘택트저항을 저감해서 메모리셀의 고속동작, 저전압동작을 실현할 수 있다.
다결정실리콘막(36)과 그 위에 퇴적시킨 고융점금속막(37)과 또 그 위에 퇴적시킨 제2 다결정실리콘막(38) 사이에서 실리사이드화 반응을 발생시켜 국소배선L1, L2를 형성하는 것에 의해, 메모리셀의 축적노드A, B를 구성하는 반도체영역의 실리콘이 상기 실리사이드화 반응에 관여하는 것을 방지할 수 있으므로 이 반도체영역(9), (12)의 접합누설전류를 저감해서 메모리셀의 동작신뢰성을 향상시킬 수 있다.
게이트전극(10a), (10b)의 일부에 접속구멍(15)를 형성하는 공정과 반도체영역(9), (12), (18)을 노출시키는 공정을 나누어서 실행하는 것에 의해 접속구멍(15)와 반도체영역(9), (12), (18)의 마스크맞춤 여유가 불필요하게 되므로, 접속구멍 면적을 축소해서 메모리셀을 고집적화할 수 있다. 또, 국소배선L1, L2와 반도체영역(9), (12), (18)을 자기정합적으로 접속하는 것에 의해 양자의 마스크맞춤 여유가 불필요하게 되므로, 메모리셀 사이즈를 축소해서 메모리셀의 고집적화를 실현할 수 있다.
메모리셀의 축적노드A, B 사이를 접속하는 한쌍의 국소배선L1, L2를 고융점금속 실리사이드로 구성하는 것에 의해 부하용 MISFET의 반도체영역(12) 중의 p형 불순물이나 구동용 MISFET의 반도체영역(9) 중 또는 게이트전극(10a), (10b)중의 n형 불순물이 국소배선L1, L2를 통해서 상호확산되는 것을 방지할 수 있으므로, 도전형이 다른 반도체영역(12), (9) 사이 및 반도체영역(12)와 게이트전극(10a), (10b) 사이를 옴접속하고 또한 저저항으로 접속할 수 있어 메모리셀의 고속동작, 저전압동작을 실현할 수 있다.
상층의 다결정실리콘막(38)을 에칭할 때의 마스크로 되는 포토레지스트(39)에 맞춤어긋남이 발생한 경우에도 하층의 다결정실리콘막(36)의 깎임을 방지할 수 있으므로, 상기 포토레지스트(39)의 맞춤여유를 불필요하게 할 수 있고, 반도체영역(9), (12)의 면적을 축소해서 메모리셀을 고집적화할 수 있다.
메모리셀을 구성하는 전송용 MISFET Qt1, Qt2, 구동용 MISFET Qd1, Qd2, 부하용 MISFET Qp1, Qp2의 각각의 소스영역, 드레인영역의 적어도 일부의 표면에 저저항의 고융점금속 실리사이드층(16), (17)을 형성하는 것에 의해 소스영역, 드레인영역을 저저항화할 수 있으므로 메모리셀의 고속동작, 저전압동작을 실현할 수 있다.
고융점금속 실리사이드층(16)상에 형성되는 다결정실리콘의 패드층(24)의 도전형을 고려하는 일 없이 부하용 MISFET의 소스영역(12) 및 웰급전용 드레인영역(18)과 전원전압선(27)을 옴접속할 수 있으므로, 1개의 접속구멍(31)을 통해서 이 부하용 MISFET의 소스영역(12) 및 웰급전용 드레인영역(18)로 동시에 전원전압(Vcc)을 공급할 수 있다. 이것에 의해 부하용 MISFET의 소스영역(12)와 웰급전용 드레인영역(18)을 인접해서 배치할 수 있음과 동시에 그들의 면적을 축소할 수 있으므로 메모리셀을 고집적화할 수 있다.
실리사이드화 반응에 의해서 국소배선L1, L2를 형성할 때, 고융점금속 실리사이드층(37)상에 퇴적시키는 다결정실리콘막(38)의 막두께를 이 실리사이드화 반응에 필요한 막두께보다 두껍게 퇴적시키는 것에 의해 국소배선의 막두께가 두꺼워지고 그 표면적이 크게 되므로, 국소배선L1, L2와 그 상층의 기준전압선(20) 사이에 형성되는 용량이 커진다. 이것에 의해, 메모리셀의 축적노드용량을 더욱 증대시켜서 α선 소프트에러 내성을 향상시킬 수 있다.
<실시예 2>
본 실시예는 상기 실시예1과는 국소배선L1, L2의 형성프로세스가 다른 본 발명의 제2 실시예이다. 도 44 및 도 45는 본 실시예에 있어서의 1비트의 부분을 도시한 평면도이고, 도 46은 도 44의 Y-Y′선의 단면구조를 도시한 도면이다. 또, 도 44는 실리콘기판 표면에 형성된 n채널의 구동용 MIS 트랜지스터와 전송용 MIS 트랜지스터 및 p채널의 부하용 MIS 트랜지스터를 도시한 평면도이고, 도 45는 2층의 전극배선을 도시한 평면도이다. 메모리셀의 등가회로도는 용량소자C2를 제외하고 도 3에 도시한 것과 동일하며 한쪽의 게이트가 다른쪽의 드레인에 각각 교차접속된 한쌍의 구동용 MIS 트랜지스터 Qd1, Qd2, 한쌍의 전송용 MIS 트랜지스터 Qt1, Qt2및 한쌍의 부하용 MIS 트랜지스터 Qp1, Qp2가 기억노드A, B에 각각 접속되어 있다.
도 44에 있어서, 구동용 MIS 트랜지스터Qd1의 드레인과 전송용 MIS 트랜지스터 Qt1의 소스 또는 드레인은 공통의 고농도 n형 불순물영역(102)로 이루어지고, 구동용 MIS 트랜지스터 Qd2의 드레인과 전송용 MIS 트랜지스터 Qt2의 드레인(또는 소스)은 공통의 고농도 n형 불순물영역(105)로 이루어진다. 또, 구동용 MIS 트랜지스터 Qd1과 부하용 MIS 트랜지스터 Qp1의 공통의 게이트전극(113)은 개구부(116)에 의해 국소배선(120(L2))과 접속되어 있고, 또 개구부(115)를 거쳐서 고농도 n형 불순물영역(105), 개구부(117)을 거쳐서 부하용 MIS 트랜지스터 Qp2의 드레인으로 되는 고농도 p형 불순물영역(110)에 접속되어 있다. 마찬가지로, 구동용 MIS 트랜지스터 Qd2와 부하용 MIS 트랜지스터 Qp2의 공통의 게이트전극(114)는 개구부(116)에 의해 국소배선(119(L1))와 접속되어 있고 또 개구부(115)를 거쳐서 고농도 n형 불순물영역(102)와 접속되어 있고, 개구부(117)을 거쳐서 부하용 MIS 트랜지스터 Qp1의 드레인으로 되는 고농도 p형 불순물영역(108)에 접속되어 있다. 이와 같이 해서 도 43의 스테이틱형 랜덤 액세스 메모리셀의 등가회로에 도시되어 있는 기억노드A, B가 각각 형성되어 있다.
한편, 전송용 MIS 트랜지스터 Qt1, Qt2의 공통의 게이트전극(111)은 도 43에 있어서의 워드선(155)로 되어 있다. 또, 게이트전극(112)는 인접 셀의 전송용 MIS 트랜지스터의 것이다.
또, 고농도의 n형 불순물영역(103), (106)으로 이루어지는 전송용 MIS 트랜지스터Qt1, Qt2의 소스 또는 드레인의 개구부(123), (124)에는 도 45에 도시한 바와 같이 제1층째의 알루미늄전극(127), (128)이 각각 접속되어 있고, 또 개구부(131), (132)를 거쳐서 상층의 제2층째의 알루미늄전극(133), (134)로 이루어지는 데이타선이 접속되어 있다. 또, 도 44의 고농도 n형 불순물영역(101), (104)로 이루어지는 구동용 MIS 트랜지스터 Qd1, Qd2의 소스영역에는 개구부(121), (122)를 거쳐서 도 45에 도시한 바와 같은 공통의 제1층째 알루미늄전극(129)로 이루어지는 접지배선이 접속되어 있다.
또, 도 44의 고농도 p형 불순물영역(107), (109)로 이루어지는 부하용 MIS 트랜지스터 Qp1, Qp2의 소스영역에는 각각 개구부(125), (126)을 거쳐서 도 45에 도시한 바와 같은 공통의 제1층째의 알루미늄전극(130)으로 이루어지는 전원배선이 접속되어 있고, 모든 메모리셀에 소정의 전위를 공급하고 있다.
다음에, 국소배선의 구조에 대해서 도 46의 단면도를 사용해서 설명한다. 도 46은 도 44의 Y-Y′선에 있어서의 SRAM셀의 단면도를 도시한 것이다. 동일도면에 있어서, n형의 실리콘기판(135)에는 깊이가 각각 2㎛인 p웰(136), n웰(137)과 두께가 400㎚인 필드산화막(138) 및 두께가 10㎚인 게이트산화막(139)가 형성되어 있다. 전송용 MIS 트랜지스터의 게이트전극(111), (121), 구동용 MIS 트랜지스터의 게이트전극(113) 및 부하용 MIS 트랜지스터의 게이트전극(114)는 모두 두께가 200㎚인 다결정실리콘막으로 이루어진다. 또, 고농도 n형 불순물영역(102)는 구동용 MIS 트랜지스터와 전송용 MIS 트랜지스터의 공통의 드레인(또는 소스)이고, 고농도 n형 불순물영역(103)은 전송용 MIS 트랜지스터의 공통의 드레인(또는 소스)이며, 고농도 p형 불순물영역(110)은 부하용 MIS 트랜지스터의 드레인이다.
상기 전송용 MIS 트랜지스터의 게이트전극(111), (112)의 표면, 상기 구동용 MIS 트랜지스터의 게이트전극(114)상의 일부 및 상기 고농도 n형 불순물영역(102), (103)과 상기 고농도 p형 불순물영역(110)상의 전면 또는 일부에 소위 실리사이드기술에 의해 두께가 50㎚인 티탄 실리사이드막(142)가 형성되고 저저항화되어 있다. 또, 고농도 n형 불순물영역(102) 및 고농도 p형 불순물영역(110)상의 티탄 실리사이드막(142)는 실리콘산화막(141)상에도 형성된 티탄 실리사이드막(142)로 각각이 자동적으로 접속되어 있다. 또, 고농도 n형 불순물영역(103)상의 티탄 실리사이드막(142)상의 실리콘산화막(143)에는 콘택트홀이 개구되어 있어 제1층째의 알루미늄전극(127)이 접속되어 있다.
다음에, 도 47a∼도 47c, 도 48a∼도 48c, 도 49a 및 도 49b에 의해 본 실시예의 제조공정에 대해서 설명한다. 도 47a∼도 49b는 도 44의 평면도에 있어서의 Y-Y′선의 단면을 나타내고 있다.
우선, 도 47a에 도시한 바와 같이, 비저항 10Ω㎝정도의 n형 실리콘기판(135)내에 이온주입과 열확산법을 사용해서 불순물농도가 약 1×1016atoms /㎠이고 깊이가 1㎛인 p형 웰(136) 및 n형 웰(137)을 형성한 후, 공지의 선택산화법에 의해 두께가 400㎚인 소자분리용의실리콘산화막(필드산화막(138))을 형성하고, 계속해서 MIS 트랜지스터의 능동영역으로 되는 부분에 두께가 10㎚인 게이트산화막(142)를 형성한다. 여기에서, 필드산화막(138)을 형성할 때에 통상 n반전방지용의 채널스토퍼층을 p형 웰(136)내의 필드산화막 아래에 형성하지만, 여기에서는 이것을 생략한 도면을 사용하고 있다. 또, 이 채널스토퍼층은 필드산화막을 형성하고 난 후, 이온주입법에 의해 형성해도 좋다. 또, 웰의 불순물농도 분포는 깊이방향으로 불순물농도가 높게 되는 분포라도 좋고, 이 경우 p웰을 형성하기 위한 이온주입은 필드산화막을 형성한 후에 실행할 수 있다. 또, 이 경우, 이온주입의 에너지는 여러종류로 되는 경우도 있다. 다음에, MOS 트랜지스터의 임계값전압 조정용의 이온주입을 실행한다. 이온주입으로서는 예를 들면 BF2이온을 40KeV의 에너지로 약 2×1012atoms/㎠의 주입량이 적당하다. 또, 이 임계값전압조정용의 이온주입은 게이트산화공정전에 실시하면 이온주입공정에서의 게이트산화막으로의 손상이나 오염의 혼입을 방지할 수 있다.
다음에, 도 47b에 도시한 바와 같이 예를 들면 두께 200㎚의 다결정실리콘막을 감압기상화학성장법(LPCVD)에 의해 퇴적시키고, 다결정실리콘막으로 불순물을 도핑하여 저저항화한다. 불순물의 도핑법으로서는 예를 들면 인 등의 n형 불순물을 기상확산에 의해 도입한다. 계속해서, 포토리도그래피와 드라이에칭에 의해 상기 다결정실리콘막을 게이트전극(111)∼(114)의 패턴으로 가공한다. 계속해서, 이들의 게이트전극과 포토레지스트를 이온주입의 마스크로 해서 n채널의 MIS트랜지스터영역에 예를 들면 2×1015atoms/㎠정도의 주입량으로 비소 등의 n형 불순물이온의 이온주입을, p채널영역에 예를 들면 2×1015atoms/㎠ 정도의 이온량으로 붕소 등의 p형 불순물이온의 이온주입을 실행하고, 850℃의 질소분위기중에서 어닐하는 것에 의해 불순물이온을 활성화하고, 깊이 약 0. 1㎛의 고농도 n형 불순물영역(102), (103) 및 고농도 p형 불순물영역(110)을 형성한다. 또, 본 실시예에서는 기술하고 있지 않지만, MOS트랜지스터의 장기신뢰성 저하를 방지하기 위해서 MOS트랜지스터의 소스-드레인에 저농도 n형 불순물영역을 마련한 소위 LDD구조를 사용해도 좋다. 또, 게이트전극의 다결정실리콘막으로의 불순물 첨가방법은 소스-드레인 형성시의 이온주입이나 다결정실리콘막의 성막시에 도입하는 방법(도프된 폴리실리콘)이어도 좋다.
다음에, 도 47c에 도시한 바와 같이 두께 약 150㎚의 실리콘산화막을 모노실란가스의 열분해에 의한 LPCVD법에 의해 퇴적시킨 후 이방성의 드라이에칭에 의해 에치백하고, 게이트전극(111)∼(114)의 측벽에 스페이서절연막(140)을 형성하고, 게이트전극의 상부 및 실리콘기판 표면의 고농도 불순물영역을 노출시킨다. 다음에, 두께 약 30㎚의 실리콘산화막(141)을 마찬가지 LPCVD법에 의해 퇴적시키고, 계속해서 상기 실리콘산화막(141)상에 두께 약 50㎚의 비정질 실리콘막(145)를 520℃정도의 온도에서 LPCVD법에 의해 퇴적시킨다. 다음에, 비정질 실리콘막(145)를 포토리도그래피와 드라이에칭에 의해 국소배선L1, L2의 형상으로 패터닝한다. 또, 비정질 실리콘막(145)는 다결정실리콘막이어도 좋다(도 48a).
다음에, 도 48b에 도시한 바와 같이 포토레지스트(146)를 마스크로 해서 상기 실리콘산화막(141)에 드라이에칭에 의해 개구부(도 44의 (115)∼(118))를 형성한다. 여기서, 개구부에는 상기 비정질실리콘(145)가 일부 노출되지만, 그 부분의 실리콘산화막(141)은 드라이에칭되지 않는다.
다음에, 도 48c에 도시한 바와 같이 스퍼터링법에 의해 두께 50㎚의 티탄막을 전면에 퇴적시킨다.
다음에, 도 49a에 도시한 바와 같이 질소분위기중에서 열처리를 실시하고, 상기 노출된 고농도 n형 불순물영역(102), (103), 고농도 p형 불순물영역(110), 노출된 게이트전극(111), (112), (114) 및 노출된 비정질실리콘막(145)에 티탄실리사이드막(142)를 형성한다. 미반응의 티탄은 과산화수소수 등으로 제거한다. 또, 티탄실리사이드 형성시에는 실리콘기판상의 티탄실리사이드막(142)가 열처리에 의해 실리콘산화막(141)의 단차를 타고올라 비정질실리콘막(145)와 반응해서 생긴 티탄실리사이드막(142)와 접촉하는 열처리조건을 사용한다. 이 때, 티탄실리사이드막(142)와 게이트전극(113)은 실리콘산화막(141)에 의해 절연되어 있다. 다음에, 800℃의 질소분위기중에서 어닐하고 상기 티탄실리사이드막(142)를 저저항화한다.
다음에, 도 49b에 도시한 바와 같이 상기 티탄실리사이드막(142)상에 실리콘산화막(143)을 퇴적시키고, 포토리도그래피와 드라이에칭에 의해 도 44에 도시한 개구부(121)∼(126)(도 49에는 도시하지 않음)을 개구하고, 계속해서 포토리도그래피와 드라이에칭에 의해 제1층째의 알루미늄전극(127), (129), (130)을 패터닝한다. 또, 실리콘산화막(142)의 형성온도는 티탄실리사이드막의 조성이 영향을 받지 않는 낮은 온도를 사용하는 것이 바람직하다.
또, 본 실시예는 메모리셀에 대해서만 설명하였지만, 메모리셀 주변의 CMIS트랜지스터군의 소스-드레인 및 게이트전극에 대해서도 메모리셀의 워드선과 같이 원하는 부분의 실리콘산화막(141)을 에칭하는 것에 의해 실리사이드화를 적용할 수 있다. 또, 본 실시예는 티탄실리사이드에 대해 설명하였지만, 코발트실리사이드 등과 같이 산화막상으로 타고오르기 쉬운 재료를 사용할 수도 있다. 또, 그 밖의 백금실리사이드(PtSix), 니켈실리사이드(NiSix), 텅스텐실리사이드(WSix), 탄탈실리사이드(TaSix) 등 공지의 고융점금속과 실리콘의 화합물(고융점금속 실리사이드)도 사용할 수 있다.
또, 텅스텐과 같이 실리콘 표면에 선택적으로 성장이 가능한 고융점 금속을 직접 실리콘기판상이나 게이트전극상, 비정질실리콘막상에 성장시킬 수도 있다. 이 경우, 텅스텐의 성장조건은 6플루오르화 텅스텐가스를 사용한 CVD법 등이 있다.
본 실시예에 의하면, 실리콘기판상과 게이트전극상의 티탄실리사이드화 및 적층구조의 국소배선을 동시에 형성할 수 있기 때문에 공정수의 대폭적인 증가없이 소스-드레인 및 게이트전극의 저저항화가 가능하고, 적층구조의 국소배선을 메모리셀의 교차접속부에 사용하는 것에 의해서 동시에 메모리셀 면적의 축소도 가능하게 된다. 또, 본 실시예에 의하면, 구동용 MIS트랜지스터의 드레인 단상(端上)에는 드레인의 고농도 n형 불순물영역에 접속된 국소배선이 형성되어 있고 드레인의 전위와 동일 전위로 되어 있으므로, MIS트랜지스터에 LDD구조를 채용한 경우에는 LDD층에 의한 구동능력의 저하를 국소배선의 프린지(fringe)전계에 의해 억제할 수 있어 동작이 안정되고 잡음특성이 우수한 메모리셀을 제공할 수 있다. 또, 도시하지 않았지만 메모리셀 이외의 논리소자는 3층이상의 알루미늄배선으로 이루어진다. 또, 본 실시예에서는 도시하지 않았지만, 마이크로프로세서의 논리소자가 실리콘기판(135)상에 형성되고, 논리소자는 전송용 MISFET Qt1, Qt2와 동일구조의 MISFET로 형성된다. 즉, 논리소자는 다결정실리콘(111)과 티탄실리사이드막(142)로 구성된 게이트전극을 갖는 MISFET로 형성된다.
<실시예 3>
본 실시예는 국소배선과 실리콘기판의 접속방법에 관한 것이다. 도 50은 본 실시예에 의한 SRAM메모리셀의 단면구조로 도 48b에 도시한 A-A′선의 단면도에 있어서의 국소배선의 부분을 확대해서 도시한 것이다. 실리콘기판상에 MIS트랜지스터를 형성할 때까지의 공정은 실시예2의 도 48b까지의 공정과 동일하다. 도 50에 있어서 실리콘산화막(141)의 개구부에 노출된 고농도 n형 불순불영역(102) 및 구동용 MIS트랜지스터의 게이트전극(114)에 선택적으로 다결정실리콘을 성장시키는 것에 의해서, 국소배선의 패턴으로 패터닝한 비정질실리콘막(145)에 자기정합적으로 접속한다. 선택적으로 다결정실리콘을 성장시키는 수단으로서는 다이클로실란과 염화수소가스를 사용해서 750℃∼800℃의 온도에서 LPCVD법에 의해 성막한다. 또, 이 경우도 메모리셀군 이외의 주변회로의 CMIS트랜지스터의 소스-드레인 및 게이트전극상에도 선택적으로 다결정실리콘막이 성장하지만, 다결정실리콘막의 성장거리를 실리콘산화막의 단차정도로 제어하면 소스-드레인과 게이트전극이 단락하는 일은 없다. 또, 상기 제조방법에서는 비정질실리콘막(145)상에도 다결정실리콘막은 성장하지만, 도면에는 생략하고 있다. 이후의 공정에 관해서는 실시예2의 도 48c의 이후와 완전히 동일하게 하면 좋다.
본 실시예에 의하면, 실리콘기판과 게이트전극 및 국소배선을 용이하게 접속할 수 있다. 또, 주변의 CMIS트랜지스터에 있어서는 소스-드레인상에도 다결정실리콘이 성장하기 때문에, 이 다결정실리콘막이 실리사이드 형성시의 실리콘의 공급원으로 되고, 실리사이드화 반응에 의해 고농도 불순물영역의 실리콘이 소모되는 일은 없게 된다. 그 결과, pn접합부분의 누설전류를 저감할 수도 있다.
<실시예 4>
본 실시예는 국소배선과 실리콘기판의 접속방법에 관한 것으로서, 실시예 3과는 다른 방법에 관한 것이다. 도 51은 본 실시예에 의한 SRAM메모리셀의 단면구조도로서, 도 44에 도시한 단면도에 있어서의 국소배선의 부분만을 확대해서 도시한 것이다. 실리콘기판상에 MIS트랜지스터를 형성할 때까지의 공정은 실시예2의 도 48b까지의 공정과 동일하다. 도 48b에 있어서, 실리콘산화막(141)의 개구부를 노출시킨 후에 50㎚의 비정질실리콘을 LPCVD법에 의해 전면에 퇴적시키고, 다음에 드라이에칭에 의해 에치백하는 것에 의해 도 51에 도시한 바와 같이 고농도 n형 불순물영역(102) 및 구동용 MIS트랜지스터의 게이트전극(114)의 개구부의 실리콘산화막(141)과 비정질실리콘막(145)의 측벽에 비정질실리콘의 사이드월(149)를 형성하고, 국소배선패턴의 비정질실리콘막(145)와 고농도 n형 불순물영역(102)및 게이트전극(114)를 접속한다. 또, 이 경우 MIS트랜지스터의 소스-드레인 및 게이트전극상은 에치백에 의해 에칭되지만, 문제로 되지 않도록 에칭량을 적절히 제어하는 것이 바람직하다. 이후의 공정에 관해서는 실시예2의 도 48c 이후와 완전히 동일하게 하면 좋다.
본 실시예에 의하면, 실리콘기판 및 게이트전극과 국소배선을 용이하게 접속할 수 있다.
<실시예 5>
본 실시예는 국소배선과 실리콘기판의 접속방법에 관한 것으로, 실시예3 및 실시예 4와는 다른 방법에 관한 것이다. 도 52는 본 실시예에 의한 SRAM메모리셀의 단면구조도로서, 도 44에 도시한 단면도에 있어서의 국소배선의 부분만을 확대해서 도시한 것이다. 실리콘기판상에 MIS트랜지스터를 형성할 때까지의 공정은 실시예 2의 도 48b까지의 공정과 동일하다. 도 48b에 있어서의 실리콘산화막(141)로의 개구부를 형성한 후에 개구부를 형성할 때에 사용한 포토레지스트(146)을 그대로 잔존시키고, 도 51에 도시한 바와 같이 실리콘산화막(141)의 개구부에 노출한 비정질실리콘막(145)의 하층에 있는 실리콘산화막(141)을 사이드에칭한다. 사이드에칭의 방법으로서는 플루오르화수소산 수용액에 의한 웨트에칭이 적당하다. 이후의 공정에 관해서는 실시예2의 도 48c 이후와 완전히 동일하게 하면 좋다.
본 실시예에 의하면, 실리콘기판 및 게이트전극과 국소배선을 용이하게 접속할 수 있다.
<실시예 6>
본 실시예는 실시예 2의 SRAM셀에 있어서 게이트전극과 국소배선을 사용한 용량소자C1에 관한 것이다. 도 53은 본 실시예에 의한 SRAM메모리셀의 단면도이다. 동일도면에 있어서 구동용 MIS트랜지스터의 게이트전극(113)상에는 두께 20㎚의 실리콘질화막(150)이 LPCVD법에 의해 퇴적되어 있고, 상기 질화막(150)의 상부에는 국소배선의 티탄실리사이드막(142)가 형성되어 있다. 따라서, 게이트전극(113), 질화막(150), 티탄실리사이드막(142)에 의해 기억노드 사이에 접속되는 용량소자C1이 형성된다.
본 실시예에서 용량소자C1의 절연막(150)은 실리콘질화막이지만, 실리콘질화막과 실리콘산화막의 복합막이어도 좋다. 또, 오산화탄탈 등의 고유전율의 절연막재료도 사용할 수 있다.
다음에, 도 54를 사용해서 메모리셀의 평면도에 대해서 설명한다. 도 54는 상기 기억노드의 용량소자C1의 용량을 증가시키기 위해 전극의 면적을 넓게 한 것이다. 도 54에 있어서 기억노드의 고농도 n형 불순물영역(102)에는 국소배선의 티탄실리사이드막(153)이 접속되어 있고, 반대의 기억노드에 접속되어 있는 하층의 게이트전극(151)과의 사이에 용량소자C1이 형성되어 있다. 한편, 반대의 기억노드인 고농도 n형 불순물영역(105)에는 국소배선의 티탄실리사이드막(154)가 접속되어 있고, 기억노드에 접속되어 있는 하층의 게이트전극(152)와의 사이에 용량소자C1이 형성되어 있다. 이상과 같이 하는 것에 의해서, SRAM의 기억노드 사이에 구동용 MIS트랜지스터의 게이트전극과 적층의 티탄실리사이드막으로 이루어지는 2개의 용량소자를 도 55의 C1으로 나타낸 바와 같이 기억노드A, B 사이에 병렬로 접속할 수 있다.
본 실시예에 의하면, 제조공정수를 증가시키지 않고 또 메모리셀 면적도 증가시키지 않고 SRAM의 기억노드 사이에 용량소자C1을 형성할 수 있으므로, 효율적으로 기억노드의 축적전하량을 증가할 수 있어 α선이 메모리셀에 조사되었을 때에 발생하는 메모리셀의 오동작을 방지할 수 있다.
<실시예 7>
본 실시예는 실시예 2의 SRAM셀에 있어서 콘택트홀의 형성방법에 관한 것이다. 도 56은 본 실시예에 의한 SRAM 메모리셀의 평면도이다. 동일도면에 있어서 구동용 MIS트랜지스터의 소스영역의 고농도 n형 불순물영역(101), (104)상에는 개구부(158), (159)가 개구되어 있고, 실시예2에서 설명한 티탄실리사이드막이 형성되어 있다. 마찬가지로, 부하용 MIS트랜지스터의 소스영역의 고농도 p형 불순물영역(107), (109)상에는 개구부(160), (161)이 형성되어 있고, 실시예 2의 도 46에서 설명한 티탄실리사이드막(142)가 형성되어 있다. 또, 도 56에 있어서 개구부(158)∼(161) 이외의 부분의 구조에 관해서는 실시예 2의 도 44와 동일하므로, 여기서는 그 설명을 생략한다.
또, 본 실시예를 실시예 6에 적용한 경우에는 상기 개구부(158)∼(161)을 형성할 때에 도 53에 도시한 용량소자C1의 절연막으로서 사용하는 실리콘질화막(150)은 개구부의 드라이에칭공정에 의해 에칭되기 때문에, 고농도 n형 불순물영역(101), (104) 및 고농도 p형 불순물영역(107), (109)상의 콘택트홀이 형성되는 부분에는 상기 실리콘질화막(150)은 잔존하지 않는다.
본 실시예에 의하면, 실리콘기판상의 고농도 불순물영역에 제1층째의 알루미늄전극을 접속하기 위해 개구하는 개구부(121)∼(126)에는 모두 실리사이드화의 공정에서 티탄실리사이드가 형성되기 때문에, 제1층째의 알루미늄전극을 퇴적시킬 때에 실시하는 클리닝처리가 용이하게 된다. 이 클리닝처리로서는 예를 들면 아르곤가스에 의한 스퍼터클리닝 등이 있다. 또, 콘택트홀이 형성되는 부분에는 용량소자C1을 형성하는 실리콘질화막이 제거되어 있으므로, 콘택트홀 내에서의 알루미늄배선의 단선을 방지할 수 있다.
<실시예 8>
본 실시예는 폴리사이드구조의 국소배선에 관한 것이다. 도 57은 실시예 2의 도 44의 Y-Y′선에 있어서의 SRAM셀의 단면도이다. 동일도면에 있어서 n형의 실리콘기판(135)에는 깊이가 각각 2㎛인 p웰(136), n웰(137) 및 두께가 400㎚인 필드산화막(138), 두께가 10㎚인 게이트산화막(139)가 형성되어 있다. 전송용 MOS트랜지스터의 게이트전극(111), (112), 구동용 MOS트랜지스터의 게이트전극(113) 및 부하용 MOS트랜지스터의 게이트전극(114)는 모두 두께 200㎚의 다결정실리콘막으로 이루어진다. 또, 고농도 n형 불순물영역(102)는 구동용 MOS트랜지스터와 전송용 MOS트랜지스터의 공통의 드레인(또는 소스)이고, 고농도 n형 불순물영역(103)은 전송용 MOS트랜지스터의 공통의 드레인(또는 소스)이며, 고농도 p형 불순물영역(110)은 부하용 MOS트랜지스터의 드레인이다.
상기 전송용 MOS트랜지스터의 게이트전극(111), (112)의 표면 및 상기 구동용 MOS트랜지스터의 게이트전극(114)상의 일부 및 상기 고농도 n형 불순물영역(102), (103)과 상기 고농도 p형 불순물영역(110)상의 전면 또는 일부에 소위 실리사이드기술에 의해 두께 50㎚의 티탄실리사이드막(142)가 형성되어 저저항화되어 있다. 또, 국소배선은 다결정실리콘막(162)와 그의 상부에 상기 실리사이드공정에서 형성된 티탄실리사이드막(142)의 복합막(폴리사이드막)으로 이루어지고, 고농도 n형 불물순영역(102) 및 고농도 p형 불순물영역(110)상의 티탄실리사이드막(142)는 상기 다결정실리콘막(162)상에 형성된 티탄실리사이드막(142)에 의해 각각이 자동적으로 접속되어 있다. 또, 국소배선과 실리콘기판이나 게이트전극의 접속방법에 관해서는 실시예 3∼실시예 5의 방법을 적용할 수 있다. 또, 본 실시예는 실시예 6의 용량소자C1을 형성하는 구조에도 적용할 수 있다. 또, 그 때에는 상기 다결정실리콘막(162)에는 불순물을 첨가하는 것이 바람직하지만, 특히 붕소는 티탄실리사이드 중에서는 확산속도가 비소나 인 등에 비해 작기 때문에 실리콘기판내의 고농도 불순물영역과 국소배선 사이의 접촉저항의 증가를 억제할 수 있다. 이 경우, 불순물도입방법으로서는 예를 들면 다결정실리콘막(162) 퇴적 직후에 이온주입법에 의해 25KeV의 가속에너지, 5×1015atoms/㎠의 주입량으로 BF2의이온주입을 실행한다. 또, 불순물의 활성화는 실리사이드층 형성시의 열공정과 겸할 수 있다.
또, 다결정실리콘막(162)내를 n형의 불순물이 첨가되는 영역과 p형의 불순물이 첨가되는 영역으로 나누어도 좋다. 이 방법은 포토레지스트를 마스크로 하여 이온주입을 실행하면 좋다. 또, 이 경우 실리콘기판내의 고농도 n형 불순물영역에는 n형 불순물이 첨가된 다결정실리콘막(162)가 접속되고, 실리콘기판내의 고농도 p형 불순물영역에는 p형의 불순물이 첨가된 다결정실리콘막(162)가 접속되는 것이 바람직하다.
상기 국소배선의 제조방법으로서는 실시예 2의 도 48a에 도시한 비정질실리콘막(145) 형성시에 비정질실리콘막(141) 대신에 두께 150㎚정도의 다결정실리콘막을 사용하면 좋다. 또, 본 실시예에서는 실리사이드반응의 재료로서 티탄을 사용하고 있지만, 코발트실리사이드나 백금실리사이드, 니켈실리사이드, 텅스텐실리사이드, 탄탈실리사이드 등 공지의 고융점금속과 실리콘의 화합물도 사용할 수 있다. 또, 상기 고융점금속과 다결정실리콘막의 복합막을 사용할 수도 있다.
본 실시예에 의하면, 국소배선의 티탄실리사이드를 형성할 때에 바닥(하지)의 실리콘산화막(141)에 부가되는 기계적인 응력을 상기 다결정실리콘막(162)에 의해 완화시킬 수 있어 실리콘산화막(141)의 절연파괴나 산화막의 누설전류증가를 방지할 수 있다. 특히, 실시예 6의 용량소자C1의 형성에 적용한 경우에는 신뢰성이 높은 SRAM을 제공할 수 있다.
<실시예 9>
본 실시예는 국소배선의 형성방법에 관한 것이다. 도 58은 본 실시예의 평면도이다. 동일도면에 있어서 국소배선(119), (120)의 일부에 고농도의 산소가 첨가된 영역(163)이 형성되어 있다. 산소의 첨가방법으로서는 이온주입법 등 공지의 방법을 사용할 수 있다. 고농도의 산소가 첨가된 영역은 국소배선내에서 n형의 불순물과 p형 불순물의 상호확산을 억제하도록 작용한다. 또, 도 58에 있어서 국소배선 이외의 부분의 구조에 관해서는 실시예 2의 도 44와 마찬가지이므로, 여기서는 그 설명을 생략한다.
본 실시예에 의하면, 실리콘기판내의 고농도 불순물영역과 국소배선 사이의 접촉저항의 증가나 구동용 MOS트랜지스터의 임계값전압이나 드레인전류 등의 특성의 변동, 편차를 억제할 수 있다.
<실시예 10>
본 실시예는 실시예 2에 있어서의 SRAM메모리셀에 있어서 알루미늄배선에 관한 것이다. 도 59는 본 실시예에 의한 SRAM셀의 평면도로서, 알루미늄배선의 부분을 도시한 것이다. MOS트랜지스터의 부분에 대해서는 실시예 2와 동일하다. 도 59에 있어서 접지배선의 제1층째의 알루미늄전극(129)와 전원배선의 제1층째의 알루미늄전극(130) 사이에 제1층째의 알루미늄전극(164)가 형성되어 있다. 이 알루미늄전극(164)는 메모리매트마다 분할된 워드선을 단락하고 있다.
본 실시예에 의하면, 워드선의 저항을 실질적으로 저저항화할 수 있으므로, 고속의 SRAM을 제공할 수 있다.
<실시예 11>
본 실시예는 실시예 2의 CMOS트랜지스터를 사용한 SRAM과 바이폴라 트랜지스터를 동일 반도체기판상에 형성하는 반도체 집적 회로장치에 관한 것이다. 도 60a∼도 60c, 도 61a∼도 61c는 본 실시예의 제조공정의 단면도를 바이폴라소자와 CMOS트랜지스터의 부분에 대해서 도시한 것으로서, SRAM의 메모리셀 부분은 생략하고 있다. 이하, 도 60a∼도 60c, 도 61a∼도 61c를 사용해서 본 실시예를 제조공정순으로 설명한다
우선, 도 60a에 도시한 바와 같이 공지의 자기정합기술을 사용해서 p형 실리콘기판(165)에 안티몬의 확산에 의한 n형의 매립층(166)과 붕소(B)의 이온주입과 어닐에 의해 p형의 매립층(167)을 각각 형성한다. 안티몬(Sb)의 확산조건으로서는 예를 들면 1175℃에서 30분 정도, 붕소의 이온주입조건으로서는 50KeV의 가속에너지, 7×1012atoms/㎠의 도즈량이 적당하다. 다음에, 에피택셜성장에 의해 형성한 두께 1㎛의 실리콘층내에 n웰(136)과 p웰(137)을 형성하고, 또 두께 400㎚의 필드산화막(138)을 형성한다. 또, n웰(136)은 n형의 매립층(166)상에, p웰(137)은 p형의 매립층(167)상에 실시예 2와 동일한 방법에 의해 형성한다.
다음에, 도 60b에 도시한 바와 같이 실시예 2와 마찬가지로 두께 10㎚의 게이트산화막(139)를 형성한 후, 두께 200㎚의 다결정실리콘막을 LPCVD법에 의해 퇴적시키고, 게이트전극(172)를 패터닝한다. 다음에, 포토레지스트를 마스크로 해서 인(P)의 이온주입을 실행하고, 바이폴라의 컬렉터인출부(168)을 형성한다.마찬가지로 해서, 비소(As)의 이온주입에 의해 n채널 MOS트랜지스터의 소스-드레인과 바이폴라트랜지스터의 컬렉터부에 고농도 n형 불순물영역(170)을 동시에 형성한다. 또, 마찬가지로 해서 BF2의 이온주입에 의해 p채널 MOS트랜지스터의 소스-드레인부의 고농도 p형 불순물영역(171)과 바이폴라트랜지스터의 베이스인출부의 고농도 p형 불순물영역(169)를 동시에 형성한다. 이들 이온주입의 조건은 실시예 2와 동일해도 좋다.
다음에, 도 60c에 도시한 바와 같이, 바이폴라트랜지스터의 베이스로 되는 부분에 포토레지스트를 마스크로 해서 붕소의 이온주입과 소정의 어닐에 의해 p형 불순물영역(173)을 형성한다. 이온주입의 조건으로서는 BF2의 이온주입에 의해 가속에너지 50KeV, 이온주입량 2×1014atoms/㎠정도를 사용한다. 계속해서, 두께 50㎚의 실리콘산화막(141)을 LPCVD법에 의해 퇴적시킨 후, 바이폴라트랜지스터의 에미터로 되는 부분의 실리콘산화막(141)을 포토레지스트 마스크의 드라이에칭에 의해 제거한다.
다음에, 도 61a에 도시한 바와 같이 두께 200㎚의 다결정실리콘막(162)를 LPCVD법에 의해 퇴적시키고, 비소의 이온주입과 소정의 어닐에 의해 저저항화하고 에미터층의 고농도 n형 불순물영역(174)를 형성한다. 이온주입의 조건으로서는 예를 들면 80KeV의 주입에너지, 1×1016atoms/㎠의 주입량이 좋다. 또, 포토리도그래피에 의해 다결정실리콘막(162)를 에미터전극의 형상으로 패터닝한 후 포토레지스트(146)을 마스크로 해서 실리사이드화를 실행하고 실리콘산화막(146)을 에칭하여 실리콘기판과 게이트전극을 노출시킨다.
다음에, 도 61b에 도시한 바와 같이, 상기 노출된 실리콘기판상과 게이트전극상 및 에미터전극상에 실리사이드화에 의해 실시예 2와 마찬가지로 해서 티탄실리사이드막(142)를 형성한다.
이후의 배선공정에 대해서는 실시예 2와 마찬가지로 할 수 있다(도 61c). 또, 본 실시예는 티탄실리사이드를 사용한 국소배선을 전제로 설명했지만, 저저항재료로서는 티탄실리사이드 이외에 코발트나 탄탈룸, 니켈, 텅스텐, 백금(플래티나) 등의 고융점금속이나 고융점금속과 실리콘의 화합물(실리사이드) 등도 사용할 수 있다.
본 실시예에 의하면, 실리사이드화를 사용한 적층구조의 국소배선을 갖는 고집적의 SRAM메모리셀과 바이폴라소자 및 CMOS트랜지스터를 동시에 형성할 수 있어 고속동작이 가능한 SRAM을 제공할 수 있다.
<실시예 12>
본 실시예는 실시예 11의 CMOS트랜지스터를 사용한 SRAM과 바이폴라트랜지스터를 동일 반도체기판상에 형성하는 반도체 집적 회로장치에 관한 것으로서, 에미터전극상에 실리사이드층을 형성하지 않는 방법에 관한 것이다. 도 62는 본 실시예의 단면도를 바이폴라소자와 CMOS트랜지스터 부분에 대해서 도시한 것으로서, SRAM의 메모리셀 부분은 생략하고 있다. 동일도면에 있어서, 에미터전극의 다결정실리콘막(162)상에는 실리콘산화막(176)이 형성되어 있고, 실리사이드막(142)는형성되지 않는다.
다음에, 실시예 11에서 설명한 제조공정을 참고로 해서 상기 바이폴라트랜지스터의 제조공정을 설명한다. 먼저, 에미터의 다결정실리콘막(162)를 패터닝할 때(실시예 11의 도 61a에 도시한 공정에 대응), 다결정실리콘막(162)상에 두께 80㎚의 실리콘산화막(176)을 퇴적시키고, 상기 실리콘산화막(176)을 에미터전극의 형상으로 패터닝한 후, 상기 실리콘산화막(176)을 드라이에칭의 마스크로 해서 다결정실리콘막(162)를 패터닝한다. 다음에, 실리사이드화시에 실행하는 실리콘기판이나 게이트전극상을 노출시키는 공정에서 상기 에미터전극을 덮는 포토레지스트 패턴(도 61a에 대응)에 의해 실리콘산화막(141)을 드라이에칭한다. 이후의 실리사이드화의 공정이나 알루미늄배선의 형성공정에 대해서는 실시예 11과 동일하다.
또, 본 실시예의 다결정실리콘막(162)는 에미터전극이지만, 에미터 이외의 부분에서 다결정실리콘막(162)를 사용하는 것에 의해 저항소자를 형성할 수도 있다.
본 실시예에 의하면, 바이폴라트랜지스터의 에미터전극의 다결정실리콘막은 실리사이드화되지 않으므로, 불순물의 실리사이드막으로의 확산영향이 없어 실리콘기판내로의 에미터의 고농도 n형 불순물영역의 불순물분포의 제어가 용이하게 된다. 따라서, 전류이득이 높은 고성능의 바이폴라트랜지스터를 제공할 수 있다.
<실시예 13>
본 실시예는 실시예 11의 CMOS트랜지스터를 사용한 SRAM과 바이폴라트랜지스터를 동일 반도체기판상에 형성하는 반도체 집적 회로장치에 관한 것으로서, 베이스의 인출전극으로서 국소배선을 사용한 것에 관한 것이다.
도 63은 본 실시예의 단면도를 바이폴라소자와 CMOS트랜지스터의 부분에 대해서 도시한 것으로서, SRAM의 메모리셀 부분은 생략하고 있다. 도 63에 있어서 바이폴라트랜지스터의 베이스영역의 고농도 p형 불순물영역(169), 에미터전극과 공통의 국소배선을 형성하는 다결정실리콘막(162) 및 MOS트랜지스터의 고농도 n형 불순물영역(170)은 티탄실리사이드막(142)에 의해 각각이 접속되어 있고, 또 상기 다결정실리콘막(162)상에도 티탄실리사이드막(142)가 형성되어 있다. 또, 도 63에 도시되어 있는 바와 같이 상기 다결정실리콘막(162)상의 티탄실리사이드막(142)상에 개구부를 마련하고 알루미늄배선(175)를 접속할 수도 있다. 또, 본 실시예는 n채널의 소스-드레인에 국소배선을 접속하고 있지만, p채널의 소스-드레인에 접속할 수도 있다. 또, 본 실시예는 실시예 12에 적용해서 에미터전극의 실리사이드화를 생략할 수도 있다.
본 실시예에 의하면, 바이폴라트랜지스터의 베이스와 MOS트랜지스터의 소스-드레인을 접속하기 위한 소요면적을 통상보다 작게 할 수 있기 때문에, 고집적의 SRAM셀 및 고속의 SRAM을 제공할 수 있다.
<실시예 14>
본 실시예는 국소배선에 티탄나이트라이드막을 사용한 것에 관한 것이다. 도 64a, 도 64b 및 도 65a, 도 65b에는 본 실시예의 제조공정의 단면을 도시하고 있다. 이하, 도면을 사용해서 본 실시예의 제조공정에 대해 설명한다. 먼저, 실리콘기판상에 MOS트랜지스터를 형성하고, 상부에 실리콘산화막(141)을 퇴적시킬때까지의 공정은 실시예 2의 도 47c와 동일하다. 다음에, 포토레지스트(146)을 마스크로 해서 상기 실리콘산화막(141)에 개구부를 형성하고, 실리콘기판과 게이트전극을 노출시킨다(도 64a). 다음에, 스퍼터링에 의해 두께 50㎚의 티탄막(177)을 전면에 퇴적시킨다(도 64b). 다음에, 675℃의 질소분위기중에서 30분간의 어닐을 실시하고, 상기 티탄막(177) 표면을 티탄나이트라이드막(178)로 변환하고, 실리콘기판상의 고농도 n형 불순물영역(102), (103)과 고농도 p형 불순물영역(110) 및 게이트전극(111), (112), (113), (114) 상에 티탄실리사이드막(179)를 형성한다. 다음에, 포토레지스트(146)을 마스크로 해서 상기 티탄나이트라이드막(178)의 불필요한 부분 및 미반응의 티탄막을 드라이에칭과 과산화수소수를 함유한 웨트에칭에 의해 제거한다. 또, 상기 어닐의 온도나 시간은 티탄실리사이드막과 티탄나이트라이드막의 막두께가 원하는 값으로 되도록 조정한다. 다음에, 800℃의 질소분위기중에서 어닐하고, 상기 티탄나이트라이드막(178)과 티탄실리사이드막(179)를 저저항화한다(도 65a).
이후의 알루미늄배선의 형성에 관해서는 실시예 2와 동일하다(도 65b).
본 실시예에 의하면, SRAM메모리셀의 국소배선을 불순물의 확산에 대해 장벽으로 되는 티탄나이트라이드막으로 형성할 수 있기 때문에, n채널 MOS트랜지스터와 p채널 MOS트랜지스터의 고농도 불순물영역의 불순물이 실리사이드중을 확산하여 실리콘기판의 계면에서 접촉저항을 증가시키는 문제는 발생하지 않는다.
<실시예 15>
본 실시예는 메모리셀 이외의 부분의 주변의 CMIS트랜지스터를 사용한 회로소자군에 형성한 용량소자에 관한 것이다. 도 66에는 본 실시예의 단면구조를 도시하고 있다. 동일도면에서 n형 실리콘기판(135)에 n형 웰(137)와 필드산화막(138) 및 게이트산화막(139)와 게이트전극(1124)가 형성되어 있고, 상기 게이트전극(1124)를 이온주입의 마스크로 해서 고농도의 n형 불순물영역(1125)가 MIS트랜지스터의 소스-드레인영역과 동시에 형성되어 있다. 또, 이들 공정은 실시예 2에서 설명한 통상의 CMIS프로세스에 의해 형성되는 것이다. 또, 상기 게이트전극(1124)상에 실리콘산화막(1126)을 거쳐서 국소배선의 티탄실리사이드막(1127)이 형성되어 있고, 티탄실리사이드막(1127)의 한쪽끝은 고농도 n형 불순물영역(1125)에 접속되어 있고, 상기 게이트전극은 알루미늄배선(1128)에 접속되어 있다.
상기 구조에 의해, 게이트전극(1124)와 n형 웰(137) 사이에 MIS용량이 형성되고, 또 게이트전극(1124)와 국소배선의 티탄실리사이드막(1127) 사이에도 용량소자가 형성된다. 또, 본 실시예에서는 국소배선으로서 티탄실리사이드막을 사용하고 있지만, 실시예 8을 적용해서 폴리사이드구조로 할 수도 있다. 또, 본 실시예는 n형 웰의 MIS용량에 대해서 설명하고 있지만, p형 웰의 MIS용량에 관해서도 불순물의 도전형을 반대로 하면 좋다. 또, 본 실시예에서 형성한 용량소자는 예를 들면 전원전압의 강압회로나 승압회로로 사용할 수 있다.
본 실시예에 의하면, 본 발명에 의한 메모리셀의 제조공정 이외에 추가공정이 없고 또 실리콘기판상의 소요면적을 증가시키지 않고 2개의 용량소자를 형성할수 있기 때문에, 소요면적이 작은 용량소자C1을 형성할 수 있다.
<실시예 16>
본 실시예는 메모리셀 이외의 부분의 주변의 CMIS트랜지스터를 사용한 회로소자군에 형성된 저항소자에 관한 것이다. 도 67에는 본 실시예의 단면구조를 도시하고 있다. 동일도면에서 n형 실리콘기판(135)에 p형 웰(136)과 필드산화막(138)이 형성되어 있고, 또 고농도의 n형 불순물영역(1125)가 MIS트랜지스터의 소스-드레인영역과 동시에 형성되어 있고, 상부에는 실리콘산화막(1126)이 형성되어 있다. 또, 이들 공정은 실시예 2에서 설명한 통상의 CMIS프로세스에 의해 형성되는 것이다. 또, 알루미늄배선(1128)이 접속되는 부분에는 실리콘산화막(1126)이 선택적으로 에칭되고 실리사이드화의 공정에서 고농도 불순물영역(1125)상의 일부에 티탄실리사이드막(1127)이 형성되어 있다.
상기 구조에 의해, n형 고농도 불순물영역(1125)는 저항소자로 된다. 또한, 본 실시예에서 형성된 저항소자는 예를 들면 입력보호회로로 사용할 수 있다.
본 실시예에 의하면, 본 발명에 의한 메모리셀의 제조공정 이외에 추가공정이 없고, 또 실리콘기판상의 소요면적을 증가시키지 않고 저항소자를 형성할 수 있다.
<실시예 17>
본 실시예는 국소배선과 실리콘기판의 접속방법에 관한 것이다. 도 68은 본 실시예에 의한 SRAM메모리셀의 단면구조도로서, 도 49a에 도시한 A-A′선의 단면도에 있어서의 국소배선 부분을 확대해서 도시한 것이다. 실리콘기판상에 MIS트랜지스터를 형성할 때까지의 공정은 실시예2의 도 48c까지의 공정과 동일하다. 도 48c에 있어서 다결정실리콘막(145)를 실리사이드화할 때에 동시에 형성되는 티탄나이트라이드막(178)을 실시예 14에서 설명한 방법과 동일한 방법으로 포토리도그래피를 사용해서 패터닝하여 원하는 부분을 잔존시키고, 이 티탄나이트라이드막(178)을 거쳐서 고농도 n형 불순물영역(102)와 티탄실리사이드막(141)을 접속한다(도 68). 이후의 공정에 관해서는 실시예 2의 도 49b와 동일하게 하면 좋다.
본 실시예에 의하면, 실리콘기판 및 게이트전극과 국소배선을 용이하게 접속할 수 있다.
실시예 2∼실시예 17에 의하면, 실리사이드 프로세스에 의해 MIS트랜지스터의 소스-드레인과 게이트전극의 각각의 표면에 저저항재료가 형성되고, 또 게이트전극상에 적층해서 국소배선을 형성할 수 있으므로, 고집적이고 소프트에러 내성이 있고 또한 로직프로세스와의 정합성이 양호한 완전CMOS형 SRAM셀을 갖는 반도체 집적 회로장치를 제공할 수 있다.
이상, 본 발명자들에 의해 이루어진 발명을 실시예 2∼실시예 17에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위내에서 여러 가지로 변경가능한 것은 물론이다. 예를 들면, 실시예 2∼실시예 17에 있어서의 국소배선(119), (120), (153), (154)의 상부에 실시예 1에 있어서의 기준전압선(20)을 배치해서 국소배선(119), (120), (153),(154)와 기준전압선(20) 사이에서 용량소자C2를 형성해도 좋다. 이것에 의해, 실시예 1과 동일한 효과를 얻을 수 있다.
본 실시예 2∼실시예 17에 개시되는 발명중 대표적인 것의 개요를 설명하면 다음과 같다.
[1] 반도체기판 표면에 제1 불순물영역(102), (105), (108), (110)과 제1 절연막(139)를 거쳐 동일층내에 형성된 제1 도전막(111) 및 제2 도전막(113), (114)로 이루어지는 여러개의 절연게이트형 전계효과트랜지스터가 형성되어 있는 반도체 집적 회로장치에 있어서, 상기 제1 불순물영역상의 일부와 제1 도전막상에는 제1 불순물영역(102), (105), (108), (110) 또는 제2 도전막(113), (114)보다 저저항의 제3 도전막(143)이 형성되어 있고, 상기 제3 도전막(143)의 저항값은 제1 도전막(111)의 저항값보다 낮게 되어 있다.
[2] 상기 [1]에 있어서, 반도체기판 표면에 제1 불순물영역, 제1 절연막(139)를 거쳐서 동일층내에 형성된 제1 도전막(111) 및 제2 도전막(113), (114)와 이 제2 도전막(113), (114)상에 제2 절연막(141), (150)을 거쳐서 여러개의 제4 도전막(119), (120), (142), (151), (152)가 형성되어 있는 반도체 집적 회로장치에 있어서, 제4 도전막(119), (120), (142), (151), (152)는 적어도 일부가 제2 도전막(113), (114)와 중첩하도록 제2 절연막(141), (150)을 거쳐서 형성되어 있고, 제1 도전막(111)상과 제1 불순물영역(102), (105), (108), (110) 및 제2 도전막(113), (114)중 제4 도전막(119), (120), (142), (151), (152)와의 중첩부 이외의 일부분에는 제1 불순물영역 또는 제1 도전막보다 저저항의 제3 도전막(142)가 형성되어 있고, 상기 제1 도전막(111)의 저항값이 제2 도전막(113), (114)의 저항값보다 낮고, 제4 도전막(119), (120), (142), (151), (152)는 적어도 제3 도전막(142)를 형성하는 수단을 포함하는 방법에 의해 형성되어 있고, 다른쪽의 제2 도전막(113), (114)는 제4 도전막(119), (120), (142), (151), (152)와 접속되어 있다.
[3] 상기 [2]에 있어서, 반도체기판 표면에 제1 불순물영역(102), (105), (108), (110)을 형성하는 공정, 제1 절연막(139)를 형성하는 공정, 제1 및 제2 도전막(111), (113), (114)를 형성하는 공정, 상기 제1 및 제2 도전막상에 제2 절연막(141), (150)을 형성하는 공정, 계속해서 제5 도전막(145)를 형성하는 공정, 계속해서 제1 도전막(111)로의 개구부(118)과 제5 도전막에 걸치는 제1 불순물영역(102), (105), (108), (110)으로의 개구부(115), (116), (117)을 동시에 형성하고 제2 절연막을 제거하는 공정, 상기 제5 도전막을 저저항화하는 공정에 부수하는 상기 개구부에 노출된 제1 도전막(111)과 제1 불순물영역(102), (105), (108), (110)의 일부에 제3 도전막(142)를 선택적으로 자기정합적으로 형성하는 공정 및 이러한 부분에서 제3 도전막(142)를 제1 불순물영역(102), (105), (108), (110)과 제4 도전막(119), (120), (142), (151), (152)에 접속하는 공정을 포함한다.
[4] 한쌍의 구동용 절연게이트형 전계효과 트랜지스터 Qd1, Qd2의 한쪽의 드레인과 다른쪽의 게이트를 서로 교차접속해서 이루어지는 제1 기억노드와 제2 기억노드를 갖는 플립플롭회로, 상기 제1 및 제2 기억노드에 각각 접속된 한쌍의 전송용 절연게이트형 전계효과 트랜지스터 Qt1, Qt2, 한쌍의 부하소자 Qp1, Qp2및 상기 전송용 절연게이트형 전계효과 트랜지스터의 공통 게이트전극으로 이루어지는 워드선을 갖는 스테이틱형 랜덤액세스메모리셀에 있어서, 상기 구동용 절연게이트형 전계효과 트랜지스터와 전송용 절연게이트형 전계효과 트랜지스터의 게이트절연막은 제1 절연막(139)로 이루어지고, 상기 전송용 절연게이트형 전계효과 트랜지스터의 게이트전극(111), (142)의 저항값은 상기 구동용 절연게이트형 전계효과 트랜지스터의 게이트전극(113), (114)의 저항값보다 낮게 되어 있다.
[5] 상기 [1] 또는 [4]에 있어서, 메모리셀군의 구동용 절연게이트형 전계효과 트랜지스터 Qd1, Qd2및 부하용 절연게이트형 전계효과 트랜지스터 Qp1, Qp2의 게이트전극이 상기 제2 도전막(113), (114)로 이루어지고, 메모리셀군의 전송용 절연게이트형 전계효과 트랜지스터의 게이트전극과 주변회로군의 절연게이트형 전계효과 트랜지스터의 게이트전극이 상기 제1 도전막(111)과 상기 제1 도전막보다 저저항의 제3 도전막(142)의 복합막으로 이루어진다.
[6] 한쌍의 전송용 MIS트랜지스터 Qt1, Qt2, 한쌍의 부하용 MIS트랜지스터 Qp1, Qp2및 한쌍의 구동용 MIS트랜지스터 Qd1, Qd2가 각각 X방향으로 배치되어 있고, 전송용 MIS트랜지스터의 게이트전극(111)은 X방향으로 연장하고, 구동용 MIS트랜지스터와 부하용 MIS트랜지스터의 공통 게이트전극(113), (114)가 Y방향으로 연장하여 이루어지는 스테이틱형 랜덤액세스메모리셀에 있어서, 한쌍의 국소배선(119), (120), (142), (151), (152)가 상기 구동용 MIS트랜지스터와 부하용 MIS트랜지스터의 공통 게이트전극(113), (114)상에 각각 Y방향으로 연장해서 형성되어 있고, 각각 동일한 접속수단(142)를 사용해서 상기 한쌍의 국소배선의 한쪽(119), (151)은 끝부측벽에서 한쪽의 구동용 MIS트랜지스터 Qd1의 드레인의 고농도 n형 불순물영역(102)에 접속되어 있고, 상기 한쌍의 국소배선의 다른쪽(120), (152)는 끝부측벽에서 다른쪽의 구동용 MIS트랜지스터 Qd2의 드레인의 고농도 n형 불순물영역(103)에 접속되어 있고, 또한 상기 한쌍의 국소배선의 한쪽(119), (151)은 끝부측벽에서 다른쪽의 구동용 MIS트랜지스터의 게이트전극(114)에 접속되어 있고, 상기 한쌍의 국소배선의 다른쪽(120), (152)는 끝부측벽에서 한쪽의 구동용 MIS트랜지스터의 게이트전극(113)에 접속되어 있다.
[7] 상기 [5] 또는 [6]에 있어서, 반도체기판 표면에 제1 불순물영역(102), (105), (108), (110)과 제1 절연막(139)를 거쳐서 동일층내에 형성된 제1 도전막(111) 및 한쌍의 제2 도전막(113), (114)가 형성되어 있고, 또 제2 도전막상에 제2 절연막(141), (150)을 거쳐서 한쌍의 제4 도전막(119), (120), (142), (153), (154)가 형성되어 있고, 상기 제1 도전막(111)에 의해 상기 한쌍의 전송용 절연게이트형 전계효과 트랜지스터의 게이트전극이 형성되어 있고, 상기 제2 도전막(113), (114)에 의해 상기 한쌍의 구동용 절연게이트형 전계효과 트랜지스터의 게이트전극이 형성되어 있고, 상기 제1 또는 제2 기억노드는 적어도 제1 불순물영역을 포함하고 있는 반도체 집적 회로장치에 있어서, 제4 도전막(119), (120), (142), (153), (154)는 적어도 일부가 제2 도전막(113), (114)와 중첩하도록 제2 절연막(141), (150)을 거쳐서 형성되어 있고, 제1 도전막(111)상과 제1 불순물영역(102), (105), (108), (110) 및 제2 도전막(113), (114)중 제4 도전막(119), (120), (142), (153), (154)와의 중첩부 이외의 일부분에는 제1 불순물영역(102), (105), (108), (110) 또는 제2 도전막(113), (114)보다 저저항의 제3 도전막(142)가 동시에 형성되고, 한쪽의 제4 도전막(119), (120), (142), (153), (154)는 한쪽의 구동용 절연게이트형 전계효과 트랜지스터의 게이트전극과 절연되어 있고, 또한 다른쪽의 구동용 절연게이트형 전계효과 트랜지스터의 게이트전극에 접속되어 메모리셀내의 국소배선을 이루고 있다.
[8] 상기 [7]에 있어서, 상기 한쌍의 부하소자는 상기 구동용 절연게이트형 전계효과 트랜지스터 Qd1, Qd2와는 반대도전형의 한쌍의 부하용 절연게이트형 전계효과 트랜지스터 Qp1, Qp2로 이루어지고, 동일 기억노드에 접속된 상기 부하용 절연게이트형 전계효과 트랜지스터와 상기 구동용 절연게이트형 전계효과 트랜지스터는 공통 게이트전극(113), (114)로 이루어지고, 한쪽의 기억노드에 접속된 구동용 및 부하용 절연게이트형 전계효과 트랜지스터의 드레인과 다른쪽의 기억노드에 접속된 구동용 및 부하용 절연게이트형 전계효과 트랜지스터의 게이트전극이 각각 상기 제4 도전막(119), (120), (142), (153), (154)에 의해 서로 접속되어 플립플롭회로의 교차접속이 형성되어 있다.
[9] 상기 [2] 또는 [7]에 있어서, 상기 제1 도전막(111), 제2 도전막(113), (114) 및 제1 불순물영역(102), (105), (108), (110)에 있어서, 상기 제4 도전막과의 중첩부 이외의 부분에는 상기 제4 도전막을 마스크로 해서 저저항의 제3 도전막(142)가 형성되어 있다.
[10] 상기 제1 및 제2 도전막(111), (113), (114)는 불순물이 첨가된 다결정실리콘으로 이루어지고, 상기 제3 도전막(142)는 W, Ti, Co, Pt, Ni, Ta 등의 고융점금속과 실리콘의 화합물로 이루어진다.
[11] 상기 제2 도전막(113), (114), 상기 제2 절연막(141), (150) 및 상기 제4 도전막(119), (120), (142), (153), (154)는 상기 제2 도전막으로 전하를 공급하는 용량소자C1을 형성하고 있다.
[12] 상기 [11]에 있어서, 상기 용량소자C1은 상기 제1 및 제2 기억노드 사이에 접속되어 있다.
[13] 상기 제2 절연막(141), (150)은 질화실리콘막을 함유하고 있다.
[14] 상기 [2] 또는 [7]에 있어서, 바이폴라트랜지스터와 절연게이트형 전계효과 트랜지스터가 동일 반도체기판상에 형성되어 있는 반도체 집적 회로장치에 있어서, 바이폴라트랜지스터의 에미터전극이 상기 제4 도전막(142)로 이루어진다.
[15] 상기 [5] 내지 [7]중의 어느 하나의 반도체 집적 회로장치에 있어서, 스테이틱형 랜덤액세스메모리셀어레이로 급전하고 있는 전원배선과 접지배선이 제1층째의 알루미늄배선(129), (130)으로 이루어지고, 데이타선이 제2층째의 알루미늄배선(133), (134)로 이루어지고, 메모리셀어레이 이외의 논리회로는 3층이상의 알루미늄배선으로 이루어진다.
[16] 상기 [15]에 있어서, 제1층째의 알루미늄배선(164)가 워드선방향으로 형성되어 있고, 상기 워드선의 연장선상에 있는 여러개의 워드선을 접속한다.
[17] 상기 [5] 내지 [7]중의 어느 하나에 있어서, 스테이틱형 랜덤액세스메모리와 마이크로프로세서의 논리소자가 동일 반도체기판상에 형성된 반도체 집적 회로장치에 있어서, 상기 논리소자군의 절연게이트형 전계효과트랜지스터의 게이트전극이 상기 제1 도전막(111)과 상기 제3 도전막(142)의 복합막으로 이루어진다.
이상 본 발명에 의하면, 실리사이드 프로세스에 의해 MIS트랜지스터의 소스-드레인과 게이트전극의 각각의 표면에 저저항재료가 형성되고, 또 게이트전극상에 적층해서 국소배선을 형성할 수 있으므로, 고집적이고 소프트에러 내성이 있고 또한 로직프로세스와의 정합성이 양호한 완전CMOS형 SRAM셀을 갖는 반도체 집적 회로장치를 제공할 수 있다.
Claims (76)
- 반도체기판상에 서로 이간되어 형성된 제1 도전형의 제1 반도체영역과 제2 도전형의 제2 반도체영역을 접속하는 배선을 갖는 반도체 집적 회로장치의 제조방법으로서,[a] 상기 제1 반도체영역과 상기 제2 반도체영역의 각각의 표면에 제1 실리콘층을 선택적으로 형성하는 공정;[b] 상기 제1 실리콘층상을 포함하는 반도체기판의 전면에 고융점 금속막을 형성하는 공정;[c] 상기 고융점 금속막상에 제2 실리콘층을 형성한 후, 상기 제2 실리콘층을 배선의 형상으로 패터닝하는 공정;[d] 상기 반도체기판을 열처리해서 상기 제1 실리콘층, 상기 고융점 금속막 및 상기 제2 실리콘층을 실리사이드화하는 공정 및;[e] [d]의 공정 후, 상기 반도체기판상에 잔존한 미반응의 상기 고융점 금속막을 제거하는 것에 의해 상기 제1 반도체영역과 상기 제2 반도체영역을 접속하는 상기 배선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 구동용 MISFET와 부하용 MISFET로 이루어지는 한쌍의 CMIS 인버터로 구성된 플립플롭회로 및 상기 플립플롭회로의 한쌍의 입출력단자에 접속된 한쌍의 전송용MISFET로 메모리셀을 구성한 SRAM을 갖는 반도체 집적 회로장치의 제조방법으로서,[a] 반도체기판에 형성되고 또한 상기 CMIS 인버터의 입출력단자를 구성하는 제1 도전형의 제1 반도체영역과 제2 도전형의 제2 반도체영역의 각각의 표면 및 구동용 MISFET와 부하용 MISFET의 각각의 게이트전극의 일부의 표면에 제1 실리콘층을 선택적으로 형성하는 공정;[b] 상기 제1 실리콘층상을 포함하는 상기 반도체기판의 주면상에 고융점 금속막을 형성하는 공정;[c] 상기 고융점 금속막상에 제2 실리콘층을 형성한 후, 상기 제2 실리콘층을 국소배선의 형상으로 패터닝하는 공정;[d] 상기 반도체기판을 열처리해서 상기 제1 실리콘층, 상기 고융점 금속막 및 상기 제2 실리콘층을 실리사이드화하는 공정;[e] [d]의 공정 후, 상기 반도체기판상에 잔존한 미반응의 상기 고융점 금속막을 제거하는 것에 의해 상기 제1 반도체영역과 상기 제2 반도체영역을 접속함과 동시에 상기 한쌍의 CMIS 인버터의 상호의 입출력단자 사이를 접속하는 한쌍의 국소배선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제2항에 있어서,상기 [a]공정 이전에,포토레지스트를 마스크로 한 드라이에칭에 의해 상기 구동용 MISFET, 상기부하용 MISFET의 각각의 게이트전극의 일부의 표면을 덮는 두꺼운 절연막을 제거하는 공정 및;상기 반도체기판의 전면을 에치백해서 상기 제1 반도체영역, 상기 제2 반도체영역의 각각의 표면을 덮는 얇은 절연막을 제거함과 동시에 상기 게이트전극의 측벽에 상기 얇은 절연막을 잔존시키는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제2항에 있어서,상기 제1 반도체영역, 상기 제2 반도체영역의 각각의 표면에 형성되는 고융점 금속 실리사이드층의 바닥면의 높이를 상기 구동용 MISFET 및 부하용 MISFET의 게이트절연막의 상면보다 높게 하는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제2항에 있어서,상기 [c]공정에서 상기 제2 실리콘층을 국소배선의 형상으로 패터닝할 때, 상기 구동용 MISFET, 상기 부하용 MISFET의 각각의 반도체영역 중, 상기 CMIS 인버터의 입출력단자를 구성하지 않는 반도체영역상의 적어도 일부에는 상기 제2 실리콘층을 잔존시키지 않도록 하는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제2항에 있어서,상기 [e]공정 후, 상기 국소배선의 상층에 기준전압선 또는 전원전압선을 형성하고, 상기 국소배선과 상기 기준전압선 또는 상기 전원전압선 사이에 용량소자를 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제6항에 있어서,상기 [c]공정에서 상기 고융점 금속막상에 형성하는 제2 실리콘층의 막두께를 상기 실리사이드화에 필요한 막두께보다 두껍게 하는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제6항에 있어서,상기 [c]공정에서 상기 고융점 금속막상에 제2 실리콘층을 형성한 후, 상기 제2 실리콘층상에 제2 고융점 금속막 또는 그의 실리사이드막을 형성하는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제6항에 있어서,상기 구동용 MISFET, 상기 전송용 MISFET, 상기 부하용 MISFET의 각각의 반도체영역중, 데이타선, 전원전압선, 기준전압선 중의 어느 하나가 접속되는 반도체영역의 표면에는 상기 국소배선을 형성하는 공정에서 동시에 고융점 금속 실리사이드층을 형성하는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 구동용 MISFET와 부하용 MISFET로 이루어지는 한쌍의 CMIS 인버터로 구성된 플립플롭회로 및 상기 플립플롭회로의 한쌍의 입출력단자에 접속된 한쌍의 전송용 MISFET로 메모리셀을 구성한 SRAM을 갖는 반도체 집적 회로장치의 제조방법으로서,[a] 반도체기판에 형성되고 또한 상기 CMIS 인버터의 입출력단자를 구성하는 제1 도전형의 제1 반도체영역과 제2 도전형의 제2 반도체영역 및 구동용 MISFET와 부하용 MISFET의 각각의 게이트전극을 구성하는 제1 실리콘막상에 제1 절연막을 선택적으로 형성하는 공정;[b] 상기 제1 절연막상에 제2 실리콘막을 형성한 후, 상기 제2 실리콘막을 국소배선의 형상으로 패터닝하는 공정;[c] 상기 제1 반도체영역과 제2 반도체영역의 각각의 표면 및 상기 제1 실리콘막의 일부의 표면을 노출시키는 개구부를 형성하는 공정;[d] 상기 제2 실리콘막 및 상기 개구부상을 포함하는 상기 반도체기판의 주면상에 고융점금속막을 형성하는 공정;[e] 상기 반도체기판을 열처리해서 상기 제2 실리콘막, 고융점 금속막, 상기 제1 실리콘막의 일부의 표면과 상기 제1 및 제2 반도체영역의 표면을 실리사이드화하는 공정 및;[f] [e]의 공정 후, 상기 반도체기판상에 잔존한 미반응의 상기 고융점 금속막을 제거하는 것에 의해 상기 제1 반도체영역과 제2 반도체영역을 접속함과 동시에 상기 한쌍의 CMIS 인버터의 상호의 입출력단자 사이를 접속하는 한쌍의 국소배선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제10항에 있어서,상기 제1 절연막은 상기 전송용 MISFET의 게이트전극을 구성하는 제3 실리콘막상에 형성되고,상기 [c] 공정에서 상기 제3 실리콘막상의 상기 제1 절연막이 제거되고,상기 [e] 공정에서 상기 제3 실리콘막이 실리사이드화되는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제10항에 있어서,상기 국소배선은 상기 제1 실리콘막상으로 연장해서 상기 제1 실리콘막, 상기 국소배선, 상기 제1 절연막으로 용량소자를 형성하는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제12항에 있어서,상기 용량소자는 상기 플립플롭회로의 기억노드 사이에 접속되어 있는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제12항에 있어서,상기 제1 절연막은 질화실리콘막을 포함하고 있는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제10항에 있어서,상기 고융점금속은 W, Ti, Co, Pt, Ni 및 Ta중의 하나로 이루어지는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제10항에 있어서,스테이틱형 랜덤 액세스의 메모리셀로 급전하고 있는 전원배선과 접지배선이 제1 층째의 알루미늄배선으로 이루어지고,데이타선이 제2층째의 알루미늄배선으로 이루어지고,메모리셀 이외의 논리회로는 3층이상의 알루미늄배선으로 이루어지는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제11항에 있어서,상기 반도체 집적 회로장치는 마이크로프로세서의 논리소자를 포함하고,상기 논리소자는 상기 전송용 MISFET의 게이트전극과 동일한 구성의 게이트전극으로 이루어지는 MISFET로 형성되는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 반도체기판의 주면상에 형성된 제1 절연막, 상기 제1 절연막상에 형성된 제1 실리콘막, 상기 제1 실리콘막의 측면을 포함하는 상기 제1 실리콘막을 덮는 제2 절연막 및 상기 반도체기판내에 형성된 제1 및 제2 반도체영역을 포함하는 반도체기판을 준비하는 공정;상기 주면상에 고융점 금속막을 퇴적시켜 상기 제2 절연막과 상기 제1 및 제2 반도체영역을 덮는 공정;상기 고융점 금속막상에 제2 실리콘막을 선택적으로 형성하여 상기 제2 실리콘막을 상기 제2 절연막과 상기 제1 및 제2 반도체영역상으로 연장시키는 공정;상기 반도체기판을 어닐링하여 상기 제2 실리콘막, 제1 및 제2 반도체영역과 상기 고융점 금속막을 반응시켜 실리사이드막을 형성하는 공정 및;상기 어닐링 공정 후에 미반응의 고융점 금속막을 제거하는 공정을 포함하고,상기 제2 절연막과 상기 제1 실리콘막은 상기 제1 반도체영역과 상기 제2 반도체영역 사이에 배치되는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제18항에 있어서,상기 반도체기판은 실리콘으로 이루어지고,상기 제1 실리콘막은 제1 MISFET의 게이트전극과 일체로 형성되는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제18항에 있어서,상기 방법은 상기 고융점 금속막의 퇴적 공정 이전에, 상기 제2 절연막의 적어도 일부를 제거하여 상기 제1 실리콘막을 노출시키는 공정을 더 포함하고,상기 고융점 금속막은 상기 고융점 금속막의 퇴적 공정시에 상기 제1 실리콘막의 노출된 부분상에 형성되고,상기 제2 실리콘막은 상기 제2 실리콘막 형성 공정시에 상기 제1 실리콘막의 노출된 부분상으로 연장하고,상기 실리사이드막은 상기 제1 실리콘막 및 상기 제2 실리콘막과 상기 고융점 금속막을 반응시키는 것에 의해 형성되는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제20항에 있어서,상기 반도체기판은 실리콘으로 이루어지고,상기 제1 실리콘막은 제1 MISFET의 게이트전극과 일체로 형성되는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 반도체기판의 주면상에 형성된 제1 절연막, 상기 제1 절연막상에 형성된 제1 실리콘막, 상기 제1 실리콘막의 측면을 포함하는 상기 제1 실리콘막을 덮는 제2 절연막 및 상기 반도체기판내에 형성된 제1 및 제2 반도체영역을 포함하는 반도체기판을 준비하는 공정;상기 주면상에 제2 실리콘막을 선택적으로 형성하여 상기 제2 절연막, 상기 제1 및 제2 반도체영역을 덮는 공정;상기 제2 실리콘막상 및 상기 주면상에 고융점 금속막을 퇴적시켜 상기 제2 실리콘막, 상기 제2 절연막 및 상기 제1 및 제2 반도체영역상으로 연장시키는 공정,상기 반도체기판을 어닐링하여 상기 제2 실리콘막, 제1 및 제2 반도체영역과 상기 고융점 금속막을 반응시켜 실리사이드막을 형성하는 공정 및;상기 어닐링공정 후에, 잔존하는 미반응의 고융점 금속막을 제거하는 공정을 포함하고,상기 제2 절연막과 상기 제1 실리콘막은 상기 제1 반도체영역과 상기 제2 반도체영역 사이에 배치되는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제22항에 있어서,상기 반도체기판은 실리콘으로 이루어지고,상기 제2 절연막은 상기 제1 및 제2 반도체영역상에 형성되어 상기 주면을 덮고,상기 방법은 상기 고융점 금속막의 퇴적 공정 이전에, 상기 제1 및 제2 반도체영역상의 상기 제2 절연막의 일부 및 상기 제1 실리콘막상의 상기 제2 절연막의 일부를 제거하여 상기 제1 실리콘막을 노출시키는 공정을 더 포함하고,상기 고융점 금속막은 상기 고융점 금속막의 퇴적 공정시에 상기 제1 실리콘막상에 형성되고,상기 실리사이드막은 상기 제1 및 제2 실리콘막과 고융점 금속막을 반응시키는 것에 의해 형성되는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제23항에 있어서,상기 반도체기판은 실리콘으로 이루어지고,상기 제1 실리콘막은 제1 MISFET의 게이트전극으로서 기능하는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제22항에 있어서,상기 반도체기판은 실리콘으로 이루어지고,상기 제1 실리콘막은 제1 MISFET의 게이트전극과 일체로 형성되는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제22항에 있어서,상기 반도체기판은 실리콘으로 이루어지고,상기 제2 절연막은 상기 제1 및 제2 반도체영역상에 형성되어 상기 주면을 덮고,상기 제2 절연막은 상기 제1 및 제2 반도체영역상에 형성되어 상기 제1 및 제2 반도체영역을 덮고,상기 방법은 상기 고융점 금속막의 퇴적 공정 이전에, 상기 제1 및 제2 반도체영역상의 상기 제2 절연막의 일부를 제거하는 공정을 더 포함하는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 반도체기판의 주면상에 형성된 제1 절연막, 상기 제1 절연막상에 형성된 제1 실리콘막, 상기 제1 실리콘막의 측면을 포함하는 제1 실리콘막을 덮는 제2 절연막 및 상기 반도체기판내에 형성된 제1 및 제2 반도체영역을 포함하는 반도체기판을 준비하는 공정;상기 제2 절연막과 상기 주면상에 티탄막을 퇴적시켜 상기 제2 절연막과 상기 제1 및 제2 반도체영역을 피복하는 공정;질소분위기중에서 상기 티탄막을 어닐링하여 상기 제2 절연막상에 질화티탄막을 형성하고 상기 제1 및 제2 반도체영역상에 티탄 실리사이드막을 형성하는 공정 및;상기 어닐링 공정 후에, 상기 질화티탄막을 패터닝하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제27항에 있어서,상기 반도체기판은 실리콘으로 이루어지고,상기 제2 절연막은 상기 제1 및 제2 반도체영역상에 형성되어 상기 주면상을 덮고,상기 방법은 상기 티탄막의 퇴적 공정 이전에, 상기 제1 및 제2 반도체영역상의 상기 제2 절연막의 일부를 제거하고 상기 제1 실리콘막상의 상기 제2 절연막의 일부를 제거하여 상기 제1 실리콘막을 노출시키는 공정을 더 포함하고,상기 티탄막은 상기 티탄막의 퇴적 공정시에 상기 제1 실리콘막상에 형성되고,상기 티탄실리사이드막은 상기 제1 실리콘막과 상기 티탄막을 반응시키는 것에 의해 형성되는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제28항에 있어서,상기 반도체기판은 실리콘으로 이루어지고,상기 제1 실리콘막은 제1 MISFET의 게이트전극과 일체로 형성되는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제28항에 있어서,상기 반도체기판은 실리콘으로 이루어지고,상기 제1 실리콘막은 제1 MISFET의 게이트전극으로서 기능하는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제27항에 있어서,상기 반도체기판은 실리콘으로 이루어지고,상기 제2 절연막은 상기 제1 및 제2 반도체영역상에 형성되어 상기 주면을 덮고,상기 제2 절연막은 상기 제1 및 제2 반도체영역상에 형성되어 상기 제1 및제2 반도체영역을 덮고,상기 방법은 상기 티탄막의 퇴적공정 이전에 상기 제1 및 제2 반도체영역상의 상기 제2 절연막의 일부를 제거하는 공정을 더 포함하는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제18항에 있어서,상기 제1 실리콘막은 제1 MISFET의 게이트전극과 일체로 형성되고,상기 제1 절연막의 막두께는 상기 제1 MISFET의 게이트절연막의 막두께보다 크고,상기 제1 반도체영역은 상기 제1 MISFET의 소스영역 또는 드레인영역으로서 기능하는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제18항에 있어서,상기 제1 실리콘막은 제1의 n채널 MISFET의 게이트전극과 제1의 p채널 MISFET의 게이트전극과 일체로 형성되고,상기 제1 절연막의 막두께는 상기 제1의 n채널 MISFET의 게이트절연막 및 상기 제1의 p채널 MISFET의 게이트전극의 막두께보다 크고,상기 제1 반도체영역은 상기 제1의 n채널 MISFET의 소스영역 또는 드레인영역으로서 기능하고,상기 제2 반도체영역은 상기 제1의 p채널 MISFET의 소스영역 또는 드레인영역으로서 기능하는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제18항에 있어서,상기 고융점 금속막은 코발트막으로 이루어지는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
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- 제22항에 있어서,상기 제1 실리콘막은 제1 MISFET의 게이트전극과 일체로 형성되고,상기 제1 절연막의 막두께는 상기 제1 MISFET의 게이트절연막의 막두께보다 크고,상기 제1 반도체영역은 상기 제1 MISFET의 소스영역 또는 드레인영역으로서 기능하는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제22항에 있어서,상기 제1 실리콘막은 제1의 n채널 MISFET의 게이트전극과 제1의 p채널 MISFET의 게이트전극과 일체로 형성되고,상기 제1 절연막의 막두께는 상기 제1의 n채널 MISFET의 게이트절연막과 제1의 p채널 MISFET의 게이트전극의 막두께보다 크고,상기 제1 반도체영역은 상기 제1의 n채널 MISFET의 소스영역 또는 드레인영역으로서 기능하고,상기 제2 반도체영역은 상기 제1의 p채널 MISFET의 소스영역 또는 드레인영역으로서 기능하는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
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- 제27항에 있어서,상기 제1 실리콘막은 제1 MISFET의 게이트전극과 일체로 형성되고,상기 제1 절연막의 막두께는 상기 제1 MISFET의 게이트절연막의 막두께보다 크고,상기 제1 반도체영역은 상기 제1 MISFET의 소스영역 또는 드레인영역으로서 기능하는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제27항에 있어서,상기 제1 실리콘막은 제1의 n채널 MISFET의 게이트전극과 제1의 p채널 MISFET의 게이트전극과 일체로 형성되고,상기 제1 절연막은 상기 제1의 n채널 MISFET와 제1의 p채널 MISFET의 게이트전극의 막두께보다 큰 막두께를 갖고,상기 제1 반도체영역은 상기 제1의 p채널 MISFET의 소스영역 또는 드레인영역으로서 기능하고,상기 제2 반도체영역은 상기 제1의 p채널 MISFET의 소스영역 또는 드레인영역으로서 기능하는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
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- 제1 MISFET와 제2 MISFET, 기판의 주면상의 제1 절연막, 상기 제1 절연막상의 제1 실리콘막 및 제2 절연막을 갖는 기판을 준비하는 공정;상기 주면상에 고융점 금속막을 퇴적시켜 제1 절연막, 제2 절연막, 제1 실리콘막 및 상기 제1 및 제2 MISFET의 반도체영역을 덮는 공정;상기 고융점 금속막상에 제2 실리콘막을 선택적으로 형성하여 상기 제2 절연막, 상기 제1 실리콘막, 상기 제1 MISFET의 반도체영역 및 상기 제2 MISFET의 상기 반도체영역상으로 상기 제2 실리콘막을 연장하는 공정;상기 기판을 어닐링하여 상기 제2 실리콘막, 상기 제1 MISFET의 반도체영역 및 상기 제2 MISFET의 반도체영역과 상기 고융점 금속막을 반응시키는 것에 의해 실리사이드막을 형성하는 공정 및;상기 어닐링 공정 후에 미반응의 고융점 금속막을 제거하는 공정을 포함하고,상기 제2 절연막은 상기 제1 실리콘막, 상기 제1 실리콘막의 측면, 상기 제1 및 제2 MISFET의 게이트전극, 상기 제1 및 제2 MISFET의 게이트전극의 측면을 덮고,상기 제1 및 제2 MISFET의 각각은 상기 주면상에 형성된 게이트절연막, 상기 게이트절연막상에 형성된 게이트전극 및 상기 기판내에 형성되고 소스영역과 드레인영역으로서 기능하는 반도체영역을 갖고,상기 제1 절연막의 막두께는 상기 제1 및 제2 MISFET의 게이트절연막의 막두께보다 크고,상기 제2 절연막과 상기 제1 실리콘막은 상기 제1 MISFET의 반도체영역과 상기 제2 MISFET의 반도체영역 사이에 배치되는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제45항에 있어서,상기 제1 실리콘막은 상기 제1 MISFET의 게이트전극과 일체로 형성되는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제45항에 있어서,상기 제1 실리콘막은 상기 제1 MISFET의 게이트전극과 상기 제2 MISFET의 게이트전극과 일체로 형성되고,상기 제1 MISFET는 n채널 MISFET이고,상기 제2 MISFET는 p채널 MISFET인 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제45항에 있어서,상기 고융점 금속막은 코발트막으로 이루어지는 것을 특징으로 하는 반도체집적 회로장치의 제조방법.
- 제45항에 있어서,상기 제1 절연막은 상기 MISFET가 형성될 상기 기판의 능동영역을 규정하는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제45항에 있어서,상기 방법은 상기 고융점 금속막의 퇴적 공정 이전에, 상기 제1 실리콘막의 적어도 일부를 제거하여 상기 제1 실리콘막을 노출시키는 공정을 더 포함하고,상기 고융점 금속막은 상기 고융점 금속막의 퇴적공정시에 상기 제1 실리콘막의 노출부분상에 형성되고,상기 제2 실리콘막은 상기 제2 실리콘막의 형성 공정시에 상기 제1 실리콘막의 상기 노출부분상으로 연장하고,상기 실리사이드막은 상기 제1 실리콘막 및 상기 제2 실리콘막과 상기 고융점 금속막을 반응시키는 것에 의해 형성되는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제1 MISFET, 제2 MISFET, 제1 절연막 및 제2 절연막을 갖는 기판을 준비하는공정;주면상에 고융점 금속막을 퇴적시켜 상기 제1 절연막, 상기 제2 절연막 및 상기 제1 및 제2 MISFET의 반도체영역을 덮는 공정;상기 주면상에 제1 실리콘막을 선택적으로 형성하여 상기 제1 실리콘막이 상기 제1 절연막, 상기 제2 절연막, 상기 제1 MISFET의 반도체영역 및 상기 제2 MISFET의 반도체영역상으로 연장하는 공정;상기 기판을 어닐링하여 상기 제1 실리콘막, 상기 제1 MISFET의 반도체영역 및 제2 MISFET의 반도체영역과 상기 고융점 금속막을 반응시키는 것에 의해 실리사이드막을 형성하는 공정 및;상기 어닐링공정 후에 미반응의 고융점 금속막을 제거하는 공정을 포함하고,상기 제1 MISFET는 상기 기판의 제1 능동영역상에 형성되고,상기 제2 MISFET는 상기 기판의 제2 능동영역상에 형성되고,상기 제1 MISFET는 상기 제1 능동영역상에 형성된 게이트절연막, 상기 게이트절연막상에 형성된 게이트전극 및 상기 제1 능동영역내에 형성되고 소스영역과 드레인영역으로서 기능하는 반도체영역을 갖고,상기 제2 MISFET는 상기 제2 능동영역상에 형성된 게이트절연막, 상기 게이트절연막상에 형성된 게이트전극 및 상기 제1 능동영역내에 형성되고 소스영역과 드레인영역으로서 기능하는 반도체영역을 갖고,상기 제1 및 제2 능동영역은 상기 제1 및 제2 MISFET의 상기 게이트절연막의 막두께보다 큰 막두께를 갖는 제1 절연막에 의해 규정되고,상기 제2 절연막은 상기 제1 및 제2 MISFET의 상기 게이트전극과 상기 제1 및 제2 MISFET의 상기 게이트전극의 측면을 덮는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제51항에 있어서,상기 제1 실리콘막의 형성 공정시에 상기 제1 실리콘막은 상기 고융점 금속막상에 형성되는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제51항에 있어서,상기 고융점 금속막은 상기 고융점 금속막의 형성 공정시에 상기 제1 실리콘막상에 형성되는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제51항에 있어서,상기 기판은 상기 제1 절연막상에 형성된 제2 실리콘막 및 상기 제2 실리콘막과 상기 제1 실리콘막의 측면을 덮는 제3 절연막을 더 구비하고,상기 고융점 금속막과 상기 제2 실리콘막은 상기 제3 절연막상으로 연장하는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제54항에 있어서,상기 제1 실리콘막은 상기 제1 MISFET의 게이트전극과 일체로 형성되는 것을특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제54항에 있어서,상기 제1 실리콘막은 상기 제1 MISFET의 게이트전극과 상기 제2 MISFET의 게이트전극과 일체로 형성되고,상기 제1 MISFET는 n채널 MISFET이고, 상기 제2 MISFET는 p채널 MISFET인 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제51항에 있어서,상기 고융점 금속막은 코발트막으로 이루어지는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제54항에 있어서,상기 고융점 금속막의 퇴적 공정 및 상기 제1 실리콘막의 형성 공정 이전에, 상기 제2 절연막의 적어도 일부분을 제거하여 상기 제1 실리콘막을 노출시키는 공정을 더 포함하고,상기 고융점 금속막은 상기 고융점 금속막의 퇴적 공정시에 상기 제1 실리콘막의 노출부분상에 형성되고,상기 실리사이드막은 상기 제1 및 제2 실리콘막과 상기 고융점 금속막을 반응시키는 것에 의해 형성되는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 반도체기판의 주면상에 형성된 MISFET의 게이트절연막, 상기 게이트절연막상에 형성된 상기 MISFET의 게이트전극 및 상기 게이트전극과 상기 게이트전극의 측면을 덮는 제1 절연막을 포함하는 반도체기판을 준비하는 공정;상기 주면의 일부분상에 실리콘막을 선택적으로 퇴적시키는 공정;상기 주면상에 고융점 금속막을 형성하여 상기 실리콘막과 상기 제1 절연막을 덮는 공정;상기 반도체기판을 어닐링하여 상기 고융점 금속막과 상기 실리콘막을 반응시키는 것에 의해 실리사이드막을 형성하는 공정 및;상기 어닐링공정 후에 미반응의 고융점 금속막을 제거하는 공정을 포함하고,상기 게이트전극은 고융점 금속막을 포함하고,상기 주면의 일부분은 상기 제1 절연막과 자기정합적으로 노출되는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제59항에 있어서,상기 준비 공정에 있어서 상기 반도체기판은 상기 기판내에 형성되는 제1, 제2 및 제3 반도체영역을 더 포함하고,상기 제1 및 제2 반도체영역은 상기 MISFET의 소스영역과 드레인영역으로서 기능하고,상기 제3 반도체영역은 상기 제1 반도체영역과 인접해서 형성되고, 상기 제1및 제2 반도체영역과는 반대의 도전형을 갖고,상기 선택적으로 퇴적하는 공정에 있어서, 상기 실리콘막이 상기 제1 및 제3 반도체영역상에 형성되어 상기 실리사이드막이 상기 제1 및 제3 반도체영역에 전기적으로 접속되는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제60항에 있어서,상기 MISFET는 스테이틱형 랜덤 액세스 메모리의 메모리셀을 구성하고 웰영역내에 형성되고,상기 제3 반도체영역은 상기 웰영역내에 형성되고 상기 웰영역과 동일 도전형을 갖고,상기 실리사이드막을 거쳐서 상기 웰영역과 상기 제1 반도체영역으로 제1 전압이 공급되는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제61항에 있어서,상기 MISFET는 p채널 MISFET이고,상기 웰영역은 n형 도전형인 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제61항에 있어서,상기 실리사이드막과 상기 제1 절연막상에 형성된 제2 절연막상에 제1 전압선이 형성되고,상기 제1 전압선은 상기 제2 절연막내에 형성된 콘택트홀을 거쳐서 상기 실리사이드막에 전기적으로 접속되고, 상기 제1 전압이 상기 실리사이드막을 거쳐서 상기 웰영역과 상기 제1 반도체영역으로 공급되는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제59항에 있어서,상기 어닐링 공정에 있어서, 상기 실리콘막이 상기 실리사이드막 아래에 잔존하도록 상기 실리사이드막이 형성되는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제59항에 있어서,상기 어닐링 공정 이전에, 상기 고융점 금속막에 또 실리콘막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제59항에 있어서,상기 준비 공정에 있어서, 상기 반도체기판은 상기 기판내에 형성되고 상기 소스영역과 드레인영역으로서 기능하는 반도체영역을 포함하는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제59항에 있어서,상기 게이트전극은 워드선과 일체로 형성되고,상기 MISFET는 메모리셀을 구성하는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제63항에 있어서,상기 제2 절연막은 질화실리콘막 및 상기 질화실리콘막의 막두께보다 큰 막두께를 갖는 산화실리콘막을 구비하고, 상기 질화실리콘막은 상기 산화실리콘막상에 형성되는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 반도체기판의 주면상에 형성된 MISFET의 게이트절연막, 상기 게이트절연막상에 형성된 상기 MISFET의 게이트전극, 상기 게이트전극과 상기 게이트전극의 측면을 덮는 제1 절연막 및 상기 기판내에 형성되는 제1 및 제2 반도체영역을 포함하는 반도체기판을 준비하는 공정;상기 주면의 일부분상에 실리콘막을 선택적으로 퇴적시켜 상기 제1 및 제2 반도체영역상에 상기 실리콘막을 형성하는 공정;상기 주면상에 고융점 금속막을 형성하여 상기 실리콘막과 상기 제1 절연막을 덮는 공정;상기 반도체기판을 어닐링하여 상기 고융점 금속막과 상기 실리콘막을 반응시켜 실리사이드막을 형성하고 상기 실리사이드막을 상기 제1 및 제2 반도체영역에 전기적으로 접속시키는 공정 및;상기 어닐링 공정 후에 미반응의 고융점 금속막을 제거하는 공정을 포함하고,상기 제1 반도체영역은 상기 MISFET의 소스영역과 드레인영역으로서 기능하고, 상기 제1 반도체영역과는 반대의 도전형을 갖는 상기 제2 반도체영역과 인접해서 형성되고,상기 주면의 일부분은 상기 제1 절연막과 자기정합적으로 노출되는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제69항에 있어서,상기 MISFET는 스테이틱형 랜덤 액세스 메모리의 메모리셀을 구성하고 웰영역내에 형성되고,상기 제2 반도체영역은 상기 웰영역내에 형성되고 상기 웰영역과 동일 도전형을 갖고,제1 전압선이 상기 실리사이드막과 상기 제1 절연막상에 형성된 제2 절연막상에 형성되고, 상기 제2 절연막에 형성된 콘택트홀을 거쳐서 상기 실리사이드막에 전기적으로 접속되고, 상기 실리사이드막을 거쳐서 상기 웰영역과 상기 제1 반도체영역으로 제1 전압이 공급되는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제69항에 있어서,상기 게이트전극은 고융점 금속을 포함하는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 기판의 주면상에 형성된 MISFET의 게이트절연막, 상기 게이트절연막상에 형성된 상기 MISFET의 게이트전극, 상기 게이트전극의 측면상에 형성된 사이드월 스페이서 및 상기 기판내에 형성된 제1 및 제2 반도체영역을 포함하는 반도체기판을 준비하는 공정;상기 주면상에 고융점 금속막을 형성하여 상기 주면의 부분과 상기 사이드월 스페이서를 덮는 공정;상기 반도체기판을 어닐링하여 상기 고융점 금속막과 상기 기판을 반응시켜 실리사이드막을 형성하고 상기 실리사이드막을 상기 제1 및 제2 반도체영역에 전기적으로 접속시키는 공정 및;상기 어닐링 공정 후에 미반응의 고융점 금속막을 제거하는 공정을 포함하고,상기 제1 반도체영역은 상기 MISFET의 소스영역 또는 드레인영역으로서 기능하고 상기 제1 반도체영역과는 반대의 도전형을 갖는 상기 제2 반도체영역과 인접해서 형성되고,상기 주면의 부분은 상기 사이드월 스페이서와 자기정합적으로 노출되는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제72항에 있어서,상기 고융점 금속막의 형성 공정 이전에, 상기 주면의 부분상에 실리콘막을 선택적으로 퇴적시켜 상기 실리콘막을 상기 제1 및 제2 반도체영역에 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제73항에 있어서,상기 MISFET는 스테이틱형 랜덤 액세스 메모리의 메모리셀을 구성하고 웰영역내에 형성되고,상기 제2 반도체영역은 상기 웰영역내에 형성되고 상기 웰영역과 동일 도전형을 갖고,제1 전압선이 상기 실리사이드막과 상기 제1 절연막상에 형성된 제2 절연막상에 형성되고, 상기 제2 절연막내에 형성된 콘택트홀을 거쳐서 상기 실리사이드막과 전기적으로 접속되고, 상기 실리사이드막을 거쳐서 상기 웰영역과 상기 제1 반도체영역으로 제1 전압이 공급되는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제74항에 있어서,상기 제2 절연막은 질화실리콘막 및 상기 질화실리콘막의 막두께보다 큰 막두께를 갖는 산화실리콘막을 구비하고, 상기 질화실리콘막은 상기 산화실리콘막상에 형성되는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
- 제70항에 있어서,상기 제2 절연막은 질화실리콘막 및 상기 질화실리콘막의 막두께보다 큰 막두께를 갖는 산화실리콘막을 구비하고, 상기 질화실리콘막은 상기 산화실리콘막상에 형성되는 것을 특징으로 하는 반도체 집적 회로장치의 제조방법.
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