JPS63114160A - 相補型ｍｉｓｆｅｔ集積回路 - Google Patents
相補型ｍｉｓｆｅｔ集積回路Info
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- JPS63114160A JPS63114160A JP61259480A JP25948086A JPS63114160A JP S63114160 A JPS63114160 A JP S63114160A JP 61259480 A JP61259480 A JP 61259480A JP 25948086 A JP25948086 A JP 25948086A JP S63114160 A JPS63114160 A JP S63114160A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0927—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising a P-well only in the substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体集積回路の構造に関し、特に、相補型
ＭＩＳＦＥＴ集積回路の構造に関する。
ＭＩＳＦＥＴ集積回路の構造に関する。
従来の技術
一部２図に従来における相補型ＭＩＳＦＥＴの一例を示
す、相補型ＭＩＳＦＥＴでは例えばｎ型単結１１ｉ？ｌ
＋すい素等の一つの導伝型の基板２０１上にＰチャネ
ル、Ｎチャネルの２種類のトランジスタを形成する為に
。
す、相補型ＭＩＳＦＥＴでは例えばｎ型単結１１ｉ？ｌ
＋すい素等の一つの導伝型の基板２０１上にＰチャネ
ル、Ｎチャネルの２種類のトランジスタを形成する為に
。
第２図において、Ｎチャネルトランジスタを形成する領
域には予めＰウェルと呼ばれるＰ型拡散領域２０２を形
成しておき、しかる後にこのＰウェルにはＮチャネルト
ランジスタ、他の領域にはＰチャネルトランジスタを形
成する。そして蒸着金属等を用いて１組のＮチャネルお
よびＰチャネルトランジスタのソース２０５および２０
６をオーミックに接続し、それぞれのドレイン２０７お
よび２０８をそれぞれアース及び電源に接続して、相補
型ＭＩＳＦＥＴ集積回路を構成する単位の一つであるイ
ンバータが出来る。又、第２図中２０４および２０３で
示されるｎ型およびＰ型不純物拡散層はそれぞれ基板お
よびＰウェルを電源単位およびアース電位にするための
コンタクト用不純物拡散層である。
域には予めＰウェルと呼ばれるＰ型拡散領域２０２を形
成しておき、しかる後にこのＰウェルにはＮチャネルト
ランジスタ、他の領域にはＰチャネルトランジスタを形
成する。そして蒸着金属等を用いて１組のＮチャネルお
よびＰチャネルトランジスタのソース２０５および２０
６をオーミックに接続し、それぞれのドレイン２０７お
よび２０８をそれぞれアース及び電源に接続して、相補
型ＭＩＳＦＥＴ集積回路を構成する単位の一つであるイ
ンバータが出来る。又、第２図中２０４および２０３で
示されるｎ型およびＰ型不純物拡散層はそれぞれ基板お
よびＰウェルを電源単位およびアース電位にするための
コンタクト用不純物拡散層である。
発明が解決しようとする問題点
さて、従来、従来技術に従って相補型ＭＩＳＦ［ＥＴ集
積回路を製造した場合、従来技術の項で説明したように
電源、アース、Ｐチャネルにｌ５ＦＥＴ、 Ｎチャネル
ＭＩＳＦＥＴのゲートおよびソース間接続の４種類の配
線を基板上に形成しなければならない、そのために、集
積回路の集積度が高くなり、素子が微細化されるに従っ
て、これら４種類の配線を同一層内に形成できなくなっ
て多層配線技術が必須となる。しかしながら、多層配線
では表面の凹凸が徴しくなり相補型ＭＩＳＦＥＴ集積回
路の製造上大きな障害を生む０例えば、フォトリソグラ
フィにおけるパターン松写精度の劣化や、段差側壁部で
の配線材料の残り等である。
積回路を製造した場合、従来技術の項で説明したように
電源、アース、Ｐチャネルにｌ５ＦＥＴ、 Ｎチャネル
ＭＩＳＦＥＴのゲートおよびソース間接続の４種類の配
線を基板上に形成しなければならない、そのために、集
積回路の集積度が高くなり、素子が微細化されるに従っ
て、これら４種類の配線を同一層内に形成できなくなっ
て多層配線技術が必須となる。しかしながら、多層配線
では表面の凹凸が徴しくなり相補型ＭＩＳＦＥＴ集積回
路の製造上大きな障害を生む０例えば、フォトリソグラ
フィにおけるパターン松写精度の劣化や、段差側壁部で
の配線材料の残り等である。
本発明は従来の上記実情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記諸問
題点を解消することを可能とした新規な相補型ＭＩＳＦ
ＥＴ集積回路を提供することにある。
従って本発明の目的は、従来の技術に内在する上記諸問
題点を解消することを可能とした新規な相補型ＭＩＳＦ
ＥＴ集積回路を提供することにある。
発明の独創性
本発明はｌＭＩＳＦＥＴのソースドレインを直接基板に
オーミックに接続して、基板又はウェルを必要な電位に
し、ＭＩＳＦＥＴのソースドレインに配線からではなく
、基板又はウェルから電流を流すことにより基板上の配
線用金属を一部不要にした点に独創性を有する。
オーミックに接続して、基板又はウェルを必要な電位に
し、ＭＩＳＦＥＴのソースドレインに配線からではなく
、基板又はウェルから電流を流すことにより基板上の配
線用金属を一部不要にした点に独創性を有する。
問題点を解決するための手段
前記目的を達成する為に５本発明に係る相補型ＭＩＳＦ
ＥＴ集積回路は。
ＥＴ集積回路は。
（１）第１導電型の半導体基板上に形成された相補型Ｍ
ＩＳＦＥＴ集積回路について、該相補型ＭＩＳＦＥＴ集
積回路を構成するＭＩＳＦＥＴのソースドレインの不純
物拡！￥９．層の少なくとも一部が該ソースドレイン領
域内部において前記基板と電気的にオーミックに接続さ
れて構成されるか、 （２）又は上記（１）の構成において、前記ソースドレ
インの不純物拡散層の少なくとも一部と前記基板が、前
記ソースドレイン領域内に形成された前記ソースドレイ
ン不純物拡散層よりも深い溝を埋め込む姿態で形成され
た導電性物質により電気的にオーミックに接続されて構
成されるか。
ＩＳＦＥＴ集積回路について、該相補型ＭＩＳＦＥＴ集
積回路を構成するＭＩＳＦＥＴのソースドレインの不純
物拡！￥９．層の少なくとも一部が該ソースドレイン領
域内部において前記基板と電気的にオーミックに接続さ
れて構成されるか、 （２）又は上記（１）の構成において、前記ソースドレ
インの不純物拡散層の少なくとも一部と前記基板が、前
記ソースドレイン領域内に形成された前記ソースドレイ
ン不純物拡散層よりも深い溝を埋め込む姿態で形成され
た導電性物質により電気的にオーミックに接続されて構
成されるか。
（３）又は上記（２）の構成において、特に、前記相補
型ＭＩＳＦＥＴ集積回路が、比較的不純物濃度の高い第
１導電型の単結晶けい素基板上に成長された該基板と同
じ導電型の該基板より不純物濃度の低いエピタキシャル
層に形成されている場合について、前記基板と逆の第２
導電型の不純物拡散層をソースドレインとして備えたＭ
ＩＳＦＥＴにおいて、該ＭＩＳＦＥＴのソースドレイン
領域の少なくとも一部に前記エピタキシャル層を突き抜
けて前記基板に達する溝が形成され、かつ該溝を埋め込
む姿態で形成された導電性物質により前記ソースドレイ
ンの不純物拡散層が前記基板と電気的にオーミックに接
続されて構成される。
型ＭＩＳＦＥＴ集積回路が、比較的不純物濃度の高い第
１導電型の単結晶けい素基板上に成長された該基板と同
じ導電型の該基板より不純物濃度の低いエピタキシャル
層に形成されている場合について、前記基板と逆の第２
導電型の不純物拡散層をソースドレインとして備えたＭ
ＩＳＦＥＴにおいて、該ＭＩＳＦＥＴのソースドレイン
領域の少なくとも一部に前記エピタキシャル層を突き抜
けて前記基板に達する溝が形成され、かつ該溝を埋め込
む姿態で形成された導電性物質により前記ソースドレイ
ンの不純物拡散層が前記基板と電気的にオーミックに接
続されて構成される。
実施例
次に本発明をその好ましい各実施例について図面を参照
しながら具体的に説明する。
しながら具体的に説明する。
第１の実施例
第１図は本発明の第１の実施例を示す断面図である。
第１図を参照するに、参照番号１０１は基板を示し、該
基板１０１は一例として不純物濃度ＩＸＩＯ１５ｃｍ−
’程度のｎ型単結晶けい素基板である。この基板に濃度
５ Ｘ １０１１０１ｓ’程度のＰウェルと呼ばれるＰ
型不純物拡散／ｉ１５１０３を形成し、素子分離用の厚
い酸化けい素１０４を選択酸化法により形成後、ゲート
電極１０２を形成している。その後ソースドレインの不
純物を表面濃度Ｉ Ｘ １０”ｃｍ−’程度イオン注入
し、電気的活性化の熱処理してＰ型不純物拡散層１０５
，１０９，１１０，１１２およびｎ型不純物拡散層１０
６．１０７．１０８．１１１をそれぞれ形成する。この
時注意することは、ＰチャネルＭＩＳＦＥＴ１２１のソ
ースドレインであるＰ型不純物拡散層１０５に隣接する
ようにｎ型不純物層１０７を、ＮチャネルＭＩＳＦＥＴ
１２０のソースドレインであるｎ型不純物拡散層１０８
に隣接するようにＰ型不純物拡散層１０９をそれぞれイ
オン注入することである。これはフォトリソグラフィ技
術を用いれば良い０次に酸化けい素等の絶縁膜を用いて
サイドウオール１１３を形成してサリサイド法によりソ
ースドレイン上にシリサイド１１４．１１５．１１６．
１１７，１１８，１１９を自己整合的に形成する。する
と例えばＰチャネルＭＩＳＦＥＴ１２１については、ソ
ースドレイン１０５はシリサイド１１４、ｎ型不純物拡
散層１０７を通して基板１０１とほとんどオーミックに
接続される。これは、不純物拡散層ｔＯＳおよび１０７
の濃度がＩ Ｘ １０”ｃｍ−”程度と高いためである
。同様にＮチャネルＭＩＳＦＥＴ１２０については、ソ
ースドレイン１０８はシリサイド１１５． Ｐ型不純物
拡散層１０９を通してＰウェル１０３とほとんどオーミ
ックに接続している。従って、シリサイド１１８と１１
９を接続し、シリサイド１１７を接地、シリサイド１１
６を正の電圧にしてやれば、本第１図は第２図と等価と
なり、相補型ＭＩＳＦＥＴインバータとなる。
基板１０１は一例として不純物濃度ＩＸＩＯ１５ｃｍ−
’程度のｎ型単結晶けい素基板である。この基板に濃度
５ Ｘ １０１１０１ｓ’程度のＰウェルと呼ばれるＰ
型不純物拡散／ｉ１５１０３を形成し、素子分離用の厚
い酸化けい素１０４を選択酸化法により形成後、ゲート
電極１０２を形成している。その後ソースドレインの不
純物を表面濃度Ｉ Ｘ １０”ｃｍ−’程度イオン注入
し、電気的活性化の熱処理してＰ型不純物拡散層１０５
，１０９，１１０，１１２およびｎ型不純物拡散層１０
６．１０７．１０８．１１１をそれぞれ形成する。この
時注意することは、ＰチャネルＭＩＳＦＥＴ１２１のソ
ースドレインであるＰ型不純物拡散層１０５に隣接する
ようにｎ型不純物層１０７を、ＮチャネルＭＩＳＦＥＴ
１２０のソースドレインであるｎ型不純物拡散層１０８
に隣接するようにＰ型不純物拡散層１０９をそれぞれイ
オン注入することである。これはフォトリソグラフィ技
術を用いれば良い０次に酸化けい素等の絶縁膜を用いて
サイドウオール１１３を形成してサリサイド法によりソ
ースドレイン上にシリサイド１１４．１１５．１１６．
１１７，１１８，１１９を自己整合的に形成する。する
と例えばＰチャネルＭＩＳＦＥＴ１２１については、ソ
ースドレイン１０５はシリサイド１１４、ｎ型不純物拡
散層１０７を通して基板１０１とほとんどオーミックに
接続される。これは、不純物拡散層ｔＯＳおよび１０７
の濃度がＩ Ｘ １０”ｃｍ−”程度と高いためである
。同様にＮチャネルＭＩＳＦＥＴ１２０については、ソ
ースドレイン１０８はシリサイド１１５． Ｐ型不純物
拡散層１０９を通してＰウェル１０３とほとんどオーミ
ックに接続している。従って、シリサイド１１８と１１
９を接続し、シリサイド１１７を接地、シリサイド１１
６を正の電圧にしてやれば、本第１図は第２図と等価と
なり、相補型ＭＩＳＦＥＴインバータとなる。
第２の実施例
第３図は本発明の第２の実施例を示す概略断面図である
。
。
上記第１の実施例では、ノースドレインにおいてＰ型不
純物拡散暦とｎ型不純物拡散層を隣接させ、その表面に
シリサイドを形成することによって基板又はウェルとの
オーミック接合を形成したが本節２の実施例ではソース
ドレインに溝を形成しこの溝を導電性物質で埋め込んだ
場合につき説明する。第３図はその一例である。第３図
においては、ＰチャネルＭＩＳＦＥＴについてのみ図を
描いているが、ＮチャネルＭＩＳＦＥＴについても同様
である。
純物拡散暦とｎ型不純物拡散層を隣接させ、その表面に
シリサイドを形成することによって基板又はウェルとの
オーミック接合を形成したが本節２の実施例ではソース
ドレインに溝を形成しこの溝を導電性物質で埋め込んだ
場合につき説明する。第３図はその一例である。第３図
においては、ＰチャネルＭＩＳＦＥＴについてのみ図を
描いているが、ＮチャネルＭＩＳＦＥＴについても同様
である。
ｎ型単結晶けい素基板３０１上にゲート電極３０３を形
成しソースドレインの表面濃度Ｉ Ｘ １０ｚｒ′ａｍ
−３程度のＰ型不純物拡散層３０４を形成している。３
０２は素子分離用の酸化けい素であり、３０５は溝を埋
めた導伝物質である。これは例えばＷ等高融点全屈のＣ
ｖＤ成長等により実現できる。また３０６は溝形成時に
イオン注入により形成した表面濃度ｌＸｌ０”ｃｍ−’
程度のｎ型不純物拡散層である。
成しソースドレインの表面濃度Ｉ Ｘ １０ｚｒ′ａｍ
−３程度のＰ型不純物拡散層３０４を形成している。３
０２は素子分離用の酸化けい素であり、３０５は溝を埋
めた導伝物質である。これは例えばＷ等高融点全屈のＣ
ｖＤ成長等により実現できる。また３０６は溝形成時に
イオン注入により形成した表面濃度ｌＸｌ０”ｃｍ−’
程度のｎ型不純物拡散層である。
第３図かられかるように、ソースドレイン不純物拡散層
３０４は導電物質３０５、ｎ型不純物拡散層３０６を通
して基板３０１とオーミックに接続されている。
３０４は導電物質３０５、ｎ型不純物拡散層３０６を通
して基板３０１とオーミックに接続されている。
第３の実施例
第４図は本発明の第３の実施例を示す概略断面図である
。第４図に示された第３の実施例においては、エピタキ
シャル基板を用いた場合につき説明する。
。第４図に示された第３の実施例においては、エピタキ
シャル基板を用いた場合につき説明する。
第４図に示すように、不純物′ｅｉ度Ｉ ＸＩＯ”ａｍ
−’程度のｎ型単結晶基板４０１上に同じ導電型の単結
晶けい素のエピタキシャル層４０２を成長した基板を用
い、後は第２の実施例とほとんど同様である。
−’程度のｎ型単結晶基板４０１上に同じ導電型の単結
晶けい素のエピタキシャル層４０２を成長した基板を用
い、後は第２の実施例とほとんど同様である。
但し注意する点は溝をエピタキシャル層４０２を突き抜
けて形成し、溝を埋める導電物質４０６によって、ソー
スドレインの不純物層１［ｆ１４０５と基板４０１が直
接オーミックに接続されるようにすることである。これ
により電流の流れる経路における抵抗を第１および第２
の実施例よりも低減することができる。
けて形成し、溝を埋める導電物質４０６によって、ソー
スドレインの不純物層１［ｆ１４０５と基板４０１が直
接オーミックに接続されるようにすることである。これ
により電流の流れる経路における抵抗を第１および第２
の実施例よりも低減することができる。
発明の詳細
な説明したように、本発明によれば、ＭＩＳＦ［ＥＴの
ソースドレインを直接基板にオーミックに接続してＭＩ
ＳＦ［ＥＴのソースドレインに基板から電流を供給する
ことにより、基板上の配線用金属を一部不要にすること
ができる効果が得られる。その結果相補型ＭＩＳＦＨＴ
集積回路の製造工程を著しく簡略出来、かつ表面が著し
く平坦になり、相補型ＭＩＳＦＩＥＴ集積回路の集積度
を大幅に向上させることが可能となる。
ソースドレインを直接基板にオーミックに接続してＭＩ
ＳＦ［ＥＴのソースドレインに基板から電流を供給する
ことにより、基板上の配線用金属を一部不要にすること
ができる効果が得られる。その結果相補型ＭＩＳＦＨＴ
集積回路の製造工程を著しく簡略出来、かつ表面が著し
く平坦になり、相補型ＭＩＳＦＩＥＴ集積回路の集積度
を大幅に向上させることが可能となる。
第１図は本発明の第１の実施例を示す断面図、第２図は
従来技術を説明するための断面図、第３図は本発明の第
２の実施例を示す断面図、第４図は本発明の第３の実施
例を示す断面図である。 １０１．２０１．３０１．４０１． 、 、 ｎ型単結
晶けい素基板、１０２．３０３．４０４． 、 、ゲー
ト電極、１０３，２０２゜０．Ｐ型不純物拡散層（Ｐウ
ェル） 、１０４．３０２゜４０３、 、 、 Ｍ化け
い素、１０５．１０９．１１０．１１２．２０３゜２０
６．２０８．３０４，４０５． 、 、 Ｐ型不純物拡
散層、１０６．１０７．１０８．１１１，２０４，２０
５，２０７，３０６． 、 。 ｎ型不純物拡散１５．１１３． 、 、サイドウオール
、１１４．１１５．１１６，１１７．１１８．１１９．
、 、シリサイド、１２０、 、 、 ＮチャネルＭ
ＩＳＦ［Ｔ、 １２１． 、 、 ＰチャネルＭＩＳＦ
ＥＴ、 ３０５．４０６． 、 、導電物質、４０２．
、 。
従来技術を説明するための断面図、第３図は本発明の第
２の実施例を示す断面図、第４図は本発明の第３の実施
例を示す断面図である。 １０１．２０１．３０１．４０１． 、 、 ｎ型単結
晶けい素基板、１０２．３０３．４０４． 、 、ゲー
ト電極、１０３，２０２゜０．Ｐ型不純物拡散層（Ｐウ
ェル） 、１０４．３０２゜４０３、 、 、 Ｍ化け
い素、１０５．１０９．１１０．１１２．２０３゜２０
６．２０８．３０４，４０５． 、 、 Ｐ型不純物拡
散層、１０６．１０７．１０８．１１１，２０４，２０
５，２０７，３０６． 、 。 ｎ型不純物拡散１５．１１３． 、 、サイドウオール
、１１４．１１５．１１６，１１７．１１８．１１９．
、 、シリサイド、１２０、 、 、 ＮチャネルＭ
ＩＳＦ［Ｔ、 １２１． 、 、 ＰチャネルＭＩＳＦ
ＥＴ、 ３０５．４０６． 、 、導電物質、４０２．
、 。
Claims (3)
- （１）、一導電型の半導体基板上に形成された相補型Ｍ
ＩＳＦＥＴ集積回路について、該相補型ＭＩＳＦＥＴ集
積回路を構成するＭＩＳＦＥＴのソースドレインの不純
物拡散層の少なくとも一部が該ソースドレイン領域内部
において前記基板と電気的にオーミックに接続されてい
ることを特徴とする相補型ＭＩＳＦＥＴ集積回路。 - （２）、前記ソースドレインの不純物拡散層の少なくと
も一部と前記基板が前記ソースドレイン領域内に形成さ
れた前記ソースドレイン不純物拡散層よりも深い溝を埋
め込む姿態で形成された導電性物質により電気的にオー
ミックに接続されていることを更に特徴とする特許請求
の範囲第（１）項に記載の相補型ＭＩＳＦＥＴ集積回路
。 - （３）、前記相補型ＭＩＳＦＥＴ集積回路が比較的不純
物濃度の高い第１導電型の単結晶けい素基板上に成長さ
れた該基板と同じ導電型の該基板より不純物濃度の低い
エピタキシャル層に形成されている場合について、前記
基板と逆の第２導電型の不純物拡散層をソースドレイン
として備えたＭＩＳＦＥＴにおいて、該ＭＩＳＦＥＴの
ソースドレイン領域の少なくとも一部に前記エピタキシ
ャル層を突き抜けて前記基板に達する溝が形成され、か
つ該溝を埋め込む姿態で形成された導電性物質により前
記ソースドレインの不純物拡散層が前記基板と電気的に
オーミックに接続されていることを更に特徴とする特許
請求の範囲第（２）項に記載の相補型ＭＩＳＦＥＴ集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61259480A JPS63114160A (ja) | 1986-10-30 | 1986-10-30 | 相補型ｍｉｓｆｅｔ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61259480A JPS63114160A (ja) | 1986-10-30 | 1986-10-30 | 相補型ｍｉｓｆｅｔ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63114160A true JPS63114160A (ja) | 1988-05-19 |
Family
ID=17334661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61259480A Pending JPS63114160A (ja) | 1986-10-30 | 1986-10-30 | 相補型ｍｉｓｆｅｔ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63114160A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5136355A (en) * | 1987-11-25 | 1992-08-04 | Marconi Electronic Devices Limited | Interconnecting layer on a semiconductor substrate |
| US6104070A (en) * | 1997-07-04 | 2000-08-15 | Nec Corporation | Semiconductor device with reduced number of through holes and method of manufacturing the same |
| JP2007258739A (ja) * | 2007-05-21 | 2007-10-04 | Renesas Technology Corp | 半導体集積回路装置 |
| US8093681B2 (en) | 1994-05-27 | 2012-01-10 | Renesas Electronics Corporation | Semiconductor integrated circuit device and process for manufacturing the same |
-
1986
- 1986-10-30 JP JP61259480A patent/JPS63114160A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5136355A (en) * | 1987-11-25 | 1992-08-04 | Marconi Electronic Devices Limited | Interconnecting layer on a semiconductor substrate |
| US8093681B2 (en) | 1994-05-27 | 2012-01-10 | Renesas Electronics Corporation | Semiconductor integrated circuit device and process for manufacturing the same |
| US8133780B2 (en) | 1994-05-27 | 2012-03-13 | Renesas Electronics Corporation | Semiconductor integrated circuit device and process for manufacturing the same |
| US6104070A (en) * | 1997-07-04 | 2000-08-15 | Nec Corporation | Semiconductor device with reduced number of through holes and method of manufacturing the same |
| JP2007258739A (ja) * | 2007-05-21 | 2007-10-04 | Renesas Technology Corp | 半導体集積回路装置 |
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