JPH04196440A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体装置、特゛に詳しくは集積回路を構成
するＭＯＳトランジスタの構造に関するものである。

［従来の技術］ 第３図は、ＭＯＳトランジスタの一例として、Ｎチャネ
ルＭＯＳトランジスタの従来の構成を示す模式説明図で
ある。

図において、１はＰ型低抵抗シリコン基板、２はＰ型高
抵抗シリコンエピタキシャル層、３はＮ型ドレイン拡散
層、４はＮ型ソース拡散層、５はＰ型拡散層、６はゲ、
−ト絶縁膜、７はゲート電極、８は素子分離絶縁膜、９
は眉間絶縁膜、ｌＯは金属配線である。

本構造は、現在の一般的な半導体プロセスにより製造さ
れる、−ａ的なＮチャネルＭＯＳトランジスタであるの
で詳細な説明は省略する。

［発明が解決しようとする課題］ 上記第３図の従来例の構造における問題点として、次の
ようなことが指通される。

（１）　従来の構造のＭＯＳトランジスタを、ＬＳＩの
出力バッファの様な大電流を必要とするようなトランジ
スタとして集積回路に使用した場合、ＭＯＳトランジス
タ内では、ドレイン近傍において、インパクトイオナイ
ゼーションにより多数の電子、正孔対が発生する。この
とき正孔は基板に向かって移動し、基板電流が生じ、そ
れにより基板電位が上昇してしまう。

従来構造のＭＯＳ　トランジスタにおいては、Ｍ○Ｓト
ランジスタ下には充分低抵抗なＰ型基板が存在し、上述
した様な基板電位の上昇は、通常の高抵抗基板上に形成
されたＭＯＳトランジスタと比較すると小さい。しかし
ながら、ＭＯＳ）ランジスタの短チヤネル化が進む中で
、基板電流は益々増加し、第３図に示す従来例のように
Ｐ型板散層と、Ｎ型ソース拡散層との距離が大きい場合
には、Ｎ型ソース拡散層近傍の基板電位が上昇してしま
う。、特にアナログ回路の様に、ＭＯＳ　ｌ−ランジス
タの特性が少しでも変化してしまうと特性不良となって
しまう回路においては、基板電位の上昇は極力避けねば
ならない。また、０Ｍ０３回路のようにＰチャネルＭＯ
Ｓトランジスタが隣接する場合には、この基板電位上昇
によりラッチアップを引き起こし易くなり、これも避け
ねばならない問題である。

（２）　上述した（１）の問題を避けるためにレイアウ
ト設計者は、Ｎ型ソース拡散層近傍に、Ｐ型板散層を配
置する様レイアウトを行なうが、Ｐ型板散層を配置する
分だけ回路パターンサイズが大きくなってしまい、集積
度を犠牲にしなくてはならなくなる。

この発明は、上述したような問題点を解決するためにな
されたもので、回路パターンサイズを大きく取る必要な
く、且つ上述した（１）のようなアナログ回路の特性異
常、及びラッチアップを避は得るｍｏｓ　）−ランジス
タの構造を提供することを目的としたものである。

［課題を解決するための手段］ この発明に係わる半導体装置は、ＭＯＳトランジスタの
ソース拡散層と金属配線との接続孔を少なくとも含む領
域の半導体層に溝を形成し、上記溝はソース拡散層と、
高抵抗の半導体層を突き抜け、低抵抗の半導体基板まで
達しており、且つ上記溝内には半導体と金属が積層され
て埋め込まれている構造を有するＭＯＳトランジスタで
ある。

［作用］ この発明においては、ＭＯＳ　Ｉ−ランジスタのソース
拡散層と金属配線との接続孔下に溝を形成し、その溝を
低抵抗の半導体基板まで達するような深さとし、さらに
その溝を金属で埋め込んでいる。

従って従来では、平面的に、基板に電位を与えるＰ型板
散層と、ソース拡散層とを接続していたものを、本発明
においては、深さ方向に溝内の金属を通して低抵抗基板
に接続している。このことより、 （１）　　ソース拡散層と低抵抗の半導体基板とは、非
常に短い距離を金属で接続しているため、接続は非常に
低抵抗であり、Ｎ型ソース拡散層近傍の基板電位の上昇
はなくなり、アナログ回路の特性異常、ラッチアップを
生じない。また、金属は半導体を通してソース拡散層、
及び基板またはウェルと接続されるため、溝を形成する
際に、　ドライエツチングにより溝側面に結晶ダメージ
が残ったとしても半導体層がバッファ層となり、低抵抗
な接触が可能となっている。

（２）　本発明では、ソース拡散層と、低抵抗の半導体
基板とは深さ方向で接続されるため、基本的に回路パタ
ーンサイズは増大しない。

［実施例］ 第１図は、この発明の一実施例を示すＮチャネルＭＯＳ
　）ランジスタの断面構造図である。５゜８を除く１〜
１０は第３図の従来例の説明において用いたものと同一
符号であり、その構成も同様であるので説明は省略する
。

図において、１１はＮチャネルＭＯＳトランジスタのＮ
型ソース拡散層４を突き抜けて、Ｐ型低抵抗シリコン基
板１に達するよう形成された溝であり、１２は溝１１内
に埋め込まれた金属である。

本例においては、タングステンをＣＶＤ法により形成し
ている。１３は金属１２とソース拡散層４及び低抵抗Ｐ
型基板１に挟まれた半導体層である。

以下、第１図の実施例に示したＭＯＳトランジスタの製
造工程を第２図（ａ）〜（ｄ）の工程手順図に従って説
明する。尚、　（ａ）に至るまでの工程は従来のものと
変わらないので省略する。

（ａ）マスクフォト工程により、溝１１を形成する領域
にフォトレジストを残さないようにして、まず眉間絶縁
Ｉ！１９をドライエツチング法によりエツチングする。

その後さらにドライエツチング法により、シリコンを所
望の深さまでエツチングし、溝１１を形成する。

（ｂ）ポリシリコンをＣＶＤ法により堆積し、フォトエ
ツチング工程により少なくとも溝１１の内部にのみポリ
シリコンが残るように、ポリシリコンをバターニングす
る。

（Ｃ）タングステンをＣＶＤ法により堆積し、その後エ
ッチバック法により、溝１１の内部にのみタングステン
１２を残す。

（ｄ）その後は、従来の一般的な製造工程に従って製造
される。

本実施例においては、溝１１に埋め込まれる金属１２と
、配線用の金属１０とは異種のものを用いたが、同種の
ものを用いても構わない。その場合には製造工程はさら
に簡略化も可能である。また、本実施例においては、タ
ングステンは、溝内に埋め込むためだけに使われたが、
ソース拡散層４、及びドレイン拡散層３と金属配置ｊｌ
ｌｏとの接続孔内の埋め込み用と兼用することも可能で
ある。

［発明の効果］ この発明は、以上説明した通り、低抵抗の半導体基板上
に高抵抗の半導体層が形成され、さらにその上に形成さ
れたＭＯＳトランジスタのソース拡散層と、金属配線と
の接続孔下の半導体層に、ソース拡散層を突き抜けて低
抵抗の半導体基板に達する溝を設け、その溝内に金属を
埋め込んだ構造を提供している。これにより、ＬＳＩの
出力バッファの様に、大電流を必要とするような場合に
おいても、ソース拡散層と低抵抗の半導体基板間の抵抗
を、非常に低抵抗とすることができ、アナログ回路の特
性不良、およびラッチアップを防止することができる。

特に、金属は半導体を通してソース拡散層、および低抵
抗基板と接触されるため、溝を形成する際にドライエツ
チングにより溝側面に結晶ダメージが残ったとしても、
半導体層がバッファ層となり、低抵抗な金属とソース拡
散層及び低抵抗基板との接触が可能となっている。

また、従来においては、上記問題を防止するために、基
板と同導電型の拡散層を、ソース拡散層と隣接して配置
する必要があり、それにより回路パターンサイズの増大
を招いていたが、本発明においては、その必要もないた
め、集積度の向上も図ることが可能である。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すＮチャネルＭＯ３
Ｉ−ランジスタの模式構造断面図、第２図（ａ）〜（ｄ
）は、実施例のＮチャネルＭＯＳトランジスタの工程説
明図、第３図は、従来の一般的ＮチャネルＭＯＳ　トラ
ンジスタの模式構造断面図である。 図において、１はＰ型低抵抗シ↑ノコン基板、２はＰ壁
高抵抗シリコンエピタキシャル層、３はＮ型ドレイン拡
散層、４はＮ型ソース拡散層、５はＰ型板散層、６はゲ
ート絶縁膜、７はゲーｈａ極、８は素子分離絶縁膜、９
は層間絶縁膜、１ｏは金属配線、１１は半導体基板内に
形成された溝、１２は溝内に埋め込まれた金属（タング
ステン）、１３は溝内で且つ金属１２下に形成された多
結晶シリコンである。 以上 出願人　セイコーエプソン株式会社 代理人　弁理士　鈴木喜三部（他１名）第５図

Claims (1)

【特許請求の範囲】
1. 　低抵抗の半導体基板上に高抵抗の半導体層が形成され
   ており、前記高抵抗の半導体層上にＭＯＳトランジスタ
   が形成されて成る半導体装置において、前記ＭＯＳトラ
   ンジスタのソース拡散層と金属配線との接続孔を少なく
   とも含む領域の半導体層には溝が形成され、前記溝はソ
   ース拡散層と、前記高抵抗の半導体層を突き抜け、前記
   低抵抗の半導体基板に達しており、且つ前記溝内には半
   導体と金属が積層されて埋め込まれていることを特徴と
   する半導体装置。