KR20010012517A - 집적 ｃｍｏｓ-회로 및 상기 회로의 제조 방법 - Google Patents
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Abstract
본 발명은 집적 CMOS-회로 및 상기 회로의 제조 방법에 관한 것이다. 집적 CMOS-회로는 제 1 MOS-트랜지스터 및 상기 트랜지스터에 상보적인 제 2 MOS-트랜지스터를 포함하며, 상기 2개의 MOS-트랜지스터 중에서 하나의 트랜지스터는 트렌치 바닥에 배치되고 다른 하나의 트랜지스터는 반도체 기판의 주표면에 배치된다. 2개의 MOS-트랜지스터는, 상기 MOS-트랜지스터를 통과하는 전류가 상기 2개의 MOS-트랜지스터 사이에 배치된 트렌치 측벽에 대해 실제로 평행하게 흐르도록 배치된다.
Description
충전 밀도를 높이기 위해, CMOS-회로내에서 n-채널-MOS-트랜지스터 및 p-채널-MOS-트랜지스터를 각각 그룹으로 결합하는 것이 제안된다(예를 들어 S. Saito et al., "A 1-Mbit CMOS DRAM with Fast Page Mode and Static Column Mode", IEEE J. Sol.-State Circ., vol. SC-20, p. 903, 1985 참조). 그럼으로써, n-도핑 웰과 n-도핑 소스/드레인-영역 사이에 필요한 최소 간격은 개별 MOS-트랜지스터 사이에서는 유지될 필요가 없고, 오히려 다만 상응하는 그룹 사이에서만 유지되면 된다. 그에 의해 트랜지스터당 필요한 공간이 감소된다.
또한 CMOS-회로를 박막 트랜지스터 베이스상에 제공하는 것도 제안된다(예를 들어 A. G. Lewis et al., "Polysilicon TET Circuit and Performance", IEEE J. Sol.-State Circ., vol. 27, p. 1833, 1992 참조). 이 경우 n-채널-MOS-트랜지스터 및 p-채널-MOS-트랜지스터의 기판은 서로 분리되어 실시된다. 이와 같은 구성 형태에서는 n-채널-MOS-트랜지스터의 및 p-채널-MOS-트랜지스터의 소스/드레인-영역 사이에 전체 회로의 절연을 위한 충분한 간격이 유지되어야 한다.
마지막으로는, CMOS-회로를 제조하기 위해 실리콘 기판상에 절연층을 제공하는 것이 제안된다(IBM TDB, Vol. 27, Nr. 12, May 1985, Pages 6968 to 6970 참조). 절연층의 표면에서는 폴리실리콘층이 에피택셜 성장되어 가로 에피택시에 의해 국부적으로 단결정성 층으로 변형된다. 실리콘 기판내에서는 n-채널-MOS-트랜지스터가 형성된다. 에피택셜 성장된 층내에서는 p-채널-MOS-트랜지스터가 형성된다. 2개의 트랜지스터는 상기 트랜지스터를 감싸는 절연 영역에 의해서 각각 절연된다. 완성된 회로내에서 n-채널-MOS-트랜지스터 및 p-채널-MOS-트랜지스터는 절연층 및 절연 영역에 의해서 서로에 대해 완전히 절연된다. 원칙상 래치-업-효과는 상기 절연층 때문에 생기지 않는다. 그러나 CMOS-회로가 필요로하는 표면은 트랜지스터를 감싸는 절연 영역 때문에 상당히 크다.
본 발명은 집적 CMOS-회로 및 상기 회로의 제조 방법에 관한 것이다. CMOS-회로에서는, 집적 밀도가 증가하는 경우에도 논리 게이트의 n-채널-MOS-트랜지스터 및 p-채널-MOS-트랜지스터가 서로에 대해 절연되는 것이 보장되어야 한다. 특히 래치-업-효과(Latch-Up-Effect), 즉 제 1 배전 전압과 제 2 배전 전압 사이에서 기생 사이리스터의 접속이 피해져야 한다. 이 목적을 위해, 경우에 따라서는 상응하는 도핑 웰내에 배치된 n-채널-MOS-트랜지스터 및 p-채널-MOS-트랜지스터가 절연 영역에 의해 감싸진다. 래치-업-효과를 저지하는 조치로서는 예를 들어 가드-링(Guard-Ring)의 형태로 이루어지는 추가의 웰 콘택팅 또는 기판 콘택팅 방법이 제공될 수 있다.
본 발명은 도면에 도시된 실시예를 참조하여 하기에서 자세히 설명된다.
도 1은 매립된 도핑층, p-도핑 웰, 채널-스톱-층 및 트렌치 마스크를 갖는 반도체 기판의 단면도이며,
도 2는 트렌치를 에칭하고 트렌치의 측벽에서 절연 스페이서를 형성한 후의 반도체 기판의 단면도이고,
도 3은 트렌치 마스크를 제거하고, 게이트 유전체를 형성하며 전도성 층을 데포짓한 후의 반도체 기판의 단면도이며,
도 4는 트렌치의 바닥이 전도성 층에 의해 계속적으로 커버되는, 전도성 층을 구조화하기 위한 제 1 에칭 단계 후의 반도체 기판의 평면도이고,
도 5는 도 4에 V-V로 표시된 반도체 기판의 단면도이며,
도 6은 트렌치 바닥이 노출되고 전도성 층을 구조화하기 위한 제 2 에칭 단계를 실시하고, 트렌치 바닥상에 확산 소스를 형성하고 트렌치 바닥에 소스/드레인-영역을 형성한 후의 반도체 기판의 단면도이고,
도 7은 확산 소스를 제거하고, 이온 주입에 의해서 매립된 도핑층과 결합되는 트렌치 바닥에 있는 소스/드레인-영역을 커버하지 않는 마스크를 형성한 후의 반도체 기판의 단면도이며,
도 8은 패시베이션층을 형성하고, 반도체 기판의 주표면에 있는 소스/드레인-영역에 대한 콘택홀 및 매립된 도핑층에 대한 콘택홀을 개방하며, 콘택홀을 채우는 콘택을 형성한 후의 반도체 기판의 단면도이고,
도 9는 주표면에 있는 소스/드레인-영역 및 트렌치 바닥에 있는 소스/드레인-영역을 오버랩하며 상기 2개의 소스/드레인-영역을 서로 결합시키는 콘택이 제공된 패시베이션층내의 콘택홀을 개방한 후에 반도체 기판을 도 8과 평행하게 절단한 단면도이며,
도 10은 도 8 및 도 9의 단면도에 도시된 콘택을 형성한 후의 반도체 기판의 평면도로서, 도 8에 도시된 단면은 도 10에서 VIII-VIII로, 도 9에 도시된 단면은 도 10에서 IX-IX로 표시되고,
도 11은 도 8, 도 9 및 도 10을 참조하여 설명된 논리 게이트의 등가 회로도이며,
도 12는 실리콘 웨이퍼, 상기 웨이퍼상에 배치된 절연층 및 상기 절연층 위에 배치된 단결정성 실리콘층을 포함하며, 매립된 도핑층이 형성되고 트렌치 마스크를 사용하여 트렌치가 에칭되는 반도체 기판의 단면도이다.
본 발명의 목적은, 상승된 충전 밀도로 제조될 수 있는 집적 CMOS-회로를 제공하는 것이다. 본 발명의 목적은 또한 상기 방식의 회로를 제조하기 위한 방법을 제공하는 것이다.
상기 목적은 본 발명에 따라, 청구항 1에 따른 집적 CMOS-회로 및 청구항 6에 따른 제조 방법에 의해 달성된다. 본 발명의 추가 실시예는 나머지 청구항에서 기술된다.
집적 CMOS-회로에서 반도체 기판의 주표면에는 하나 이상의 트렌치가 제공된다. 상기 주표면에는 제 1 MOS-트랜지스터가 배치되고, 트렌치의 바닥에는 제 2 MOS-트랜지스터가 배치된다. 제 2 MOS-트랜지스터는 제 1 MOS-트랜지스터에 대해 상보적이다. 제 1 MOS-트랜지스터 및 제 2 MOS-트랜지스터는, 상기 2개의 MOS-트랜지스터를 통과하는 전류가 제 1 MOS-트랜지스터와 제 2 MOS-트랜지스터 사이에 배치된 트렌치 측벽에 대해 실제로 평행하게 흐르도록 배치된다. 상기 방식의 회로에서 제 1 MOS-트랜지스터의 소스/드레인-영역과 제 2 MOS-트랜지스터의 소스/드레인-영역 사이의 절연은 트렌치 측벽에 의해서 보장된다. 그렇기 때문에 제 1 MOS-트랜지스터와 제 2 MOS-트랜지스터 사이의 절연을 위해서는 주표면에 대해 평행한 가로 공간이 필요치 않게 된다. 설계시 제 1 MOS-트랜지스터 및 제 2 MOS-트랜지스터는 주표면상에 서로 인접하여 배치될 수 있다. 이와 같은 방식으로 CMOS-회로내에서도 상승된 충전 밀도가 달성된다.
래치-업에 대한 저항 강도를 개선하기 위해서는, 반도체 기판 내부의 제 1 MOS-트랜지스터 하부에 및 제 2 MOS-트랜지스터 상부에 절연층을 제공하는 것이 바람직하다. 이것이 의미하는 것은, 주표면으로부터 절연층까지의 간격이 트렌치의 깊이보다 더 작다는 것이다. 따라서 절연층은 트렌치에 의해서 중단된다. 상기 절연층은 제 1 MOS-트랜지스터의 소스/드레인-영역과 반대의 도전형으로 도핑된 고도핑 층으로 실현될 수 있다. 대안적으로는, 예컨대 SiO2또는 Si3N4와 같은 유전성 재료로 이루어진 절연층이 제공될 수 있다.
바람직하게는 트렌치에 대해 가로로 진행하는 라인이 제공된다. 상기 라인은 제 1 MOS-트랜지스터를 위한 제 1 게이트 전극 및 제 2 MOS-트랜지스터를 위한 제 2 게이트 전극을 포함한다. 이와 같은 방식에 의해, 제 1 게이트 전극과 제 2 게이트 전극 사이에 추가의 접속을 만들 필요없이 제 1 게이트 전극과 제 2 게이트 전극 사이에 전기 접속이 형성된다.
트렌치 바닥에 배치된 제 2 MOS-트랜지스터의 소스/드레인-영역을 콘택팅하기 위해서는, 반도체 기판 내부의 제 2 MOS-트랜지스터 하부에 매립된 도핑층을 제공하는 것이 바람직하다. 그렇게 되면 제 2 MOS-트랜지스터의 콘택팅될 소스/드레인-영역의 수직 부분 영역이 상기 매립층까지 이르게 된다. 상기 수직 부분 영역은 이온 주입에 의해 제조될 수 있다. 매립층은 하나 이상의 콘택을 통해 각각 필요한 전위에 접속된다. 그럼으로써 상응하는 소스/드레인-영역이 개별 전위에 접속될 수 있다.
CMOS-회로를 제조하기 위해서는 바람직하게, 주표면에 인접하고 제 1 도전형으로 도핑된 영역이 반도체 기판내에 형성된다. 깊이가 제 1 도전형으로 도핑된 영역의 깊이보다 더 깊은 트렌치가 형성된다. 적어도 트렌치의 바닥 및 주표면을 커버하는 게이트 유전체가 형성된다. 상기 트렌치를 채우는 전도성 층이 데포짓된다. 제 1 MOS-트랜지스터를 위한 제 1 게이트 전극 및 제 2 MOS-트랜지스터를 위한 제 2 게이트 전극을 규정하는 마스크를 사용하여, 제 1 에칭 단계에서 상기 전도성 층이 주표면 영역에서 전체적으로 에칭된다. 이 때 트렌치의 바닥은 전도성 층에 의해서 계속적으로 커버된다. 이 때 제 1 MOS-트랜지스터를 위한 제 1 게이트 전극이 형성된다. 그 다음에 제 1 MOS-트랜지스터를 위한 소스/드레인-영역이 형성된다. 이 때 트렌치의 바닥은 마스크로서 작용하는 전도성 층에 의해 커버된다. 그 다음에, 제 2 에칭 단계에서 상기 전도성 층이 트렌치 바닥에서도 전체적으로 에칭된다. 이 때 제 2 게이트 전극이 형성된다. 제 2 MOS-트랜지스터를 위한 소스/드레인-영역을 형성하기 위해 트렌치의 노출된 바닥에서 확산 소스가 형성된다. 제 2 MOS-트랜지스터의 소스/드레인-영역은 확산에 의해 형성된다.
확산 소스는 바람직하게 도핑된 규산염 유리층을 제공하여 플로잉(flowing)함으로써 형성된다. 이 경우 확산 소스는 다만 트렌치 바닥에서만 자기 정렬 방식으로 형성된다.
바람직하게는 전도성 층으로부터 하나의 라인이 형성되는데, 이 라인은 제 1 MOS-트랜지스터 및 제 2 MOS-트랜지스터를 통과해 가로로 뻗으며 제 1 게이트 전극 및 제 2 게이트 전극을 포함한다. 그럼으로써 제 1 게이트 전극 및 제 2 게이트 전극은 자기 정렬 방식으로 서로 접속된다. 제 1 게이트 전극과 제 2 게이트 전극 사이의 접속은 논리 게이트를 위해서 필요하다.
논리 게이트를 형성하기 위해서는, 게이트내에서 서로 접속되어야 하는 제 1 MOS-트랜지스터의 소스/드레인-영역 및 제 2 MOS-트랜지스터의 소스/드레인-영역이 설계시에 주표면상에 서로 인접 배치되도록 제 1 MOS-트랜지스터 및 제 2 MOS-트랜지스터를 배치하는 것이 바람직하다. 그렇게 되면, 접속될 2개의 소스/드레인-영역을 오버랩하는 콘택홀이 상기 2개의 소스/드레인-영역을 접속하기 위해서 개방된다. 2개의 소스/드레인-영역은 상기 콘택홀을 채우는 하나의 콘택을 통해 서로 접속된다.
래치-업에 대한 저항 강도를 개선하기 위해서 실리콘 웨이퍼, 상기 웨이퍼상에 배치된 절연층 및 상기 절연층 위에 배치된 단결정성 실리콘층을 갖는 SOI-기판을 반도체 기판으로서 사용하는 것도 본 발명의 범주에 속한다. 이 경우 트렌치는, 상기 트렌치가 단결정성 실리콘층 및 절연층을 통과하여 실리콘 웨이퍼 내부까지 이를 정도의 깊이로 형성된다. 본 회로에서 절연층은 제 1 MOS-트랜지스터와 제 2 MOS-트랜지스터 사이의 래치-업-효과를 저지한다.
하나 이상의 트렌치를 제공하는 것은 본 발명의 범주에 속한다. 또한 트렌치의 횡단면이 스트립 형태로 선택될 수 있기 때문에, 결과적으로 트렌치 바닥에서 및 주표면상에서 인접 트렌치 사이에는 각각 다수의 MOS-트랜지스터가 배치된다. 이 경우 CMOS-회로의 구성은 MOS-트랜지스터의 배치를 통해서 뿐만 아니라 게이트 전극을 형성하기 위한 전도성 층의 구조화를 통해서도 이루어진다. 트렌치의 바닥 또는 주표면에 인접하고 직렬로 접속되어야 하는 MOS-트랜지스터에 상기 MOS-트랜지스터를 직렬로 접속시키는 하나의 공통 소스/드레인-영역을 제공하는 것은 본 발명의 범주에 속한다. CMOS-회로에서는 상이한 게이트 형태 뿐만 아니라 트랜스퍼 게이트 회로 또는 논리 회로도 실현될 수 있다.
예를 들어 약 1015㎝-3의 베이스 도펀트로 n-도핑된 단결정성 실리콘 웨이퍼인 반도체 기판(1)내에서는, 붕소를 1015㎝-3의 도우즈 및 약 400keV의 에너지로 주입함으로써 매립된 도핑층(2)이 형성된다. 매립된 도핑층(2)은, 이 층이 매립된 접속 라인으로 적합할 정도로 고도핑되어야 한다.
그 다음에 포토 래커 마스크를 사용하여 붕소를 120keV의 에너지 및 약 1013㎝-2의 도우즈로 이온 주입함으로써 p-도핑 웰(3)이 형성된다. p-도핑 웰(3)은 예를 들어 0.3㎛의 깊이를 갖는다. 붕소를 약 4 x 1013㎝-2의 도우즈 및 약 100keV의 에너지로 추가 주입함으로써 채널-스톱-층(4)이 형성되며, 이 층은 p-도핑 웰(3)의 내부에 또는 하부에 배치된다. p-도핑 웰(3)은 반도체 기판(1)의 주표면에 인접한다.
SiO2-층을 예를 들어 50㎚ 내지 150㎚의 두께로 TEOS-방법을 사용하여 데포짓한 다음에 상기 SiO2-층을 포토리소그래픽 프로세스 단계를 이용하여 구조화함으로써 트렌치 마스크(5)가 형성된다(도 1 참조). 트렌치 마스크(5)는 후속하는 트렌치 에칭 공정을 위한 하드 마스크로서 사용된다. 예를 들어 HBr/Cl2/He로 이방성 에칭하는 방법에서는 후속적으로 트렌치 에칭이 실행된다. 이 때에는 예를 들어 2개의 트렌치(6)가 형성된다. 2개의 트렌치(6)는 각각 p-도핑 웰(3) 하부에 있는 반도체 기판(1) 내부까지 이른다. 그럼으로써 상기 트렌치는 p-도핑 웰(3) 및 채널-스톱-층(4)을 가로지르게 된다(도 2 참조). 트렌치(6)는 예를 들어 0.5㎛의 깊이를 갖는다. 상기 트렌치(6)는 폭이 약 0.5㎛이고 길이가 예를 들어 10㎛인 직사각형 횡단면을 갖는다.
후속적으로, 실제로 동형의 에지 커버링을 사용한 TEOS-방법으로 SiO2-층을 예를 들어 40㎚ 및 80㎚의 두께로 데포짓한 다음에 이방성 에칭 백(etching back)함으로써 트렌치(6) 측벽에 절연 스페이서(7)가 형성된다. 절연 스페이서(7)는 p-도핑 웰(3) 및 채널-스톱-층(4)의 노출 표면을 커버한다.
그 다음에, 예를 들어 25keV의 에너지 및 예를 들어 1,5 x 1012㎝-2의 도우즈로 예컨대 붕소의 이온 주입이 실행되는데, 상기 이온 주입은 후속적으로 트렌치(6) 바닥에서 제조될 MOS-트랜지스터를 위한 채널 주입으로서 이용된다. 그 다음에 예를 들어 HF로 습식 화학 에칭함으로써 트렌치(6) 측벽에서 절연 스페이서(7)가 제거된다. 그와 동시에 트렌치 마스크(5)가 제거된다.
후속적으로, 실제로 동형의 에지 커버링을 사용한 TEOS-방법으로 추가의 SiO2-층이 예를 들어 80㎚의 층두께로 데포짓된 다음에 이방성 에칭 백된다. 이 때 트렌치(6)의 에지에서는 재차 절연 스페이서(8)가 형성된다(도 3 참조). 열산화에 의해 트렌치(6)의 바닥 및 주표면에서는 게이트 유전체(9)가 형성된다. 게이트 유전체(9)는 예를 들어 5 내지 10㎚의 두께로 형성된다.
전도성 층(10)이 전표면적으로 데포짓된다. 전도성 층(10)은 트렌치(6)가 상기 층으로 채워질 정도의 두께로 데포짓된다(도 3 참조). 트렌치(6)의 넓이가 예를 들어 0.6㎛인 경우에는 상기 전도성 층(10)이 예를 들어 500㎚의 두께로 형성된다. 전도성 층(10)을 위해서는 게이트 전극을 제조하기에 적합한 모든 재료가 적합하다. 전도성 층(10)은 특히 금속 규화물을 함유하는 도핑 폴리실리콘 또는 금속 규화물을 함유하는 비정질 실리콘으로 제조된다. 상기 전도성 층은 예를 들어 다결정성 실리콘 또는 비정질 실리콘을 데포짓한 다음에 이온 주입 또는 확산에 의해 도핑함으로써 형성된다.
그 다음에 전도성 층(10)을 구조화하기 위해 포토 래커 마스크가 형성된다. 포토 래커 마스크 하부에는 예를 들어 비정질 실리콘 및 비정질 질화실리콘으로 이루어진 반사 방지층이 제공될 수 있다. 예를 들어 HBr/NF3를 이용한 건식 에칭의 제 1 에칭 단계에서는, 주표면 영역에서 제 1 게이트 전극(101)이 형성되도록 전도성 층(10)이 구조화된다(도 4 참조). 제 1 게이트 전극(101)의 측면에서는 주표면에 있는 게이트 유전체(9)의 표면이 노출된다. 그와 달리 트렌치(6)의 바닥에 있는 게이트 유전체(9)는 전도성 층(10)의 재료에 의해 계속 커버된다(V-V로 표시된 도 4의 절단면이 도시된 도 5 참조). 후속적으로 예를 들어 비소의 이온 주입이 실행되며, 이 때 주표면에서는 제 1 게이트 전극(101)에 대해 자기 정렬 방식으로 제 1 MOS-트랜지스터를 위한 소스/드레인-영역(11)이 형성된다. 소스/드레인-영역(11)은 완전히 채널-스톱-층(4) 상부에 있는 p-도핑 웰(3) 내부에 배치된다(도 5 참조). 상기 영역은 예를 들어 1020㎝-3의 도펀트 농도를 갖는다. 주표면에 있는 게이트 유전체(9)는 이온 주입시 확산 산화물로서 작용한다. 이온 주입시 트렌치 바닥은 그곳에 있는 전도성 층(10)의 부분에 의해서 마스킹된다.
그 다음의 제 2 에칭 단계에서는 예를 들어 HBr/Cl2/HeO2를 이용한 건식 에칭 방법에 의해 전도성 층(10)이 계속해서 구조화되며, 이 때 게이트 유전체(9)의 표면은 트렌치(6)의 바닥에서 부분적으로 노출된다. 이 때에는 제 2 게이트 전극(102)이 형성된다(도 10 참조). 제 1 게이트 전극(101) 및 제 2 게이트 전극(102)은, 제 1 에칭 단계 및 제 2 에칭 단계에서의 전도성 층(10)의 구조화에 의해 형성되고 트렌치(6)에 대해 가로로 진행하는 라인(10')의 구성 부분이다(도 4 참조).
후속적으로 붕소 규산염 유리층을 데포짓하고, 가볍게 플로잉한 후에 에칭 백 함으로써 상기 유리층으로부터 확산 소스가 형성되며, 이 소스는 다만 트렌치(6)내에만 배치된다(도 6 참조). 고온 단계에서는 트렌치(6)의 바닥에 있는 확산 소스(12)로부터 붕소를 완전히 확산시킴으로써 하나의 트렌치(6) 바닥에 배치된 제 2 MOS-트랜지스터를 위한 소스/드레인-영역(13)이 형성된다(도 6 참조).
예를 들어 CHF3로 확산 소스(12)를 제거한 후에는 예컨대 포토 래커로 이루어진 마스크(14)가 형성되는데, 이 마스크는 제 2 MOS-트랜지스터를 위한 하나의 소스/드레인-영역(13)의 영역에 개구를 포함하며, 상기 트랜지스터는 트렌치(6)의 바닥에 배치되고 후속적으로 매립된 도핑층(2)과 전기 접속된다. 이 목적을 위해 180keV 또는 100keV 내지 280keV의 에너지 및 1015㎝-2의 도우즈로 예를 들어 붕소와 같은 p-도핑 이온이 주입되며, 이 때 개별 소스/드레인-영역(13)으로부터는 깊은 소스/드레인-영역(13')이 형성된다(도 7 참조). 이 깊은 소스/드레인-영역(13')은 매립된 도핑층(2) 위까지 이른다.
채널-스톱-층(4)은 제 1 MOS-트랜지스터와 제 2 MOS-트랜지스터 사이에서 절연층으로 작용한다.
예를 들어 포토 래커 스트립으로 마스크(14)를 제거한 후에는 중간 산화물층(15)이 데포짓된다. 중간 산화물층(15)내에서는 제 1 MOS-트랜지스터를 위한 하나의 소스/드레인-영역(11)에 대한, 매립된 도핑층(2)에 대한, 및 제 1 MOS-트랜지스터를 위한 다른 소스/드레인-영역(11)에 대한 및 제 2 MOS-트랜지스터를 위한 소스/드레인-영역(13)에 대한 콘택홀이 개방된다. 상기 콘택홀에는 예를 들어 SiO2-층을 동일한 형태로 데포짓하고 상기 SiO2-층을 에칭 백함으로써 에지 절연부(16)가 제공된다. 에지 절연부(16)는 한편으로는 관련 콘택홀의 횡단면을 좁히는 작용을 함으로써 정렬 정확성이 보상되고 그에 따라 단락이 피해지며, 다른 한편으로는 매립된 도핑층(2) 위까지 이르는 콘택홀의 영역에서 p-도핑 웰(3), 채널-스톱-층(4) 및 반도체 기판(1)의 노출된 에지를 절연하는 작용을 한다(도 8 및 도 9 참조). 상기 콘택홀에는 콘택이 제공된다. 제 1 콘택(171)은 제 1 MOS-트랜지스터를 위한 소스/드레인-영역(11) 중에서 한 영역에 대해 형성된다(도 8 참조). 제 2 콘택(172)은 매립된 도핑층(2)에 대해 형성된다. 제 3 콘택(173)은 제 1 MOS-트랜지스터를 위한 다른 소스/드레인-영역(11)에 대해 및 제 2 MOS-트랜지스터를 위한 소스/드레인-영역(13) 중에서 한 영역에 대해 형성된다(도 9 참조). 제 3 콘택(173)은 상기 2개의 소스/드레인-영역(11, 13)을 접속시킨다. 콘택(171, 172, 173)의 배치는 도 10에 도시되어 있다. 도 8 및 도 9에 도시된 절단면은 도 10에서 일점쇄선 VIII-VIII 및 IX-IX로 표시된다.
도 11에는 제 1 MOS-트랜지스터 및 제 2 MOS-트랜지스터에 의해 형성된 논리 게이트의 등가 회로도가 도시되어 있다. 제 1 콘택(171) 및 제 2 콘택(172)은 각각 제 1 배전 전압 및 제 2 배전 전압과 접속된다. 제 1 게이트 전극(101) 및 제 2 게이트 전극(102)을 포함하는 라인(10')은 상기 논리 게이트의 입력이다. 제 3 콘택(173)은 논리 게이트의 출력이다.
대안적으로, CMOS-회로는 단결정성 실리콘으로 이루어진 반도체 기판(1) 대신 SOI-기판(1')내에 형성될 수 있다(도 12 참조). SOI-기판(1')은 단결정성 실리콘 웨이퍼(11')를 포함하며, 이 웨이퍼상에는 예컨대 SiO2로 이루어진 절연층(12') 및 단결정성 실리콘층(13')이 배치된다. 단결정성 실리콘층(13')은 예를 들어 p-도핑된다. 실리콘 웨이퍼(11')는 예를 들어 n-도핑된다. 이온 주입에 의해 실리콘 웨이퍼(11')내에는 매립된 p-도핑층(2')이 형성된다.
단결정성 실리콘층(13')의 표면에는 트렌치 마스크(4')가 제공된다. 트렌치 마스크(4')는 도 1을 참조하여 전술된 트렌치 마스크(5)와 유사하게 형성된다.
예를 들어 HRr 및 CHF3로 이방성 에칭함으로써, 실리콘 웨이퍼(11') 내부까지 이르는 트렌치(5')가 형성된다. 트렌치(5')의 에지에서는 단결정성 실리콘층(13')의 표면 및 절연층(12')의 표면이 노출된다. TEOS-SiO2-층을 동일한 형태로 데포짓하고 이방성 에칭 백함으로써 트렌치(5')의 에지에서 스페이서(6')가 형성된다. 이 구조는 도 2에 도시된 구조와 일치하는데, 상기 구조에서 p-도핑 단결정성 실리콘층(13')은 p-도핑 웰(3)의 역할을 하고, 절연층(12')은 채널-스톱-층(4)의 역할을 한다. 본 실시예에서 CMOS-회로의 추가의 제조는 도 3 내지 도 11을 참조하여 전술된 바와 유사하게 이루어진다. 완성된 CMOS-회로에서는 절연층(12')에 의해 제 1 MOS-트랜지스터가 제 2 MOS-트랜지스터에 대해 유전성으로 절연됨으로써, 결과적으로 관통-효과(Punch-Through-Effects) 및 래치-업-효과가 효과적으로 저지된다.
트렌치 바닥에 n-채널-MOS-트랜지스터가 배치되고 주표면에 p-채널-MOS-트랜지스터가 배치되도록 상기 실시예들을 변형하는 것도 본 발명의 범주에 속한다.
Claims (13)
- - 반도체 기판(1)의 주표면에 하나 이상의 트렌치(6)가 제공되고,- 상기 주표면에는 제 1 MOS-트랜지스터가 배치되고, 상기 트렌치(6)의 바닥에는 제 1 MOS-트랜지스터에 대해 상보적인 제 2 MOS-트랜지스터가 배치되며,- 상기 제 1 MOS-트랜지스터는 제 1 도전형으로 도핑된 영역(3)내에 배치되고, 상기 제 2 MOS-트랜지스터는 제 1 도전형과 반대인 제 2 도전형으로 도핑된 영역(1)내에 배치되며,- 2개의 MOS-트랜지스터를 통과하는 전류가 제 1 MOS-트랜지스터와 제 2 MOS-트랜지스터 사이에 배치된 트렌치 측벽에 대해 평행하게 흐르도록 상기 제 1 MOS-트랜지스터 및 제 2 MOS-트랜지스가 배치된, 집적 CMOS-회로.
- 제 1항에 있어서,반도체 기판(1) 내부의 제 1 MOS-트랜지스터 하부 및 제 2 MOS-트랜지스터 상부에는 제 1 도전형으로 도핑된 층(4)이 배치되며, 상기 층은 제 1 도전형으로 도핑된 영역(3)보다 더 높은 도펀트 농도를 갖는 것을 특징으로 하는 집적 CMOS-회로.
- 제 1항에 있어서,반도체 기판(1) 내부의 제 1 MOS-트랜지스터 하부 및 제 2 MOS-트랜지스터 상부에 절연층(12')이 배치되는 것을 특징으로 하는 집적 CMOS-회로.
- 제 1항 내지 제 3항 중 어느 한 항에 있어서,상기 트렌치(6)에 대해 횡으로 진행하는 라인(10')이 제공되는 것을 특징으로 하는 집적 CMOS-회로.
- 제 1항 내지 제 4항 중 어느 한 항에 있어서,- 반도체 기판(1) 내부의 제 2 MOS-트랜지스터 하부에는 매립된 도핑층(2)이 제공되고,- 제 2 MOS-트랜지스터의 소스/드레인-영역(13')이 상기 매립된 층(2)까지 이르며,- 상기 매립된 층(2)에 대해 콘택(172)이 제공되는 것을 특징으로 하는 집적 CMOS-회로.
- - 반도체 기판(1)의 주표면에 트렌치(6)를 형성하고,- 반도체 기판(1)의 상기 주표면에 제 1 MOS-트랜지스터를 형성하며,- 트렌치의 바닥(6)에는 상기 제 1 MOS-트랜지스터에 대해 상보적인 제 2 MOS-트랜지스터를 형성하도록 구성된, 집적 CMOS-회로의 제조 방법.
- 제 6항에 있어서,- 주표면에 인접하고 제 1 도전형으로 도핑된 영역(3)을 형성하며,- 깊이가 제 1 도전형으로 도핑된 상기 영역(3)의 깊이보다 더 깊은 트렌치(6)를 형성하고,- 적어도 트렌치(6)의 바닥 및 주표면을 커버하는 게이트 유전체(9)를 형성하며,- 상기 트렌치(6)를 채우는 전도성 층(10)을 데포짓하고,- 제 1 MOS-트랜지스터를 위한 제 1 게이트 전극(101) 및 제 2 MOS-트랜지스터를 위한 게이트 전극(102)을 규정하는 마스크를 형성하며,- 전도성 층(10)이 주표면 영역에서는 전체적으로 에칭되는 반면 트렌치(6) 바닥은 상기 전도성 층(10)에 의해 계속적으로 커버되는 제 1 에칭 단계에서는 상기 제 1 게이트 전극(101)을 형성하고,- 제 1 MOS-트랜지스터를 위한 소스/드레인-영역(11)을 형성하며,- 전도성 층(10)이 트렌치(6)의 바닥 영역에서도 전체적으로 에칭되는 제 2 에칭 단계에서는 제 2 게이트 전극(102)을 형성하고,- 제 2 MOS-트랜지스터를 위한 소스/드레인-영역(13)을 형성하기 위해서 트렌치(6) 바닥에 확산 소스를 형성하며,- 제 2 MOS-트랜지스터의 소스/드레인-영역(13)을 확산에 의해 형성하는 것을 특징으로 하는 방법.
- 제 7항에 있어서,도핑된 규산염 유리층을 제공하고 플로잉한 다음에 에칭 백함으로써 상기 확산 소스(12)를 형성하는 것을 특징으로 하는 방법.
- 제 7항 또는 제 8항에 있어서,상기 전도성 층(10)으로부터 제 1 게이트 전극(101) 및 제 2 게이트 전극(102)을 포함하는 라인(10')을 형성하는 것을 특징으로 하는 방법.
- 제 6항 내지 제 9항 중 어느 한 항에 있어서,- 반도체 기판(1) 내부의 제 2 MOS-트랜지스터 하부에서 매립된 도핑층(2)을 형성하고,- 소스/드레인-영역(13) 중에서 하나의 영역이 상기 매립된 층(2)과 결합될 수 있는 정도의 깊이로 상기 하나의 소스/드레인-영역(13)을 형성하며,- 상기 매립된 층(2)에 대한 콘택(172)을 형성하는 것을 특징으로 하는 방법.
- 제 6항 내지 제 10항 중 어느 한 항에 있어서,- 제 1 MOS-트랜지스터의 하나의 소스/드레인-영역(11) 및 제 2 MOS-트랜지스터의 하나의 소스/드레인-영역(13)이 주표면상에 서로 인접하여 배치되도록 상기 제 1 MOS-트랜지스터 및 제 2 MOS-트랜지스터를 배치하며,- 상기 2개의 소스/드레인-영역(11, 13)을 서로 결합시키는 콘택(173)을 형성하는 것을 특징으로 하는 방법.
- 제 6항 내지 제 11항 중 어느 한 항에 있어서,반도체 기판(1) 내부의 제 1 MOS-트랜지스터 하부 및 제 2 MOS-트랜지스터 상부에 제 1 도전형으로 도핑된 층(4)을 형성하며, 상기 층은 제 1 도전형으로 도핑된 영역(3)의 도펀트 농도보다 더 높은 도펀트 농도를 갖는 것을 특징으로 하는 방법.
- 제 6항 내지 제 11항 중 어느 한 항에 있어서,- 실리콘 웨이퍼(11'), 상기 웨이퍼상에 배치된 절연층(12') 및 상기 절연층 위에 배치된 단결정성 실리콘층(13')을 갖는 SOI-기판(1')을 반도체 기판으로서 사용하며,- 트렌치(5')는 단결정성 실리콘층(13') 및 절연층(12')을 통과하여 실리콘 웨이퍼(11') 내부까지 이르는 것을 특징으로 하는 방법.
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