JPS6027145A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPS6027145A
JPS6027145A JP58134316A JP13431683A JPS6027145A JP S6027145 A JPS6027145 A JP S6027145A JP 58134316 A JP58134316 A JP 58134316A JP 13431683 A JP13431683 A JP 13431683A JP S6027145 A JPS6027145 A JP S6027145A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｃ技術分野〕 本発明は半導体集積回路装置に関し１％にマスタースラ
イス方式の半導体集積回路装置の入出力バッファの高密
度、高集積化を図って多ピン化および小チツプサイズ化
、更にはチップ機能の向上を達成するのに有効な技術に
関するものである。
〔背景技術〕
一般ＶＣ！！！埋用或いはその他の用途の半導体集積回
路装置（ＩＣ）、特に大規模集積回路装置（ＬＳＩ）で
は、内部回路と外部回路とのインターフェイスをとるた
めの入力用、出力用のバッファ回路が必要とされている
。このため通常では第１図に示すように、チップ（′半
導体素子ペレット）１０周辺に複数個配設したポンディ
ングパッド（電極パッド）２と内部回路３との間に所１
Ｉｌｌ（入出力）バッファ４を配設形成している。
ところで、内部回路の構成１例えば所望の論理回路を配
線工程で自由に設計製作できφゲートアレイ方式或はマ
スタスライス方式の半導体集積回路装置では、内部回路
の設計に応じてポンディングパッドの入力、出力機能を
任意に選択し得るように、前記バッファに種々の工夫が
なされている。
例えば、第２図はその一例を示すもので、ポンディング
パッド２に対応して設けたバッファ４は。
内部に入力用バッファ回路を構成するた６の回路素子５
と、出力用バッファ回路を構成するための回路素子６と
を夫々配設形成している。そして。
内部回路３の設計に応じてバッファ４内の入力用或いは
出力用いずれかの回路素子を選択してポンディングパッ
ド２および内部回路３に接続するようにしている。これ
により、このバッファを入力用或いは出力用バッファと
して構成し得るように。
かつポンディングパッド２を入力端子或は出力端子とし
て構成し得るよう廻している。
しかしながら、この構成では各バッファ４内に必ず入力
用、出力用の各回路素子５，６双方を形成しておかなけ
ればならない。このため、バッファ１個当りの占める面
積が太き（なり、これをチップ周辺に配列する関係上ポ
ンディングパッド２の配列数、即ちピン数の増大に限度
がある。また。
ピン数を増やせばそれに応じてチップサイズも大型化す
ることになる。
このことから、第３図処示すようにポンディングパッド
２の数を前例の約２倍にしたものがある。
（特開昭５７−２１１２４８号公報）。これは、同図の
ようにチップ１周辺に設けた１つのバッファ４で入力用
バッファ、出力用バッファの双方を構成し得るようにし
、かつ各バッファに２個のポンディングパッド２Ａ、２
Ｂを配設形成することにより、入力用バッファと出力用
バッファとを夫々独立にピンに接続し機能し得るように
したものである。
しかしながら１本発明者の検討によれば、この構成でも
、１つのバッファで入力用と出力用の２つの機能を独立
に得られるものの各ポンディングパッド２Ａ、２Ｂの機
能は夫々入力用（たとえば２人）或いは出力用（たとえ
ば２Ｂ）と固定されてしまう。このため１次のような′
問題があることがわかった。すなわち、入力、出力の各
信号ピンとしての各パッド２△、の割当の自由度が小さ
くなり機能遍択の自由度が低下される。また、パッド２
人と２Ｂとを合せた全体のパッド数が増大されても入力
用或いは出方用としてのパッド数は全パッド数の夫々的
１／２に制限されることになる。このため、この種ゲー
トアレイで適用される論理回路で通常生じるように、入
力信号と出方信号の数に偏りがあっていずれか一方の数
が極端に多くなる品種に適用する場合には、その実質的
なピン数は前述の第２図のものと大差パなく、多ビン化
、チップサイズの小型化等の目的を達成することは困難
忙なるう 〔発明の目的〕 本発明の目的は入出力ピンの多ビン化を図る一方でチッ
プサイズの低減を図り、しかもピン機能を始めとするチ
ップ機能の向上を達成することのできる半導体Ｓ積面８
装置を提供することにある。
また本発明の他の目的は入力バッファと出力バッファを
任意の位置にしかも従来の約２倍の数の設定が可能な半
導体集積回路装置を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあざらかになるであ
ろう。
〔発明の概委〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
丁なわち、ポンディングパッドに対応して設けたバッフ
ァをそこに形成する配線パターンに応じテ入力用バッフ
ァ或いは出力用バッファのいずれにも使用できるように
し、かつこれらの入力用バッファ、出力用バッファの各
回路素子は同一のものをいずれにも兼用して使用するこ
とができるように構成することにより、入力用、出力用
の夫々専用の回路素子を別個に形成する必要をなりシ。
その分バッファの占有面積を低減してビン数の増大又は
チップの小型化を図ると共に、１つのバッファを入力用
、出力用のいずれにも設定できるようにしてビンないし
チップの設計の自由度の向上を達成するものである。
〔実施例〕
第４図ないし第８図は本発明な相補ｍＭＩ８ＦＥＴから
なるマスタースライスｈ埋ＬＳＩに適用した実施例を示
す。この半導体集積回路装置１０は、全体を第４図囚に
示したよりな略正方形のチップ（半導体素子ペレット）
として構成（、ており。
その中央部ＩＣは一理回路部１１０回路素子としてのｐ
チャネル、ｎチャネルの各ＭＩ　５ＦＥＴ　（ＭＩＳＩ
電界効果トランジスタ）が多数個形成され１、その周辺
にはバッファ１２およびバッファ１２に対応するポンデ
ィングパッド１３が複数個配列形成されている。この場
合、ｍｑ回路部の回路素子やバッファ１２．ポンディン
グパッド１３とバッファ１２との間には配線が施されて
おらず、配線工程において任意の配線を施丁ことにより
所望の論理回路や入、出力回路を得ることができるよう
になっている。また第４図囚の周辺部の一部拡大図から
れかるように、バッファ１２内の回路素子７は入力用、
出力用のいずれのバッファを構成したときも使用できる
ように区別なく形成されている。したがって、入力用素
子と出力用集子な夫々別個に必要分設ける必要がないの
でバッファ１２の占有面積をバッファ４に比べ約１／２
にできる。
第４図囚のようにチップ１００周辺には第２図の例に較
べて約２倍、第３図の例とは略同数の数のポンディング
パッド１３を配列形成している。ポンプイングツゝツド
１３の内側には１個のボンデイングパｙド１３に対して
１つのバッファ１２を夫々個別に対応形成しセいる。丁
なわち、第２図の例に対しては、バッファ１２の占有面
積をバッファ４の約１／２にすることで同一面積のチッ
プ上に約２倍のバッファ１２およびポンディングパッド
１３を設けることを可能にしている。バッファ１２は入
力用あるいは出力用バッファとして任意にその機能を設
定できる。従って１本実施例は第２図の例に対して、入
出力部分の設計について。
約２倍の設計の自由度を持つ。一方、第３図の例忙対し
ては、ポンディングパッドの数は同一であるが１個々の
ポンディングパッドの機能を入力用あるいは出力用に任
意に設定できる。これはバッファの面積を１／２にする
ことによって、Ｐ１々リボンディングパッドに対応して
その機能を入力用あるいは出力用に任意に設定できるバ
ッファを設けているからである。第３図の例では、たと
えばポンディングパッド２人は入力用、ｚＢｉｉ出力用
とその機能は半ば固定されている。従って１本実施例は
第３図の例に対して、入出力部分の設５計について、約
２倍の設計の自由度を持つ。
本実施例の装置の周辺部を更に詳しく説明する。
バッファ１２は、第５図に拡大しかつその一部の断面を
第６図に示すように１図示右側のｐチャネルＭＯ８ＦＥ
Ｔ（以下、ＰＭＯ８ＦＥＴという）領域１４と、左側の
ｎチャネルＭＯ８ＦＥＴ（以下ｎＭＯ８ＦＥＴという）
領域１５とで構成され。
各領域内に夫々ＭＩ　５ＦＥＴからなる回路素子な形成
している。
即ち、バッファ１２の右半分のｎ型シリコン半導体基板
１６には複数個の９ＭＯ８ＦＥＴが形成され、左半分に
形成した９１Ｍウェル１７には複数―のｎＭＯ８ＦＥＴ
が形成されている。前記ｐＭ０８ＦＥＴ領域１４の９Ｍ
Ｏ８ＦＥＴは、６本のポリシリコンのゲート電極１８を
並行に配置すると共にこれらゲート１８に自己整合的に
形成したｐ＋型のソース・ドレイン層１９とからなり、
しかも夫々のゲート幅を７８μｍに設定した６個の直列
接続された９ＭＯ８ＦＥＴからなる第１の９ＭＯ８ＦＥ
Ｔ群２０と、５本ポリシリコンのゲート電極２１および
これに自己整合的に形成されたｎ＋＋ソース・ドレイン
層２２を形成した夫々のゲート幅が２０μｍの５（ｖ８
の９ＭＯ８ＦＥＴからなる第２のｐＭＯ８ＦＥＴ群２３
および上２３ｉ！ｉｌのポリシリコンのゲート電極２４
に自己整合的にｎ＋＋ソース・ドレイン層２５を形成し
てゲート幅を７ａｍに設定した第３のＩ）ＭＯ８ＦＥＴ
２６とで構成している。一方、ｎＭＯ８ＦＥＴ領域１５
には、ｐＭＯ８ＦＥＴ領域１４と路線対称に、第１のｎ
ＭＯ８ＦＥＴ群２７と、第２のｎＭＯ８ＦＥＴ群２８お
よび第２８ｎＭＯ８ＦＥＴ２９とを形成している。つま
り、第１のｎＭＯ８ＦＥＴ群２７は第６図に示すように
、並行忙形成した６本のポリクリコンのゲート電極３０
と、これに自己整合的に形成したｎ＋型のソース・ドレ
イン層３１とからなる６１１１！１１の直列接続された
ｎＭＯ８ＦＥＴ？：＊含み、夫々のゲート幅を７８μｍ
に設定しているう第２のｎＭＯ８ＦＥＴ群２８は５本第
ポリクリコンのゲート電極３２とこれに自己整合的に形
成したｎ＋＋ソース・ドレイン層３３とからなる夫々の
ゲート幅を２０μｍに設定した５個のｎ　Ｍ　Ｏ５ＦＥ
Ｔからなり、第３１７）ｎＭＯ８ＦＥＴ２９はポリシリ
コンのゲート電極３４と、これに自己整合的に形成した
ｎ＋型ンース・ドレイン層３５とでゲート幅を３５μｍ
ＩＣ設定している。なお１本例においては、第２の９Ｍ
Ｏ８ＦＥＴ群２３とｎＭＯ８ＦＥＴ群２８は２素第２８
分離して形成しており、また夫々の一部と第３の９ＭＯ
８ＦＥＴ２６、ｎＭＯ８ＦＥＴ２９とを一体的に形成し
た構成としている。なお、第６図中、３６はＳｉｎ。
膜、３７はフォスフオシリケードガラス（ＰＳＧ）膜、
３８は基板表面の選択酸化による厚い５ｉ０１膜である
。
以上の構成によれば、配線工程においてアルミニウム（
Ａり配線をバッファ１２上に形成すれば、その配線パタ
ーンに応じてこのバッファを入力用バッファ或いは出力
用バッファとして構成することができる。
第７図囚、ｏ３）はバッファ１２を入力用バッファとし
て構成した状態を示す。図中Ｘ印は各領域間の接続を表
す（以下同じ）。ポンディングパッド１３に接続する配
線３８を第１のｎＭＯ８ＦＥＴ群２７０Ｍ０８ＦＥＴの
電流を流すための一方の電極であるｎ＋型型半体体層３
１８．接続する一方。
ゲート３０．ＭＯＳＦＥＴの電流を流すだめの他方の電
極である半導体層３１ｂを基準電位としての接地電位Ｇ
に接続し、かつこれらの６個のＭＯＳＦＥＴの各領域の
夫々を全て並列接続すること忙より実質的Ｖｃ４６８（
＝７８μｍＸ６）ｐｍのゲート幅ツクランプダイオード
Ｄとして構成している。
なお、ポンディングパッド１３とフランツダイオードＤ
との間にはゲート電極と同様のポリシリコン膜からなる
久方保護抵抗Ｒを設ける。配線３９は第３のｎＭＯ８Ｆ
ＥＴ２９，９ＭＯ８ＦＥＴ２６を接続して初段のＣＭＯ
Ｓインバータ■・１ を構成し、更に第２　（１）　ｎ　Ｍ　ＯＳ　Ｆ　Ｅ　
Ｔ　ｎ　２８　。
ｐＭＯ８ＦＥＴ群２３の中か上２３１つずつを接続して
ゲート幅が２０μｍの第２段ＣＭ＝ＯＳインバータＩ２
＋、第３段ＣＭＯＳインバータＩ３１を構成し、最終的
には第２のｎＭＯ８ＦＥＴ群２Ｂ、ｐＭＯ８ＦＥＴ群２
３から夫上２３のＭＯＳＦＥＴを並列接続したものを接
続してゲート幅が６０　（＝２０μｍＸ３　）μｍの終
段ＣΔ４０Ｓインバータしｉを構成している。そして。
この終段インバータＩＦｉの出力は配線４ｏにより内部
回路部１１に接続される。図中、４１は接地電位接続用
、４２はｔ源電位（Ｖ、ｃ）接続用の各配線である。
このように構成された入力用バッファは、同図ＣＢ）に
示す回路構成となる。ゲートｌ１１１１４６８μｍの大
きなりランプダイオードＤにより過大電流をクランプす
る。初段ＣＭｏ５インバータ■・Ｉ ノｎ！ＭＯ８’ＪＦＥＴ　２９　トｐＭＯＳ　ＦＥＴ　
２６（１）各ゲート幅３５μｍ　、　７μｍの比によっ
て信号レベルの調節すなわち論理しきい値電圧を調整し
てＴＴＬからの入力信号を０ＭＯ８に適合化する。第２
段、第３段の各ＣＭＯＳインバータＩ、、ＰＩ３゜によ
って波形整形しなから終段ＣＭＯＳインバータＩＦｉに
て増Ｓする。バッファ出力は配線４０により内部回路部
１１に接続される。なお、入力用バッファとしては第１
のｐＭＯ８ＦＥＴ群２０は使用上２０゜ 一方、第８図（４）、＠はバッファ１２を出力用バッフ
ァとして構成した状態を示す。内部回路部１１に接続さ
れた配線４３は先ず第２のｎＭＯ８ＦＥＴ群２８　、ｐ
ＭＯ８ＦＥＴ群２１）１つずツＶＣ接続して夫々のＭＯ
ＳＦＥＴのゲート幅が２０μｍの初段ＣＭＯＳインバー
タ■１０を構成し、またこれらＦＥＴ群２８．２３から
２つのＭＯＳ　Ｆ　ＥＴを並列接続したものを接続して
ゲート幅が実質的に４０μｍの第２段ＣＭＯＳインバー
タＬｔｏを構成し、更に第１のｎＭＯ８ＦＥＴ群２．７
　、　ｐＭＯ８ＦＥＴ群２０を夫々上２０列に接続して
１つのＭＯＳＦＥＴとなし、夫々がゲート幅が４６８μ
ｍの外部回路駆動用の終段ＣＭＯＳインバータＩＦｏを
構成している。なお、第３のｎＭＯ８ＦＥＴ２９と９Ｍ
Ｏ８ＦＥＴ２６は使用しておらず１図中４４は接地電位
接続用、４５は電源を位（■ｃｃ）接続用の配線であり
、配線４６は出力線としてポンディングパット１３に接
続されるう このように構成された出力用バッファは、同図（［３）
に示す回路構成とされ、初段、第２段の各ＣＭＯＳイン
バータ”１０．Ｉ２０　により波形整形されかつ増幅さ
れた内部回路部１１からの出力信号は、終段ＣＭＯＳイ
ンバータＩＦｏＫより大きく増幅されてポンディングパ
ッド１３に供給され、外部に出力されて外部回路を駆動
する。
ここで、第４図に示したバッファ１２は全て前記構成で
あり、したがって各バッファ１２はいずれも入力用バッ
フ　７’　＋出力用バッファのいずれにでも任意に設定
でき、かつポンディングパット１３は入力ビン、出力ビ
ンのいずれにでも設定できる。
したがって１以上の構成の半導体装置（チップ）によれ
ば、バッファ１２では第１．第２．第３のｎＭＯ８ＦＥ
Ｔ（群）２７．２８，２９．１）ＭＯＳＦＥＴ（群）２
０．２３．２６の各素子を夫々配線パターンを相違して
接続を変えるだけで入力用或いは出力用の素子として利
用でき、かつバッファ１２全体を６人力用、出力用のい
ずれにも任意に設定することができろうこれにより、バ
ッファ１２は、素子を入、出力用に兼用できる分、素子
の省略を図ってバッファ１２の占有面積を低減できる。
したがって、チップ１０上へのバッファ配設密度を向上
してバッファ数およびこれに対応したポンディングパッ
ド数（ピン数）の増大を達成できる。逆に、バッファ数
を同じにすればチップサイズを低減してチップの小型化
を達成できる。
一方、バッファ１２は入力用、出力用のいずれにでも任
意に設定できるので、ポンディングパッド１３を入力端
子、出力端子のいずれにも自由に設定できる。したがっ
て、入力信号又は出力信号のみが多いような品種にもポ
ンディングパッド数までこれに対応させることができ、
しかも入力。
出力端子の配置を自由にできるので、端子機能ないしチ
ップ全体の機能の設計の自由度を向上することができる
。因みに、第２図、第３図に示した従来装置のものに比
較して２倍以上のビンの機能の設定の自由度を得ること
ができろ。
なお、前述した構成によれば、２門のバッファ１２．１
２を使用して両バッファ１２．１２間にわたって素子な
利用した配線を形成することにより、クロック入力用バ
ッファとしても構成することができ、また双方向性バッ
ファとして構成するようにしてもよい。
〔効　果〕
（１）チップに形成したバッファ内の素子を、配線を変
更することによって入力用或いは出力用のいずれにでも
利用できるようにしているので、バッファを入力用バッ
ファ、出力用バッファのいずれにでも任意に設定でき、
バッファに対応して設けたポンディングパッドを入力用
、出力用とそのビン自由度を向上でき、これによりチッ
プ全体としての自由度を向上できる。
（２）バック７内の同一の素子を入力用、出力用のいず
れにも利用できるよう素子を兼用しているので、その分
必要な素子の数を低減でき、これによりバッファの占有
面積を低減してバッファの配設密度を向上し、同一チッ
プ上に形成し得るバッファ数の増大を達成でき１合わせ
てポンディングパッドを増大して多ビン化を達成できる
。
（３）　バッファの占有面積を低減できるので、同一ピ
ン数の場合にはチップサイズの低減を図り、チップの小
型化を達成できる。因みに１０００〜２０００ゲート規
模のＣＭＯＳマスタースライスでは、チップサイズは人
、出力バッファの数で決定されている実情にある。
（４１バッファを人、出力用のいずれにでも設定できる
一方で、バッファの占有面積の低減に伴なうピン数の増
大が実現できるので、入力ビン或いは出力ピンの配設数
を増大した全てのビン数にまでその制限を高めることが
でき１％に入力信号や出力信号の数に偏りがあって一方
の数が極端に多いような品種にも適用できる。
（５１バッファを０ＭＯ８構造に構成しているので。
バッフ丁消費電力を低減できる。
（６）　複数個の単位ゲート幅のＭＩＳＦＥＴにて素子
を構成しているので、素子の接続数に応じて所望のゲー
ト幅のＭＩＳＦＥＴないしこれを用いた各種回路を構成
でき１人、出力用バッファの回路の自由度を向上できろ
う （７）入力用バッファで大面積を必要とするクランプＭ
Ｏ８と、出力用バッファで大面積を必要とする外部回路
駆動用ＭＯ８とを同一のＭＯＳで兼用しているので、バ
ッファ面積を大幅に低減できろう以上本発明者によって
なされた発明を実施例にもとづき具体的に説明したが１
本発明は上記実施例に限定されるものではなく、その要
旨を逸脱しない範囲で種々変更可能であることはいうま
でもない。たとえば、バッファは０ＭＯ８構成にする必
要ｉｚなくｐＭＯ８ＦＥＴ或ｗｚｎＭＯ８ＦＥＴのみで
構成するようにしてもよい。また、Ｊ１体的な素子（Ｍ
ＩＳＦＥＴ）のパターン形状やゲート数、ゲート幅、更
忙は配線により形成した入力用バッファ、出力用バッフ
ァの回路は図示以外に自由に設計できる。また、素子は
バイポーラトランジスタで構成することもできる。
〔利用分野〕
以上の説明では主として本発明者によってなされた発明
をその背景となった０ＭＯ８論理マスタースライスＬＳ
Ｉに適用した場合について説明したが、それに限定され
るものではな（、人出カパッ７アを有する半導体装置一
般に適用することができる。
【図面の簡単な説明】
第１図は一般的なゲートアレイ系半導体集積回路装置（
チップ）の概略的な平面図。 第２図は従来装置の一例の一部の拡大図。 第３図は従来装置の他の例の一部の拡大図。 第４図（４）および（Ｂ）は本発明装置の一実施例の平
面図とその一部の拡大図。 第５図はバッファ部の拡大平面図、 第６図は第５図のＶｌ　−Ｖｌ線に沿う拡大断面図。 第７図囚は入力用バッファとして構成した状態の平面図
、同図■は等価回路図。 第８図囚は出力用バッファとして構成した状態の平面図
、同図の）は等価回路図、 １０・・・半導体集積回路装置（チップ）、１１・・・
内部回路部、１２・・・バッフ７．１３・・・ボン′デ
ィングパッド、、１４・　ｐＭＯ８ＦＥＴＭＩＳＦＥＴ
領域ＭＯ８ＦＥＴＭＩＳＦＥＴ領域ｎ型シリコン半導体
基板、１７−ｐｉＭつｘル領域、２０・・・第１ｐＭＯ
８ＦＥＴ群、　２３　・・・第２ｐＭＯ８ＦＥＴ群、２
６・・・第３　ｐＭＯ８ＦＥＴ、２７−・・第１ｎＭＯ
８ＦＥＴ群、２８・・・第２ｎＭＯ８ＦＥＴ群、２９−
・・第３１Ｍ０８ＦＥＴ、３８〜４６・・・配線。

Claims (1)

  1. 【特許請求の範囲】 １、半導体集積回路装置のポンディングパッドに対応し
    て設けた複数のバッファの夫々を配線ノくターンに応じ
    て入力用、出力用のいずれにも設定し得るよう構成して
    なり、かつ同一ノくターンの部分を入力用、出力用の回
    路素子として兼用できろように構成したことを特徴とす
    る半導体集積回路装置。 ２、バッファに形成されたパターン部分は複数個のトラ
    ンジスタ素子であり、各トランジスタ間の配線を変える
    ことにより入力用バッファ、出力用バッファに設定でき
    る特許請求の範囲第１項記載の半導体集積回路装置。 ３、半導体集積回路装置のポンディングパッドに対応し
    て設けるバッフアラに単位ゲート幅を有す、ｂＭＴｓ型
    電界効果トランジスタパターンヲ複数個！成し、これら
    の中の任意の数を並列配線することにより所望のゲート
    幅のＭＴＳ型電界効果トランジスタを回路素子として構
    成できるようにしたことを特徴とする半導体集積回路装
    置。 ４、異なる単位ゲート幅のトランジスタを夫々複数個ず
    つ形成してなる特許請求の範囲第３項記載の半導体集積
    回路装置。 ５、ｎ型およびｐチャネルの各ＭＩＳ型電界効果トラン
    ジスタを形成し、相補形ＭＩＳ回路を構成し得る特許請
    求の範囲第３項又は第４項記載の半導体集積回路装置。 ６、入カバッ７アのクランプダイオードのトランジスタ
    パターンと、出力バッファの最終段の外部回路駆動用の
    トランジスタパターンと全同一パターンに形成してなる
    特許請求の範囲第３項ないし第５項のいずれかに記載の
    半導体集積回路装置。 ７．１瞳のポンディングパッドに対して１個のバッファ
    を配設し、かつこのポンディングパッドを入力用、出力
    用の任意に設定し得る特許請求の範囲第３項ないし第６
    項のいずれかに記載の半導体集積回路装置。
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