KR920008396B1 - 반도체 집적회로 장치 - Google Patents

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가부시기가이샤 히다찌세이사꾸쇼
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Abstract

내용 없음.

Description

반도체 집적회로 장치
제1도는 일반적인 게이트 어레이형 반도체 집적회로 장치(칩)의 개략적인 평면도.
제2도는 종래 장치의 1예의 일부분의 확대 도면.
제3도는 종래 장치의 다른 예의 일부분의 확대 도면.
제4a도와 제4b도는 본 발명의 1실시예의 평면도와 그 일부의 확대 도면.
제5도는 버퍼부의 확대 평면도.
제6도는 제5도의 VI-VI선에 따른 확대 단면도.
제7a도는 입력용 버퍼로써 구성한 상태의 평면도.
제7b도는 등가 회로도.
제8a도는 출력용 버퍼로서 구성한 상태의 평면도.
제8b도는 등가 회로도.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 집적회로 장치 11 : 논리회로부
12 : 버퍼 13 : 본딩패드
16 : 기판 17 : p형 웰영역
18 : 게이트 20 : 제1의 pMOSFET군
23 : 제2의 pMOSFET 26 : 제3의 nMOSFET
27 : 제1의 nMOSFET 28 : 제2의 nMOSFET군
29 : 제3의 nMOSFET 38, 39, 40 : 배선
본 발명은 반도체 집적회로 장치에 관한 것으로써, 특히, 마스터 슬라이스 방식의 반도체 집적회로 장치에 있어서의 입출력 버퍼의 고밀도, 고집적화를 도모하여 핀수의 증가 및 칩의 크기의 소형화, 더 나아가서는 칩의 기능의 향상을 달성하는 데 유효한 기술에 관한 것이다.
반도체 집적회로(IC)에서는 외부와의 인터 페이스을 위한 입력용, 출력용의 버퍼가 필요하게 된다. 제1도에 도시한 바와같이 칩(펠릿) (1)의 주변에 다수배치한 본딩패드(2)와 칩 중앙부에 마련된 내부회로(3) 사이에 입력용 또는 출력용 버퍼(4)가 형성되어 있다.
그런데, 내부회로로서, 바라는 논리회로를 배선공정으로 자유롭게 제작할 수 있는 게이트 어레이 방식 또는 마스터 슬라이드 방식의 반도체 집적회로 장치에서는 내부회로의 설계에 따라서 본딩패드의 입력, 출력 기능을 임의로 선택하여 얻을 수 있도록 할 필요가 있다. 이 때문에 상기 버퍼에 대해 여러 가지의 연구가 이루어지고 있다.
제2도는 그 1예를 도시한 것이다. 버퍼(4)는 본딩패드(2)에 대응해서 마련된다. 버퍼(4)의 내부에 입력용 버퍼를 구성하기 위한 회로소자(5)와 출력용 버퍼를 구성하기 위한 회로소자(6)이 각각 형성된다. 내부회로(3)의 설계에 따라서 버퍼(4)의 입력용 또는 출력용의 어느 하나의 회로소자를 선택해서 본딩패드(2) 및 내부회로(3)에 접속한다. 이것에 의해, 버퍼(4)내는 입력용 또는 출력용 버퍼로서 구성할 수 있고, 또한 본딩패드(2)는 입력단자 또는 출력단자로서 구성할 수가 있다.
그러나, 상술의 구성에서는 각 버퍼(4) 내에 반드시 입력용, 출력용의 각 회로소자(5),(6) 양쪽을 형성하여 놓을 필요가 있기 때문에 버퍼 1개당의 점유면적이 증대한다. 여기에는 큰 버퍼를 칩 주변에 배열하기 위한 본딩 패드(2)의 수(핀수)의 증대에 한도가 있고, 또 본딩패드 수를 증가시키면 칩의 크기가 대형화 된다는 문제점이 있었다.
이 문제를 해결하기 위해서 제3도에 도시한 바와같이 본딩패드(2)의 수를 앞에서의 예의 약 2배로 한 예가 일본국 특허공개공보 소화57-211248호에 기술되어 있다. 1개의 버퍼(4)로 입력용 버퍼와 출력용 버퍼를 구성할 수 있도록 하고, 또한 각 버퍼에 2개의 본딩패드(2A),(2B)를 배치한 것이다. 이것에 의해 입력용 버퍼와 출력용 버퍼는 각각 독립해서 핀에 접속되어 기능할 수 있도록 되어 있다.
그러나, 본 발명자의 검토에 의하면, 상술의 개선된 구성은 1개의 버퍼로 입력용과 출력용의 2개의 기능을 서로 독립해서 구성할 수 있으나, 각 본딩패드(2A),(2B)의 기능은 각각 입력용(예를 들면 (2A)) 또는 출력용(예를 들면(2B))로 고정되어 버린다.
이로 인해 다음과 같은 문제점이 있는 것을 알게 되었다. 즉 입력, 출력의 각 신호 핀으로서의 각 패드(2)로의 할당의 자유도가 적어져서 기능선택의 자유도가 저하된다. 또, 패드(2A)와 (2B)를 합친 전체의 패드수가 증대되어도 입력용 또는 출력용으로서의 패드수는 전체 패드수의 각각 약 1/2로 제한되게 된다.
이로 인해, 게이트 어레이 LSI에 적용되는 논리회로에서 통상 일어나는 것과 같이 입력신호와 출력신호의 수에 치울칠 때가 있어, 어느 한쪽의 수가 극단을 많아지는 품종에 적용할 때에는 그 실질적인 패드수는 상술한 제2도의 것과 큰 차이가 없고, 패드수의 증가, 칩의 크기의 소형화 등의 목적을 달성하는 것은 곤란하게 된다.
본 발명의 목적은 입출력 핀의 다핀화를 도모하는 한편, 칩의 크기의 저감을 도모하고, 또한 핀 기능과 그 밖의 칩 기능의 향상을 달성할 수 있는 반도체 집적회로 장치를 제공하는 것이다.
또, 본 발명의 다른 목적은 입력버퍼와 출력버퍼를 임의의 위치에, 또한 종래의 약2배의 수의 설정이 가능한 반도체 집적회로 장치를 제공하는 데 있다.
본 발명의 상기 및 그 이외의 목적과 신규의 특징은 본 명세서의 기술 및 첨부도면에서 명확하게 될 것이다.
본 명세서에 있어서, 기술되는 발명 중 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.
본딩패드에 대응해서 마련된 버퍼는 거기에 형성하는 배선패턴에 따라서 입력용 버퍼 또는 출력용 버퍼의 어느 것에도 사용될 수 있도록 된다. 이들의 입력용 버퍼, 출력용 버퍼의 각 회로소자는 동일의 것을 어는 것에도 겸용해서 사용할 수가 있도록 구성한다. 이로 인해, 입력용, 출력용의 각각 전용의 회로소자를 별개로 형성할 필요가 없어, 그 만큼 버퍼의 점유면적을 저감해서 핀수의 증대 또는 칩의 소형화를 도모함과 동시에 1개의 버퍼를 입력용, 출력용의 어느것에도 설정할 수 있도록 하여 패드의 기능 내지 칩의 설계의 자유도의 향상을 달성한다.
이하, 본 발명을 실시예에 따라 상세하게 설명한다.
제4도 내지 제8도는 본 발명을 상보형 MISFET로 되는 마스터 슬라이스형 LSI에 적용한 실시예를 도시한 것이다.
반도체 집적회로 장치(10)은 제4a도에 도시한 바와같이 대략 정방형의 칩(펠릿)이다. 그 중앙부에는 논리회로부(11)의 회로소자로서 p채널, n채널의 각 MISFET(MIS형 전계효과 트랜지스터)가 여러개 형성된다. 그 주변에는 버퍼(12) 및 버퍼(12)에 대응하는 본딩패드(13)이 여러개 배치되어 있다.
버퍼(12)는 배선패턴을 변경하는 것에 의하여 여러개 다른 입력 또는 출력의 회로기능의 어느것을 선택할 수 있도록 된 회로부이고, 또한 입력 또는 출력회로를 형성하기 위한 단위 셀이며, 이 단위 셀은 배선패턴을 제외하고 동일한 패턴을 가지며 반복해서 배치된다. 논리회로부의 회로소자나 버퍼(12), 본딩패드(13)과 버퍼(12)사이에는 배선이 배치되어 있지 않다. 배선공정에 있어서 임의의 배선을 배치하는 것에 의해 바라는 논리회로나 입, 출력회로를 얻을 수가 있다.
제4b도의 주변부의 일부 확대도에서 알 수 있는 바와 같이 버퍼(12)내의 회로소자(7)은 입력용, 출력용의 어느 것의 버퍼를 구성하였을 때에도 사용될 수 있도록 구별없이 형성되어 있다.
입력용 소자와 출력용 소자를 각각 별개로 필요한 만큼 마련할 필요가 없기 때문에 버퍼(12)의 점유면적을 버퍼(4)에 비해 약 1/2로 할 수 있다. 제4a도와 같이 칩(10)의 주변에는 제2도의 예에 비해서 약2배, 제3도의 예와는 대략 같은 수의 본딩패드(13)을 형성하고 있다. 본딩패드(13)의 내부에는 1개의 본딩패드(13)에 대해서 1개의 버퍼(12)를 각각 개별로 형성하고 있다.
제2도의 에에 대해서는 버퍼(12)의 점유면적을 버퍼(4)의 약 1/2로 하는 것으로 동일면적의 칩위에 약 2배의 버퍼(12) 및 본딩패드(13)을 마련하는 것을 가능하게 하고 있다. 버퍼(12)는 입력용 또는 출력용 버퍼로서 임의로 그 기능을 설정할 수 있다. 따라서, 본 실시예는 제2도의 예에 대해서, 입출력 부분의 설계에 대해서 약 2배의 설계의 자유도를 갖는다.
제3도의 예에 대해서는, 본딩패드의 수는 동일하지만, 각각의 본딩패드의 기능을 입력용 또는 출력용으로 임의로 설정할 수 있다. 이것은 버퍼의 면적을 1/2로 하는 것에 의해서 각각의 본딩패드에 대응해서 그 기능을 입력용 또는 출력용으로 임의로 설정할 수 있는 버퍼를 마련하고 있기 때문이다. 제3도의 예에서, 예를 들면 본딩패드(2A)는 입력용, (2B)는 출력용으로 그 기능은 반으로 고정되어 있다. 따라서, 본 실시예는 제3도의 예와, 입출력 부분의 설계에 대해서 약 2배의 설계의 자유도를 갖는다.
제5도에 버퍼(12)를 확대해서 도시하고, 또한 제6도에 제5도의 VI-VI의 절단선에 따른 단면을 도시한다. 버퍼(12)는 제5도의 우측의 p채널 MOSFET (이하 pMOSFET라 한다) 영역(14)와 제5도의 좌측의 n채널 MOSFET(이하 nMOSFET라 한다) 영역(15)로서 구성된다. 각 영역(14)와 (15)내에 각각 MISFET로 되는 회로소자를 형성하고 있다. 버퍼(12)의 영역(14)의 n형 실리콘 반도체기판(16)에는 여러개의 pMOSFET가 형성되며, 영역(15)에 형성된 p형 웰영역(17)에는 여러개의 nMOSFET가 형성되어 있다.
상기 pMOSFET 영역(14)의 pMOSFET는 다음과 같이 형성된다. 제1의 pMOSFET군(20)은 6줄의 다결정 실리콘 게이트 전극(18)을 병렬로 배치함과 동시에, 이들 게이트 전극(18)에 자기 정합적으로 형성된 P+형의 소스 또는 드레인층(19)로 되어 각각의 게이트 폭이 78μm로 설정된 6개의 직렬 접속된 pMOSFET로 된다. 제2의 pMOSFET군(23)은 5줄의 다결정 실리콘의 게이트 전극(21)과 이 게이트 전극(21)에 자기 정합적으로 형성된 20μm형 소스 또는 드레인층(22)으로 되어 각각의 게이트 폭이 P+의 5개의 pMOSFET으로 된다. 제3의 pMOSFET(26)의 1개의 다결정 실리콘의 게이트 전극(24)에 자기 정합적으로 P+형 소스 또는 드레인층(25)를 형성해서 게이트 폭을 7㎛로 설정하고 있다.
한편, pMOSFET영역(15)에는 pMOSFET영역(14)와 대략 선대칭으로 제1의 nMOSFET군(27), 제2의 nMOSFET군(28) 및 제3의 nMOSFET(29)가 형성되어 있다. 즉, 제1의 nMOSFET군(27)은 제5도에 도시한 바와같이 병렬로 형성한 6줄의 다결정 실리콘의 게이트 전극(30)과 이것에 자기 정합적으로 형성된 N+형의 소스 또는 드레인층(31)로 되어 6개의 직렬접속된 nMOSFET를 포함하고, 각각의 게이트 폭을 78㎛로 설정하고 있다. 제2의 nMOSFET군(28)은 5줄의 다결정 실리콘의 게이트 전극(32)와 이것에 자기 정합적으로 형성된 N+형 소스 또는 드레인층(33)을 포함하고, 각각의 게이트 폭을 20㎛로 설정한 5개의 nMOSFET로 된다. 제3의 nMOSFET(29)는 다결정 실리콘의 게이트 전극(34)와 이것에 자기 정합적으로 형성된 N+형 소스 또는 드레인층(35)를 포함하고, 게이트 폭을 35㎛로 설정하고 있다.
제2의 pMOSFET군(23)과 제2의 nMOSFET군(28)은 2소자씩 분리해서 형성하고 있고, 제3의 pMOSFET(26)과 nMOSFET(29)는 각각 단독으로 구성하고 있다. 이것은 어떠한 논리 일지라도 구성하기 쉽기 때문이다. 또한, 입력 또는 출력 버퍼에 있어서, 매우 많이 사용되는 인버터를 임의로 게이트 폭을 가진 인버터로서 용이하게 구성할 수 있기 때문이기도 하다. 제2의 pMOSFET(23) 및 nMOSFET군(28)의 일부와 제3의 pMOSFET(26) 및 nMOSFET(29)를 각각 일체로 형성하고 있다. 제6도중, (36)은 SiO2막, (37)은 인 실리케이트 유리(Phospho Silicate Glass : PSG)막, (38)은 기판 표면의 선택산화에 의한 두꺼운 SiO2막이다.
이상의 구성에 의해, 배선공정에 있어서 알루미늄 배선을 버퍼(12)위에 형성하면, 그 배선 패턴에 따라서 이 버퍼를 입력용 버퍼 또는 출력용 버퍼로서 구성할 수가 있다.
제7a도와 제7b도는 버퍼(12)를 입력용 버퍼로서 구성한 상태를 도시한다. 도면중, X표는 각 영역사이의 접속을 표시한다(이하 같다).
본딩패드(13)에 접속하는 배선(38)을 제1의 nMOSFET군(27)의 MOSFET의 전류를 흐르게 하기 위한 한쪽의 전극으로 되는 N+형 반도체 층(31a)에 접속한다. 게이트 전극(30) 및 MOSFET의 전류를 흐르게 하기 위한 다른쪽의 전극으로 되는 반도체 층(31b)를 기준전위로서의 접지전위 G에 접속한다. 6개의 MOSFET는 그 게이트, 소스, 드레인의 각각을 전부 병렬 접속하는 것에 의해 실질적으로 468(=78㎛×6)㎛의 게이트 폭의 MOSFET로 되고, 클램핑용 다이오드 D로서 구성된다.
다이오드 D는 본딩패드(13)에서의 신호가 그 게이트 전극에 인가되는 MOSFET의 파괴를 방지하기 위한 것이다. 즉, 이 MOSFET는 다른 MOSFET의 파괴를 방지하기 위한 보호용 MOSFET이다. 본딩패드(13)과 클램핑 다이오드 D사이에는 게이트 전극과 마찬가지의 다결정 실리콘 막으로 되는 입력보호저항 R을 마련한다.
배선(39)는 제3의 nMOSFET(29)와 제3의 pMOSFET(26)을 접속해서 제1단의 CMOS 인버터 I1i를 구성한다. 제2의 nMOSFET군(28)과 제2의 pMOSFET군(23)중에서 1개씩 MOSFET를 선택해서 각각의 MOSFET의 게이트 폭이 20μm의 제2단의 CMOS 인버터 I2i를 구성한다. 마찬가지로 해서 제3단의 CMOS 인버터 I3i을 구성한다. 제2의 nMOSFET군(28)에서 3개의 MOSFET를 선택해서 이들을 병렬 접속한다. pMOSFET군(23)에서 3개의 MOSFET를 선택해서 이들을 병렬 접속한다. 병렬 접속된 MOSFET를 게이트 폭이 60(=20μm×3)μm인 1개의 MOSFET로 인정하고 이들을 사용해서 종단의 CMOS 인버터 IFi를 구성하고 있다. 종단의 인버터 IFi의 출력은 배선(40)에 의해 내부의 논리 회로부(11)에 접속된다. 제7a도중, (41)은 접지전위 접속용 배선, (42)는 전원 전위 (VCC)접속용의 배선이다.
이와같이 구성된 입력용 버퍼는 제7b도에 도시한 회로 구성으로 된다. 게이트 폭 468μm의 큰 클랭핑 다이오드 D에 의해 과대전류를 클램핑한다. 제1단의 인버터 I1i의 nMOSFET군(29)와 pMOSFET(26)의 게이트 폭이 각각 35μm, 7μm인 것에 의해서 신포 레벨의 조절, 즉 논리임계 전압을 조정한다. 이로 인해, TTL (Transistor Transistor Logic)에서의 입력신호가 CMOS에 적합하게 된다. 상기 입력신호를 제2단, 제3단의 각 CMOS 인버터 I2i, I3i에 의해서 파형정형 된 후, 종단의 CMOS 인버터 IFi에서 증폭한다. 버퍼의 출력은 배선(40)에 의해 내부의 논리회로부(11)에 접속된다. 입력용 버퍼로서 제1의 pMOSFET군(20)은 사용하지 않는다.
제8a도와 제8b도는 버퍼(12)를 출력용 버퍼로서 구성한 상태를 도시한 것이다.
내부의 논리회로부(11)에 접속된 배선(43)을 우선 제2의 nMOSFET군(28)과 제2의 pMOSFET군(23)에서 각각 1개씩 MOSFET를 선택해서 각각의 MOSFET의 게이트 폭이 20μm의 제1단의 CMOS 인버터 I10을 구성한다. nMOSFET군(28)에서 2개의 MOSFET를 선택하고, 이들을 병렬 접속한다. pMOSFET군(23)에서 2개의 MOSFET를 선택하여, 이들을 병렬 접속한다. 병렬 접속한 MOSFET를 게이트 폭이 실질적으로 4μm의 1개의 MOSFET로 인정하고, 이들을 사용해서 제2단의 CMOS 인버터 I20을 구성한다. 제1의 nMOSFET군(27)과 pMOSFET군(20)을 각각 모두 병렬로 접속해서 각각 게이트 폭이 468μm의 1개의 MOSFET로 인정하고, 이들을 사용해서 외부회로 구동용의 종단의 CMOS 인버터 IF0을 구성하고 있다. 제3의 nMOSFET(29)와 pMOSFET(26)은 사용하고 있지 않다. 제8a도와 제8b도중 (44)는 접지전위 접속용 배선, (45)는 전원 전위VCC접속용의 배선이고, 배선 (46)은 출력선으로서, 본딩패드(13)에 접속된다.
이와 같이 구성된 출력용 버퍼는 제8b도에 도시한 회로 구성으로 된다. 제1단 및 제2단의 각 CMOS 인버터 I10및 I20에 의해 파형정형되고, 또한 증폭된 내부의 논리회로부(11)에서의 출력신호는 종단의 CMOS 인버터 IF0에 의해 크게 증폭되어 본딩패드(13)에 공급되고, 외부에 출력되어 외부회로를 구동한다.
제4도에 도시한 버퍼(12)는 모두 제5도에 도시한 구성을 갖는다. 따라서, 각 버퍼(12)는 모두가 입력용 버퍼, 출력용 버퍼의 어느것이라도 임의로 설정할 수 있고, 또한 본딩패드(13)은 입력 핀 또는 출력핀의 어는 것으로도 설정할 수 있다.
따라서, 이상의 구성에 반도체 장치(칩)에 의하면, 버퍼(12)에는 제1, 제2, 제3의 nMOSFET 또는 그 군(27),(28),(29), pMOSFET 또는 그 군(20),(23),(26)의 각 소자를 각각 배선패턴을 다르게 하여 접속을 바꾸는 것만으로서 입력용 또는 출력용의 소자로서 이용할 수 있고, 버퍼(12) 전체를 입력용 또는 출력용의 어느것으로도 임의로 설정할 수가 있다. 따라서, 버퍼(12)를 소자의 입출력용으로 겸용할 수 있으므로, 소자의 생략을 도모해서 버퍼(12)의 점유면적을 저감할 수 있다. 따라서, 칩(10)위의 버퍼 배치 밀도를 향상해서 버퍼수 및 이에 대응한 본딩패드 수(핀수)의 증대를 달성할 수가 있다. 역으로, 버퍼수가 같으면, 칩의 크기가 저감되어 칩의 소형화를 달성할 수 있다.
한편, 버퍼(12)는 입력용 또는 출력용의 어느 것이든 임의로 설정할 수 있으므로, 본딩패드(13)을 입력단자 또는 출력단자의 어느것으로도 자유롭게 설정할 수 있다. 따라서, 입력신호 또는 출력신호만 많은 종류에도 본딩패드수에 이것을 대응시킬 수가 있고, 입력과 출력단자의 배치를 자유롭게 할 수 있다. 이로 인해, 단자 기능 또는 칩 전체의 기능의 설계의 자유도를 향상할 수가 있다. 따라서, 제2도 및 제3도에 도시한 종래 장치의 것과 비교해서 2배 이상의 핀 기능의 설정의 자유도를 얻을 수가 있다.
그리고, 상술한 구성에 의하면, 2개의 버퍼(12), (12)를 사용해서 두 개의 버퍼(12), (12)사이에 걸쳐서 소자를 이용한 배선을 형성하는 것에 의해, 클럭 입력용 버퍼로서도 구성할 수가 있고, 쌍방향성 버퍼로서 구성하도록 하여도 좋다.
본 발명이 가져오는 효과를 기술하면 다음과 같다.
버퍼내의 소자는 배선을 변경하는 것에 의해 입력용 또는 출력용의 어느 것으로도 이용할 수 있도록 하고 있으므로, 버퍼를 입력용 버퍼 또는 출력용 버퍼의 어느 것으로도 임의로 설정할 수 있다. 따라서, 버퍼에 대응해서 마련된 본딩패드를 입력 및 출력용과 그 핀의 자유도를 향상시킬 수 있기 때문에, 칩 전체로서 설계의 자유도를 향상할 수가 있다.
버퍼내의 동일의 소자를 입력용과 출력용의 어느 것에도 이용될 수 있도록 소자를 겸용하고 있으므로, 그만큼 필요한 소자의 수를 줄일 수 있다. 이로 인해, 1개의 버퍼의 점유면적을 작게 해서 동일 칩위에 형성할 수 있는 버퍼 수의 증대를 달성할 수 있고, 또한 본딩패드를 증대할 수 있다.
1개의 버퍼의 점유면적을 작게할 수 있으므로, 동일 핀 수 일때에는 칩의 크기의 감소를 도모하고, 칩의 소형화를 달성할 수 있다. 따라서, 1000∼2000게이트 규모의 CMOS 마스터 슬라이스에서는 칩의 크기가 입출력 버퍼의 수로 결정되고 있는 실정이다.
버퍼를 입력 또는 출력용의 어느 것으로도 설정할 수 있고, 한편 버퍼의 점유면적의 감소에 따른 핀 수(본딩패드수)의 증대를 실현할 수 있다. 특히, 입력신호나 출력신호의 수가 편중되어 한쪽의 수가 극단으로 많은 반도체 집적회로 장치에서도 설계의 자유도가 크고, 버퍼를 CMOS 구조로 구성하고 있으므로, 버퍼의 소비전력을 적게 할 수 있다.
또한, 다수개의 단위 게이트 폭의 MISFET로 버퍼를 구성할 수 있으므로, 소자의 접속수에 따라서 바라는 게이트 폭의 MISFET 또는 이것을 사용한 각종 회로를 구성할 수 있고, 입력 또는 출력용 버퍼의 회로의 자유도를 향상할 수 있다. 또한 입력용 버퍼로 큰 면적을 필요로 하는 클램핑용 MOSFET와 출력용 버퍼로서 큰 면적을 필요로 하는 외부 회로 구동용 MOSFET를 동일의 MOSFET로서 겸용하고 있으므로, 버퍼 면적을 매우 작게 할 수 있다.
이상 본 발명자에 의해서 이루어진 발명을 실시예에 따라서 구체적으로 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경가능한 것은 물론이다.
예를 들면, 버퍼는 CMOS로 구성할 필요는 없고, pMOSFET 또는 바람직하게는 nMOSFET만으로 구성하도록 하여도 좋다. 또, 구체적인 소자(MISFET)의 패턴형상이나 게이트 수, 게이트 폭, 또한 배선에 의해 형성한 입력용 버퍼, 출력용 버퍼의 회로는 도시한 것 이외에도 자유롭게 설계할 수가 있다. 또, 소자는 바이폴라 트랜지스터로 구성할 수도 있다. 이상의 설명에서는, 주로 본 발명자에 의해서 이루어진 발명을 그 배경으로 된 CMOS 논리 마스터 슬라이스 LSI에 적용한 경우에 대해서 설명하였으나, 그 한정되는 것은 아니고, 입출력 버퍼를 가진 반도체 장치의 일반에도 적용할 수가 있다.

Claims (30)

  1. 반도체 기판, 상기 반도체 기판위에 형성되어 각각 입력 또는 출력의 어느 1개의 회로기능을 구비하고, 각각 상기 회로 기능을 마련하기 위해 서로 연결이 가능한 MISFET를 갖는 여러개의 단위 셀, 상기 단위 셀의 각각에 대응해서 상기 반도체 기판위에 형성된 본딩패드와 상기 단위 셀의 각각에 상기 입력 또는 출력의 어느1개의 회로 기능을 마련하고, 각각의 단위 셀과 대응하는 본딩패드를 상호 연결하는 배선을 포함하며, 상기 패선에 의해서 상기 입력 회로 기능이 마련된 제1의 단위 셀 내의 보호용 MISFET는 상기 배선에 의해서 상기 출력회로 기능이 주어진 제2의 단위 셀 내의 상기 출력회로 기능을 마련한 MISFET의 어느 것과 동일한 MISFET로 구성되고, 상기 보호용 MISFET는 상기 본딩 패드로 부터의 신호가 그 게이트 전극에 인가되는 MISFET의 파괴를 방지하는 반도체 집적회로 장치.
  2. 특허청구의 범위 제1항에 있어서, 상기 게이트 보호용 MISFET는 n채널 MOSFET인 반도체 집적회로 장치.
  3. 특허청구의 범위 제1항에 있어서, 상기 MISFET들은 n채널 MOSFET 및 p채널 MOSFET로 구성되고, 상기 보호용 MISFET는 n채널 MOSFET인 반도체 집적회로 장치.
  4. 특허청구의 범위 제3항에 있어서, 상기 보호용 MOSFET와 동일한 MOSFET로 구성된 상기 제2단위 셀내의 상기 MISFET는 n채널 MOSFET이며, p채널 MOSFET와 함께 상기 제2의 단위 셀의 최종단위 인버터를 구성하는 반도체 집적회로 장치.
  5. 반도체 기판, 상기 반도체 기판 위에 형성되어 각각 입력 또는 출력의 어느 1개의 회로 기능을 구비하고, 각각이 상기 회로 기능을 마련하기 위해 서로 연결이 가능한 MISFET를 갖는 여러개의 단위 셀, 상기 단위 셀의 각각에 대응해서 상기 반도체 기판위에 형성된 본딩패드와 상기 단위 셀의 각각에 입력 또는 출력의 어느 1개의 회로 기능을 마련하고 각각의 단위 셀과 대응하는 본딩 패드를 상호 연결하는 배선을 포함하며, 상기 배선에 의해서 상기 회로 기능이 마련된 상기 단위 셀내에서 상기 회로 기능의 적어도 일부는 2이상의 상기 MISFET를 상기 배선에 의해서 병렬로 접속하는 것에 의해 마련되고, 상기 병렬로 접속된 MISFET는 각각 서로 평행인 게이트 전극을 갖고, 소스 또는 드레인 영역으로서 작용하는 반도체 영역을 각각 서로 인접하는 MISFET로서 공유하는 반도체 집적회로 장치.
  6. 특허청구의 범위 제5항에 있어서, 상기 입력회로 기능이 마련된 제1의 단위 셀 내의 상기 입력회로 기능의 일부는 병렬로 접속된 상기 MISFET에 의해 마련되고, 상기 출력회로 기능이 마련된 제2의 단위 셀 내의 상기 출력회로 기능의 일부는 상기 제1의 단위 셀 내의 병렬로 접속된 MISFET와 동일한 MISFET를 병렬로 접속하는 것에 의해서 마련되는 반도체 집적회로 장치.
  7. 특허청구의 범위 제6항에 있어서, 병렬 접속된 상기 MISFET는 동일형상의 게이트 전극과 동일 채널길이 및 채널폭을 갖는 반도체 집적회로 장치.
  8. 특허청구의 범위 제7항에 있어서, 상기 제1의 단위 셀 내의 병렬 접속된 상기 MISFET는 보호용 MISFET로 구성되어, 상기 본딩패드로 부터의 신호가 그 게이트 전극에 인가되는 MISFET의 파괴를 방지하는 반도체 집적회로 장치.
  9. 특허청구의 범위 제8항에 있어서, 상기 MISFET는 n채널 MOSFET 및 p채널 MOSFET로 구성되고, 상기 보호용 MISFET는 n채널 MOSFET로 되고, 상기 제2의 단위 셀 내의 병렬 접속된 각각의 MOSFET는 n채널 MOSFET이며, p채널 MOSFET와 함께 상기 제2의 단위 셀의 최종단의 인버터를 구성하는 반도체 집적회로 장치.
  10. 특허청구의 범위 제6항에 있어서, 상기 병렬 접속된 MISFET는 동일 형상의 게이트 전극과 동일 채널길이 및 채널 폭을 갖는 MISFET의 제1의 군, 상기 MISFET의 제1의 군보다 채널폭이 적은 채널폭과 동일형상의 게이트 전극과 동일채널 길이 및 채널폭을 갖는 MISFET의 제2의 군으로 되는 반도체 집적회로 장치.
  11. 특허청구의 범위 제10항에 있어서, 상기 제1의 단위 셀 내에서 상기 MISFET의 제1의 군은 보호용 MISFET로 구성되고, 상기 MISFET의 제2의 군은 입력회로 기능의 다른 부분을 마련하고, 상기 보호용 MISFET는 상기 본딩패드로 부터의 신호가 그 게이트 전극에 인가되는 상기 MISFET의 제2의 군의 파괴를 방지하고, 상기 제2의 단위 셀 내에서 상기 MISFET의 제1의 군은 최종단위 인버터의 일부를 구성하고, 상기 MISFET의 제2의 군은 출력회로 기능의 다른 부분을 마련하는 반도체 집적회로 장치.
  12. 특허청구의 범위 제11항에 있어서, 상기 제2의 군은 2개의 MISFET로 구성되는 반도체 집적회로 장치.
  13. 반도체 기판, 상기 반도체 기판위에 형성되어 각각 입력 또는 출력의 어느 1개의 회로 기능을 가지며, 각각이 상기 회로 기능을 마련하기 위해서 서로 연결가능하고, 서로 평행인 게이트전극을 가지며, 소스 또는 드레인 영역으로서 작용하는 반도체 영역을 각각 서로 인접하는 MISFET로서 공유하도록 형성된 여러개의 n채널 MISFET로 되는 군과 여러개의 p채널 MISFET로 되는 군으로 이루어진 p채널 및 n채널 MISFET를 포함하는 여러개의 단위 셀, 상기 단위 셀의 각각에 대응한 상기 반도체 기판위에 형성된 본딩패드와 상기 단위 셀의 각각에 입력 또는 출력의 어느 1개의 회로 기능을 마련하고, 각각의 단위 셀과 대응하는 본딩 패드를 상호 연결하는 배선을 포함하며, 상기 배선에 의해서 상기 입력회로 기능이 마련된 제1의 단위 셀 내의 보호용 MISFET는 서로 병렬로 접속된 상기 여러개의 n채널 MISFET로 되는 제1의 군으로 구성되고, 상기 본딩패드로 부터의 신호가 그 게이트 전극에 인가되는 MISFET의 파괴를 방지하며, 상기 배선에 의해서 상기 출력회로 기능이 마련된 제2의 단위 셀 내의 최동단의 인버터는 상기 여러개의 n채널 MISFET로 되는 제1의 군 및 상기 여러개의 p채널 MISFET로 되는 제2의 군을 구성하고, 상기 여러개의 n채널 MISFET와 p채널 MISFET는 서로 병렬로 접속되고, 상기 여러개의 n채널 MISFET가 상기 보호용 MISFET를 구성하는 MISFET와 동일한 반도체 집적회로 장치.
  14. 특허청구의 범위 제13항에 있어서, 상기 보호용 MISFET를 제외한 입력회로 기능 및 상기 최종단의 인버터를 제회한 출력회로 기능은 상기 제1 및 제2의 군 이외의 상기 여러개의 n채널 MISFET로 되는 군과 상기 여러개의 p채널 MISFET에 의해 마련되고, 상기 제1 및 제2의 군 이외의 각 군은 서로 평행인 게이트 전극을 가지며, 소스 또는 드레인 영역으로서 작용하는 반도체 영역을 공유하는 2개의 MISFET로 구성되는 반도체 집적회로 장치.
  15. 특허청구의 범위 제14항에 있어서, 상기 제1 및 제2의 군의 MISFET의 채널 폭은 상기 제1 및 제2의 군 이외의 MISFET의 채널 폭보다 더 큰 반도체 집적회로 장치.
  16. 특허청구의 범위 제15항에 있어서. 상기 제1 및 제2의 MISFET는 동일형상의 게이트 전극을 갖는 반도체 집적회로 장치.
  17. 반도체 기판, 상기 반도체 기판위에 형성되어 각각 입력 되는 출력의 어느 1개의 회로 기능을 가지며, 각각이 상기 회로 기능을 마련하기 위해 서로 연결가능하고, 서로 평행인 게이트 전극을 가지며, 소스 또는 드레인 영역으로서 작용하는 반도체 영역을 각각 서로 인접하는 MISFET로 공유하도록 형성된 여러개의 MISFET로 되는 군으로 되는 MISFET를 갖는 여러개의 단위셀과 상기 단위 셀의 각각에 대응해서 강기 반도체 기판위에 형성된 본딩패드를 포함하는 반도체 집적회로 장치.
  18. 특허청구의 범위 제17항에 있어서, 상기 여러개의 MISFET로 군은 각각이 동일한 채널폭을 갖는 MISFET로 되는 제1의 군과 각각이 상기 제1의 군의 MISFET보다 작은 동일한 채널폭을 갖는 MISFET로 되는 다른 군으로 되는 반도체 직접회로 장치.
  19. 특허청구의 범위 제18항에 있어서, 상기 제1의 군은 적어도 3개이상의 MISFET로 되고, 다른 군은 각각 2개의 MISFET로 되는 반도체 집적회로 장치.
  20. 특허청구의 범위 제17항에 있어서, 상기 MISFET는 n채널 MISFET와 p채널 MISFET로 되고, 상기 여러개의 MISFET로 되는 군은 각각 동일한 채널 폭을 갖는 n채널 MISFET로 되는 제1의 군, 각각이 동일한 채널 폭을 갖는 p채널 MISFET로 되는 제2의 군, 상기 제1의 군의 MISFET보다 작고 동일한 채널 폭을 갖는 MISFET로 되는 제3의 군 및 상기 제3의 군의 MISFET보다 작고, 동일 채널 폭을 갖는 MISFET로 되는 제4의 군을 포함하는 반도체 집적회로 장치.
  21. 특허청구의 범위 제20항에 있어서, 상기 제1 및 제2의 군은 3개 이상의 MISFET로 되고, 상기 제3 및 제4의 군은 2개의 MISFET로 되는 반도체 집적회로 장치.
  22. 특허청구의 범위 제21항에 있어서, 상기 제1 및 제2의 군은 MISFET는 서로 평행인 게이트 전극을 갖고 동일한 채널 폭을 가지며, 상기 제3 및 제4의 군의 MISFET는 상기 제1 및 제2의 군의 상이에 상기 제1군에 인접해서 상기 제3의 군이 배치되고, 상기 제2의 군에 인접해서 상기 제4의 군이 배치되는 반도체 집적회로 장치.
  23. 특허청구의 범위 제22항에 있어서, 상기 제3 및 제4의 군의 MISFET는 상기 제1 및 제2의 군의 MISFET의 게이트 전극의 연장하는 방향과 직교하는 방향으로 연결하는 게이트 전극을 갖는 반도체 집적회로 장치.
  24. 반도체기판, 상기 반도체 기판의 소정의 위치에 형성된 논리 회로부, 상기 반도체 기판의 소정의 위치에 형성되고, 독립적으로 상기 논리회로부를 서로 연결하는 하나의 입력회로와 출력회로를 형성하도록 서로 연결된 n채널 MISFET와 p채널 MISFET를 포함하는 각각의 단위 셀로 되며, 서로 연결되기 전에 상기 MISFET들은 양쪽을 입력과 출력 회로로 할 수 있는 동일한 이중성을 갖고, 상기 n채널 MISFET와 p채널 MISFET들은 여러개의 n채널 MISFET를 각각 포함하는 군과 여러개의 p채널 MISFET를 각각 포함하는 군으로 되며, 상기 군의 MISFET가 서로 평행인 게이트 전극을 가지고 소스 또는 드레인 영역으로서 반도체 영역을 각각 서로 인접하는 MISFET로 공유하도록 형성되는 여러개의 단위 셀, 상기 반도체 기판상에 형성되며 각각의 본딩패드가 소정의 단위 셀에 인접하는 여러개의 본딩패드와, 입력회로와 출력 회로의 하나를 형성하도록 상기 각각의 단위 셀의 MISFET를 서로 연결하고 인접한 본딩패드를 서로 연결하는 배선을 포함하며, 상기 MISFET는 상기 제1의 군이 각각 병렬로, 전기적으로 서로 연결된 여러개의 n채널 MISFET로 구성되며, 상기 단위 셀 내의 다른 MISFET에 연결되고 입력회로를 형성하도록 서로 연결된 상기 단위 셀내의 볼딩패드에서 신호를 공급받는 게이트 전극을 갖는 임의의 상기 다른 MISFET의 파괴를 방지하기 위해 인접한 본딩패드와 소정의 기준 전위사이에 보호용 MISFET를 형성하게 배치되며, 상기 제1의 군이 여러개의 n채널 MISFET로 구성되고, 제2의 군이 p채널 MISFET로 구성되며, 상기 여러개의 n채널 MISFET와 p채널 MISFET가 각각 병렬로, 전기적으로 서로 연결되어 출력회로를 형성하도록 서로 연결된 상기 단위 셀내의 최종단위 인버터를 형성하는 반도체 집적회로 장치.
  25. 특허청구의 범위 제24항에 있어서, 상기 보호용 MISFET를 제외한 입력회로 기능 및 상기 최종단의 인버터를 제외한 출력회로 기능은 상기 제1 및 제2의 군 이외의 상기 여러개의 n채널 MISFET로 되는 군과 상기 여러개의 p채널 MISFET에 의해 마련되고, 상기 제1 및 제2의 군 이외의 각 군은 서로 평행인 게이트 전극을 가지며, 소스 또는 드레인 영역으로서 작용하는 반도체 영역을 공유하는 2개의 MISFET로 구성되는 반도체 집적회로 장치.
  26. 특허청구의 범위 제25항에 있어서, 상기 제1 및 제2의 군의 MISFET의 채널 폭은 상기 제1 및 제2의 군 이외의 MISFET의 채널 폭보다 큰 반도체 집적회로 장치.
  27. 특허청구의 범위 제26항에 있어서, 상기 제1 및 제2의 MISFET는 동일형상의 게이트 전극을 갖는 반도체 집적회로 장치.
  28. 반도체 기판, 기판상의 배선패턴을 제외하고 동이하며 각각의 단위 셀이 여러개의 MISFET를 갖는 여러개의 단위 셀, 하나의 본딩패드와 하나의 단위 셀로 되는 여러개의 본딩패드-단위 셀 쌍을 형성하기 위해 각각의 단위셀에 인접하는 각각의 본딩패드가 상기 반도체 기판상에 형성되는 여러개의 본딩패드, 상기 단위셀에 상기 본딩패드를 서로 연결하고, 각각의 단위셀이 독립적으로 다른 단위 셀을 위해 서로 연결하여 입력회로와 출력회로의 하나를 형성하도록 적어도 상기 단위 셀의 임의의 MISFET를 위한 연결로 되는 배선을 포함하며, 서로 연결하기 전에 상기 MISFET는 양쪽을 입력회로와 출력회로로 할 수 있는 동일한 이중성을 갖고, 상기 입력회로를 형성하는 상기 단위 셀의 각각의 적어도 하나의 제1의 MISFET는 상기 출력회로를 형성하는 상기 단위 셀의 각각의 해당하는 적어도 하나의 제1의 MISFET를 갖는 반도체 집적회로 장치.
  29. 특허청구의 범위 제28항에 있어서, 상기 입력회로를 형성하는 상기 단위 셀내의 상기 하나의 제1의 MISFET는 보호용 MISFET를 형성하도록 상기 단위 셀 내의 소정의 소자에 연결되고, 상기 출력회로를 형성하는 상기 단위 셀 내의 상기 하나의 제1의 MISFET는 최종단위 인버터를 형성하도록 상기 단위 셀내의 소정의 소자에 연결되는 반도체 집적회로 장치.
  30. 반도체 기판, 상기 반도체 기판의 소정의 위치에 형성된 논리회로부, 상기 반도체 기판의 소정의 위치에 형성되고, 독립적으로 상기 논리회로부를 서로 연결하는 하나의 입력회로와 출력회로를 형성하도록 서로 연결된 긴 채널 길이의 제1의 n채널 MISFET 및 상기 제1의 n채널 MISFET 보다 채널 길이가 짧은 제2의 n채널 MISFET와 긴 채널길이의 제1의 p채널 MISFET 및 상기 제1의 p채널 MISFET 보다 채널 길이가 짧은 제2의 p채널 MISFET를 포함하는 각각의 단위 셀로 되며, 서로 연결되기 전에 상기 MISFET들은 양쪽을 입력과 출력회로로 할 수 있는 동일한 이중성을 갖고, 상기 제1 및 제2의 n채널 MISFET와 제1 및 제2의 p채널 MISFET 들은 여러개의 n채널 MISFET를 각각 포함하는 군과 여러개의 p채널 MISFET를 각각 포함하는 군으로 되며, 상기 군의 MISFET가 서로 평행인 게이트 전극을 가지고 소스 또는 드레인 영역으로서 반도체 영역을 각각 서로 인접하는 MISFET로 공유하도록 형성되는 여러개의 단위 셀, 상기 반도체 기판상에 형성되며 각각의 본딩패드가 소정의 단위 셀에 인접하는 여러개의 본딩패드와, 입력회로와 출력회로의 하나를 형성하도록 상기 각각의 단위 셀의 MISFET를 서로 연결하고 인접한 본딩패드를 서로 연결하는 배선을 포함하며, 상기 MISFET는 상기 제1의 군이 각각 병렬로, 전기적으로 서로 연결된 여러개의 제1의 n채널 MISFET로 구성되며, 상기 단위 셀 내의 다른 MISFET에 연결되고 입력회로를 형성하도록 서로 연결된 상기 단위 셀내의 본딩패드에서 신호를 공급받는 게이트 전극을 갖는 임의의 상기 다른 MISFET의 파괴를 방지하기 위해 인접한 본딩패드와 소정의 기준전위 사이에 보호용 MISFET를 형성하게 배치되며, 상기 제1의 군이 여러개의 제1의 n채널 MISFET로 구성되고, 제2의 군이 제1의 p채널 MISFET로 구성되며, 상기 여러개의 제1의 n채널 MISFET와 제1의 p채널 MISFET가 각각 병렬로, 전기적으로 서로 연결되어 출력회로를 형성하도록 서로 연결된 상기 단위 셀내의 최종단의 인버터를 형성하는 반도체 집적회로 장치.
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2564787B2 (ja) * 1983-12-23 1996-12-18 富士通株式会社 ゲートアレー大規模集積回路装置及びその製造方法
JPS61218143A (ja) * 1985-03-25 1986-09-27 Hitachi Ltd 半導体集積回路装置
JPH0650761B2 (ja) * 1986-08-12 1994-06-29 富士通株式会社 半導体装置
JPS63108733A (ja) * 1986-10-24 1988-05-13 Nec Corp 半導体集積回路
JPH06105757B2 (ja) * 1987-02-13 1994-12-21 富士通株式会社 マスタ・スライス型半導体集積回路
JPH0758734B2 (ja) * 1987-02-23 1995-06-21 株式会社東芝 絶縁ゲ−ト型セミカスタム集積回路
JPH01256149A (ja) * 1988-04-06 1989-10-12 Hitachi Ltd ゲートアレイ集積回路
JPH01289138A (ja) * 1988-05-16 1989-11-21 Toshiba Corp マスタースライス型半導体集積回路
US5162893A (en) * 1988-05-23 1992-11-10 Fujitsu Limited Semiconductor integrated circuit device with an enlarged internal logic circuit area
JPH0210869A (ja) * 1988-06-29 1990-01-16 Hitachi Ltd 半導体装置
JP2710953B2 (ja) * 1988-06-29 1998-02-10 株式会社日立製作所 半導体装置
US5019889A (en) * 1988-06-29 1991-05-28 Hitachi, Ltd. Semiconductor integrated circuit device
US5300796A (en) * 1988-06-29 1994-04-05 Hitachi, Ltd. Semiconductor device having an internal cell array region and a peripheral region surrounding the internal cell array for providing input/output basic cells
NL194182C (nl) * 1988-07-23 2001-08-03 Samsung Electronics Co Ltd Randloze moederschijf-halfgeleiderinrichting.
JPH02152254A (ja) * 1988-12-02 1990-06-12 Mitsubishi Electric Corp 半導体集積回路装置
JPH0369141A (ja) * 1989-08-08 1991-03-25 Nec Corp セミカスタム半導体集積回路
US5250823A (en) * 1989-10-24 1993-10-05 U.S. Philips Corp. Integrated CMOS gate-array circuit
US5045913A (en) * 1990-01-29 1991-09-03 International Business Machines Corp. Bit stack compatible input/output circuits
US5367187A (en) * 1992-12-22 1994-11-22 Quality Semiconductor, Inc. Master slice gate array integrated circuits with basic cells adaptable for both input/output and logic functions
US5691218A (en) * 1993-07-01 1997-11-25 Lsi Logic Corporation Method of fabricating a programmable polysilicon gate array base cell structure
US5552333A (en) * 1994-09-16 1996-09-03 Lsi Logic Corporation Method for designing low profile variable width input/output cells
US5760428A (en) * 1996-01-25 1998-06-02 Lsi Logic Corporation Variable width low profile gate array input/output architecture
US5698873A (en) * 1996-03-08 1997-12-16 Lsi Logic Corporation High density gate array base cell architecture
JP2001525124A (ja) 1997-05-15 2001-12-04 シーメンス アクチエンゲゼルシヤフト 集積化されたｃｍｏｓ回路装置およびその製造方法
JP3169883B2 (ja) * 1998-02-26 2001-05-28 日本電気アイシーマイコンシステム株式会社 半導体集積回路装置及びその機能セルの配置方法
JP3971025B2 (ja) * 1998-05-29 2007-09-05 富士通株式会社 半導体装置及び半導体装置のレイアウト方法
JP2000068488A (ja) * 1998-08-20 2000-03-03 Oki Electric Ind Co Ltd 半導体集積回路のレイアウト方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3712995A (en) * 1972-03-27 1973-01-23 Rca Corp Input transient protection for complementary insulated gate field effect transistor integrated circuit device
US3746946A (en) * 1972-10-02 1973-07-17 Motorola Inc Insulated gate field-effect transistor input protection circuit
US3777216A (en) * 1972-10-02 1973-12-04 Motorola Inc Avalanche injection input protection circuit
JPS60953B2 (ja) * 1977-12-30 1985-01-11 富士通株式会社 半導体集積回路装置
JPS5843905B2 (ja) * 1979-07-31 1983-09-29 富士通株式会社 半導体集積回路の製造方法
JPS5737876A (en) * 1980-08-20 1982-03-02 Hitachi Ltd Semiconductor integrated circuit apparatus
JPS57181152A (en) * 1981-04-30 1982-11-08 Toshiba Corp Semiconductor integrated circuit device
JPS57211248A (en) * 1981-06-22 1982-12-25 Hitachi Ltd Semiconductor integrated circuit device
JPS5830235A (ja) * 1981-08-18 1983-02-22 Fujitsu Ltd ゲ−トアレイ
JPS5835963A (ja) * 1981-08-28 1983-03-02 Fujitsu Ltd 集積回路装置
JPS58190036A (ja) * 1982-04-23 1983-11-05 Fujitsu Ltd ゲ−ト・アレイ大規模集積回路装置
US4513307A (en) * 1982-05-05 1985-04-23 Rockwell International Corporation CMOS/SOS transistor gate array apparatus

Also Published As

Publication number Publication date
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