JPH0810759B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0810759B2 JPH0810759B2 JP62128862A JP12886287A JPH0810759B2 JP H0810759 B2 JPH0810759 B2 JP H0810759B2 JP 62128862 A JP62128862 A JP 62128862A JP 12886287 A JP12886287 A JP 12886287A JP H0810759 B2 JPH0810759 B2 JP H0810759B2
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- polysilicon
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は大規模集積回路装置（LSI）の構成の一部で
ある出力ドライバ回路に係り、特に電源ラインや信号ラ
イン等に発生するノイズを低減するための構造に関す
る。
ある出力ドライバ回路に係り、特に電源ラインや信号ラ
イン等に発生するノイズを低減するための構造に関す
る。
LSIにおいては１個の半導体チップ上に多数の回路素
子を形成して回路機能を持たせている。LSIは、その内
部に流れる信号の電流駆動能力が小さいので、他のチッ
プあるいは外部機器へ信号を出力する場合にはLSI内部
に比べてチップ間あるいは外部機器との間の距離が長
く、減衰し易い。そこで通常LSIの出力端側には出力ド
ライバを設けて電流駆動能力を大きくしている。
子を形成して回路機能を持たせている。LSIは、その内
部に流れる信号の電流駆動能力が小さいので、他のチッ
プあるいは外部機器へ信号を出力する場合にはLSI内部
に比べてチップ間あるいは外部機器との間の距離が長
く、減衰し易い。そこで通常LSIの出力端側には出力ド
ライバを設けて電流駆動能力を大きくしている。
通常のゲートアレイ型LSIにおいては複数個のMOS型電
界効果トランジスタ（MOSFET）の出力を並列に接続して
出力ドライバを構成する。第４図（ａ）はその一例を示
す出力ドライバの回路構成のレイアウトパターンの平面
図、第４図（ｃ）はその構成等価回路である。同図にお
いて１はｎ型半導体基板中に形成されたｐ型ウエル領
域、２は該ウエル領域１中に形成されたnMOS用の拡散領
域、３は前記半導体基板中の形成されたpMOS用の拡散領
域、54はポリシリコンゲート、55は第１層目アルミニウ
ム層、６は第２層目アルミニウム層、57は第１層目アル
ミニウム層55−４とｐ型ウエル領域１とのコンタクト、
58は第１層目アルミニウム層55−２、55−３と各拡散領
域２、３とのコンタクト、59は第１層目アルミニウム層
55−４と電源ライン６−１のコンタクト、60は入力信号
線である第１層目アルミニウム層55−５とポリシリコン
ゲート層54とのコンタクトを示す。
界効果トランジスタ（MOSFET）の出力を並列に接続して
出力ドライバを構成する。第４図（ａ）はその一例を示
す出力ドライバの回路構成のレイアウトパターンの平面
図、第４図（ｃ）はその構成等価回路である。同図にお
いて１はｎ型半導体基板中に形成されたｐ型ウエル領
域、２は該ウエル領域１中に形成されたnMOS用の拡散領
域、３は前記半導体基板中の形成されたpMOS用の拡散領
域、54はポリシリコンゲート、55は第１層目アルミニウ
ム層、６は第２層目アルミニウム層、57は第１層目アル
ミニウム層55−４とｐ型ウエル領域１とのコンタクト、
58は第１層目アルミニウム層55−２、55−３と各拡散領
域２、３とのコンタクト、59は第１層目アルミニウム層
55−４と電源ライン６−１のコンタクト、60は入力信号
線である第１層目アルミニウム層55−５とポリシリコン
ゲート層54とのコンタクトを示す。
第４図（ａ）においてｎ型半導体基板にはｐ−ウエル
領域、とその中に形成されたnMOS用の拡散領域２とpMOS
用の拡散領域３が形成され、ゲート酸化膜（図示せず）
を介して形成された各ポリシリコンゲート54によって第
４図（ｃ）にN1〜N8として示すＮ−MOSFET及びP1〜P8と
して示すＰ−MOSFETが構成され、該基板上に層間絶縁膜
（図示せず）を用いて多層配線を施してドライバ回路と
している。即ち、第１層アルミニウム層55で、ボンディ
ングパッド55−１を含む出力信号線55−２、電源ライン
とのコンタクト形成層55−３、55−４、入力信号線55−
５を形成し、第２層アルミニウム層６で電源ライン（Vs
sライン６−１、VDDライン６−２）を形成する。
領域、とその中に形成されたnMOS用の拡散領域２とpMOS
用の拡散領域３が形成され、ゲート酸化膜（図示せず）
を介して形成された各ポリシリコンゲート54によって第
４図（ｃ）にN1〜N8として示すＮ−MOSFET及びP1〜P8と
して示すＰ−MOSFETが構成され、該基板上に層間絶縁膜
（図示せず）を用いて多層配線を施してドライバ回路と
している。即ち、第１層アルミニウム層55で、ボンディ
ングパッド55−１を含む出力信号線55−２、電源ライン
とのコンタクト形成層55−３、55−４、入力信号線55−
５を形成し、第２層アルミニウム層６で電源ライン（Vs
sライン６−１、VDDライン６−２）を形成する。
多層配線においては、第２層目アルミニウム層６を直
接半導体基板と接続出来ないので、例えばｐ−ウエル領
域とVssライン６−１を接続する場合には第４図（ｂ）
に示す如く、基板Ｓ中に形成したｐ−ウエル領域１と第
１層目アルミニウム層55−４にコンタクト57を形成し
て、この第１層目アルミニウム層55−４とVssライン６
−１の間に層間絶縁膜中にコンタクト59を形成して接続
を完成させる。また第１層目アルミニウム層55と各拡散
領域との接続も形成して第４図（ｃ）に示す構成等価回
路が得られるように配線する。即ち、第４図（ａ）に点
線Ｐにより示すＰ−MSFETについて例示すると、入力信
号は第１層アルミニウム線55−５とコンタクト60からポ
リシリコンゲート54に入力され、コンタクト58により出
力側信号線55−２を通してボンディングパッド55−１へ
出力される。また58′は拡散領域３と第１層アルミニウ
ム層55−３とのコンタクトを示し、コンタクト59′を経
て第２層アルミニウム層（この場合VDDライン６−２）
へ接続される。他のMOSFETも同様に接続され、結果的に
第４図（ｃ）の等価回路を示す如く、P1〜P8、N1〜N8か
ら成る相補型MOSFETが並列に接続された構造となる。
接半導体基板と接続出来ないので、例えばｐ−ウエル領
域とVssライン６−１を接続する場合には第４図（ｂ）
に示す如く、基板Ｓ中に形成したｐ−ウエル領域１と第
１層目アルミニウム層55−４にコンタクト57を形成し
て、この第１層目アルミニウム層55−４とVssライン６
−１の間に層間絶縁膜中にコンタクト59を形成して接続
を完成させる。また第１層目アルミニウム層55と各拡散
領域との接続も形成して第４図（ｃ）に示す構成等価回
路が得られるように配線する。即ち、第４図（ａ）に点
線Ｐにより示すＰ−MSFETについて例示すると、入力信
号は第１層アルミニウム線55−５とコンタクト60からポ
リシリコンゲート54に入力され、コンタクト58により出
力側信号線55−２を通してボンディングパッド55−１へ
出力される。また58′は拡散領域３と第１層アルミニウ
ム層55−３とのコンタクトを示し、コンタクト59′を経
て第２層アルミニウム層（この場合VDDライン６−２）
へ接続される。他のMOSFETも同様に接続され、結果的に
第４図（ｃ）の等価回路を示す如く、P1〜P8、N1〜N8か
ら成る相補型MOSFETが並列に接続された構造となる。
ところが、前記第４図に示したドライバ回路構成にお
いては各MOSFETのポリシリコンゲート54が並列に、入力
信号線である抵抗値の小さなアルミニウム層55−５によ
って接続されているので、第４図（ｃ）より明らかなよ
うに、Ｐ−MOSFET P1〜P8のスイッチングおよびＮ−MO
SFET N1〜N8のスイッチングはそれぞれほぼ同時に行わ
れる。そのため信号が入力された場合のスイッチングの
際の過度電圧波形の立上り、立下りの傾斜が急峻にな
り、これが電源ライン及び信号ラインに大きな誘導ノイ
ズを発生させる原因となるという問題点があった。
いては各MOSFETのポリシリコンゲート54が並列に、入力
信号線である抵抗値の小さなアルミニウム層55−５によ
って接続されているので、第４図（ｃ）より明らかなよ
うに、Ｐ−MOSFET P1〜P8のスイッチングおよびＮ−MO
SFET N1〜N8のスイッチングはそれぞれほぼ同時に行わ
れる。そのため信号が入力された場合のスイッチングの
際の過度電圧波形の立上り、立下りの傾斜が急峻にな
り、これが電源ライン及び信号ラインに大きな誘導ノイ
ズを発生させる原因となるという問題点があった。
従って本発明の目的は上記問題点を解決するためLSI
の出力ドライバの出力信号がゆっくり変化するような回
路構成の出力ドライバを提供するものである。
の出力ドライバの出力信号がゆっくり変化するような回
路構成の出力ドライバを提供するものである。
LSIにおける相補型MOSFETを用いた出力ドライバ回路
において、少なくとも２つ以上のMOSFETのポリシリコン
ゲート部分を直列接続する。そして入力信号線とポリシ
リコンゲートを複数個所で接続する。
において、少なくとも２つ以上のMOSFETのポリシリコン
ゲート部分を直列接続する。そして入力信号線とポリシ
リコンゲートを複数個所で接続する。
このように構成することにより、各MOSFETとMOSFETの
間のポリシリコンゲートとゲート酸化膜における浮遊容
量とポリシリコン抵抗によって主に構成される遅延回路
を各トランジスタの遅延素子として利用する。この遅延
回路は必ず各MOSFETの入力段に形成され、それによって
各MOSFETのスイッチング開始時間が順次ずれて行き、か
くして出力信号の立上りがゆっくり変化するようにな
る。
間のポリシリコンゲートとゲート酸化膜における浮遊容
量とポリシリコン抵抗によって主に構成される遅延回路
を各トランジスタの遅延素子として利用する。この遅延
回路は必ず各MOSFETの入力段に形成され、それによって
各MOSFETのスイッチング開始時間が順次ずれて行き、か
くして出力信号の立上りがゆっくり変化するようにな
る。
本発明の前記技術を第１図及び第２図によって説明す
る。
る。
第１図（ａ）は前提技術の出力ドライバのレイアウト
パターンの一例の平面図、第１図（ｂ）はその等価回路
図であり、第２図はその一つのMOS FETの説明図であ
る。
パターンの一例の平面図、第１図（ｂ）はその等価回路
図であり、第２図はその一つのMOS FETの説明図であ
る。
第１図において、１は半導体基板に形成されたｐ−ウ
エル領域、２はnMOS用の拡散領域、３はpMOS用の拡散領
域、４はポリシリコンゲートで４′がその入力端であ
り、５は第１層目アルミニウム層、６は電源ラインであ
り、６−１はVssライン、６−２はVDDライン、７は第１
層目アルミニウム層５とｐ−ウエル領域１とのコンタク
ト、８は第１層目アルミニウム層５と各拡散領域２、３
とのコンタクト、９は第１層目アルミニウム層５と電源
ライン６とのコンタクトを示す。
エル領域、２はnMOS用の拡散領域、３はpMOS用の拡散領
域、４はポリシリコンゲートで４′がその入力端であ
り、５は第１層目アルミニウム層、６は電源ラインであ
り、６−１はVssライン、６−２はVDDライン、７は第１
層目アルミニウム層５とｐ−ウエル領域１とのコンタク
ト、８は第１層目アルミニウム層５と各拡散領域２、３
とのコンタクト、９は第１層目アルミニウム層５と電源
ライン６とのコンタクトを示す。
第１図（ａ）において半導体基板には第４図によって
説明した従来例と同様のｐ−ウエル領域１、nMOS用の拡
散領域２、pMOS用の拡散領域３が形成され、ゲート酸化
膜（図示せず）を介して形成されたボリシリコンゲート
４によってＰ−MOSFET P1〜P8、Ｎ−MOSFET N1〜N8が
形成されており、この半導体基板上には層間絶縁膜（図
示せず）を介して第１層目アルミニウム層５、第２層目
アルミニウム層６から成る多層配線が施されている。即
ち第１層目アルミニウム層５はボンディングパッド５−
１を含む出力側信号ライン５−２、拡散層とのコンタク
ト形成層５−３、５−４から成り、第２層目アルミニウ
ム層６はVssライン６−１、VDDライン６−２を構成して
いる。
説明した従来例と同様のｐ−ウエル領域１、nMOS用の拡
散領域２、pMOS用の拡散領域３が形成され、ゲート酸化
膜（図示せず）を介して形成されたボリシリコンゲート
４によってＰ−MOSFET P1〜P8、Ｎ−MOSFET N1〜N8が
形成されており、この半導体基板上には層間絶縁膜（図
示せず）を介して第１層目アルミニウム層５、第２層目
アルミニウム層６から成る多層配線が施されている。即
ち第１層目アルミニウム層５はボンディングパッド５−
１を含む出力側信号ライン５−２、拡散層とのコンタク
ト形成層５−３、５−４から成り、第２層目アルミニウ
ム層６はVssライン６−１、VDDライン６−２を構成して
いる。
第１図（ａ）から明らかな如く、各MOSFETのゲートと
なるポリシリコンが直列に連続して形成されている。各
拡散領域２、３とアルミニウム層５とのコンタクト８を
ポリシリコンゲート４の両側に設けることにより、第１
図（ａ）の点線部分P,Pが１つのＰチヤネルMOSFETを形
成する。１つのFETとその近辺のポリシリコンゲート４
によって等価的に第２図に示す如く、ポリシリコンゲー
トと下層のゲート酸化膜により形成される浮遊容量34と
ポリシリコンゲートの抵抗33によって遅延素子Ｂがその
入力側に形成されたことになる。第１図（ａ）のパター
ンではこのような単位がＰ−チヤネルMOSFETについて８
個直列に接続され、Ｎ−チヤネルMSFETについてこれま
た８個直列接続された構造となり、その等価回路図は第
１図（ｂ）に示される如くになる。
なるポリシリコンが直列に連続して形成されている。各
拡散領域２、３とアルミニウム層５とのコンタクト８を
ポリシリコンゲート４の両側に設けることにより、第１
図（ａ）の点線部分P,Pが１つのＰチヤネルMOSFETを形
成する。１つのFETとその近辺のポリシリコンゲート４
によって等価的に第２図に示す如く、ポリシリコンゲー
トと下層のゲート酸化膜により形成される浮遊容量34と
ポリシリコンゲートの抵抗33によって遅延素子Ｂがその
入力側に形成されたことになる。第１図（ａ）のパター
ンではこのような単位がＰ−チヤネルMOSFETについて８
個直列に接続され、Ｎ−チヤネルMSFETについてこれま
た８個直列接続された構造となり、その等価回路図は第
１図（ｂ）に示される如くになる。
第１図（ｂ）において信号の入力から１つのFETPnの
スイッチングまでの遅延Ｔは、FETP1の浮遊容量とポリ
シリコンの抵抗による遅延時間T1、FETP2の遅延時間T2
…の和となるので（Ｔ＝T1＋T2＋…Tn）各FETのスイッ
チングはP1あるいはN1から一定の遅延間隔をおいて順次
行われることになる。
スイッチングまでの遅延Ｔは、FETP1の浮遊容量とポリ
シリコンの抵抗による遅延時間T1、FETP2の遅延時間T2
…の和となるので（Ｔ＝T1＋T2＋…Tn）各FETのスイッ
チングはP1あるいはN1から一定の遅延間隔をおいて順次
行われることになる。
従って、出力端に出力される信号波形の立上り立下り
がなだらかになり信号ライン、電源ラインへのノイズが
低減される。
がなだらかになり信号ライン、電源ラインへのノイズが
低減される。
このように実際にポリシリコンゲートを多数直列に接
続することにより各FETのスイッチング開始時間をずら
せて出力信号を変化させる場合、遅延時間が長すぎると
場合によってスイッチングまでの時間が遅れすぎて信号
に悪影響を及ぼす。
続することにより各FETのスイッチング開始時間をずら
せて出力信号を変化させる場合、遅延時間が長すぎると
場合によってスイッチングまでの時間が遅れすぎて信号
に悪影響を及ぼす。
そこで本発明では、第３図に示す如く、ポリシリコン
ゲートをＮ−チヤネルFET部分のポリシリコンゲート40
とＰ−チヤネル部分のポリシリコンゲート41に分離し各
ポリシリコンゲート40、41の両端にそれぞれ入力信号線
である第１層アルミニウム層５−５とのコンタクト10を
設けた構造とする。
ゲートをＮ−チヤネルFET部分のポリシリコンゲート40
とＰ−チヤネル部分のポリシリコンゲート41に分離し各
ポリシリコンゲート40、41の両端にそれぞれ入力信号線
である第１層アルミニウム層５−５とのコンタクト10を
設けた構造とする。
この構造によってＰ−チヤネルFETおよびＮ−チヤネ
ルFETへの入力信号は二つのコンタクト10、10を通して
２個所より入力されるので全体としてのスイッチングの
遅延が第１図に示す場合の半分になる。
ルFETへの入力信号は二つのコンタクト10、10を通して
２個所より入力されるので全体としてのスイッチングの
遅延が第１図に示す場合の半分になる。
本発明の構成にすることによりLSIの出力ドライバへ
の入力信号に対する各FETのスイッチング開始を順次遅
延することが出来、従ってドライバの出力信号をゆっく
り変化させることによって電源ライン、信号ラインに発
生するノイズレベルを低下することが出来るとともに、
直列に連続して配置するポリシリコンゲート層の長さを
短くしして複数個所から同時に入力することにより各ト
ランジスタのスイッチングの遅延を短かくし、信号波形
を可変にすることが出来る。
の入力信号に対する各FETのスイッチング開始を順次遅
延することが出来、従ってドライバの出力信号をゆっく
り変化させることによって電源ライン、信号ラインに発
生するノイズレベルを低下することが出来るとともに、
直列に連続して配置するポリシリコンゲート層の長さを
短くしして複数個所から同時に入力することにより各ト
ランジスタのスイッチングの遅延を短かくし、信号波形
を可変にすることが出来る。
第１図（ａ）は本発明の前提技術のレイアウトパターン
の平面図、 第１図（ｂ）はその等価回路図、 第２図は本発明の前提技術におけるMOS FETの説明図、 第３図は本発明の一実施例のレイアウトパターン、 第４図（ａ）は従来例のレイアウトパターンの平面図、 第４図（ｂ）はその配線状態説明図、 第４図（ｃ）はその等価回路図である。 １……ｐ−ウエル領域 ２……nMOS用の拡散領域 ３……pMOS用の拡散領域 ４、40、41……ポリシリコンゲート ５……第１層アルミニウム層 ６……第２層アルミニウム層 ７、８、９、10……コンタクト
の平面図、 第１図（ｂ）はその等価回路図、 第２図は本発明の前提技術におけるMOS FETの説明図、 第３図は本発明の一実施例のレイアウトパターン、 第４図（ａ）は従来例のレイアウトパターンの平面図、 第４図（ｂ）はその配線状態説明図、 第４図（ｃ）はその等価回路図である。 １……ｐ−ウエル領域 ２……nMOS用の拡散領域 ３……pMOS用の拡散領域 ４、40、41……ポリシリコンゲート ５……第１層アルミニウム層 ６……第２層アルミニウム層 ７、８、９、10……コンタクト
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/088 27/092 29/78 Ｈ０３Ｋ 19/0175 Ｈ０１Ｌ 27/08 ３２１ Ｇ 29/78 ３０１ Ｇ Ｈ０３Ｋ 19/00 １０１ Ｆ
Claims (1)
- 【請求項１】複数の電界効果トランジスタの出力を並列
に接続した出力ドライバを有するゲートアレイ集積回路
において、 少なくとも２以上の電界効果トランジスタの金属配線に
より構成された入力信号線に接続されたポリシリコンゲ
ートを直列に接続した出力ドライバを具備するととも
に、入力信号線である前記金属配線と、直列接続された
ポリシリコンゲートを複数個所で接続したことを特徴と
する半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62128862A JPH0810759B2 (ja) | 1987-05-26 | 1987-05-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62128862A JPH0810759B2 (ja) | 1987-05-26 | 1987-05-26 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63292647A JPS63292647A (ja) | 1988-11-29 |
| JPH0810759B2 true JPH0810759B2 (ja) | 1996-01-31 |
Family
ID=14995208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62128862A Expired - Lifetime JPH0810759B2 (ja) | 1987-05-26 | 1987-05-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0810759B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01101650A (ja) * | 1987-10-14 | 1989-04-19 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| JPH01286614A (ja) * | 1988-05-13 | 1989-11-17 | Ricoh Co Ltd | 出力バッファ回路 |
| JP2714184B2 (ja) * | 1989-10-20 | 1998-02-16 | 東芝マイクロエレクトロニクス株式会社 | 出力バッファ回路 |
| US5041741A (en) * | 1990-09-14 | 1991-08-20 | Ncr Corporation | Transient immune input buffer |
| JPH08139318A (ja) * | 1994-11-11 | 1996-05-31 | Fuji Electric Co Ltd | 横型電界効果トランジスタ |
| CN100474619C (zh) * | 2004-02-24 | 2009-04-01 | 精工电子有限公司 | 高压工作场效应晶体管、用于该晶体管的偏置电路以及高压电路 |
| JP4828817B2 (ja) * | 2004-02-24 | 2011-11-30 | セイコーインスツル株式会社 | 電界効果トランジスタの高電圧動作方法とそのバイアス回路およびその高電圧動作回路要素 |
Family Cites Families (1)
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|---|---|---|---|---|
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-
1987
- 1987-05-26 JP JP62128862A patent/JPH0810759B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63292647A (ja) | 1988-11-29 |
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