JPH04354364A - 抵抗回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路に設けら
れる抵抗回路に関し、特にゲートアレイ等のように基本
的な素子が設けられていてこれらの素子間を接続する配
線等を形成することにより所望の回路を得ることができ
る半導体集積回路に好適の抵抗回路に関する。

【０００２】

【従来の技術】従来、例えばゲートアレイ等の半導体集
積回路においては、半導体基板にトランジスタ等の基本
的な素子（以下、下地データという）が設けられており
、これらの素子間を配線及びスルーホール（以下、上地
データという）等で接続することにより所望の回路を形
成するようになっている。これらの半導体集積回路にお
いては、抵抗等の素子も半導体基板に設けられたトラン
ジスタを用いて形成することがある。

【０００３】図４はこのような半導体集積回路の下地デ
ータの一例を示す平面図である。

【０００４】半導体基板３０には、ゲートポリシリコン
３５〜３８及びＮチャネル型拡散層３１，３２により構
成された複数個（図では４個）のＮチャネルトランジス
タが設けられていると共に、ゲートポリシリコン３５〜
３８及びＰチャネル型拡散層３３，３４により構成され
た複数個（図では４個）のＰチャネルトランジスタが設
けられている。

【０００５】抵抗回路を構成する場合に、このような下
地データが設けられた半導体基板に対し、第１及び第２
のアルミニウム配線層及びこれらの配線層間を接続する
コンタクトのレイアウトデータを設計して、所望の回路
を実現する。

【０００６】図５はこのような半導体集積回路を使用し
て形成された従来のプルアップ抵抗回路の一例を示す回
路図である。

【０００７】Ｐチャネルトランジスタ４１〜４４は直列
接続されている。即ち、トランジスタ４１のソースは電
源端子（図示せず）に接続されており、この電源端子か
ら電源電圧ＶＤＤが与えられるようになっている。この
トランジスタ４１のドレインはトランジスタ４２のソー
スに接続されており、トランジスタ４２のドレインはト
ランジスタ４３のソースに接続されている。また、トラ
ンジスタ４３のドレインはトランジスタ４４のソースに
接続されており、トランジスタ４４のドレインは接続端
子（図示せず）を介してプルアップすべき素子に電気的
に接続されている。一方、Ｎチャネルトランジスタ４５
〜４８も直列接続されている。但し、トランジスタ４５
及びトランジスタ４８の各一方の拡散層は他の素子に接
続されておらず、オープンになっている。そして、これ
らのトランジスタ４１〜４８のゲートは、いずれも接地
に接続されている。

【０００８】このように構成された抵抗回路において、
トランジスタ４１〜４４のゲートがいずれも接地に接続
されているため、これらのトランジスタ４１〜４４はい
ずれもオン状態になっている。従って、電源端子（トラ
ンジスタ４１のソース側）と接続端子（トランジスタ４
４のドレイン側）との間の抵抗値は、これらのトランジ
スタ４１〜４４のオン抵抗を直列接続したものとなる。

【０００９】なお、下地データのトランジスタのゲート
幅（Ｗ）及び拡散長（Ｌ）は所定のサイズに設定されて
おり、これらのサイズは変更できないため、高抵抗値の
プルアップ抵抗を得る場合は、上述の抵抗回路を複数個
直列に接続する。

【００１０】

【発明が解決しようとする課題】しかしながら、従来の
抵抗回路においては、以下に示す問題点がある。即ち、
下地データにおいてＰチャネルトランジスタ４１〜４４
の各ゲートは夫々Ｎチャネルトランジスタ４５〜４８の
各ゲートに電気的に接続されているため、Ｎチャネルト
ランジスタ４５〜４８は常にオフ状態である。従って、
これらのＮチャネルトランジスタは、プルアップ抵抗の
特性に寄与していない。また、高抵抗値の抵抗回路を得
るためには、多数のトランジスタを直列接続してトラン
ジスタの拡散長（Ｌ）を等価的に大きくすることが必要
である。一般的には、下地データのトランジスタのゲー
ト幅（Ｗ）は、ゲートの動作速度向上のために比較的大
きな値としている。従って、例えば５０ｋΩ程度の抵抗
回路を実現するためには、図５に示す抵抗回路を約５組
直列に接続する必要がある。このように、従来の抵抗回
路においては、高抵抗値の抵抗回路を得ようとすると、
チップサイズが増大してしまうという欠点がある。

【００１１】本発明はかかる問題点に鑑みてなされたも
のであって、少ない数のトランジスタで高抵抗値を得る
ことができて、従来に比してチップサイズを削減するこ
とができる抵抗回路を提供することを目的とする。

【００１２】

【課題を解決するための手段】本発明に係る抵抗回路は
、接続端子と、高電位側電源端子及び低電位側電源端子
と、そのゲート及びドレインが前記高電位側電源端子に
接続された第１のＮチャネルトランジスタと、そのゲー
ト及びドレインが前記第１のＮチャネルトランジスタの
ソースに接続された第２のＮチャネルトランジスタと、
そのゲートが前記第２のＮチャネルトランジスタのソー
スに接続され前記高電位側電源端子と前記接続端子との
間に介装された少なくとも１つのＰチャネルトランジス
タと、前記第２のＮチャネルトランジスタのソースと前
記低電位側電源端子との間に介装されそのゲートが前記
第２のＮチャネルトランジスタのソースに接続された少
なくとも１つの第３のＮチャネルトランジスタとを有す
ることを特徴とする。

【００１３】

【作用】本発明においては、第１のＮチャネルトランジ
スタのゲート及びドレインが高電位側電源端子に接続さ
れている。従って、高電位側電源電圧をＶＤＤとし、Ｎ
チャネルトランジスタのしきい値電圧をＶＴＮとすると
、この第１のＮチャネルトランジスタのソース側の電圧
はＶＤＤ−ＶＴＮとなる。また、第２のＮチャネルトラ
ンジスタのゲート及びドレインは前記第１のＮチャネル
トランジスタのソースに接続されているため、この第２
のＮチャネルトランジスタのソース側の電圧はＶＤＤ−
２ＶＴＮとなる。

【００１４】更に、前記高電位側電源端子と接続端子と
の間には少なくとも１つのＰチャネルトランジスタが介
装されており、このＰチャネルトランジスタのゲートは
前記第２のＮチャネルトランジスタのソースに接続され
ている。従って、このＰチャネルトランジスタのゲート
電圧はＶＤＤ−２ＶＴＮである。

【００１５】このように、本発明においては、高電位側
電源端子と接続端子との間に介装されたＰチャネルトラ
ンジスタのゲート電圧を低電位側電源電圧よりも高く設
定するから、このＰチャネルトランジスタのオン抵抗は
極めて高くなる。これにより、少ない数のトランジスタ
で高抵抗値を得ることができる。

【００１６】

【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。

【００１７】図１は本発明の第１の実施例に係る抵抗回
路を示す回路図である。なお、本実施例は、図４に示す
ように、ゲートポリシリコン又は拡散層が共通の４個の
トランジスタ（２個のＮチャネルトランジスタ及び２個
のＰチャネルトランジスタ）が１組になった下地データ
を２組使用して形成する場合の一例である。

【００１８】トランジスタ１〜４はいずれもＰチャネル
トランジスタである。トランジスタ１のドレインはトラ
ンジスタ２のソースに接続されており、このトランジス
タ２のドレインはトランジスタ３のドレインに接続され
ている。また、このトランジスタ３のソースはトランジ
スタ４のドレインと接続されており、このトランジスタ
４のソースには電源端子（図示せず）を介して電源電圧
ＶＤＤが与えられるようになっている。なお、トランジ
スタ１のソースはオープンになっており、このトランジ
スタ１のゲートには電源電圧ＶＤＤが与えられるように
なっている。

【００１９】一方、トランジスタ５〜８はいずれもＮチ
ャネルトランジスタである。トランジスタ５のソースは
トランジスタ６のドレインに接続されており、トランジ
スタ６のソースはトランジスタ７のドレインに接続され
ている。また、トランジスタ７のソースはトランジスタ
８のドレインに接続されており、トランジスタ８のソー
スは接地されている。更に、トランジスタ５のゲート及
びドレインには電源電圧ＶＤＤが与えられるようになっ
ている。

【００２０】トランジスタ２，６のゲートはいずれもト
ランジスタ５，６の相互接続点９に接続されており、ト
ランジスタ３，４，７，８のゲートはいずれもトランジ
スタ６，７の相互接続点１０に接続されている。そして
、トランジスタ２，３の相互接続点１１が接続端子（図
示せず）を介してプルアップすべき素子に電気的に接続
されるようになっている。

【００２１】次に、本実施例に係る抵抗回路の動作につ
いて説明する。

【００２２】トランジスタ５のゲート及びドレインには
電源電圧ＶＤＤが与えられるため、このトランジスタ５
のソース側（即ち、相互接続点９）の電圧は、Ｎチャネ
ルトランジスタのしきい値電圧をＶＴＮとすると、ＶＤ
Ｄ−ＶＴＮとなる。これと同様に、トランジスタ６のソ
ース側（即ち、接続点１０）の電圧は、ＶＤＤ−２ＶＴ
Ｎとなる。

【００２３】また、トランジスタ３，４のゲートは接続
点１０に接続されているため、これらのトランジスタ３
，４のゲート電圧はＶＤＤ−２ＶＴＮである。従って、
Ｎチャネルトランジスタのしきい値電圧　０．８Ｖとし
、電源電圧ＶＤＤを　５Ｖとすると、トランジスタ３，
４のゲート電圧は　３．４（　５−０．８　×２）Ｖと
なる。

【００２４】本実施例においては、例えば図５に示す従
来の抵抗回路に比して、電源端子と接続端子との間に介
装されているトランジスタ３，４のゲート電圧が高いた
め、これらのトランジスタ３，４のオン抵抗は極めて高
くなる。このため、接続点１１とトランジスタ４のソー
ス側との間（即ち、接続端子と電源端子との間）の抵抗
値が極めて高くなる。本実施例においては、図１に示す
回路だけで５０ｋΩ以上のプルアップ抵抗を得ることが
できる。

【００２５】図２は本発明の第２の実施例に係る抵抗回
路を示す回路図である。本実施例は、図３に示すように
、半導体基板２０に設けられたＮチャネル型拡散層２１
、Ｐチャネル型拡散層２２及びゲートポリシリコン２３
〜２５により構成された６個のトランジスタ（３個のＮ
チャネルトランジスタ及び３個のＰチャネルトランジス
タ）が１組になって下地データとして設けられている場
合の一例である。

【００２６】トランジスタ１２〜１４はいずれもＰチャ
ネルトランジスタであり、これらのトランジスタ直列接
続されている。即ち、トランジスタ１２のソースはオー
プンになっており、このトランジスタ１２のドレインは
トランジスタ１３のソースに接続されている。また、こ
のトランジスタ１３のドレインはトランジスタ１４のド
レインに接続されており、このトランジスタ１４のソー
スには電源端子（図示せず）を介して電源電圧ＶＤＤが
与えられるようになっている。なお、トランジスタ１３
，１４の相互接続点は接続端子（図示せず）を介してプ
ルアップすべき素子に電気的に接続される。

【００２７】一方、トランジスタ１５〜１７はＮチャネ
ルトランジスタであり、これらのトランジスタも直列接
続されている。即ち、トランジスタ１５のソースはトラ
ンジスタ１６のドレインに接続されており、このトラン
ジスタ１６のソースはトランジスタ１７のドレインに接
続されている。また、このトランジスタ１７のソースは
接地されている。

【００２８】そして、トランジスタ１２のゲート並びに
トランジスタ１５のゲート及びドレインには電源電圧Ｖ
ＤＤが与えられるようになっている。また、トランジス
タ１３，１６のゲートは、トランジスタ１５，１６の相
互接続点に接続されている。更にトランジスタ１４，１
７のゲートは、トランジスタ１６，１７の相互接続点に
接続されている。

【００２９】Ｎチャネルトランジスタのしきい値をＶＴ
Ｎとすると、電源端子と接続端子との間に介装されたト
ランジスタ１４のゲート電圧は、第１の実施例と同様に
、ＶＤＤ−２ＶＴＮとなる。従って、このトランジスタ
１４のオン抵抗は極めて高くなり、トランジスタ１４の
ソース・ドレイン間（即ち電源端子と接続端子との間）
の抵抗値が極めて高くなる。

【００３０】本実施例においては、電源端子と接続端子
との間に介装されたＰチャネルトランジスタが１個だけ
であるため第１の実施例に比してプルアップ抵抗値は低
くなるものの、第１の実施例の抵抗回路に比してトラン
ジスタの数を２個削減することができるという効果を奏
する。

【００３１】

【発明の効果】以上説明したように本発明においては、
そのゲート及びドレインが高電位側電源端子に接続され
た第１のＮチャネルトランジスタ、そのゲート及びドレ
インが前記第１のＮチャネルトランジスタのソースに接
続された第２のＮチャネルトランジスタ並びに高電位側
電源端子と接続端子との間に介装されたＰチャネルトラ
ンジスタを備えており、前記Ｐチャネルトランジスタの
ゲートは前記第２のＮチャネルトランジスタのソースに
接続されているから、前記Ｐチャネルトランジスタのオ
ン抵抗が極めて高くなる。これにより、少ない数のトラ
ンジスタで高抵抗値を得ることができるという効果を奏
する。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る抵抗回路を示す回
路図である。

【図２】本発明の第２の実施例に係る抵抗回路を示す回
路図である。

【図３】本発明の第２の実施例に係る抵抗回路を形成す
る半導体集積回路の下地データを示す平面図である。

【図４】半導体集積回路の下地データの一例を示す平面
図である。

【図５】従来の抵抗回路の一例を示す回路図である。

【符号の説明】

１〜４，１２〜１４，４１〜４４；Ｐチャネルトランジ
スタ ５〜８，１５〜１７，４５〜４８；Ｎチャネルトランジ
スタ ２０，３０；半導体基板

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　接続端子と、高電位側電源端子及び低
   電位側電源端子と、そのゲート及びドレインが前記高電
   位側電源端子に接続された第１のＮチャネルトランジス
   タと、そのゲート及びドレインが前記第１のＮチャネル
   トランジスタのソースに接続された第２のＮチャネルト
   ランジスタと、そのゲートが前記第２のＮチャネルトラ
   ンジスタのソースに接続され前記高電位側電源端子と前
   記接続端子との間に介装された少なくとも１つのＰチャ
   ネルトランジスタと、前記第２のＮチャネルトランジス
   タのソースと前記低電位側電源端子との間に介装されそ
   のゲートが前記第２のＮチャネルトランジスタのソース
   に接続された少なくとも１つの第３のＮチャネルトラン
   ジスタとを有することを特徴とする抵抗回路。