JPH02188023A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH02188023A JPH02188023A JP1007391A JP739189A JPH02188023A JP H02188023 A JPH02188023 A JP H02188023A JP 1007391 A JP1007391 A JP 1007391A JP 739189 A JP739189 A JP 739189A JP H02188023 A JPH02188023 A JP H02188023A
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- 230000007423 decrease Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体集積回路装置における出力バッフ７回路
に関するものである。
に関するものである。
（従来の技術）
高速動作を行なわせる半導体集積回路装置では。
出力トランジスタから発生するノイズが問題になる。こ
れは、出力バスにつながる容量性負荷から出力トランジ
スタを通じてパッケージやワイヤのもつインダクタンス
に電流が流れるためである。
れは、出力バスにつながる容量性負荷から出力トランジ
スタを通じてパッケージやワイヤのもつインダクタンス
に電流が流れるためである。
このノイズは、出力がハイレベルからローレベルへ遷移
する際に発生するグラウンド側ノイズの影響が大きい。
する際に発生するグラウンド側ノイズの影響が大きい。
出力バスにつながる容量性負荷はシステムによって定ま
るものであり、通常は３０〜１００ｐＦ程度である。ま
た、パッケージのインダクタンスを大幅に低減すること
は難しい。したがって、電流の急激な変化を緩和するこ
とが必要となる。
るものであり、通常は３０〜１００ｐＦ程度である。ま
た、パッケージのインダクタンスを大幅に低減すること
は難しい。したがって、電流の急激な変化を緩和するこ
とが必要となる。
そこで、出力トランジスタに流れる電流の急激な変化を
緩和するために、第６図に示されるように、出力バッフ
ァ回路を複数のインバータ段で構成し、各インバータの
電流駆動力を出力として必要な電流の総和の１／２〜１
／１０と小さく設定し、かつ、それらのインバータの電
流の総和が必要な電流値となるようにしている。そして
、複数段のインバータが時間差をもって動作するように
、インバータを構成するＭＯＳＦＥＴのゲート電極間に
バッファ回路Ｂｕを付加して遅延を発生させている。
緩和するために、第６図に示されるように、出力バッフ
ァ回路を複数のインバータ段で構成し、各インバータの
電流駆動力を出力として必要な電流の総和の１／２〜１
／１０と小さく設定し、かつ、それらのインバータの電
流の総和が必要な電流値となるようにしている。そして
、複数段のインバータが時間差をもって動作するように
、インバータを構成するＭＯＳＦＥＴのゲート電極間に
バッファ回路Ｂｕを付加して遅延を発生させている。
（発明が解決しようとする課題）
従来の第６図のように、バッファ回路Ｂｕをさらに付加
すれば、それだけチップ面積が必要となり、チップサイ
ズが大型化する。
すれば、それだけチップ面積が必要となり、チップサイ
ズが大型化する。
本発明は、遅延のためのバッファ回路のような余分な回
路を付加することなく、出力トランジスタに流れる電流
の急激な変化を緩和することを目的とするものである。
路を付加することなく、出力トランジスタに流れる電流
の急激な変化を緩和することを目的とするものである。
（課題を解決するための手段）
本発明では、即動トランジスタの少なくとも一部をサイ
ズの等しい複数個のＦＥＴで構成し、前記各ＦＥＴの一
方の電極を出力端子に接続し、前記各ＦＥＴの他方の電
極を電源端子に接続し、かつ、前記各ＦＥＴのゲート電
極を直列に接続する。
ズの等しい複数個のＦＥＴで構成し、前記各ＦＥＴの一
方の電極を出力端子に接続し、前記各ＦＥＴの他方の電
極を電源端子に接続し、かつ、前記各ＦＥＴのゲート電
極を直列に接続する。
（作用）
即動トランジスタを構成する複数個のＦＥＴのゲート電
極が直列に接続されているので、ゲート電極が抵抗とな
り、また、ゲート容量と配線容量が容量となって、ＦＥ
Ｔのゲート電極間にＣＲ回路が接続されたものと等価に
なる。
極が直列に接続されているので、ゲート電極が抵抗とな
り、また、ゲート容量と配線容量が容量となって、ＦＥ
Ｔのゲート電極間にＣＲ回路が接続されたものと等価に
なる。
ゲート電極にゲート電圧を印加すると、ゲート電極の抵
抗とゲート容量及び配線容量によって構成されたＣＲ回
路の時定数に従って、直列接続された複数個のＦＥＴが
Ｊｌｌｆｆｌｌｆｆ次リンこの出力バッファ回路に流れ
る電流が時間的に段階的に増大する。
抗とゲート容量及び配線容量によって構成されたＣＲ回
路の時定数に従って、直列接続された複数個のＦＥＴが
Ｊｌｌｆｆｌｌｆｆ次リンこの出力バッファ回路に流れ
る電流が時間的に段階的に増大する。
（実施例）
第１図は本発明をＣＭＯ８構造の出力バッファ回路に適
用した実施例を表わす。
用した実施例を表わす。
グラウンド側のＮチャネルＭＯＳトランジスタが４個の
ＭＯＳ）−ランジスタＴＲＩ〜ＴＲ４から構成されてお
り、各ＭＯＳトランジスタＴＲＩ〜ＴＲ４のドレインが
出力端子（ＯＵＴ）に接続され、ソースが接地されてい
る。また、各ＭＯＳトランジスタＴＲＩ〜ＴＲ４のゲー
ト電極は直列に接続されている。ＭＯＳトランジスタＴ
ＲＩとＴＲ２の間には抵抗Ｒ１が挿入されているが、こ
れは抵抗素子を別途形成するのではなく、多結晶シリコ
ン層にてなるゲート電極の抵抗を表わしたものである。
ＭＯＳ）−ランジスタＴＲＩ〜ＴＲ４から構成されてお
り、各ＭＯＳトランジスタＴＲＩ〜ＴＲ４のドレインが
出力端子（ＯＵＴ）に接続され、ソースが接地されてい
る。また、各ＭＯＳトランジスタＴＲＩ〜ＴＲ４のゲー
ト電極は直列に接続されている。ＭＯＳトランジスタＴ
ＲＩとＴＲ２の間には抵抗Ｒ１が挿入されているが、こ
れは抵抗素子を別途形成するのではなく、多結晶シリコ
ン層にてなるゲート電極の抵抗を表わしたものである。
ＭＯＳ）−ランジスタＴＲ２とＴＲ３の間、及びＭＯＳ
トランジスタＴＲ３とＴＲ４の間についても同様である
。また、各ＭＯＳトランジスタ１゛Ｒ１〜ＴＲ４にはゲ
ート容量と配線容量が付加されるので、Ｃ１，Ｃ２，Ｃ
３と表現しである。
トランジスタＴＲ３とＴＲ４の間についても同様である
。また、各ＭＯＳトランジスタ１゛Ｒ１〜ＴＲ４にはゲ
ート容量と配線容量が付加されるので、Ｃ１，Ｃ２，Ｃ
３と表現しである。
電源Ｖｃｅ側のＰチャネルＭＯＳトランジスタも４個の
ＭＯＳトランジスタＴＲ５〜ＴＲ８から構成されており
、各ＭＯＳトランジスタＴＲ５〜′ｒＲ８のドレインが
出力端子に接続され、ソースが電源端子に接続されてい
る。また、各ＭＯＳトランジスタＴＲ５〜ＴＲ８のゲー
ト電極が直列に接続されている。各ＭＯ８）−ランジメ
タＴＲ５〜ＴＲ８間の抵抗Ｒ４〜Ｒ６は多結晶シリコン
層にてなるゲート電極の抵抗を表わしたものである。ま
た、容量Ｃ４〜Ｃ６はゲート容量と配線容量により付加
された容量である。
ＭＯＳトランジスタＴＲ５〜ＴＲ８から構成されており
、各ＭＯＳトランジスタＴＲ５〜′ｒＲ８のドレインが
出力端子に接続され、ソースが電源端子に接続されてい
る。また、各ＭＯＳトランジスタＴＲ５〜ＴＲ８のゲー
ト電極が直列に接続されている。各ＭＯ８）−ランジメ
タＴＲ５〜ＴＲ８間の抵抗Ｒ４〜Ｒ６は多結晶シリコン
層にてなるゲート電極の抵抗を表わしたものである。ま
た、容量Ｃ４〜Ｃ６はゲート容量と配線容量により付加
された容量である。
入力信号はＭＯＳトランジスタＴＲＩ〜ＴＲ４のゲート
電極の直列回路とＭＯＳトランジスタＴＲ５〜ＴＲ８の
ゲート電極の直列回路に入力される。
電極の直列回路とＭＯＳトランジスタＴＲ５〜ＴＲ８の
ゲート電極の直列回路に入力される。
第２図は第１図のグラウンド側のＭＯＳトランジスタＴ
ＲＩ〜ＴＲ４のパターンを表わしたものである。電源側
のＭＯＳトランジスタＴＲ５〜ＴＲ８のパターンも同様
であるので説明を省略する。
ＲＩ〜ＴＲ４のパターンを表わしたものである。電源側
のＭＯＳトランジスタＴＲ５〜ＴＲ８のパターンも同様
であるので説明を省略する。
２はフィールド酸化膜で囲まれた活性領域であり、多結
晶シリコン層にてなるゲート電極４が蛇行し、活性領域
２を横切っている。活性領域２にはゲート電極４をマス
クにして自己整合的に不純物領域が形成されており、ソ
ース６とドレイン８が交互に配置されている。ソース６
のコンタクトは接地され、トレイン８のコンタクトは出
力端子に接続されている。
晶シリコン層にてなるゲート電極４が蛇行し、活性領域
２を横切っている。活性領域２にはゲート電極４をマス
クにして自己整合的に不純物領域が形成されており、ソ
ース６とドレイン８が交互に配置されている。ソース６
のコンタクトは接地され、トレイン８のコンタクトは出
力端子に接続されている。
出力トランジスタのサイズはオン状態のときに流すこと
のできる電流値又はスピードによって定められる。各Ｍ
ＯＳトランジスタＴＲＩ〜ＴＲ４のチャネル長さが等し
いものとする。出力トランジスタとして必要なチャネル
幅をＷｄとすると、第２図に示される４個のＭＯＳトラ
ンジスタＴＲ１〜ＴＲ４のチャネル幅は全て等しく、Ｗ
ｄ／４である。電源側に接続されるＭＯＳトランジスタ
ＴＲ５〜ＴＲ８のサイズも互いに等しく設定されている
。
のできる電流値又はスピードによって定められる。各Ｍ
ＯＳトランジスタＴＲＩ〜ＴＲ４のチャネル長さが等し
いものとする。出力トランジスタとして必要なチャネル
幅をＷｄとすると、第２図に示される４個のＭＯＳトラ
ンジスタＴＲ１〜ＴＲ４のチャネル幅は全て等しく、Ｗ
ｄ／４である。電源側に接続されるＭＯＳトランジスタ
ＴＲ５〜ＴＲ８のサイズも互いに等しく設定されている
。
次に、本実施例の動作を第３図を参照して説明する。
いま、入力端子から第３図のＴＲＩに示されるゲート電
圧が印加されるものとする。まず、ＭＯＳトランジスタ
ＴＲＩがオンとなることによって、ＭＯＳトランジスタ
ＴＲＩを出力端子からグラウンドに電流が流れる。ＭＯ
ＳトランジスタＴＲＩのゲート電極とＭＯＳトランジス
タＴＲ２のゲート電極の間にはＣＲ回路による遅延が存
在するので、その遅延時間の後にＭＯＳトランジスタＴ
Ｒ２がオンとなることによって電流値が増大する。
圧が印加されるものとする。まず、ＭＯＳトランジスタ
ＴＲＩがオンとなることによって、ＭＯＳトランジスタ
ＴＲＩを出力端子からグラウンドに電流が流れる。ＭＯ
ＳトランジスタＴＲＩのゲート電極とＭＯＳトランジス
タＴＲ２のゲート電極の間にはＣＲ回路による遅延が存
在するので、その遅延時間の後にＭＯＳトランジスタＴ
Ｒ２がオンとなることによって電流値が増大する。
さらにＣＲ回路による遅延時間の後、ＭＯＳトランジス
タＴＲ３がオンとなることによって、さらに電流値が増
大し、さらに同様にしてＣＲ回路による遅延時間の後に
ＭＯＳトランジスタＴＲ４がオンとなることによって、
さらに電流値が増大する。
タＴＲ３がオンとなることによって、さらに電流値が増
大し、さらに同様にしてＣＲ回路による遅延時間の後に
ＭＯＳトランジスタＴＲ４がオンとなることによって、
さらに電流値が増大する。
入力端子からのハイレベル信号がローレベル信号になる
と、ＭＯＳトランジスタＴＲＩから順次遅延時間の間隔
でオフとなっていき、それにともなって電流値も段階的
に減少していく。
と、ＭＯＳトランジスタＴＲＩから順次遅延時間の間隔
でオフとなっていき、それにともなって電流値も段階的
に減少していく。
入力信号がローレベルのときは、電源側のＭＯＳトラン
ジスタＴＲ５〜ＴＲ８が動作する。その動作も第３図に
示されたものと同様であり、ＭＯＳトランジスタＴＲ５
〜ＴＲ８が段階的にオンとなって電源端子Ｖｃｃから出
力端子に電流が段階的に増大して供給され、オフとなる
ときも段階的にオフとなって電流値が段階的に減少して
いく。
ジスタＴＲ５〜ＴＲ８が動作する。その動作も第３図に
示されたものと同様であり、ＭＯＳトランジスタＴＲ５
〜ＴＲ８が段階的にオンとなって電源端子Ｖｃｃから出
力端子に電流が段階的に増大して供給され、オフとなる
ときも段階的にオフとなって電流値が段階的に減少して
いく。
駆動トランジスタを構成するＭＯＳトランジスタの数は
、実施例のように４個に限られるものではない。
、実施例のように４個に限られるものではない。
これらのＣＲ回路による遅延時間は、例えば０．１〜１
０ナノ秒の程度である。
０ナノ秒の程度である。
第２図では隣接するＭＯＳトランジスタ間でソース・ド
レインを共有するようにＭＯＳトランジスタを並列に配
置しているが、第４図に示されるようにＭＯＳトランジ
スタを直列に配置してもよい。この場合、各ＭＯＳトラ
ンジスタごとに活性領域２が独立した形状になる。
レインを共有するようにＭＯＳトランジスタを並列に配
置しているが、第４図に示されるようにＭＯＳトランジ
スタを直列に配置してもよい。この場合、各ＭＯＳトラ
ンジスタごとに活性領域２が独立した形状になる。
ＭＯＳ）−ランジスタ間の遅延時間を長くするためには
、ＣＲ回路のＣとＲの一方又は両方を大きくすればよい
。第５図は第２図の実施例において、ゲート電極４を長
くしたものである。これにより、ゲート電極の抵抗Ｒが
増大するとともに、配線容量も増大してＣも大きくなり
、遅延時間を長くすることができる。
、ＣＲ回路のＣとＲの一方又は両方を大きくすればよい
。第５図は第２図の実施例において、ゲート電極４を長
くしたものである。これにより、ゲート電極の抵抗Ｒが
増大するとともに、配線容量も増大してＣも大きくなり
、遅延時間を長くすることができる。
第１図の実施例は、グラウンド側のＭＯＳトランジスタ
も電源側のＭＯＳトランジスタもともに複数個のＭｏＳ
トランジスタから構成されたものであるが、出力電圧が
ハイレベルからローレベルに変化するときのノイズの影
響が大きいので、電源側のＭＯＳ）−ランジスタについ
ては単独のＭＯＳトランジスタにしてもよい。
も電源側のＭＯＳトランジスタもともに複数個のＭｏＳ
トランジスタから構成されたものであるが、出力電圧が
ハイレベルからローレベルに変化するときのノイズの影
響が大きいので、電源側のＭＯＳ）−ランジスタについ
ては単独のＭＯＳトランジスタにしてもよい。
実施例はＣＭＯ８構成の出力バッファ回路に本発明を適
用した例であるが、本発明はまた、ＮＭＯＳトランジス
タだけ又はＰＭＯＳトランジスタだけを含んだ出カバソ
ファ回路に適用することもできる。
用した例であるが、本発明はまた、ＮＭＯＳトランジス
タだけ又はＰＭＯＳトランジスタだけを含んだ出カバソ
ファ回路に適用することもできる。
（発明の効果）
本発明では駆動トランジスタの少なくとも一部をサイズ
の等しい複数個のＦＥＴで構成し、各ＦＥＴの一方の電
極を出力端子に接続し、他方の電極を電源端子に接続し
、かつ、各ＦＥＴのゲート電極を直列に接続したので、
各ＦＥＴ間にＣＲ回路が接続されたのと等価になり、出
力バッファ回路に流れる電流が漸次増大するようになっ
て、急激な電流変化に伴なうノイズの発生を抑えること
ができる。
の等しい複数個のＦＥＴで構成し、各ＦＥＴの一方の電
極を出力端子に接続し、他方の電極を電源端子に接続し
、かつ、各ＦＥＴのゲート電極を直列に接続したので、
各ＦＥＴ間にＣＲ回路が接続されたのと等価になり、出
力バッファ回路に流れる電流が漸次増大するようになっ
て、急激な電流変化に伴なうノイズの発生を抑えること
ができる。
第１図は一実施例を示す回路図、第２図は同実施例にお
けるグラウンド側ＭＯＳトランジスタのパターンを示す
平面図、第３図は第１図の実施例のグラウンド側ＭＯＳ
）−ランジスタの動作を示す波形図、第４図は第１図の
実施例におけるグラウンド側ＭＯＳトランジスタの他の
パターンを示す平面図、第５図は第１図の実施例におけ
るグラウンド１１ＩＩＩＩＭＯＳトランジスタのさらに
他のパターンを示す平面図、第６図は従来の出カバソフ
ァ回路を示す回路図である。 ＴＲｌ−ＴＲ８・・・・・・ＭＯＳトランジスタ、Ｒ１
−Ｒ６・・・・・・ゲート電極による抵抗、Ｃ１〜Ｃ６
・・・・・・ゲート容量及び配線容量による容量。
けるグラウンド側ＭＯＳトランジスタのパターンを示す
平面図、第３図は第１図の実施例のグラウンド側ＭＯＳ
）−ランジスタの動作を示す波形図、第４図は第１図の
実施例におけるグラウンド側ＭＯＳトランジスタの他の
パターンを示す平面図、第５図は第１図の実施例におけ
るグラウンド１１ＩＩＩＩＭＯＳトランジスタのさらに
他のパターンを示す平面図、第６図は従来の出カバソフ
ァ回路を示す回路図である。 ＴＲｌ−ＴＲ８・・・・・・ＭＯＳトランジスタ、Ｒ１
−Ｒ６・・・・・・ゲート電極による抵抗、Ｃ１〜Ｃ６
・・・・・・ゲート容量及び配線容量による容量。
Claims (1)
- （１）駆動トランジスタの少なくとも一部をサイズの等
しい複数個のＦＥＴで構成し、前記各ＦＥＴの一方の電
極を出力端子に接続し、前記各ＦＥＴの他方の電極を電
源端子に接続し、かつ、前記各ＦＥＴのゲート電極を直
列に接続してなる出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1007391A JPH02188023A (ja) | 1989-01-13 | 1989-01-13 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1007391A JPH02188023A (ja) | 1989-01-13 | 1989-01-13 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02188023A true JPH02188023A (ja) | 1990-07-24 |
Family
ID=11664620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1007391A Pending JPH02188023A (ja) | 1989-01-13 | 1989-01-13 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02188023A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04165669A (ja) * | 1990-10-29 | 1992-06-11 | Mitsubishi Denki Eng Kk | 集積化ｃｍｏｓ出力回路 |
| JPH04248713A (ja) * | 1991-02-04 | 1992-09-04 | Mitsubishi Electric Corp | 出力回路 |
| JP2013229795A (ja) * | 2012-04-26 | 2013-11-07 | Asahi Kasei Electronics Co Ltd | デジタル・アナログ変換器 |
| JP2016136593A (ja) * | 2015-01-23 | 2016-07-28 | 株式会社ジェイテクト | パワー半導体素子 |
-
1989
- 1989-01-13 JP JP1007391A patent/JPH02188023A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04165669A (ja) * | 1990-10-29 | 1992-06-11 | Mitsubishi Denki Eng Kk | 集積化ｃｍｏｓ出力回路 |
| JPH04248713A (ja) * | 1991-02-04 | 1992-09-04 | Mitsubishi Electric Corp | 出力回路 |
| JP2013229795A (ja) * | 2012-04-26 | 2013-11-07 | Asahi Kasei Electronics Co Ltd | デジタル・アナログ変換器 |
| JP2016136593A (ja) * | 2015-01-23 | 2016-07-28 | 株式会社ジェイテクト | パワー半導体素子 |
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