JPH0227567Y2 - - Google Patents
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- JPH0227567Y2 JPH0227567Y2 JP1982137370U JP13737082U JPH0227567Y2 JP H0227567 Y2 JPH0227567 Y2 JP H0227567Y2 JP 1982137370 U JP1982137370 U JP 1982137370U JP 13737082 U JP13737082 U JP 13737082U JP H0227567 Y2 JPH0227567 Y2 JP H0227567Y2
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- effect transistors
- voltage
- fet
- power supply
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- 230000005669 field effect Effects 0.000 claims description 22
- 238000010586 diagram Methods 0.000 description 14
- 239000008186 active pharmaceutical agent Substances 0.000 description 4
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【考案の詳細な説明】
（産業上の利用分野）
この考案は、MOS形の電界効果トランジスタ
（以下、FETという）の集積回路に係り、特には
出力用FETと電源との間に、負荷抵抗としての
FETを接続してなる集積回路に関する。
（以下、FETという）の集積回路に係り、特には
出力用FETと電源との間に、負荷抵抗としての
FETを接続してなる集積回路に関する。
（従来技術）
一般に、MOS形FETは高インピーダンス素子
であるので、これを出力用トランジスタとしたと
きのその負荷抵抗は高い抵抗値を有する必要があ
る。このため、このような負荷抵抗としては半導
体製造技術上の理由により通常、ゲートをドレイ
ンに短絡した構造のFETが使用されている。と
ころで、第１図に示すように、このようなFET
１を負荷抵抗とし、FET２を出力用トランジス
タとした場合、このFET１が第２図に示すよう
な電気的特性を有するために次に述べる問題が発
生する。なお、第１図において、３は入力端子、
４は出力端子、５は負電源VDの電源端子であり、
第２図において縦軸はソース・ドレイン間電流
IDS、横軸はソース・ドレイン間電圧VDSをそれぞ
れあらわし、かつ各曲線はパラメータをゲート電
圧とするものである。いま、図示しない外部誘導
電圧電源によつて第３図Ａに示すような波形の誘
導電圧が時刻t0〜t2の間に発生したとする。この
誘導電圧は、浮遊容量６によつてレベル反転され
るため、出力端子４は低レベルとなり、その場合
の値は負電源の電圧を越える大きさであつたとす
る。一方、出力用トランジスタであるFET２の
ゲートに接続された入力端子３に信号電圧が印加
され、これによりFET２のドレイン、つまり出
力端子４に第３図Ｂに示すようにな波形の出力電
圧が時刻t0〜t1の間にあらわれる場合、FET２は
時刻t1〜t2の間では遮断していることになる。と
ころが、時刻t1〜t2の間では上記したごとく、電
源電圧をこえる誘導電圧が出力端子４に印加され
ているので、FET１のソース電圧は、電源電圧
に対応するそのドレイン電圧よりも下回ることに
なる。このような場合、第２図の電気的特性図に
よれば、FET１にはほとんど電流が流れなくな
つて高いインピーダンスを呈するようになる。従
つて、誘導電圧が時刻t2において立下がるときに
FET１には大きな負方向の微分パルスが発生し、
しかもこの微分パルスはFET１が高いインピー
ダンスを有しているために、第３図に示すように
長時間継続するので、この微分パルスにより
FET２が降伏させられる場合がある。
であるので、これを出力用トランジスタとしたと
きのその負荷抵抗は高い抵抗値を有する必要があ
る。このため、このような負荷抵抗としては半導
体製造技術上の理由により通常、ゲートをドレイ
ンに短絡した構造のFETが使用されている。と
ころで、第１図に示すように、このようなFET
１を負荷抵抗とし、FET２を出力用トランジス
タとした場合、このFET１が第２図に示すよう
な電気的特性を有するために次に述べる問題が発
生する。なお、第１図において、３は入力端子、
４は出力端子、５は負電源VDの電源端子であり、
第２図において縦軸はソース・ドレイン間電流
IDS、横軸はソース・ドレイン間電圧VDSをそれぞ
れあらわし、かつ各曲線はパラメータをゲート電
圧とするものである。いま、図示しない外部誘導
電圧電源によつて第３図Ａに示すような波形の誘
導電圧が時刻t0〜t2の間に発生したとする。この
誘導電圧は、浮遊容量６によつてレベル反転され
るため、出力端子４は低レベルとなり、その場合
の値は負電源の電圧を越える大きさであつたとす
る。一方、出力用トランジスタであるFET２の
ゲートに接続された入力端子３に信号電圧が印加
され、これによりFET２のドレイン、つまり出
力端子４に第３図Ｂに示すようにな波形の出力電
圧が時刻t0〜t1の間にあらわれる場合、FET２は
時刻t1〜t2の間では遮断していることになる。と
ころが、時刻t1〜t2の間では上記したごとく、電
源電圧をこえる誘導電圧が出力端子４に印加され
ているので、FET１のソース電圧は、電源電圧
に対応するそのドレイン電圧よりも下回ることに
なる。このような場合、第２図の電気的特性図に
よれば、FET１にはほとんど電流が流れなくな
つて高いインピーダンスを呈するようになる。従
つて、誘導電圧が時刻t2において立下がるときに
FET１には大きな負方向の微分パルスが発生し、
しかもこの微分パルスはFET１が高いインピー
ダンスを有しているために、第３図に示すように
長時間継続するので、この微分パルスにより
FET２が降伏させられる場合がある。
（考案の目的）
この考案は、上述に鑑み、出力用トランジスタ
としてのFETが遮断しているときに電源電圧を
越える誘導電圧が出力端子に印加されて微分パル
スが発生したとしても、この微分パルスを小さく
かつ短時間で消滅するようにして前記FETを保
護できるようにした集積回路を提供することを目
的とする。
としてのFETが遮断しているときに電源電圧を
越える誘導電圧が出力端子に印加されて微分パル
スが発生したとしても、この微分パルスを小さく
かつ短時間で消滅するようにして前記FETを保
護できるようにした集積回路を提供することを目
的とする。
（考案の構成）
この考案は、前記目的を達成するため、出力用
トランジスタとしての電界効果トランジスタと電
源端子との間に負荷抵抗が挿入され、この負荷抵
抗は、ゲートをドレインに短絡してなる少なくと
も２つの電界効果トランジスタを備え、これらの
電界効果トランジスタは互いに並列に接続される
とともに、これらの電界効果トランジスタの内の
１つは、残りの電界効果トランジスタに対してソ
ース・ドレインの配置を逆にして接続され、か
つ、前記各電界効果トランジスタは、いずれも前
記出力用トランジスタの出力端子に共通に接続さ
れている。
トランジスタとしての電界効果トランジスタと電
源端子との間に負荷抵抗が挿入され、この負荷抵
抗は、ゲートをドレインに短絡してなる少なくと
も２つの電界効果トランジスタを備え、これらの
電界効果トランジスタは互いに並列に接続される
とともに、これらの電界効果トランジスタの内の
１つは、残りの電界効果トランジスタに対してソ
ース・ドレインの配置を逆にして接続され、か
つ、前記各電界効果トランジスタは、いずれも前
記出力用トランジスタの出力端子に共通に接続さ
れている。
（実施例）
以下、この考案の構成を実施例について図面に
基づき詳細に説明する。
基づき詳細に説明する。
第４図はこの考案の実施例の集積回路図であ
り、第１図と対応する部分には同一の符号が付さ
れる。出力用トランジスタとしてのFET２のゲ
ートには入力端子３が、また、そのドレインには
出力端子４が接続される。FET２のドレインと
負電源端子５との間には負荷抵抗７が挿入され
る。この負荷抵抗７は、それぞれゲートをドレイ
ンに短絡してなる２つのFET１，８が逆並列に
接続されて構成される。すなわち、この負荷抵抗
７は、２つの電界効果トランジスタ１，８を備
え、各電界効果トランジスタ１，８はゲートがド
レインに短絡されている。しかも、これらの電界
効果トランジスタ１，８は互いに並列に接続され
るとともに、一方の電界効果トランジスタ８は、
他方の電界効果トランジスタ１に対してソース・
ドレインの配置を逆にして接続されている。その
結果、一方の電界効果トランジスタ８はソースが
電源端子５に、他方の電界効果トランジスタ１は
ドレインが電源端子５にそれぞれ接続されること
になる。さらに、各電界効果トランジスタ１，８
は、いずれも出力用トランジスタ２の出力端子４
に共通に接続されている。従つて、この負荷抵抗
７における電気的特性としては第５図に示すもの
が得られる。第５図は第２図と同様に、縦軸と横
軸とでそれぞれFET１，８のソース・ドレイン
間電流IDSとソース・ドレイン間電圧VDSとをあら
わし、各曲線はゲート電圧をパラメータとするも
のである。
り、第１図と対応する部分には同一の符号が付さ
れる。出力用トランジスタとしてのFET２のゲ
ートには入力端子３が、また、そのドレインには
出力端子４が接続される。FET２のドレインと
負電源端子５との間には負荷抵抗７が挿入され
る。この負荷抵抗７は、それぞれゲートをドレイ
ンに短絡してなる２つのFET１，８が逆並列に
接続されて構成される。すなわち、この負荷抵抗
７は、２つの電界効果トランジスタ１，８を備
え、各電界効果トランジスタ１，８はゲートがド
レインに短絡されている。しかも、これらの電界
効果トランジスタ１，８は互いに並列に接続され
るとともに、一方の電界効果トランジスタ８は、
他方の電界効果トランジスタ１に対してソース・
ドレインの配置を逆にして接続されている。その
結果、一方の電界効果トランジスタ８はソースが
電源端子５に、他方の電界効果トランジスタ１は
ドレインが電源端子５にそれぞれ接続されること
になる。さらに、各電界効果トランジスタ１，８
は、いずれも出力用トランジスタ２の出力端子４
に共通に接続されている。従つて、この負荷抵抗
７における電気的特性としては第５図に示すもの
が得られる。第５図は第２図と同様に、縦軸と横
軸とでそれぞれFET１，８のソース・ドレイン
間電流IDSとソース・ドレイン間電圧VDSとをあら
わし、各曲線はゲート電圧をパラメータとするも
のである。
次に、このような構成を有する集積回路の出力
端子４に第６図Ａに示すように、電源VSの電源
電圧を越える誘導電圧が時刻t0〜t2の間に加わる
一方、FET２のゲートには時刻t0〜t1の間に低レ
ベルの信号電圧が加わつてそのドレイン、つまり
出力端子４に第６図Ｂに示すような出力電圧があ
らわれた場合について説明する。この場合、第６
図Ｂから明らかなように、時刻t1〜t2において
は、FET２のゲートには高レベルの信号が加わ
つているため遮断状態にあるが、出力端子４には
第６図Ａに示す信号をレベル反転した誘導電圧が
加わつている。このため、時刻t2においてこの誘
導電圧が立下がるときには、負荷抵抗７と浮遊容
量６との間で形成される微分回路により出力端子
４には微分パルスがあらわれることになる。一
方、負荷抵抗７における一方のFET１のソース
電圧は電源電圧を越える誘導電圧になつているの
に対し、このドレン電圧は電源電圧になつている
ので、このFET１にはソース・ドレイン間電流
IDS1はほとんど流れず、このためFET１は高いイ
ンピーダンスを呈する。従つて、このままでは上
記微分パルスが大きくかつ長時間継続することに
なる。ところが、負荷抵抗７における他方の
FET８が、FET１に対して逆並列に接続されて
いるので出力端子４に電源電圧を越える誘導電圧
が加わつたとしても、FET８のゲートに低レベ
ルの信号が加わるために該FET８が導通し、そ
のため、第５図の電気的特性図から明らかなよう
にFET１に比べてはるかに小さなインピーダン
スを呈することになる。従つて、誘導電圧の立下
がり時の微分パルスは、FET８により、第６図
Ｂに示すように小さく、かつ短時間で消滅させら
れることになる。故に、FET２は上記微分パル
スにより降伏させられることがなくなる。
端子４に第６図Ａに示すように、電源VSの電源
電圧を越える誘導電圧が時刻t0〜t2の間に加わる
一方、FET２のゲートには時刻t0〜t1の間に低レ
ベルの信号電圧が加わつてそのドレイン、つまり
出力端子４に第６図Ｂに示すような出力電圧があ
らわれた場合について説明する。この場合、第６
図Ｂから明らかなように、時刻t1〜t2において
は、FET２のゲートには高レベルの信号が加わ
つているため遮断状態にあるが、出力端子４には
第６図Ａに示す信号をレベル反転した誘導電圧が
加わつている。このため、時刻t2においてこの誘
導電圧が立下がるときには、負荷抵抗７と浮遊容
量６との間で形成される微分回路により出力端子
４には微分パルスがあらわれることになる。一
方、負荷抵抗７における一方のFET１のソース
電圧は電源電圧を越える誘導電圧になつているの
に対し、このドレン電圧は電源電圧になつている
ので、このFET１にはソース・ドレイン間電流
IDS1はほとんど流れず、このためFET１は高いイ
ンピーダンスを呈する。従つて、このままでは上
記微分パルスが大きくかつ長時間継続することに
なる。ところが、負荷抵抗７における他方の
FET８が、FET１に対して逆並列に接続されて
いるので出力端子４に電源電圧を越える誘導電圧
が加わつたとしても、FET８のゲートに低レベ
ルの信号が加わるために該FET８が導通し、そ
のため、第５図の電気的特性図から明らかなよう
にFET１に比べてはるかに小さなインピーダン
スを呈することになる。従つて、誘導電圧の立下
がり時の微分パルスは、FET８により、第６図
Ｂに示すように小さく、かつ短時間で消滅させら
れることになる。故に、FET２は上記微分パル
スにより降伏させられることがなくなる。
なお、この実施例において外部誘導電圧発生源
としては小電極を例えば「日」の字形に配列して
螢光表示管の電極を構成し、この小電極群を図示
した集積回路内の出力用トランジスタ群で駆動す
る場合、或る１つの小電極に対する出力用トラン
ジスタから見れば他の全ての小電極およびこれを
駆動する回路は外部誘導電圧発生源として作用す
る。また、前記浮遊容量は各小電極間に存在する
容量とみなすことができる。
としては小電極を例えば「日」の字形に配列して
螢光表示管の電極を構成し、この小電極群を図示
した集積回路内の出力用トランジスタ群で駆動す
る場合、或る１つの小電極に対する出力用トラン
ジスタから見れば他の全ての小電極およびこれを
駆動する回路は外部誘導電圧発生源として作用す
る。また、前記浮遊容量は各小電極間に存在する
容量とみなすことができる。
（考案の効果）
以上説明したように、この考案によれば出力用
トランジスタとしてのFETと、電源端子との間
にゲートをドレインに短絡してなる少なくとも２
つのFETを逆並列に接続してなる負荷抵抗を挿
入して構成したので、出力端子に外部から誘導さ
れ、かつ電源電圧を越える誘導電圧が加わり、こ
のため誘導電圧の立下がり時に微分パルスが発生
したとしても前記負荷抵抗内の少なくとも一方の
FETが低いインピーダンスを呈しているので、
この微分パルスが小さくおさえられ、かつ短時間
で消滅することとなり、したがつて出力用トラン
ジスタが上記誘導電圧による微分パルスにより降
伏させられることがなくなり、集積回路を有効に
保護することができる等の効果が発揮される。
トランジスタとしてのFETと、電源端子との間
にゲートをドレインに短絡してなる少なくとも２
つのFETを逆並列に接続してなる負荷抵抗を挿
入して構成したので、出力端子に外部から誘導さ
れ、かつ電源電圧を越える誘導電圧が加わり、こ
のため誘導電圧の立下がり時に微分パルスが発生
したとしても前記負荷抵抗内の少なくとも一方の
FETが低いインピーダンスを呈しているので、
この微分パルスが小さくおさえられ、かつ短時間
で消滅することとなり、したがつて出力用トラン
ジスタが上記誘導電圧による微分パルスにより降
伏させられることがなくなり、集積回路を有効に
保護することができる等の効果が発揮される。
第１図は従来例の回路図、第２図は第１図の従
来例における負荷抵抗としてのFETの電気的特
性図、第３図は第１図の従来例の動作説明に供す
る波形図であつて、第３図Ａは誘導電圧波形図、
第３図Ｂは出力電圧波形図、第４図〜第６図はこ
の考案の実施例に係り、第４図はこの実施例の回
路図、第５図はこの実施例における負荷抵抗の電
気的特性図、第６図はこの実施例の動作説明に供
する波形図であつて、第６図Ａは誘導電圧波形
図、第６図Ｂは出力電圧波形図である。 １，２，８……電界効果トランジスタ
（FET）、３……入力端子、４……出力端子、５
……電源端子、６……浮遊容量、７……負荷抵
抗。
来例における負荷抵抗としてのFETの電気的特
性図、第３図は第１図の従来例の動作説明に供す
る波形図であつて、第３図Ａは誘導電圧波形図、
第３図Ｂは出力電圧波形図、第４図〜第６図はこ
の考案の実施例に係り、第４図はこの実施例の回
路図、第５図はこの実施例における負荷抵抗の電
気的特性図、第６図はこの実施例の動作説明に供
する波形図であつて、第６図Ａは誘導電圧波形
図、第６図Ｂは出力電圧波形図である。 １，２，８……電界効果トランジスタ
（FET）、３……入力端子、４……出力端子、５
……電源端子、６……浮遊容量、７……負荷抵
抗。
Claims (1)
- 出力用トランジスタとしての電界効果トランジ
スタと電源端子との間に負荷抵抗が挿入され、こ
の負荷抵抗は、ゲートをドレインに短絡してなる
少なくとも２つの電界効果トランジスタを備え、
これらの電界効果トランジスタは互いに並列に接
続されるとともに、これらの電界効果トランジス
タの内の１つは、残りの電界効果トランジスタに
対してソース・ドレインの配置を逆にして接続さ
れ、かつ、前記各電界効果トランジスタは、いず
れも前記出力用トランジスタの出力端子に共通に
接続されていることを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13737082U JPS5942051U (ja) | 1982-09-09 | 1982-09-09 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13737082U JPS5942051U (ja) | 1982-09-09 | 1982-09-09 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5942051U JPS5942051U (ja) | 1984-03-17 |
| JPH0227567Y2 true JPH0227567Y2 (ja) | 1990-07-25 |
Family
ID=30308574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13737082U Granted JPS5942051U (ja) | 1982-09-09 | 1982-09-09 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5942051U (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5143950A (ja) * | 1974-10-14 | 1976-04-15 | Hitachi Ltd | Horoguramusochi |
| JPS5178183A (en) * | 1974-12-28 | 1976-07-07 | Mitsubishi Electric Corp | mos gatashusekikaironohogohoshiki |
| JPS56129375A (en) * | 1980-04-24 | 1981-10-09 | Sanyo Electric Co Ltd | Mos integrate circuit |
-
1982
- 1982-09-09 JP JP13737082U patent/JPS5942051U/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5143950A (ja) * | 1974-10-14 | 1976-04-15 | Hitachi Ltd | Horoguramusochi |
| JPS5178183A (en) * | 1974-12-28 | 1976-07-07 | Mitsubishi Electric Corp | mos gatashusekikaironohogohoshiki |
| JPS56129375A (en) * | 1980-04-24 | 1981-10-09 | Sanyo Electric Co Ltd | Mos integrate circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5942051U (ja) | 1984-03-17 |
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