JPS5940293B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5940293B2 JPS5940293B2 JP51054736A JP5473676A JPS5940293B2 JP S5940293 B2 JPS5940293 B2 JP S5940293B2 JP 51054736 A JP51054736 A JP 51054736A JP 5473676 A JP5473676 A JP 5473676A JP S5940293 B2 JPS5940293 B2 JP S5940293B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- circuit
- diode
- output
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、集積性が高く、特性良好で、多機能を有する
論理回路として良好な半導体装置に関する。
論理回路として良好な半導体装置に関する。
一般に、ＭＩＳ電界効果トランジスタを論理回路に使用
する場合の基本型は第１図に見られる如きインバータ回
路である。
する場合の基本型は第１図に見られる如きインバータ回
路である。
即ち、Ｑはインバータ用トランジスタ、Ｓはソース、Ｄ
はドレイン、ｉｎは入力端子、ｏｕｔは出力端子、ＲＬ
は負荷、Ｐは電源端子をそれぞれ示す。尚、負荷ＲＬは
、実際にはトランジスタであり、インバータ用トランジ
スタＱと同様なトランジスタのゲートに常時電圧を印加
し、抵抗して使用するものである。ところで、論理回路
を構成するには、否定回路と論理積回路或いは論理和回
路とが在ればほとんどの場合間に合うとされている。
はドレイン、ｉｎは入力端子、ｏｕｔは出力端子、ＲＬ
は負荷、Ｐは電源端子をそれぞれ示す。尚、負荷ＲＬは
、実際にはトランジスタであり、インバータ用トランジ
スタＱと同様なトランジスタのゲートに常時電圧を印加
し、抵抗して使用するものである。ところで、論理回路
を構成するには、否定回路と論理積回路或いは論理和回
路とが在ればほとんどの場合間に合うとされている。
第１図のインバータ回路では、否定動作はインバータ用
トランジスタＱで行なうことが出来るが、例えば論理積
動作を行なわせるには、インバータ用トランジスタＱに
同様なトランジスタを入力端子を別として所要数並列に
接続する構成にしなければならない。
トランジスタＱで行なうことが出来るが、例えば論理積
動作を行なわせるには、インバータ用トランジスタＱに
同様なトランジスタを入力端子を別として所要数並列に
接続する構成にしなければならない。
このような構成を採つて論理回路を組むと、その半導体
装置は非常に大型になる。また、トランジスタにダイオ
ードを組合せて論理回路を構成することも行なわれてい
るが、ダイオードとして、通常のｐｎ接合ダイオードを
使用しているので、その集積性は余れ高くはない。本発
明は、論理回路として好適な半導体装置の高集積化を可
能とし、また、小型化することに依るスイッチング速度
の高上、論理機能を多様化し得るようにすることを目的
とし、ＭＩＳ電界効果トランジスタのドレイン領域に形
成された所要数のショットキ接合電極の各々から独立に
出力を取出してなることを特徴とする半導体装置、を提
供するもので、以下これを詳細に説明する。第２図は、
本発明一実施例の構造説明図である。
装置は非常に大型になる。また、トランジスタにダイオ
ードを組合せて論理回路を構成することも行なわれてい
るが、ダイオードとして、通常のｐｎ接合ダイオードを
使用しているので、その集積性は余れ高くはない。本発
明は、論理回路として好適な半導体装置の高集積化を可
能とし、また、小型化することに依るスイッチング速度
の高上、論理機能を多様化し得るようにすることを目的
とし、ＭＩＳ電界効果トランジスタのドレイン領域に形
成された所要数のショットキ接合電極の各々から独立に
出力を取出してなることを特徴とする半導体装置、を提
供するもので、以下これを詳細に説明する。第２図は、
本発明一実施例の構造説明図である。
図に於いて、１は半導体基板、２はソース領域、３はド
レイン領域、４はゲート絶縁膜、５はゲート電極、６は
ソース電極、Ｔ、８、９はショットキ接合電極、０、、
０２、０３は出力端子、ＲＬは負荷抵抗をそれぞれ示す
。第３図は第２図実施例の等価的な回路図であれ、第２
図について説明した部分と同部分は同信号で丁してある
。
レイン領域、４はゲート絶縁膜、５はゲート電極、６は
ソース電極、Ｔ、８、９はショットキ接合電極、０、、
０２、０３は出力端子、ＲＬは負荷抵抗をそれぞれ示す
。第３図は第２図実施例の等価的な回路図であれ、第２
図について説明した部分と同部分は同信号で丁してある
。
図に於いて、Ｑ’はＭＩＳ電界効果トランジスタ、Ｄａ
、Ｄｂ、Ｄｃはショットキ接合電極７、８、９が設けら
れたことに漬方形成されたショットキ接合ダイオードで
ある。
、Ｄｂ、Ｄｃはショットキ接合電極７、８、９が設けら
れたことに漬方形成されたショットキ接合ダイオードで
ある。
ここで、トランジスタＱ’は、第１図従来例同様、イン
バータ用トランジスタであり、入力信号を反転させる作
用をする。
バータ用トランジスタであり、入力信号を反転させる作
用をする。
即ち、例えば、トランジスタＱ’をｎチャネル・エンハ
ンスメント形ＭＩＳ電界効果トランジスタであるとする
と、入力端子１ｎに、しきい電圧Ｔｈ以上の電圧が加わ
つた際に導通状態になる。そして、ソースＳが接地電位
にあるとすると、ドレインＤも略接地電位となる。論理
回路を形成する場合、出力端子０１〜０３には第３図に
見られる回路と同様な回路が接続されることになる。従
つて、出力端子０１〜０３と電源端子Ｐとの間には次段
の回路の負荷抵抗ＲＬ（図示されていない）が接続され
、トランジスタＱ′が導通のときは、電流が電源端子Ｐ
１負荷抵抗ＲＬｌダイオード（Ｄａ−Ｄｃのうち対応す
るもの）を通つてトランジスタＱ′に流れる。出力端子
（０１〜０３のうち対応するもの）に於ける電圧は、ト
ランジスタＱ′の導通時のソース・ドレイン間電圧Ｖ。
Ｎとダイオード（０１〜０，）に於ける順方向降下電圧
Ｖｄとの和になる。これが論理低レベル（以下゛Ｌ″″
レベルとする）である。また、入力端子１ｎに加わる電
位が、しきい電圧Ｔｈに満たない場合、トランジスタＱ
′は遮断状態となｂ１出力電圧には負荷抵抗ＲＬでの電
圧降下が殆んどないので電源電圧に近い値となＤ１これ
が論理高レベル（以下゛Ｈ″″レベルとする）である。
従つて、前記インバータ回路を縦続接続して動作させる
ためには、しきい電圧Ｔｈが゛Ｈ゛レベルより低く、゛
Ｌ″゛レベルより高くなるよう選択しなければならない
。第４図は、第２図及び第３図に関して説明した本発明
一実施例を用いて構成した論理回路の回路図である。
ンスメント形ＭＩＳ電界効果トランジスタであるとする
と、入力端子１ｎに、しきい電圧Ｔｈ以上の電圧が加わ
つた際に導通状態になる。そして、ソースＳが接地電位
にあるとすると、ドレインＤも略接地電位となる。論理
回路を形成する場合、出力端子０１〜０３には第３図に
見られる回路と同様な回路が接続されることになる。従
つて、出力端子０１〜０３と電源端子Ｐとの間には次段
の回路の負荷抵抗ＲＬ（図示されていない）が接続され
、トランジスタＱ′が導通のときは、電流が電源端子Ｐ
１負荷抵抗ＲＬｌダイオード（Ｄａ−Ｄｃのうち対応す
るもの）を通つてトランジスタＱ′に流れる。出力端子
（０１〜０３のうち対応するもの）に於ける電圧は、ト
ランジスタＱ′の導通時のソース・ドレイン間電圧Ｖ。
Ｎとダイオード（０１〜０，）に於ける順方向降下電圧
Ｖｄとの和になる。これが論理低レベル（以下゛Ｌ″″
レベルとする）である。また、入力端子１ｎに加わる電
位が、しきい電圧Ｔｈに満たない場合、トランジスタＱ
′は遮断状態となｂ１出力電圧には負荷抵抗ＲＬでの電
圧降下が殆んどないので電源電圧に近い値となＤ１これ
が論理高レベル（以下゛Ｈ″″レベルとする）である。
従つて、前記インバータ回路を縦続接続して動作させる
ためには、しきい電圧Ｔｈが゛Ｈ゛レベルより低く、゛
Ｌ″゛レベルより高くなるよう選択しなければならない
。第４図は、第２図及び第３図に関して説明した本発明
一実施例を用いて構成した論理回路の回路図である。
図に於いて、Ｑｌ−Ｑ，はＭＩＳ電界効果トランジスタ
、Ｄｌ−Ｄ６はシヨツトキ接合ダイオード、Ｒ１，Ｒ２
は負荷抵抗、Ａ，Ｂはノードを示す。
、Ｄｌ−Ｄ６はシヨツトキ接合ダイオード、Ｒ１，Ｒ２
は負荷抵抗、Ａ，Ｂはノードを示す。
この回路に於いて、トランジスタＱ１は、そのドレイン
にダイオードＤｌ−Ｄ３が形成され、ダイオードＤ３を
介して出力がノードＡに至ｂ１ここで、トランジスタＱ
２及びトランジスタＱ３−Ｑ，の出力と結合されている
。このノードＡに於ける結線は、ダイオードＤ，，Ｄ４
，Ｄ５及び負荷抵抗Ｒ，に依ｂ論理積回路を実現するも
のである。また、更に、トランジスタＱｌからの出力は
ダイオードＤ，を介してノードＢに至Ｄ１ここでダイオ
ードＤ６からの出力とともに論理積回路を実現している
。図示例からも明らかなように、本発明装置では、トラ
ンジスタの出力はダイオードを介して取出されるように
なつているので、それぞれの出力間には必ずダイオード
の逆方向接続回路が挿入されることとなｂ１それ等出力
間は電気的に絶縁され、独立したものとなつている。
にダイオードＤｌ−Ｄ３が形成され、ダイオードＤ３を
介して出力がノードＡに至ｂ１ここで、トランジスタＱ
２及びトランジスタＱ３−Ｑ，の出力と結合されている
。このノードＡに於ける結線は、ダイオードＤ，，Ｄ４
，Ｄ５及び負荷抵抗Ｒ，に依ｂ論理積回路を実現するも
のである。また、更に、トランジスタＱｌからの出力は
ダイオードＤ，を介してノードＢに至Ｄ１ここでダイオ
ードＤ６からの出力とともに論理積回路を実現している
。図示例からも明らかなように、本発明装置では、トラ
ンジスタの出力はダイオードを介して取出されるように
なつているので、それぞれの出力間には必ずダイオード
の逆方向接続回路が挿入されることとなｂ１それ等出力
間は電気的に絶縁され、独立したものとなつている。
例えば、ノードＡ，Ｂ間にはダイオードＤ１及びＤ３が
逆方向接続されているので、ノードＡ，Ｂに於いて、ト
ランジスタＱ，の出力に関し、独立した論理積回路を構
成することが可能となつている。若し、トランジスタＱ
ｌ，Ｑ２の代ｂに、ダイオードＤ，〜Ｄ，を持たない、
例えば第１図に見られるトランジスタＱを用いると、ノ
ードＡ，Ｂは配線に依ｂ直接結合されることになｂ、独
立した論理積回路を構成することはできず、例えば、第
４図のダイオードＤ６に相当する箇所に於けるレベルが
゛Ｌ゛″であると、ノードＡも゛Ｌ″゛レベルになつて
しまう。
逆方向接続されているので、ノードＡ，Ｂに於いて、ト
ランジスタＱ，の出力に関し、独立した論理積回路を構
成することが可能となつている。若し、トランジスタＱ
ｌ，Ｑ２の代ｂに、ダイオードＤ，〜Ｄ，を持たない、
例えば第１図に見られるトランジスタＱを用いると、ノ
ードＡ，Ｂは配線に依ｂ直接結合されることになｂ、独
立した論理積回路を構成することはできず、例えば、第
４図のダイオードＤ６に相当する箇所に於けるレベルが
゛Ｌ゛″であると、ノードＡも゛Ｌ″゛レベルになつて
しまう。
しかしながら、第４図の回路の場合は、トランジスタＱ
１の出力が゛Ｈ″″レベルであると、ダイオードＤ３，
Ｄ，，Ｄ５が全でＨ゛″レベルのとき、ノードＡばＨ′
２レベルになＤ１これはダイオードＤ６のレベルには依
存しない。ところで、前記説明した第４図の回路は、第
１図のインバータ回路に通常のＰｎ接合ダイオードを組
合せても構成可能ではあるが、集積回路として大面積を
要することは明らかである。本発明装置を製造するには
、従来のＭＩＳ電界効果トランジスタを製造する技術を
殆んどそのまま適用できるが、唯、ソース領域２にはオ
ーミック・コンタクトのソース電極６を、ドレイン電極
３にはシヨツトキ・コンタクトのシヨツトキ接合電極７
，８，９を形成する必要があるので、その条件を満足さ
せるためには、電極６と電極７，８，９との金属材質を
異質のものにすると良い。以上の説明で判るように、本
発明に依れば、１個のＭＩＳ電界効果トランジスタのド
レインから、多数個の独立の出力を導出することが可能
であり１それ等出力を適宜結合することに依ｂ１多機能
の論理回路を構成することができる。
１の出力が゛Ｈ″″レベルであると、ダイオードＤ３，
Ｄ，，Ｄ５が全でＨ゛″レベルのとき、ノードＡばＨ′
２レベルになＤ１これはダイオードＤ６のレベルには依
存しない。ところで、前記説明した第４図の回路は、第
１図のインバータ回路に通常のＰｎ接合ダイオードを組
合せても構成可能ではあるが、集積回路として大面積を
要することは明らかである。本発明装置を製造するには
、従来のＭＩＳ電界効果トランジスタを製造する技術を
殆んどそのまま適用できるが、唯、ソース領域２にはオ
ーミック・コンタクトのソース電極６を、ドレイン電極
３にはシヨツトキ・コンタクトのシヨツトキ接合電極７
，８，９を形成する必要があるので、その条件を満足さ
せるためには、電極６と電極７，８，９との金属材質を
異質のものにすると良い。以上の説明で判るように、本
発明に依れば、１個のＭＩＳ電界効果トランジスタのド
レインから、多数個の独立の出力を導出することが可能
であり１それ等出力を適宜結合することに依ｂ１多機能
の論理回路を構成することができる。
そして、ドレインから多数個の独立した出力を導出する
には、ドレイン領域に所要数のシヨツトキ接合電極を形
成すれば良いので、極めて簡単であるとともに小型に形
成することができる。また、そのように、小型に形成で
きることから、スイツチング速度も向上することができ
る。
には、ドレイン領域に所要数のシヨツトキ接合電極を形
成すれば良いので、極めて簡単であるとともに小型に形
成することができる。また、そのように、小型に形成で
きることから、スイツチング速度も向上することができ
る。
【図面の簡単な説明】
第１図は従来例の回路図、第２図は本発明一実施例の構
造説明図、第３図は同じく回路図、第４図は第２図及び
第３図に示した実施例を適用して構成した論理回路の回
路図をそれぞれ表わす。
造説明図、第３図は同じく回路図、第４図は第２図及び
第３図に示した実施例を適用して構成した論理回路の回
路図をそれぞれ表わす。
Claims (1)
- １ ＭＩＳ電界効果トランジスタのドレイン領域に形成
された所要数のショットキ接合電極の各々から独立に出
力を取出してなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51054736A JPS5940293B2 (ja) | 1976-05-12 | 1976-05-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51054736A JPS5940293B2 (ja) | 1976-05-12 | 1976-05-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52137271A JPS52137271A (en) | 1977-11-16 |
| JPS5940293B2 true JPS5940293B2 (ja) | 1984-09-29 |
Family
ID=12979062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51054736A Expired JPS5940293B2 (ja) | 1976-05-12 | 1976-05-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5940293B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6456488U (ja) * | 1987-10-05 | 1989-04-07 |
-
1976
- 1976-05-12 JP JP51054736A patent/JPS5940293B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6456488U (ja) * | 1987-10-05 | 1989-04-07 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52137271A (en) | 1977-11-16 |
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