JPS61157115A - 「シユートスルー」電流抑制手段を具備したｃｍｏｓ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、０ＭＯＳトランジスタの切換え時に流れる寄
生電流が低減または排除されるような０ＭＯ３）−ラン
ジス、夕回路に関するものである。

相補形金属／酸化膜／半導体（０ＭＯ３）素子において
は、半導体基板上にｎ形チャネルトランジスタとｐ形チ
ャネルトランジスタとが互いに隣接して配置されている
。かかるＣＭＯＳトランジスタの個々のチャネルには絶
縁ゲート電極が付随している。ｐ形チャネルおよびｎ形
チャネルトランジスタはゲート電極に加わる電圧の極性
に応じて交互に導通状態となる。すなわち、ゲート電圧
が負の場合にはｐ形チャネルＭＯ３が導通状態となって
正の出力電圧を生じ、逆にゲート電圧が正の場合にはｎ
形ＭＯ３が導通状態となって負の出力電圧を生じる。し
かるに、ＣＭＯＳ回路は「シュートスルー（ｓｈｏｏｔ
−ｔｈｒｏｕｇｈ）　」として知られる現象を示す。こ
の現象は相補的なｎ形チャネルおよびｐ形チャネルトラ
ンジスタが交互に導通状態となる場合に起こるものであ
る。すなわち、切換え用のゲート電圧が正から負に変わ
る場合、あるいはそれと逆の場合に、導通状態にあった
トランジスタがまだオフ状態にならないのに非導通状態
にあったトランジスタが導電を開始するようなゲート電
圧の値が存在する。その結果として電流の一部は、一方
のトランジスタを通って負荷に流れる代りに、正の供給
リード線から両方のトランジスタを通って負の供給リー
ド線へと流れてしまう。

このように２個のトランジスタを打抜いて（つまり、「
シュートスルー」して）流れる部分の電流は、負荷を迂
回するために何の役にも立たない寄生電流となる。それ
は何の役にも立たないばかりでなく、余分の電源容量を
要求しかつ余分の熱を発生するという望ましくない結果
をも生じる。

かかる寄生電流の問題は全てのＣＭＯＳ素子において存
在するが、ＶＬＳ　Ｉチップおよび多重ゲートアレイに
おいて使用されるような大電流かつ高速の出力ドライバ
回路の場合には特に厄介となることがある。かかる問題
は二重の意味で重要である。第一に、出力ドライバ回路
自体が大形であって、大きな電流を流すために寄生電流
もかなり大きなものとなることがある。また第二に、多
数の（たとえば１６以上もの）かかるドライバ回路が並
列で使用されるゲートアレイにおいては、総合寄生電流
はなお一層大きなものとなる。

このたび本発明者は、出力ドライバＣＭＯ８用のゲート
信号を制御するＣＭＯＳスイッチング回路中に、導電的
にバイアスされたＣＭＯＳトランジスタかべ成る回路網
を組込むことにより、ＣＭＯ８回路の切換動作時におけ
る寄生的な「シュートスルー」電流を実質的に低減また
は完全に排除し得ることを見出した。切換動作時にこれ
らのトランジスタの主端子間に生じる電圧降下は、非導
通状態にあるトランジスタのゲート回路に印加され、そ
れにより導通状態にあるトランジスタが完全にターンオ
フするか、あるいは極めて低いレベルの導通状態に達す
るまで他方のトランジスタのターンオンを遅らせる。そ
の結果、かかる他方のトランジスタのターンオンが開始
する時点では、両方のトランジスタを流れる電流は小さ
く、従って寄生的な「シュートスルー」電流は完全に排
除または実質的に低減されることになる。

このように本発明の主たる目的は、寄生的な「シュート
スルー」電流が低減または排除されるようなＣＭＯＳ回
路を提供することにある。

また、切換動作時において一方のＣＭＯＳトランジスタ
のターンオフが継続している間は他方のＣＭＯＳトラン
ジスタのターンオンを遅らせることによって寄生的な「
シュートスルー」電流を低減させる手段を提供すること
も本発明の目的の１つである。

本発明のその他の利点および目的は、説明の進行に伴っ
て自ら明らかとなろう。

本発明の様々な目的および利点は、背中合せに接続され
かつ導電的にバイアスされた１対のＣ、ＭＯＳトランジ
スタから成るターンオン遅延回路網を含むＣＭＯＳスイ
ッチング回路を用いて大電流のドライバＣＭＯ８への入
力ゲート信号が制御されるような大電流かつ高速のＣＭ
ＯＳドライバ回路において実現される。

ＣＭＯＳスイッチング回路のゲート電極にスイッチング
信号が印加されると、導通状態にあったトランジスタは
ターンオフを開始し、そしてそれのドレイン電極におけ
る出力電圧はドライバＣＭＯＳ中の導通状態にあるトラ
ンジスタのターンオフを開始させるような方向に変化す
る。スイッチング回路中のｎ形チャネルおよびｐ形チャ
ネルトランジスタの間に接続されかつ導電的にバイアス
されたＣＭＯＳトランジスタに電流が流れることにより
、ドライバＣＭｏ８中の導通状態にあるトランジスタの
ターンオンを遅らせるような極性の電圧が発生する。そ
の結果、導通状態にあったトランジスタ中の電流レベル
が極めて低くなって初めて非導通状態にあるトランジス
タのターンオンが開始し、それにより「シュートスルー
」電流の量が低減されるのである。

本発明に固有のものと信じられるその他の特徴は、前記
特許請求の範囲中に詳細に記載されている。とは言え、
本発明それ自体並びに本発明のその他の目的や利点は添
付の図面を参照しながら以下の説明を読むことによって
最も良く理解されよう。

従来のＣＭＯＳドライバ回路を図示する第１図中には、
スイッチング信号の印加される入力端子１１を有するＣ
ＭＯＳスイッチング回路１０が示されている。スイッチ
ング回路１０中のトラフジ６スタのドレイン電極からの
出力線路１２は、大電流かつ高速のドライバＣＭＯＳ１
３のゲート電極に接続されている。入力端子１１からの
スイッチング信号は、ｐ形チャネルトランジスタ１４お
よびｎ形チャネルトランジスタ１５の酸化物絶縁ゲート
電極１６および１７に印加される。スイ・ンチング回路
１０中のｐ形チャネルトランジスタ１４およびｎ形チャ
ネルトランジスタ１５のドレイン電極は、ドライバ０Ｍ
Ｏ３１３中のｐ形チャネルトランジスタ２０およびｎ形
チャネルトランジスタ２１のゲート電極１９および１８
に接続されている。これらのトランジスタ２０および２
１のドレイン電極は、ドライバ出力端子２３に接続され
ている。各々のＣＭＯＳ中のｐ形チャネルトランジスタ
およびｎ形チャネルトランジスタのソース電極は、正の
電源端子２４および負の電源端子に接続されている。

かかる従来のＣＭＯＳドライバ回路においては、入力端
子１１に負の入力信号が印加されるとｐ形チャネルトラ
ンジスタ１４が導通状態となり、その結果としてそれの
ドレイン電極および出力線路１２における電圧が正とな
る。この正電圧がドライバＣＭＯＳ１３のゲート電極１
８および１９に印加される結果、ｎ形チャネルトランジ
スタ２１は導通状態となり、そして出力端子２３におけ
る出力電圧は負の電源電圧と本質的に等しくなる。

入力端子１１における入力電圧が負から正に切換わると
、ｐ形チャネルトランジスタ１４がターンオフすると共
にｎ形チャネルトランジスタ１５がターンオンし、従っ
て出力線路１２上の電圧は負となる９こうしてゲート電
極１８および１９への入力電圧が負になると、ｎ形チャ
ネルトランジスタ２１がターンオフすると共にｐ形チャ
ネルトランジスタ２０がターンオンする。

ところで、入力端子１１への入力信号は瞬間的に負から
正に切換わるわけではない。スイッチング信号の前縁お
よび後縁はある程度の勾配を持っている。かかる切換期
間の長さは５〜１０ナノセ力ンド程度という短いもので
ある。しかしながら、このような切換期間が存在するた
め、大電力のドライバ０ＭＯ３１３中のトランジスタも
切換わるのに有限の時間を必要とするのである。

ｎ形チャネルトランジスタ２１のゲート電極における電
圧がそれのソース電極に印加された負の電源電圧より高
いある閾値に降下するまでは、ｎ形チャネルトランジス
タ２１は導通状態を呆つ６すなわち、代表的な５ボルト
電源系統においては、ｎ形チャネルトランジスタのゲー
ト電極における電圧が負の電源電圧より約１ボルトだけ
高い値に降下するまではｎ形チャネルトランジスタがあ
る程度の導通゛状態を保つのである。他方、ｐ形チャネ
ルトランジスタはそれのゲート電極における電圧が正の
電源電圧より低いある閾値に達するや否や導通状態とな
り始める。すなわち、ゲート電圧１９における電圧が４
ボルト（つまり、正の電源電圧より１ボルトだけ低い値
）に降下するや否やトランジスタ２０が導通状態になり
始めるのである。このように、ゲート電圧１８および１
９における電圧が＋４〜＋１ボルトの範囲内にある期間
においては両方のトランジスタが導通状態となるわけで
ある。両方のトランジスタが導通状態にあると、電流の
一部は正の電源端子２４がらｐ形チャネルトランジスタ
２０およびｎ形チャネルトランジスタ２１を通って負の
電源端子２５に流れる。

かかる部分の電流は出力線路を完全に迂回するから、有
用な仕事を全く行わない寄生電流を成すわけである。

このような「シュートスルー」電流は望ましくない結果
をもたらす。すなわち、それは余分の無益な電流を要求
することによって電源容量を増大させ、それはまた不要
の熱を発生させ、しかも５μ、３μまたは１μの間隔を
有するような超大規模集積回路（ＶＬＳ　Ｉ　）におい
ては電流密度の増大は半導体素子間を接続する導電路に
対して悪影響を及ぼすことがある。

第２図には、導通状態にあるトランジスタ中の電流レベ
ルが極めて低い値またはゼロに降下するまで非導通状態
にあるトランジスタのターンオンを遅らせることによっ
て寄生的な「シュートスルー」電流が低減または排除さ
れるような大電流かつ高速のＣＭＯＳドライバ回路が示
されている。

第２図の回路においては、背中合せに接続された追加の
ＣＭＯＳターンオン遅延回路網がＣＭＯＳスイッチング
回路中のｎ形チャネルトランジスタとｐ形チャネルトラ
ンジスタとの間に設置されている。かかる追加のＣＭＯ
Ｓ回路網中の両トランジスタのゲート電圧は、それらの
トランジスタが常に導通状態となるようにバイアスする
ものである。ＣＭＯＳスイッチング回路中のトランジス
タが定常状態にある場合、ターンオン遅延回路網中のト
ランジスタは導電的にバイアスされてはいても電流を流
すことはない。なぜなら、それらのドレイン電極および
ソース電極における電圧は同じだからである。しかるに
切換期間においては、いずれか一方のトランジスタの主
端子間に電圧降下が発生する。かかる電圧降下は、大電
流のドライバＣＭＯＳ中の導通状態にあるトランジスタ
中を流れる電流が低いレベルまたはゼロになるまで非導
通状態にあるトランジスタのターンオンを遅らせるよう
な極性を有するものであって、それにより寄生的な「シ
ュートスルー」電流が低減されることになる。

第２図に示される通り、ＣＭＯＳスイッチング回路３０
の出力線路は出力ドライバＣＭＯＳ３１に接続されてい
て、それにより大電流の出力ドライバＣＭＯＳは入力端
子３２に印加されたスイッチング信号に応答して選択的
に切換えられる。入力側のＣＭＯＳスイッチング回路３
０は相補的なｐ形チャネルトランジスタ３３とｎ形チャ
ネルトランジスタ３４とから成っていて、それらのドレ
イン電極同士はＣＭＯＳターンオン遅延回路網３５を介
して相互に接続されている。ががるＣＭＯＳターンオン
遅延回路３５は、背中合せに接続されたｐ形チャネルト
ランジスタ３６およびｎ形チャネルトランジスタ３７が
ら成っている。

トランジスタ３６および３７は、それらのゲート電極３
８および３９をそれぞれ負の電源端子４０および正の電
源端子４１に永久的に接続することによって導電的にバ
イアスされている。すなわち、ｐ形チャネルトランジス
タ３６のゲート電圧は常に負であり、またｎ形チャネル
トランジスタ３７のゲート電圧は常に正となっている。

ところで、ＣＭＯＳスイッチング回路およびドライバＣ
ＭＯＳが定常状態にある場合、トランジスタ３６および
３７のソースおよびドレイン電圧くこれらはまたドライ
バＣＭＯＳトランジスタのゲート電圧である）は本質的
に等しく、そのためトランジスタ３６および３７の主端
子間における電圧差はゼロである。ＣＭ’ＯＳスイッチ
ング回路の出力電圧は、ドライバＣＭＯ８３１中のｎ形
チャネルトランジスタ４２およびｐ形チャネルトランジ
スタ４３のゲート電極にそれぞれ印加される。また、ト
ランジスタ４２および４３のドレイン電極は出力端子４
４に接続されている。

入力端子３２への入力信号が負でありかつｐ形チャネル
トランジスタ３３が完全な導通状態にある場合、（正の
電源端子４１における電圧にほぼ等しい）それのドレイ
ン電極における正の電圧はｐ形チャネルトランジスタ３
６を通してゲート電極に印加され、そしてｎ形チャネル
トランジスタ４２を導通状態にする。同様に、入力電圧
が正でありかつｎ形チャネルトランジスタ３４が完全な
導通状態にある場合、そのトランジスタのドレイン電極
における負の電圧はターンオン遅延回路網３５中のｎ形
すへ・ネルトランジスタ３７を通してゲート電極に印加
され、そしてトランジスタ４３を導通状態にする。この
ようにして定常状態に到達すると、ドライバＣＭＯＳト
ランジスタ４２および４３のゲート電極における電圧は
ＣＭＯＳスイッチング回路中の導通状態にあるトランジ
スタのドレイン電極における電圧と本質的に等しくなり
、従ってターンオン遅延回路網３５中のトランジスタを
流れる電流は消失する。すなわち、ドライバＣＭＯＳト
ランジスタのゲート電極、金属酸化物絶縁体および基板
によって構成されたコンデンサがＣＭＯＳスイッチング
回路のドレイン電圧に対して十分に充電されると、もは
や電流は流れなくなり、そしてターンオン遅延回路網中
のトランジスタ３６および３７は「透明」になる（つま
り、それらはいかなる効果も及ぼさなくなる）のである
。

入力端子３２におけるスイッチング電圧がたとえば負か
ら正に変わる遷移期間においては、ｐ形チャネルトラン
ジスタ３３のターンオフが開始すると共にｎ形チャネル
トランジスタ３４のターンオンが開始する。その結果、
トランジスタ３６および３７の主端子間には電圧差が発
生し、従ってｎ形チャネルトランジスタ３７中を電流が
流れる。

また、トランジスタ４２のゲート電極からｎ形チャネル
トランジスタ３４を通って電流が流れるため、ゲート電
圧は負の電源端子４０における電圧に向かって降下し始
める。ｎ形チャネルトランジスタ３７の主端子間におけ
る電圧降下のため、ｐ形チャネルトランジスタ４３のゲ
ート電極における電圧はｎ形チャネルトランジスタ４２
のゲート電極における電圧よりも常に正となるから、ｐ
形チャネルトランジスタ４．３のターンオンは遅らされ
、そしてｎ形チャネルトランジスタ４２の導電性がゼロ
または極めて低いレベルに達するまでｐ形チャネルトラ
ンジスタ４３が導通状態になることは防止される。

同様に、入力端子３２におけるスイッチング電圧が正か
ら負に変わる遷移期間においては、導通状態にあるｎ形
チャネルトランジスタ３４のターンオフが開始すると共
にｐ形チャネルトランジスタ３３のターンオンが開始す
る。その結果、ターンオン遅延回路網中のトランジスタ
３６および３７の主端子間における電圧差は増大する。

ターンオン遅延回路網中のトランジスタ３６の主端子間
における電圧降下のため、ドライバＣＭＯＳ３１中のｎ
形チャネルトランジスタ４２のゲート電極における電圧
はトランジスタ４３のゲート電極における電圧よりも負
となるから、ｐ形チャネルトランジスタ４３の導電性が
極めて低いレベルにまで低下した後にトランジスタ４２
のターンオンが起こることになる。なお、トランジスタ
４３のゲート電極とトランジスタ４２のゲート電極との
間における電圧差の極性は常に同じである。また、トラ
ンジスタ４３のゲート電圧はトランジスタ４２のゲート
電圧に等しいか、あるいはそれよりも正である。このよ
うな関係は全ての動作段階において成り立っている。

このようにして、導通状態にあるトランジスタ中の電流
が実質的に低減するまでは非導通状態にあるトランジス
タによる導電の開始を遅らせることにより、両方のトラ
ンジスタが導通状態にある期間内において流れる寄生電
流が低減または排除されることがわかる。これは、両方
のトランジスタが導通状態にある期間をできるだけ短縮
すると共に、この期間内においてターンオフされるトラ
ンジスタ中の電流の強さを低下させることによって達成
されるのである。

ＣＭＯＳ素子中の相補的なトランジスタを背中合せに接
続して成るターンオン遅延能動回路網を用いた本発明の
実施例が第２図に示されているが、ただ１個のかかるト
ランジスタを用いて本発明を実施することもできる。そ
の場合、第２図に示されるように接続された２個のトラ
ンジスタを用いる場合に比べて寄生電流の低減の程度は
やや低い。

以上、特定の実施の態様に関連して本発明を記載したが
、本発明は決してそれにのみ限定されるわけではない。

なぜなら、構成および使用手段に関して数多くの変更態
様が可能だからである。前記特許請求の範囲によれば、
本発明の精神および範囲から逸脱しない限り、かかる変
更態様の全てを包括することが意図されている。

【図面の簡単な説明】

第１図は先行技術に基づく大電流かつ高速のＣＭＯＳ出
力ドライバ回路の回路図であり、また第２図は本発明に
基づく大電流かつ高速のＣＭＯＳドライバ回路の回路図
である。 図中、３０はＣＭＯＳスイッチング回路、３１はドライ
バＣＭＯＳ，３２は入力端子、３３および３４はＣＭＯ
Ｓスイッチング回路中のトランジスタ、３５はＣＭＯＳ
ターンオン遅延回路網、３６および３７はＣＭＯＳター
ンオン遅延回路網中のトランジスタ、３８および３９は
ゲート電極、４０および４１は電源端子、４２および４
３はドライバ０ＭＯ８中のトランジスタ、そして４４は
出力端子を表わす。 ■

Claims (1)

1. 【特許請求の範囲】 １、（ａ）スイッチング回路中の両トランジスタのゲー
   ト電極に接続されてスイッチング信号を印加するために
   役立つ入力端子を有するＣＭＯＳスイッチング回路、（
   ｂ）ドライバＣＭＯＳ、（ｃ）前記スイッチング信号に
   応答して前記ドライバＣＭＯＳ中のトランジスタの導通
   状態を切換えるため前記ＣＭＯＳスイッチング回路中の
   トランジスタのドレイン電極を前記ドライバＣＭＯＳ中
   のトランジスタのゲート電極に接続する手段、並びに（
   ｄ）（１）前記ＣＭＯＳスイッチング回路中の相補的な
   トランジスタの間に接続されて前記ドライバＣＭＯＳ中
   の非導通状態にあるトランジスタのターンオンを遅らせ
   るような極性の遅延電圧を切換期間中に発生させるため
   の手段および（２）前記遅延電圧を前記ドライバＣＭＯ
   Ｓ中のトランジスタのゲート電極に接続する手段の両者
   を含むことにより、切換えに際して前記ドライバＣＭＯ
   Ｓ中の導通状態にあるトランジスタの導電性が十分に低
   下するまで非導通状態にあるトランジスタのターンオン
   を遅らせるための手段から成ることを特徴とするＣＭＯ
   Ｓドライバ回路。 ２、前記遅延電圧を発生させるための前記手段がソース
   ／ドレイン導電路を前記ＣＭＯＳスイッチング回路中の
   トランジスタのドレイン電極間に接続した少なくとも１
   個のＭＯＳトランジスタを含み、かつ前記ＭＯＳトラン
   ジスタのゲート電極がそれを導電的にバイアスするよう
   な極性の電圧源に接続されている結果、切換えに際して
   前記ＭＯＳトランジスタの主端子間に電圧降下が発生す
   るが定常状態ではかかる電圧降下が発生しない特許請求
   の範囲第１項記載のＣＭＯＳドライバ回路。 ３、前記遅延電圧を発生させるための前記手段がそれぞ
   れのドレインおよびソース電極同士を相互に接続したｐ
   形ＭＯＳトランジスタおよびｎ形ＭＯＳトランジスタを
   含む特許請求の範囲第２項記載のＣＭＯＳドライバ回路
   。 ４、前記ｐ形ＭＯＳトランジスタのドレイン電極と前記
   ｎ形ＭＯＳトランジスタのソース電極との接続点が前記
   ドライバＣＭＯＳ中のｎ形ＭＯＳトランジスタのゲート
   電極に接続され、かつ前記ｐ形ＭＯＳトランジスタのソ
   ース電極と前記ｎ形ＭＯＳトランジスタのドレイン電極
   との接続点が前記ドライバＣＭＯＳ中のｐ形ＭＯＳトラ
   ンジスタのゲート電極に接続されている特許請求の範囲
   第３項記載のＣＭＯＳドライバ回路。