JPH0142167B2 - - Google Patents
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- JPH0142167B2 JPH0142167B2 JP53140352A JP14035278A JPH0142167B2 JP H0142167 B2 JPH0142167 B2 JP H0142167B2 JP 53140352 A JP53140352 A JP 53140352A JP 14035278 A JP14035278 A JP 14035278A JP H0142167 B2 JPH0142167 B2 JP H0142167B2
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- transistors
- power supply
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- 230000000295 complement effect Effects 0.000 claims description 9
- 230000005669 field effect Effects 0.000 claims description 8
- 230000004044 response Effects 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 description 8
- 230000008859 change Effects 0.000 description 7
- 230000006870 function Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000001976 improved effect Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/01855—Interface arrangements synchronous, i.e. using clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
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- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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Description
【発明の詳細な説明】
本発明は半導体素子によつて構成された半導体
集積回路に関し、特に絶縁ゲート型電界効果トラ
ンジスタを用いた出力回路に関するものである。
集積回路に関し、特に絶縁ゲート型電界効果トラ
ンジスタを用いた出力回路に関するものである。
以下の説明は、すべて絶縁ゲート型電界効果ト
ランジスタのうち代表的なMOSトランジスタ
（以下MOSTと称す）を用い且つＮチヤンネル
MOSTで行ない、高レベルが論理１レベルであ
り、低レベルが論理０レベルである。しかも、回
路的にはＰチヤンネルMOSTでも本質的に同様
である。
ランジスタのうち代表的なMOSトランジスタ
（以下MOSTと称す）を用い且つＮチヤンネル
MOSTで行ない、高レベルが論理１レベルであ
り、低レベルが論理０レベルである。しかも、回
路的にはＰチヤンネルMOSTでも本質的に同様
である。
最近、MOSTを用いた大規模集積回路構造の
記憶装置においては、限られた面積のチツプ上に
多数の半導体素子を集積させるという要求がとみ
に高まつている。このため、チツプ上の半導体素
子、特にMOSTのチヤンネル長を短縮し、実効
的な実装密度を高め、物理的特性をふまえたトラ
ンジスタ構造をとるなどの工夫がこらされている
一般にチヤンネル長を短かくしていくと、MOS
（金属−酸化物−半導体）構造のトランジスタに
おいてはその物理的特性において、トレインソー
ス間耐圧が低減するという特性が顕著にあらわ
れ、現在、MOS集積回路構造の記憶装置におい
て最も一般的に用いられている電源電圧12Vとい
う値では、そのトランジスタ特性の効率的利用が
出来なくなり、供給電圧を低下させて、動作させ
るという、必要性が生ずる。さらには、このよう
な記憶装置においては、TTLとの入出力レベル
コンパチビリテイーを要求されるため、必ず5V
電源が用いられ、又、半導体基板レベル保持用と
しての−5V電源とあいまつて電源系の煩雑さを
増している。この電源系の数を減らすことは、記
憶装置の設計の負担を軽減する上で極めて好まし
いものである。上記のような、従来用いられてい
る、３電源方式の記憶装置においてはTTLレベ
ルコンパチビリテイを保証するため、第１図に示
すをごとく5V電源が出力回路を構成する、トー
テムポール接続されたトランジスタに唯一供給さ
れるのみである。従つて、この5V電源を省くこ
とにより記憶装置の電源系の設計の負担の軽減に
著しい効果を持たらすことが期待できる。しかし
このTTLレベルコンパチビリテイーを保証する
出力回路用電源の省略はこの出力回路用電源とし
て、5V以外の電源の使用を余儀なくされること
になり、これを用いて場合、出力回路の論理高レ
ベルにおける、最大値（一般的には5.5V以下）
を保証できなくなる恐れが生ずる。
記憶装置においては、限られた面積のチツプ上に
多数の半導体素子を集積させるという要求がとみ
に高まつている。このため、チツプ上の半導体素
子、特にMOSTのチヤンネル長を短縮し、実効
的な実装密度を高め、物理的特性をふまえたトラ
ンジスタ構造をとるなどの工夫がこらされている
一般にチヤンネル長を短かくしていくと、MOS
（金属−酸化物−半導体）構造のトランジスタに
おいてはその物理的特性において、トレインソー
ス間耐圧が低減するという特性が顕著にあらわ
れ、現在、MOS集積回路構造の記憶装置におい
て最も一般的に用いられている電源電圧12Vとい
う値では、そのトランジスタ特性の効率的利用が
出来なくなり、供給電圧を低下させて、動作させ
るという、必要性が生ずる。さらには、このよう
な記憶装置においては、TTLとの入出力レベル
コンパチビリテイーを要求されるため、必ず5V
電源が用いられ、又、半導体基板レベル保持用と
しての−5V電源とあいまつて電源系の煩雑さを
増している。この電源系の数を減らすことは、記
憶装置の設計の負担を軽減する上で極めて好まし
いものである。上記のような、従来用いられてい
る、３電源方式の記憶装置においてはTTLレベ
ルコンパチビリテイを保証するため、第１図に示
すをごとく5V電源が出力回路を構成する、トー
テムポール接続されたトランジスタに唯一供給さ
れるのみである。従つて、この5V電源を省くこ
とにより記憶装置の電源系の設計の負担の軽減に
著しい効果を持たらすことが期待できる。しかし
このTTLレベルコンパチビリテイーを保証する
出力回路用電源の省略はこの出力回路用電源とし
て、5V以外の電源の使用を余儀なくされること
になり、これを用いて場合、出力回路の論理高レ
ベルにおける、最大値（一般的には5.5V以下）
を保証できなくなる恐れが生ずる。
本発明の目的は電源系の数を減らし、記憶装置
における電源系の簡略化及び設計の負担を軽減化
した出力回路を提供することにある。
における電源系の簡略化及び設計の負担を軽減化
した出力回路を提供することにある。
又は、他の目的は5V以上の電源を用いた場合
の出力回路における、その論理出力高レベルを
TTL論理高レベル最大値以下に保証する機能を
有する出力回路を提供することにある。
の出力回路における、その論理出力高レベルを
TTL論理高レベル最大値以下に保証する機能を
有する出力回路を提供することにある。
本発明によれば、第１および第２の電界効果ト
ランジスタにより、構成されるトーテムポール接
続された出力回路と、上記第１のトランジスタの
ドレインに接続され、第３のトランジスタを含む
電源電圧供給手段と、第１、第２のトランジスタ
の共通接点である出力節点がゲートに接続される
第４のトランジスタと上記第３のトランジスタの
ゲートと電源電圧供給節点間に接続された第５の
トランジスタとを備え、上記第４のトランジスタ
の導通により、上記第３のトランジスタのゲート
電位を制御し、上記第３のトランジスタのコンダ
クタンスの変化により、出力レベルをクランプで
きる出力回路が得られる。
ランジスタにより、構成されるトーテムポール接
続された出力回路と、上記第１のトランジスタの
ドレインに接続され、第３のトランジスタを含む
電源電圧供給手段と、第１、第２のトランジスタ
の共通接点である出力節点がゲートに接続される
第４のトランジスタと上記第３のトランジスタの
ゲートと電源電圧供給節点間に接続された第５の
トランジスタとを備え、上記第４のトランジスタ
の導通により、上記第３のトランジスタのゲート
電位を制御し、上記第３のトランジスタのコンダ
クタンスの変化により、出力レベルをクランプで
きる出力回路が得られる。
また、かかる出力回路において、出力節点の電
位変化を帰還し、電源電圧供給手段である。第３
のトランジスタのコンダクタンスを制御する第４
のトランジスタのソースにドレインが接続され、
ゲートが外部信号により駆動され、ソースが接地
電位に保たれる第６のトランジスタを付加し、第
４のトランジスタのゲートに帰還される出力節点
の電位変化による。第４のトランジスタの導通開
始電位をシフトさせ、出力節点でのレベルクラン
プ開始電位を高めることができる出力回路も得ら
れる。
位変化を帰還し、電源電圧供給手段である。第３
のトランジスタのコンダクタンスを制御する第４
のトランジスタのソースにドレインが接続され、
ゲートが外部信号により駆動され、ソースが接地
電位に保たれる第６のトランジスタを付加し、第
４のトランジスタのゲートに帰還される出力節点
の電位変化による。第４のトランジスタの導通開
始電位をシフトさせ、出力節点でのレベルクラン
プ開始電位を高めることができる出力回路も得ら
れる。
あるいは上述の出力回路において、出力節点の
電位変化を帰還し、電源電圧供給手段である第３
のトランジスタのコンダクタンスを制御する第４
のトランジスタのソースにドレインが、ゲートが
第４のトランジスタのドレイン及び電源電圧供給
手段である第３のトランジスタのゲートに接続さ
れ、ソースが接地電位に保たれる６のトランジス
タを付加し、第４のトランジスタに帰還される出
力節点の電位変化による第４のトランジスタの導
通開始電位をシフトさせ出力節点でのレベルクラ
ンプ開始電位を高めることができる出力回路も得
られる。
電位変化を帰還し、電源電圧供給手段である第３
のトランジスタのコンダクタンスを制御する第４
のトランジスタのソースにドレインが、ゲートが
第４のトランジスタのドレイン及び電源電圧供給
手段である第３のトランジスタのゲートに接続さ
れ、ソースが接地電位に保たれる６のトランジス
タを付加し、第４のトランジスタに帰還される出
力節点の電位変化による第４のトランジスタの導
通開始電位をシフトさせ出力節点でのレベルクラ
ンプ開始電位を高めることができる出力回路も得
られる。
さらには上述の出力回路において、出力節点の
電位変化を帰還し、電源電圧供給手段である第３
のトランジスタのコンダクタンスを制御する第４
のトランジスタのソースにドレイン及びゲートが
接続され、ソースが接地電位に保たれる６のトラ
ンジスタを付加し、第４のトランジスタのゲート
に帰還される出力節点の電位変化による第４のト
ランジスタの導通開始電位を高めることができる
出力回路も得られ、あるいは第４のトランジスタ
のゲートに帰還される出力節点の電位変化による
第４のトランジスタ導通開始電位をシフトさせ出
力節点でのレベルクランプ開始電位を高める機能
を有する６のトランジスタを任意個縦列接続し第
４のトランジスタの導通開始電位を高め、任意に
設定できる出力回路も得られる。
電位変化を帰還し、電源電圧供給手段である第３
のトランジスタのコンダクタンスを制御する第４
のトランジスタのソースにドレイン及びゲートが
接続され、ソースが接地電位に保たれる６のトラ
ンジスタを付加し、第４のトランジスタのゲート
に帰還される出力節点の電位変化による第４のト
ランジスタの導通開始電位を高めることができる
出力回路も得られ、あるいは第４のトランジスタ
のゲートに帰還される出力節点の電位変化による
第４のトランジスタ導通開始電位をシフトさせ出
力節点でのレベルクランプ開始電位を高める機能
を有する６のトランジスタを任意個縦列接続し第
４のトランジスタの導通開始電位を高め、任意に
設定できる出力回路も得られる。
以下、図面を参照して説明する。
第１図に示すように、従来のTTLレベルコン
パチビリテイを保証する回路においては、トーテ
ムポール接続された２つのトランジスタQ1，Q2
のそれぞれのゲートにデータアンプからのMOS
レベルの真補信号INPUT，INPUTが入力信号
として供給され、真補信号に依存し、トランジス
タQ1，Q2はオン、オフあるいはオフ、オンする
動作が起る。又、トランジスタQ1のドレインに
は電源供給源VDDとしての5Vが印加される。今、
MOSレベルの真補信号のうち、INPUT端子に論
理高レベルがINPUT端子に論理低レベルがデー
タアンプより印加されたと仮定する。この時トラ
ンジスタQ1はオンし、トランジスタQ2はオフし、
OUTPUT端子に論理高レベルが現われる。この
時、トランジスタQ1はその物理的特性上、非飽
和領域で動作するため過渡応答が、速やかに行な
われ、飽和領域での動作より速くなるという物理
的特性から12V電源を有する記憶装置においては
上述のMOSレベル真補信号の論理高レベルは通
常VDDレベルあるいはVDD−VT（VTはMOST
の閾値）レベルが採用され、出力端子における論
理出力高レベルはVCCレベルとなる。従つて5V電
源を用いた出力回路においては、電源レベル変動
許容幅（通常は±10％）を考慮すると、最大で
5.5Vの値が無負荷条件の場合出力節点に現われ
ることになる。出力節点には特定の負荷が接続さ
れている場合の出力レベルは、負荷のインピーダ
ンス及び導通状態にあるトランジスタQ1のコン
ダクタンスに依存し低下する。ここで出力回路の
みに用いられる5V電源を廃止し、5V以上の電源
を用いた場合、出力回路用電源が他の回路用電源
すなわちVDD電源と共通になるため、出力節点
にはVDD−VTレベルが無負荷時にあらわれる。
今VDDレベルとして、7Vの値をとると、電源変
動許容幅±10％を考慮し、又、一般的なMOST
閾値としてVT＝1Vをとると、出力レベルは最大
でも7.7−1.0＝6.7Vとなる。これはTTLレベルコ
ンパチビリテイを損うもので、第１図に示した回
路方式では、電源電圧の上昇に伴なう出力論理高
レベルの保証が完全に行なえないという欠点があ
つた。
パチビリテイを保証する回路においては、トーテ
ムポール接続された２つのトランジスタQ1，Q2
のそれぞれのゲートにデータアンプからのMOS
レベルの真補信号INPUT，INPUTが入力信号
として供給され、真補信号に依存し、トランジス
タQ1，Q2はオン、オフあるいはオフ、オンする
動作が起る。又、トランジスタQ1のドレインに
は電源供給源VDDとしての5Vが印加される。今、
MOSレベルの真補信号のうち、INPUT端子に論
理高レベルがINPUT端子に論理低レベルがデー
タアンプより印加されたと仮定する。この時トラ
ンジスタQ1はオンし、トランジスタQ2はオフし、
OUTPUT端子に論理高レベルが現われる。この
時、トランジスタQ1はその物理的特性上、非飽
和領域で動作するため過渡応答が、速やかに行な
われ、飽和領域での動作より速くなるという物理
的特性から12V電源を有する記憶装置においては
上述のMOSレベル真補信号の論理高レベルは通
常VDDレベルあるいはVDD−VT（VTはMOST
の閾値）レベルが採用され、出力端子における論
理出力高レベルはVCCレベルとなる。従つて5V電
源を用いた出力回路においては、電源レベル変動
許容幅（通常は±10％）を考慮すると、最大で
5.5Vの値が無負荷条件の場合出力節点に現われ
ることになる。出力節点には特定の負荷が接続さ
れている場合の出力レベルは、負荷のインピーダ
ンス及び導通状態にあるトランジスタQ1のコン
ダクタンスに依存し低下する。ここで出力回路の
みに用いられる5V電源を廃止し、5V以上の電源
を用いた場合、出力回路用電源が他の回路用電源
すなわちVDD電源と共通になるため、出力節点
にはVDD−VTレベルが無負荷時にあらわれる。
今VDDレベルとして、7Vの値をとると、電源変
動許容幅±10％を考慮し、又、一般的なMOST
閾値としてVT＝1Vをとると、出力レベルは最大
でも7.7−1.0＝6.7Vとなる。これはTTLレベルコ
ンパチビリテイを損うもので、第１図に示した回
路方式では、電源電圧の上昇に伴なう出力論理高
レベルの保証が完全に行なえないという欠点があ
つた。
次に第２図ａ，ｂを参照してこれらの欠点を解
決した本発明の一実施例について説明する。
決した本発明の一実施例について説明する。
第２図ａにおいてトランジスタQ1，Q2はトー
テムポール接続された出力レベル変換回路、トラ
ンジスタQ3はトランジスタQ1への電源供給用、
トランジスタQ4は出力レベル帰還用、トランジ
スタQ5は、節点１の充電用、トランジスタQ6，
Q7はトランジスタQ1，Q2を同時にOOFFさせ、
出力節点を高インピーダンスに保つ付加的機能を
有する。第２図ｂは半導体記憶装置（以下メモリ
ーと称す）において、メモリセル情報がセンスア
ンプ、データアンプと次々に増幅され、今まさに
出力回路に伝達されるばかりの時刻付近のタイミ
ングを示すものである。まずφ1がMOSレベルで
の論理高レベルから論理低レベルに遷移し、デー
タアンプからの真補信号を受け入れる状態にな
る。その後データアンプ活性化信号として用いら
れる。φ2が上昇するとデータアンプは真補信号
を出力する。同時に節点１がトランジスタQ5を
介して充電され、トランジスタQ3を導通状態に
保つ。INPUTが論理高レベル、INPUTが論理
低レベルの時、Q1は導通、Q2は非導通となるの
でQ1の導通に伴ない、OUTPUT端子における電
位上昇がみられる。OUTPUT端子のレベルが
VTを越えるとともにOUTPUT端子にゲートが
接続されたトランジスタQ4は徐々に導通を開始
し、節点１のレベルを低下させる。この時VDD
レベルが5V以上のある特定の値の場合、節点１
はVDD−閾値レベルに充電され、節点２にVDD
−２×閾値レベルに維持される。OUTPUT端子
がINPUTレベルの上昇とともに上昇し、トラン
ジスタQ4の閾値VTを越えればトランジスタQ4が
導通し、節点１のレベルを降下させる。この時、
トランジスタQ4Q5のレシオを特定の値に選ぶこ
とにより節点１のレベルを任意の値に設定できる
ことは、MOSTの物理的特性から鑑みても明ら
かである。従つて、OUTPUT端子でのレベルを
5.5V以下に設定するためには節点１を少なくと
も5.5V＋閾値以下に維持する必要があり、この
レベルはトランジスタQ4，Q5のレシオを適当に
選ぶことにより容易に実現できる。このことはた
とえVDDがどんな値をとろうともそのレベル設
定は実現可能である。以上のごとく、本発明によ
る回路は出力レベルクランプ機能を有し、その効
果は絶大である。
テムポール接続された出力レベル変換回路、トラ
ンジスタQ3はトランジスタQ1への電源供給用、
トランジスタQ4は出力レベル帰還用、トランジ
スタQ5は、節点１の充電用、トランジスタQ6，
Q7はトランジスタQ1，Q2を同時にOOFFさせ、
出力節点を高インピーダンスに保つ付加的機能を
有する。第２図ｂは半導体記憶装置（以下メモリ
ーと称す）において、メモリセル情報がセンスア
ンプ、データアンプと次々に増幅され、今まさに
出力回路に伝達されるばかりの時刻付近のタイミ
ングを示すものである。まずφ1がMOSレベルで
の論理高レベルから論理低レベルに遷移し、デー
タアンプからの真補信号を受け入れる状態にな
る。その後データアンプ活性化信号として用いら
れる。φ2が上昇するとデータアンプは真補信号
を出力する。同時に節点１がトランジスタQ5を
介して充電され、トランジスタQ3を導通状態に
保つ。INPUTが論理高レベル、INPUTが論理
低レベルの時、Q1は導通、Q2は非導通となるの
でQ1の導通に伴ない、OUTPUT端子における電
位上昇がみられる。OUTPUT端子のレベルが
VTを越えるとともにOUTPUT端子にゲートが
接続されたトランジスタQ4は徐々に導通を開始
し、節点１のレベルを低下させる。この時VDD
レベルが5V以上のある特定の値の場合、節点１
はVDD−閾値レベルに充電され、節点２にVDD
−２×閾値レベルに維持される。OUTPUT端子
がINPUTレベルの上昇とともに上昇し、トラン
ジスタQ4の閾値VTを越えればトランジスタQ4が
導通し、節点１のレベルを降下させる。この時、
トランジスタQ4Q5のレシオを特定の値に選ぶこ
とにより節点１のレベルを任意の値に設定できる
ことは、MOSTの物理的特性から鑑みても明ら
かである。従つて、OUTPUT端子でのレベルを
5.5V以下に設定するためには節点１を少なくと
も5.5V＋閾値以下に維持する必要があり、この
レベルはトランジスタQ4，Q5のレシオを適当に
選ぶことにより容易に実現できる。このことはた
とえVDDがどんな値をとろうともそのレベル設
定は実現可能である。以上のごとく、本発明によ
る回路は出力レベルクランプ機能を有し、その効
果は絶大である。
次に本発明の第２の実施例を第３図ａ，ｂを参
照して説明する。
照して説明する。
本実施例では、トランジスタQ1〜Q5を含む回
路構成は上述の第２図の実施例と同様である。
路構成は上述の第２図の実施例と同様である。
ここではトランジスタQ5のゲートを制御する
ためにトランジスタQ6〜Q8およびコンデンサCB
を含むブートストラツプ回路が設けられる。
ためにトランジスタQ6〜Q8およびコンデンサCB
を含むブートストラツプ回路が設けられる。
さらに入力INPUTにゲートが接続され、ドレ
インが入力INPUTに接続され、ソースが接地さ
れたトランジスタQ10と、ゲートが入力INPUT
に接続され、ドレインが入力INPUTに接続され
ソースが接地されたトランジスタQ11とが設けら
れる。これらトランジスタQ11，Q12は入力
INPUT，INPUT端子の雑音を抑制する働らき
を有するもので、低レベルの入力端子を接御レベ
ルにクランプするように働らく。
インが入力INPUTに接続され、ソースが接地さ
れたトランジスタQ10と、ゲートが入力INPUT
に接続され、ドレインが入力INPUTに接続され
ソースが接地されたトランジスタQ11とが設けら
れる。これらトランジスタQ11，Q12は入力
INPUT，INPUT端子の雑音を抑制する働らき
を有するもので、低レベルの入力端子を接御レベ
ルにクランプするように働らく。
第３図ｂによつて動作について説明する。まず
信号φ1が高レベルのときにトランジスタQ8，Q9，
Q10が導通し、節点４入力端子INPUT，INPUT
がほぼ接地レベルに保持される。続いてφ1が立
ち下がり、信号φ2が高レベルになると、トラン
ジスタQ7が導通し、節点４がVDD−VTレベルとな
り、トランジスタQ6が導通する。このとき信号
φ2にやや遅れて信号φ3が立り立り、節点３を電
源VDD以上のレベルにし、トランジスタQ5が導通
し、節点１にはVDDの電位が発生するこのときト
ランジスタQ8も導通し、節点２はVDD−VTレベル
となる。他方入力真補信号INPUT，INPUTも
イネーブルとなる。このときINPUTが高レベル
だとすると、トランジスタQ1が導通し出力
OUTPUTには高レベルの出力が現われると共に
この出力はトランジスタQ4のゲートに帰還され
てトランジスタQ4を導通させる。従つてトラン
ジスタQ3のゲート電位はVOPからトランジスタ
Q5とQ4のコンダクタンスレシオによつて沢まる
レベルと下がり、よつてトランジスタQ3のコン
ダクタンスも下がる。よつて出力OUTPUTの高
論理出力は引き下げられ、出力レベルはトランジ
スタQ4とトランジスタQ3とのコンダクタンスで
沢まる平衝状態に落ちつき、VDDレベルよりも小
さいレベルの出力が得られることになる。
信号φ1が高レベルのときにトランジスタQ8，Q9，
Q10が導通し、節点４入力端子INPUT，INPUT
がほぼ接地レベルに保持される。続いてφ1が立
ち下がり、信号φ2が高レベルになると、トラン
ジスタQ7が導通し、節点４がVDD−VTレベルとな
り、トランジスタQ6が導通する。このとき信号
φ2にやや遅れて信号φ3が立り立り、節点３を電
源VDD以上のレベルにし、トランジスタQ5が導通
し、節点１にはVDDの電位が発生するこのときト
ランジスタQ8も導通し、節点２はVDD−VTレベル
となる。他方入力真補信号INPUT，INPUTも
イネーブルとなる。このときINPUTが高レベル
だとすると、トランジスタQ1が導通し出力
OUTPUTには高レベルの出力が現われると共に
この出力はトランジスタQ4のゲートに帰還され
てトランジスタQ4を導通させる。従つてトラン
ジスタQ3のゲート電位はVOPからトランジスタ
Q5とQ4のコンダクタンスレシオによつて沢まる
レベルと下がり、よつてトランジスタQ3のコン
ダクタンスも下がる。よつて出力OUTPUTの高
論理出力は引き下げられ、出力レベルはトランジ
スタQ4とトランジスタQ3とのコンダクタンスで
沢まる平衝状態に落ちつき、VDDレベルよりも小
さいレベルの出力が得られることになる。
次に第４図ないし第７図を参照して本発明の第
３乃至第６の実施例を順次説明する。
３乃至第６の実施例を順次説明する。
第４図に本発明の第３の実施例を示す。本実施
例では第２図ａの構成に対して、トランジスタ
Q4のソースを信号φ3がゲートに供給されたトラ
ンジスタQ4aを介して接地したもので、信号φ3は
第３図ｂに示した如きものが用いうる。ここでは
トランジスタQ3のゲート電位はトランジスタQ5
とトランジスタQ4およびQ4aとのコンダクタンス
レシオによつて決定されるものであり、トランジ
スタQ4aの挿入により、実質的にこのコンダクタ
ンスレシオの自由度が大きくできるものである。
すなわち、トランジスタQ4の形状そのものを厳
密に制御しないですむというメリツトが有る。
例では第２図ａの構成に対して、トランジスタ
Q4のソースを信号φ3がゲートに供給されたトラ
ンジスタQ4aを介して接地したもので、信号φ3は
第３図ｂに示した如きものが用いうる。ここでは
トランジスタQ3のゲート電位はトランジスタQ5
とトランジスタQ4およびQ4aとのコンダクタンス
レシオによつて決定されるものであり、トランジ
スタQ4aの挿入により、実質的にこのコンダクタ
ンスレシオの自由度が大きくできるものである。
すなわち、トランジスタQ4の形状そのものを厳
密に制御しないですむというメリツトが有る。
第５図により本発明の第４の実施例について説
明する。
明する。
本実施例では第４図のトランジスタQ4aのゲー
トへの信号φ3を用いる代りにゲートを節点１に
直接接続させたもので上述の実施例と同様の効果
が得られる。
トへの信号φ3を用いる代りにゲートを節点１に
直接接続させたもので上述の実施例と同様の効果
が得られる。
第６図により本発明の第５の実施例について説
明する。本実施例ではトランジスタQ4aのゲート
をトランジスタQ4aのドレイン、すなわちQ4と
Q4aとの接点点に接続させたもので、第５図の場
合よりもトランジスタQ4aのコンダクタンスが小
さくなる。このように第５図と第６図の実施例と
の相違はトランジスタQ4aのゲート電位の供給を
トランジスタ１段分の閾値分スライドし、そのコ
ンダクタンスを可変したかどうかであり、この手
法は設計の自由度に大きく寄与するものである。
明する。本実施例ではトランジスタQ4aのゲート
をトランジスタQ4aのドレイン、すなわちQ4と
Q4aとの接点点に接続させたもので、第５図の場
合よりもトランジスタQ4aのコンダクタンスが小
さくなる。このように第５図と第６図の実施例と
の相違はトランジスタQ4aのゲート電位の供給を
トランジスタ１段分の閾値分スライドし、そのコ
ンダクタンスを可変したかどうかであり、この手
法は設計の自由度に大きく寄与するものである。
第７図に本発明の第６の実施例について説明す
る。本発明例ではトランジスタQ4のソースを
個の直列接続され、かつおのおののゲートとドレ
インが共通接続されたトランジスタQ4−１ａ〜
Q4− ａを介して接地したものであり、節点１
と接地間のコンダクタンスを大幅に小さくし、ト
ランジスタQ3のゲート電位を大巾に引き下げる
ようにしたものである。
る。本発明例ではトランジスタQ4のソースを
個の直列接続され、かつおのおののゲートとドレ
インが共通接続されたトランジスタQ4−１ａ〜
Q4− ａを介して接地したものであり、節点１
と接地間のコンダクタンスを大幅に小さくし、ト
ランジスタQ3のゲート電位を大巾に引き下げる
ようにしたものである。
以上本発明を実施例に沿つて述べた本発明は上
記実施例に限らず、他の基本回路を適用すること
は容易であり、これらを含む、実施例の実現は可
能であると共に適用範囲を大きく拡大出来ること
は言うまでもない。
記実施例に限らず、他の基本回路を適用すること
は容易であり、これらを含む、実施例の実現は可
能であると共に適用範囲を大きく拡大出来ること
は言うまでもない。
すなわち、これらの他の実施例の再現は基本動
作原理を損うことなく、出力節点の低レベルから
高レベルへの遷移を電圧供給手段としてのトラン
ジスタのコンダクタンスを制御すべく出力節点の
帰還レベルを可変できる機能を有することに他な
らず、その改良的効果を期待できる。
作原理を損うことなく、出力節点の低レベルから
高レベルへの遷移を電圧供給手段としてのトラン
ジスタのコンダクタンスを制御すべく出力節点の
帰還レベルを可変できる機能を有することに他な
らず、その改良的効果を期待できる。
以上の如く、本発明による効果は著しくVDDが
5V以上のいずれのレベルにあつても、トランジ
スタQ4，Q5のレシオ、さらには、トランジスタ
Q4aのサイズを適切に選ぶことにより、出力高レ
ベルをTTLレベルコンパチビリテイを保証する
レベルに設定することが容易に出来ることは明ら
かであり、三電源方式の半導体記憶装置の電源を
二電源に省略でき、他の面での効果も絶大なもの
が期待できる。
5V以上のいずれのレベルにあつても、トランジ
スタQ4，Q5のレシオ、さらには、トランジスタ
Q4aのサイズを適切に選ぶことにより、出力高レ
ベルをTTLレベルコンパチビリテイを保証する
レベルに設定することが容易に出来ることは明ら
かであり、三電源方式の半導体記憶装置の電源を
二電源に省略でき、他の面での効果も絶大なもの
が期待できる。
第１図は従来の三電源方式の半導体記憶装置に
おけるTTLレベル保証可能な出力回路を示す回
路であり、第２図ａは本発明の第１の実施例によ
る出力回路を示す図であり、第２図ｂはその動作
波形を示す図である。第３図ａは本発明の第２の
実施例を示す回路図、第３図ｂはその動作波形を
示す図である。第４図ないし第７図はそれぞれ本
発明の第３ないし第６の実施例をそれぞれ示す回
路図である。 Q1〜Q12……トランジスタ、CB……コンデン
サ、INPUT，INPUT……入力端子、OUTPUT
……出力端子。
おけるTTLレベル保証可能な出力回路を示す回
路であり、第２図ａは本発明の第１の実施例によ
る出力回路を示す図であり、第２図ｂはその動作
波形を示す図である。第３図ａは本発明の第２の
実施例を示す回路図、第３図ｂはその動作波形を
示す図である。第４図ないし第７図はそれぞれ本
発明の第３ないし第６の実施例をそれぞれ示す回
路図である。 Q1〜Q12……トランジスタ、CB……コンデン
サ、INPUT，INPUT……入力端子、OUTPUT
……出力端子。
Claims (1)
- １ 第１および第２の端子間に直列に接続された
第１および第２の電界効果トランジスタと該第１
および第２のトランジスタのゲートに相補の信号
を印加する手段と、該第１および第２のトランジ
スタのゲートを第１の制御信号に応答して同時に
基準電位として第１および第２のトランジスタを
非導通状態とする制御手段とを含み、該第１およ
び第２のトランジスタの中間接続点から出力を得
る出力部と上記第１の端子および電源間に設けら
れた第３の電界効果トランジスタを含む電源供給
手段と、上記電源と第３のトランジスタのゲート
間に設けられゲートに前記第１の制御信号とほぼ
逆相の第２の制御信号が印加された第４の電界効
果トランジスタと上記第３のトランジスタのゲー
トと基準電位間に設けられ上記出力ゲートに供給
された第５の電界効果トランジスタを含み、前記
第４および第５のトランジスタは前記第２の制御
信号が存在する時に前記出力を入力とするインバ
ータとして動作し、前記出力が前記電源に近い時
は前記第３のトランジスタの導通度が小さくさ
れ、前記出力が前記基準電位に近い時は前記第３
のトランジスタの導通度を大きくすることを特徴
とする論理出力回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14035278A JPS5567235A (en) | 1978-11-14 | 1978-11-14 | Output circuit |
| US06/093,263 US4345172A (en) | 1978-11-14 | 1979-11-13 | Output circuit |
| DE19792946025 DE2946025A1 (de) | 1978-11-14 | 1979-11-14 | Integrierter ausgangsschaltkreis |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14035278A JPS5567235A (en) | 1978-11-14 | 1978-11-14 | Output circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5567235A JPS5567235A (en) | 1980-05-21 |
| JPH0142167B2 true JPH0142167B2 (ja) | 1989-09-11 |
Family
ID=15266824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14035278A Granted JPS5567235A (en) | 1978-11-14 | 1978-11-14 | Output circuit |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4345172A (ja) |
| JP (1) | JPS5567235A (ja) |
| DE (1) | DE2946025A1 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55158738A (en) * | 1979-05-29 | 1980-12-10 | Seiko Epson Corp | Semiconductor integrated circuit |
| JPS5619585A (en) * | 1979-07-26 | 1981-02-24 | Toshiba Corp | Semiconductor memory unit |
| JPS57166713A (en) * | 1981-04-08 | 1982-10-14 | Nec Corp | Output circuit |
| JPS58207718A (ja) * | 1982-05-28 | 1983-12-03 | Nec Corp | 出力回路 |
| JPS5936427A (ja) * | 1982-08-24 | 1984-02-28 | Mitsubishi Electric Corp | 出力回路 |
| US4465945A (en) * | 1982-09-03 | 1984-08-14 | Lsi Logic Corporation | Tri-state CMOS driver having reduced gate delay |
| US4518869A (en) * | 1982-12-21 | 1985-05-21 | Motorola, Inc. | Resistance comparator for switch detection |
| NL8303835A (nl) * | 1983-11-08 | 1985-06-03 | Philips Nv | Digitale signaalomkeerschakeling. |
| FR2555380B1 (fr) * | 1983-11-18 | 1986-02-21 | Efcis | Circuit de translation de niveau logique |
| JPS6110319A (ja) * | 1984-05-30 | 1986-01-17 | Fujitsu Ltd | 出力制御回路 |
| US4709162A (en) * | 1986-09-18 | 1987-11-24 | International Business Machines Corporation | Off-chip driver circuits |
| IT1250908B (it) * | 1990-06-22 | 1995-04-21 | St Microelectronics Srl | Struttura di porta d'uscita a tre stati particolarmente per circuiti integrati cmos |
| US5099156A (en) * | 1990-10-02 | 1992-03-24 | California Institute Of Technology | Subthreshold MOS circuits for correlating analog input voltages |
| US5281869A (en) * | 1992-07-01 | 1994-01-25 | Digital Equipment Corporation | Reduced-voltage NMOS output driver |
| US5399925A (en) * | 1993-08-02 | 1995-03-21 | Xilinx, Inc. | High-speed tristate inverter |
| US5402081A (en) * | 1993-10-12 | 1995-03-28 | Advanced Micro Devices, Inc. | Input buffer circuit with improved speed performance |
| US5541528A (en) * | 1995-08-25 | 1996-07-30 | Hal Computer Systems, Inc. | CMOS buffer circuit having increased speed |
| JP2007258891A (ja) * | 2006-03-22 | 2007-10-04 | Nec Electronics Corp | 相補信号生成回路 |
Citations (2)
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|---|---|---|---|---|
| JPS50104840A (ja) * | 1974-01-19 | 1975-08-19 | ||
| JPS5274250A (en) * | 1975-12-17 | 1977-06-22 | Sanyo Electric Co Ltd | Output buffer circuit |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US3774053A (en) * | 1971-12-17 | 1973-11-20 | North American Rockwell | Clamping arrangement for reducing the effects of noise in field effect transistor logic circuits |
| US3906255A (en) * | 1974-09-06 | 1975-09-16 | Motorola Inc | MOS current limiting output circuit |
| JPS5265841U (ja) * | 1975-11-11 | 1977-05-16 | ||
| US4023050A (en) * | 1976-05-10 | 1977-05-10 | Gte Laboratories Incorporated | Logic level converter |
| FR2379945A1 (fr) * | 1977-02-04 | 1978-09-01 | Labo Cent Telecommunicat | Circuit d'adaptation d'un systeme logique a un autre |
| US4096398A (en) * | 1977-02-23 | 1978-06-20 | National Semiconductor Corporation | MOS output buffer circuit with feedback |
| US4129793A (en) * | 1977-06-16 | 1978-12-12 | International Business Machines Corporation | High speed true/complement driver |
| US4275313A (en) * | 1979-04-09 | 1981-06-23 | Bell Telephone Laboratories, Incorporated | Current limiting output circuit with output feedback |
-
1978
- 1978-11-14 JP JP14035278A patent/JPS5567235A/ja active Granted
-
1979
- 1979-11-13 US US06/093,263 patent/US4345172A/en not_active Expired - Lifetime
- 1979-11-14 DE DE19792946025 patent/DE2946025A1/de active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50104840A (ja) * | 1974-01-19 | 1975-08-19 | ||
| JPS5274250A (en) * | 1975-12-17 | 1977-06-22 | Sanyo Electric Co Ltd | Output buffer circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| DE2946025C2 (ja) | 1987-11-19 |
| US4345172A (en) | 1982-08-17 |
| JPS5567235A (en) | 1980-05-21 |
| DE2946025A1 (de) | 1980-07-24 |
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