JPS6110319A - 出力制御回路 - Google Patents
出力制御回路Info
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- JPS6110319A JPS6110319A JP59108529A JP10852984A JPS6110319A JP S6110319 A JPS6110319 A JP S6110319A JP 59108529 A JP59108529 A JP 59108529A JP 10852984 A JP10852984 A JP 10852984A JP S6110319 A JPS6110319 A JP S6110319A
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- Japan
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- transistor
- control circuit
- output
- power supply
- circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
-
- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
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- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は出力制御回路に関し、特にｐチャネルＭＤＳ
）ランジスタとｎチャネルＭＤＳトランジスタを組合せ
た０ＭＯ８ＬＳＩ回路の出力を制御する出力制御回路に
関する。
）ランジスタとｎチャネルＭＤＳトランジスタを組合せ
た０ＭＯ８ＬＳＩ回路の出力を制御する出力制御回路に
関する。
従来技術と問題点
ＣＭＯ８出力回路、例えばＣＭＯＳインバータ回路の出
力からは、電源の立上り時に内部回路が動作状態に入る
段階で瞬間的にス・ぐイクノイズが発生することがある
。通常、この電源電圧は実際の僅用電源電圧に比べて十
分に低いのモ大きな影響はない。しかし、出力回路にフ
リ、プ書フロ、ｆ回路やう、チ回路が接続されていてす
でに動作しているときはこのスパイクノイズが入力され
ること罠より誤動作することがある。このスパイクノイ
ズは種々の要因により発生するが、その１つはｐチャネ
ルｍｓ ）ランジスタとｎチャネルＭｏＳトランジスタ
のダートに与えるしきい値電圧ｖｔｈの差によるもので
ある。即ち、ｖｔｈを越えるとドレイン電流は流れ出す
がｐチャネル、ｎチャネルのＶｔｈのアンバランスによ
り各々が動作したときに余分なパルスが発生する。他の
要因としては、例えば、出力インバータ回路に２人力Ｎ
ＡＮＤゲート回路あるいは２人力ＮＯＲ回路が接続され
ている場合には各々の回路のしきい値電圧の差圧よる動
作電圧の差によってもスパイクノイズは発生する。
力からは、電源の立上り時に内部回路が動作状態に入る
段階で瞬間的にス・ぐイクノイズが発生することがある
。通常、この電源電圧は実際の僅用電源電圧に比べて十
分に低いのモ大きな影響はない。しかし、出力回路にフ
リ、プ書フロ、ｆ回路やう、チ回路が接続されていてす
でに動作しているときはこのスパイクノイズが入力され
ること罠より誤動作することがある。このスパイクノイ
ズは種々の要因により発生するが、その１つはｐチャネ
ルｍｓ ）ランジスタとｎチャネルＭｏＳトランジスタ
のダートに与えるしきい値電圧ｖｔｈの差によるもので
ある。即ち、ｖｔｈを越えるとドレイン電流は流れ出す
がｐチャネル、ｎチャネルのＶｔｈのアンバランスによ
り各々が動作したときに余分なパルスが発生する。他の
要因としては、例えば、出力インバータ回路に２人力Ｎ
ＡＮＤゲート回路あるいは２人力ＮＯＲ回路が接続され
ている場合には各々の回路のしきい値電圧の差圧よる動
作電圧の差によってもスパイクノイズは発生する。
即ち、内部回路の動作電圧の差によって出力回路にスパ
イクノイズの現われる確率は回路が複雑になればなる程
高くなる。
イクノイズの現われる確率は回路が複雑になればなる程
高くなる。
従来、このよりなス・ｆイクノイズ対策として出力回路
の後段に接続される回路にリセット回路を挿入する方法
がらりた。この方法によれば、前段の回路の電圧が確実
に立上るまで後段ｔＶリセット、立上った後に後段に入
力するものであるが、回路上複維となる上動作が遅くな
る等の問題があった。
の後段に接続される回路にリセット回路を挿入する方法
がらりた。この方法によれば、前段の回路の電圧が確実
に立上るまで後段ｔＶリセット、立上った後に後段に入
力するものであるが、回路上複維となる上動作が遅くな
る等の問題があった。
発明の目的
本発明の目的は、上記の問題点に鑑み、ｐチャネルＭｌ
）Ｓ ）ランジスタとｎチャネルｙＩＤＳトランジスタ
組合せた０ＭＯ８ＬＳＩ回路において電源電圧の立上υ
時に各々のしきい値電圧の差によシ発生するス・やイク
ノイズを出力回路から発生させないようにした出力制御
回路を提供することＫある。
）Ｓ ）ランジスタとｎチャネルｙＩＤＳトランジスタ
組合せた０ＭＯ８ＬＳＩ回路において電源電圧の立上υ
時に各々のしきい値電圧の差によシ発生するス・やイク
ノイズを出力回路から発生させないようにした出力制御
回路を提供することＫある。
発明の構成
この目的は、本発明によれば、リセット信号に対応して
遮断状態を保持する第１のトランジスタと、該第１のト
ランジスタに接続される第１の純抵抗と、該第１のトラ
ンジスタと該第１の純抵抗の共通接点に’ｌ’−）が接
続される第２のトランジスタと１．該第２のトランジス
タに接続され入力信号をダートに入力する第３のトラン
ジスタと、該第３のトランジスタに接続される第２の純
抵抗とを具備し、該第３のトランジスタと該第２の純抵
抗の共通接点における出力レベルが、電源電圧が投入さ
れた後所定のレベルに達するまでの間は、該入力信号の
変化によらず一定に保持されるように該リセット信号を
保持するようにしたことを特徴とする出力制御回路、を
提供することによ〕達成される。
遮断状態を保持する第１のトランジスタと、該第１のト
ランジスタに接続される第１の純抵抗と、該第１のトラ
ンジスタと該第１の純抵抗の共通接点に’ｌ’−）が接
続される第２のトランジスタと１．該第２のトランジス
タに接続され入力信号をダートに入力する第３のトラン
ジスタと、該第３のトランジスタに接続される第２の純
抵抗とを具備し、該第３のトランジスタと該第２の純抵
抗の共通接点における出力レベルが、電源電圧が投入さ
れた後所定のレベルに達するまでの間は、該入力信号の
変化によらず一定に保持されるように該リセット信号を
保持するようにしたことを特徴とする出力制御回路、を
提供することによ〕達成される。
実施例
第１図（ａ）、（ｂ）は本発明の一実施例としての出力
制御回路を示し、（ａ）はオープン・ドレイン型バッフ
ァ、（ｂ）はプッシュ・プル型２２７丁を出力回路とし
て示す。出力制御回路１は、第１のトランジスタとして
のｎチャネル％ＩＤＳ トランジスタＮ１、第２および
第３のトランジスタとしてのｐチャネルＷＫ）Ｂ ）ラ
ンジスタＰｌ＋Ｐｆｉ、および第１および第２の純抵抗
Ｒ１＋Ｒ１により構成される。
制御回路を示し、（ａ）はオープン・ドレイン型バッフ
ァ、（ｂ）はプッシュ・プル型２２７丁を出力回路とし
て示す。出力制御回路１は、第１のトランジスタとして
のｎチャネル％ＩＤＳ トランジスタＮ１、第２および
第３のトランジスタとしてのｐチャネルＷＫ）Ｂ ）ラ
ンジスタＰｌ＋Ｐｆｉ、および第１および第２の純抵抗
Ｒ１＋Ｒ１により構成される。
この回路の動作の％命は電源電圧ｖｃｅの投入時ＫＲ８
端子をリセ、トシておき回路１を非動作状態にしておく
ことによってスパイクノイズの発生を押え、電源電圧が
所定のレベルまで立上っ九後にリセットを解除して回路
１を動作状態にすることＫある。
端子をリセ、トシておき回路１を非動作状態にしておく
ことによってスパイクノイズの発生を押え、電源電圧が
所定のレベルまで立上っ九後にリセットを解除して回路
１を動作状態にすることＫある。
以下、この回路の動作を詳細に説明する。
第１図（ａ）の回路において、まず、電源の投入時にリ
セット端子８８からリセット信号としてＬｏｗ（Ｌ）レ
ベル信号を入力する。これによりｎチャネルＭＯＳトラ
ンゾスタＮｌはカットオフ状態にあり従って純抵抗Ｒ１
を介して点Ｐに電源電圧ｖｅｃが現われｐチャネルＮｏ
ＳトランジスタＰｔのゲートはｕｔｇｈ（ｌレベルとな
るのでトランジスタＰｉ も力、トオフ状態にある。こ
こで入力端子工にＨ又はＬが現われてもＰａがカットオ
フしているので純抵抗Ｒ３に電流は流れず従って出力ト
ランジスタＮ３はカットオフ状態とな゛シ出力はＩ・イ
ンピーダンスとなる。一方、電源電圧が所定のレベルま
で立上った後はＲ８端子をＨレベルに切替える。これに
よりトランジスタＮ１はオンし、純抵抗Ｒ＆を介して点
ＰはＬレベルとなシトランジスタＰＬはオン状態となる
。このとき、入力端子ＩがＨレベルのときはＰｓはカッ
トオフしているので前述の如く出力はハイインピーダン
スとなるが、入力端子ＩがＬレベルのときはＰ３はオン
し純抵抗Ｒ１に電流が流れ出力トランジスタＮｌはオン
するので出力はローインピーダンスとなる。
セット端子８８からリセット信号としてＬｏｗ（Ｌ）レ
ベル信号を入力する。これによりｎチャネルＭＯＳトラ
ンゾスタＮｌはカットオフ状態にあり従って純抵抗Ｒ１
を介して点Ｐに電源電圧ｖｅｃが現われｐチャネルＮｏ
ＳトランジスタＰｔのゲートはｕｔｇｈ（ｌレベルとな
るのでトランジスタＰｉ も力、トオフ状態にある。こ
こで入力端子工にＨ又はＬが現われてもＰａがカットオ
フしているので純抵抗Ｒ３に電流は流れず従って出力ト
ランジスタＮ３はカットオフ状態とな゛シ出力はＩ・イ
ンピーダンスとなる。一方、電源電圧が所定のレベルま
で立上った後はＲ８端子をＨレベルに切替える。これに
よりトランジスタＮ１はオンし、純抵抗Ｒ＆を介して点
ＰはＬレベルとなシトランジスタＰＬはオン状態となる
。このとき、入力端子ＩがＨレベルのときはＰｓはカッ
トオフしているので前述の如く出力はハイインピーダン
スとなるが、入力端子ＩがＬレベルのときはＰ３はオン
し純抵抗Ｒ１に電流が流れ出力トランジスタＮｌはオン
するので出力はローインピーダンスとなる。
このようにオープン・ドレイン型出力バッ７アの場合に
は電流電圧を投入してから所定のレベルに達するまでは
出力をノ・インピーダンスに保持し、所定のレベルに達
した後は入力信号に応じて切替わるようにしている。こ
のようにリセット端子Ｒ８を外部からしおよびＨＫ副制
御ることによシミ源投入時のしきい値電圧の差により発
生するスパイクノイズを押えることができる。この場合
、純抵抗Ｒ，ｌＲ，を使用することによシ上述の動作が
可能なのであり、ＭｏＳトランジスタで構成しても各々
しきい値電圧まで動作しないので所望の動作は得られな
い。
は電流電圧を投入してから所定のレベルに達するまでは
出力をノ・インピーダンスに保持し、所定のレベルに達
した後は入力信号に応じて切替わるようにしている。こ
のようにリセット端子Ｒ８を外部からしおよびＨＫ副制
御ることによシミ源投入時のしきい値電圧の差により発
生するスパイクノイズを押えることができる。この場合
、純抵抗Ｒ，ｌＲ，を使用することによシ上述の動作が
可能なのであり、ＭｏＳトランジスタで構成しても各々
しきい値電圧まで動作しないので所望の動作は得られな
い。
第１図（ｂ）は出力Ｋｆ、シュ・プル劾バッファを使用
した場合であるが、この場合にも出力制御回路ｌの動作
は全く同様である。従って前述の如く電源電圧の立上り
までは純抵抗Ｒ１に電流は流れず、ｐチャネルＭＤ８
）ランジスタＰ、とｎチャネルｍ８ ）ランジスタＮ、
の共通ｆ−トはＬレベルとなっている。従ってトランジ
スタルｍ側の出力はＨレベルを保持している。電源電圧
が所定レベルに達した後はリセット端子をＨレベルとす
ることにより入力端子工のＨ，ＬＫ応じて共通ダートは
切替わり出力もＨレベルとＬレベルを出力する。
した場合であるが、この場合にも出力制御回路ｌの動作
は全く同様である。従って前述の如く電源電圧の立上り
までは純抵抗Ｒ１に電流は流れず、ｐチャネルＭＤ８
）ランジスタＰ、とｎチャネルｍ８ ）ランジスタＮ、
の共通ｆ−トはＬレベルとなっている。従ってトランジ
スタルｍ側の出力はＨレベルを保持している。電源電圧
が所定レベルに達した後はリセット端子をＨレベルとす
ることにより入力端子工のＨ，ＬＫ応じて共通ダートは
切替わり出力もＨレベルとＬレベルを出力する。
第２図は本発明の他の実施例としての出力制御回路を示
し、出力回路として第１図６）と同様にプ、シェ・プル
型バッフγを使用した場合である。
し、出力回路として第１図６）と同様にプ、シェ・プル
型バッフγを使用した場合である。
出力制御回路２は、第１のトランジスタとしてのｐチャ
ネルＭＯ８）ランジスタＰｌ、第１および第２のトラン
ジスタとしてＯｎｎチャネルｍ８ランジスタＮｌｌＮ５
、および第１および第２の純抵抗Ｒ１＋Ｒ１によシ構成
される。この回路の場合には、電源投入時はリセット端
子Ｒ８を前述の出力制御回路ｌとは逆ＫＨレベルに保持
する。
ネルＭＯ８）ランジスタＰｌ、第１および第２のトラン
ジスタとしてＯｎｎチャネルｍ８ランジスタＮｌｌＮ５
、および第１および第２の純抵抗Ｒ１＋Ｒ１によシ構成
される。この回路の場合には、電源投入時はリセット端
子Ｒ８を前述の出力制御回路ｌとは逆ＫＨレベルに保持
する。
これによＦ）Ｐｓはカットオフ Ｌ、 Ｎ ＊のゲート
はＬレベルとなるのでＮ、はカットオフし、入力端子の
Ｈ，Ｌにかかわらず共通ｆゲートはＨレベルとなる。従
って出力はＬレベルに保持される。電源電圧が所定のレ
ベルまで立上った後ＫＲ８端子はＬレベルに設定され以
後前述と同様の動作となる。
はＬレベルとなるのでＮ、はカットオフし、入力端子の
Ｈ，Ｌにかかわらず共通ｆゲートはＨレベルとなる。従
って出力はＬレベルに保持される。電源電圧が所定のレ
ベルまで立上った後ＫＲ８端子はＬレベルに設定され以
後前述と同様の動作となる。
発明の効果
本発明によれば、０ＭＯ８ＬＳＩの出力回路から、Ｍｏ
８ ）ランジスタの動作電圧の差により発生するスパイ
クノイズを発生させないようＫすることができる。
８ ）ランジスタの動作電圧の差により発生するスパイ
クノイズを発生させないようＫすることができる。
第１図（１）は、本発明の一実施例としての出力制御回
路をオープン轡トレイン型出カバ、７１回路に接続した
回路図、 第１図６）は、第１図（ａ）に示す出力制御回路をプ、
シ轟・プル型出力２２７１回路に接続した回路図、およ
び 第２図は、本発明の他の実施例としての出力制御回路を
グツシュ・プル型出カッ々、ファ回路に接続した回路図
である。 Ｎｔ＋Ｎ黛 ＩＮ、・・・ｎチャネル！ｌｌ［）Ｓ ）
ランジスタ、ｐｉ ｊｐ＝ ｌｐ寡・・・ｐチャネ
ルＭＯｓトランジスタ、Ｒ１１Ｒ宜・・・純抵抗。
路をオープン轡トレイン型出カバ、７１回路に接続した
回路図、 第１図６）は、第１図（ａ）に示す出力制御回路をプ、
シ轟・プル型出力２２７１回路に接続した回路図、およ
び 第２図は、本発明の他の実施例としての出力制御回路を
グツシュ・プル型出カッ々、ファ回路に接続した回路図
である。 Ｎｔ＋Ｎ黛 ＩＮ、・・・ｎチャネル！ｌｌ［）Ｓ ）
ランジスタ、ｐｉ ｊｐ＝ ｌｐ寡・・・ｐチャネ
ルＭＯｓトランジスタ、Ｒ１１Ｒ宜・・・純抵抗。
Claims (1)
- 【特許請求の範囲】 １、リセット信号に対応して遮断状態を保持する第１の
トランジスタと、該第１のトランジスタに接続される第
１の純抵抗と、該第１のトランジスタと該第１の純抵抗
の共通接点にゲートが接続される第２のトランジスタと
、該第２のトランジスタに接続され入力信号をゲートに
入力する第３のトランジスタと、該第３のトランジスタ
に接続される第２の純抵抗とを具備し、該第３のトラン
ジスタと該第２の純抵抗の共通接点における出力レベル
が、電源電圧が投入された後所定のレベルに達するまで
の間は、該入力信号の変化によらず一定に保持されるよ
うに該リセット信号を保持するようにしたことを特徴と
する出力制御回路。 ２、該第１のトランジスタがｎチャネルＭＯＳトランジ
スタから成り、該第２のトランジスタおよび該第３のト
ランジスタがｐチャネルＭＯＳトランジスタから成る特
許請求の範囲第１項記載の出力制御回路。 ３、該第１のトランジスタがｐチャネルＭＯＳトランジ
スタから成り、該第２のトランジスタおよび該第３のト
ランジスタがｎチャネルＭＯＳトランジスタから成る特
許請求の範囲第１項記載の出力制御回路。 ４、該リセット信号が、電源電圧が投入された後所定の
レベルに達するまでの間は、ローレベルに保持される特
許請求の範囲第２項記載の出力制御回路。 ５、該リセット信号が、電源電圧が投入された後所定の
レベルに達するまでの間は、ハイレベルに保持される特
許請求の範囲第３項記載の出力制御回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59108529A JPS6110319A (ja) | 1984-05-30 | 1984-05-30 | 出力制御回路 |
| KR1019850003423A KR890005231B1 (ko) | 1984-05-30 | 1985-05-18 | 초기 스파이크 잡음 제거용 출력제어회로 |
| US06/736,029 US4698529A (en) | 1984-05-30 | 1985-05-20 | Output control circuit to prevent output of initial spike noise |
| EP85401050A EP0165855B1 (en) | 1984-05-30 | 1985-05-29 | Output control circuit for integrated circuit device preventing initial spike noise |
| DE8585401050T DE3579261D1 (de) | 1984-05-30 | 1985-05-29 | Ausgangssteuerschaltung fuer integrierte schaltungsanordnung zur verhinderung der einschaltspitzenstoerspannung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59108529A JPS6110319A (ja) | 1984-05-30 | 1984-05-30 | 出力制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6110319A true JPS6110319A (ja) | 1986-01-17 |
Family
ID=14487111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59108529A Pending JPS6110319A (ja) | 1984-05-30 | 1984-05-30 | 出力制御回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4698529A (ja) |
| EP (1) | EP0165855B1 (ja) |
| JP (1) | JPS6110319A (ja) |
| KR (1) | KR890005231B1 (ja) |
| DE (1) | DE3579261D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| FR2606530A1 (fr) * | 1986-11-07 | 1988-05-13 | Eurotechnique Sa | Circuit integre pour la memorisation et le traitement d'informations de maniere confidentielle comportant un dispositif anti-fraude |
| US4835416A (en) * | 1987-08-31 | 1989-05-30 | National Semiconductor Corporation | VDD load dump protection circuit |
| JPH01280923A (ja) * | 1988-05-07 | 1989-11-13 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH0666674B2 (ja) * | 1988-11-21 | 1994-08-24 | 株式会社東芝 | 半導体集積回路の出力回路 |
| US4990802A (en) * | 1988-11-22 | 1991-02-05 | At&T Bell Laboratories | ESD protection for output buffers |
| JPH05259859A (ja) * | 1992-02-28 | 1993-10-08 | Oki Lsi Tekunoroji Kansai:Kk | オート・クリヤー回路 |
| JP3318365B2 (ja) * | 1992-10-20 | 2002-08-26 | 富士通株式会社 | 定電圧回路 |
| KR100207486B1 (ko) * | 1996-08-20 | 1999-07-15 | 윤종용 | 반도체 장치의 패드 신호 검출 회로 |
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| JPH0611108B2 (ja) * | 1983-06-03 | 1994-02-09 | 株式会社日立製作所 | 半導体回路装置 |
-
1984
- 1984-05-30 JP JP59108529A patent/JPS6110319A/ja active Pending
-
1985
- 1985-05-18 KR KR1019850003423A patent/KR890005231B1/ko not_active IP Right Cessation
- 1985-05-20 US US06/736,029 patent/US4698529A/en not_active Expired - Fee Related
- 1985-05-29 EP EP85401050A patent/EP0165855B1/en not_active Expired - Lifetime
- 1985-05-29 DE DE8585401050T patent/DE3579261D1/de not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| DE3579261D1 (de) | 1990-09-27 |
| EP0165855B1 (en) | 1990-08-22 |
| EP0165855A1 (en) | 1985-12-27 |
| US4698529A (en) | 1987-10-06 |
| KR850008420A (ko) | 1985-12-16 |
| KR890005231B1 (ko) | 1989-12-18 |
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