JPH1093415A - 出力回路 - Google Patents

出力回路

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JPH1093415A
JPH1093415A JP8267814A JP26781496A JPH1093415A JP H1093415 A JPH1093415 A JP H1093415A JP 8267814 A JP8267814 A JP 8267814A JP 26781496 A JP26781496 A JP 26781496A JP H1093415 A JPH1093415 A JP H1093415A
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Japan
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output
signal
circuit
level
transistor
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JP8267814A
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English (en)
Inventor
Kazufumi Matsuzono
一史 松園
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Sony Corp
Original Assignee
Sony Corp
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Publication date
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Abstract

(57)【要約】 【課題】 アクセスの遅れを招くことなく、スイッチン
グノイズを低減することができる出力回路を提供する。 【解決手段】 入力信号S1は、ナンド回路203と、
インバータ204と、ノア回路205とを介して、ハイ
レベル出力用の一方の出力トランジスタ208(1)
と、ロウレベル出力用の一方の出力トランジスタ209
(1)とに供給される。ノア回路210とインバータ2
11とは、入力信号S1を遅延してハイレベル出力用の
他方の出力トランジスタ208(2)に供給するととも
に、出力信号S2をこの出力トランジスタ208(2)
に帰還する。ナンド回路212とインバータ213と
は、入力信号S1を遅延してロウレベル出力用の他方の
出力トランジスタ209(2)に供給するとともに、出
力信号S2をこの出力トランジスタ209(2)に帰還
する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体メモリ装置
等で用いられる出力回路に関する。
【0002】
【従来の技術】一般に、半導体メモリ装置で用いられる
出力回路は、負荷を駆動するために、比較的大きな電流
駆動能力を持つ。このため、この出力回路においては、
出力トランジスタのオン、オフを切り替える際に、過渡
的に大電流が流れる。これにより、この出力回路におい
ては、出力トランジスタのオン、オフを切り替える際
に、スイッチングノイズが発生する。
【0003】このようなスイッチングノイズが発生する
と、半導体メモリ装置全体の誤動作につながる。特に、
入出力端子(I/O端子)が多い多ビット構成品におい
ては、この問題が深刻である。したがって、半導体メモ
リ装置においては、スイッチングノイズを低減可能な出
力回路が望まれる。
【0004】この要望に応えるために、従来、次の3つ
の出力回路が提案されている。第1の出力回路は、出力
トランジスタのサイズを可能な限り小さくすることによ
り、スイッチングノイズを低減する回路である。第2の
出力回路は、各入出力端子ごとに、出力信号に時間差を
持たせることにより、スイッチングノイズを低減する回
路である。第3の出力回路は、出力トランジスタの入力
に抵抗を挿入し、この抵抗によって入力信号の振幅を緩
やかにすることにより、スイッチングノイズを低減する
回路である。
【0005】
【発明が解決しようとする課題】しかしながら、第1の
出力回路では、出力トランジスタの電流量が小さくな
り、半導体メモリのアクセス時間が長くなるという問題
があった。また、第2の出力回路では、対応する出力ト
ランジスタが最も遅くオン状態となる入出力端子で、半
導体メモリのアクセス時間が長くなるという問題があっ
た。さらに、第3の出力回路では、生産のばらつきによ
る抵抗値の変化によっては、アクセス時間が長くなるこ
とがあるという問題があった。
【0006】本発明は上記の問題点に鑑みてなされたも
ので、その目的は、アクセスの遅れを招くことなく、ス
イッチングノイズを低減可能な出力回路を提供すること
にある。
【0007】
【課題を解決するための手段】本発明の出力回路は、入
力信号を出力端子に出力するための第1の出力トランジ
スタと、上記入力信号を所定時間遅延する遅延回路と、
この遅延回路により遅延された信号を上記出力端子に出
力するための第2の出力トランジスタと、上記出力端子
に出力された信号を上記第2のトランジスタに帰還する
帰還回路とを備えたものである。
【0008】本発明の出力回路では、入力信号が2つの
論理レベルの間で遷移すると、第1の出力トランジスタ
がオフ状態(遮断状態)(あるいはオン状態(飽和状
態))からオン状態(あるいはオフ状態)に遷移する。
また、第2の出力トランジスタは、第1の出力トランジ
スタより、遅延回路の遅延時間だけ遅れてオフ状態(あ
るいはオン状態)からオン状態(あるいはオフ状態)に
向かって遷移を開始し、第1の出力トランジスタがオン
状態(あるいはオフ状態)に近付くと、オフ状態(ある
いはオン状態)に戻り始め、第1の出力トランジスタが
オン状態(あるいはオフ状態)に達すると、オフ状態
(あるいはオン状態)に戻る。
【0009】以上から、遷移の開始点付近と終了点付近
では、出力信号のレベルは第1のトランジスタによって
支配される。これにより、この部分では、出力信号のレ
ベルが緩やかに変化するため、スイッチングノイズが低
減される。これに対し、遷移の開始点と終了点との間で
は、出力信号のレベルは、第1,第2のトランジスタに
よって支配される。これにより、この部分では、出力信
号のレベルが本来の速度で変化するため、アクセスの遅
れが防止される。
【0010】
【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態を詳細に説明する。図1は、本発明に係
る出力回路の第1の実施の形態の構成を示す回路図であ
る。なお、以下の説明では、本発明を、半導体メモリ装
置の出力回路に適用する場合を代表として説明する。す
なわち、センスアンプの増幅信号を出力する出力回路に
適用する場合を代表として説明する。
【0011】図2は、半導体メモリ装置の出力システム
の構成を示すブロック図である。図示の出力システム
は、センスアンプ100と、出力回路200と、入出力
端子(I/O端子)300とを有し、センスアンプ10
0により増幅されたデータ信号を出力回路200を介し
て入出力端子300から出力するようになっている。
【0012】図1は、上述した出力システムにおける出
力回路200の構成を示す回路図である。図示の出力回
路200は、出力トランジスタを2つに分割し、一方の
トランジスタには、出力回路200の入力信号S1を供
給し、他方のトランジスタには、この入力信号S1を所
定時間遅延したものと出力回路200の出力信号S2を
帰還したものとを供給することにより、出力信号S2の
レベルを2つの論理レベルの間で遷移させる際に、遷移
の開始点付近と終了点付近とでは、一方のトランジスタ
によって出力信号S2のレベルを支配し、これら2つの
点の間では、2つのトランジスタによって出力信号S2
のレベルを支配するようになっている。以下、その構成
を詳細に説明する。
【0013】図示の出力回路は、2つの入力端子20
1,202と、2つのナンド回路203,212と、3
つのインバータ204,211,213と、2つのノア
回路205,210と、4つのトランジスタ208
(1),208(2),209(1)、209(2)
と、1つの出力端子214とを有する。なお、図には、
トランジスタ208(1),208(2)としてPチャ
ネルMOS(Metal Oxide Semiconductor )トランジス
タを示し、トランジスタ209(1),209(2)と
してNチャネルMOSトランジスタを示す。
【0014】一方の入力端子201には、入力信号S1
が供給される。この入力信号S1は、センスアンプ10
0により増幅されたデータ信号である。他方の入力端子
202には、出力活性化信号S3が供給される。ここ
で、出力活性化信号S3とは、出力回路200の出力信
号S2を活性化するか否かを決定するための信号であ
る。すなわち、入力信号S1を出力端子214に出力す
るか否かを決定するための信号である。この信号S3が
ロウレベルLの場合は、出力信号S2が活性化され、ハ
イレベルHの場合は、活性化されない。
【0015】トランジスタ208(1),208(2)
は、ハイレベル出力用の出力トランジスタである。この
出力トランジスタ208(1),208(2)のサイズ
は、アクセスの遅れを招くことがないサイズの半分に設
定されている。これにより、このトランジスタを流れる
電流は、アクセスの遅れを招くことがないサイズを有す
るトランジスタを流れる電流の半分となる。これは、後
述するように、遷移の開始点付近と終了点付近で、出力
信号S2のレベルを緩やかに変化させるためである。ト
ランジスタ209(1),209(2)は、ロウレベル
出力用の出力トランジスタである。この出力トランジス
タ209(1),209(2)のサイズも、例えば、出
力トランジスタ208(1),208(2)のサイズと
同様に、アクセスの遅れを招くことがないサイズの半分
に設定されている。
【0016】ナンド回路203と、インバータ204と
は、出力活性化信号S3に従って、入力信号S1をハイ
レベル出力用の一方の出力トランジスタ208(1)に
供給する回路をなす。この回路は、出力活性化信号S3
がロウレベルLの場合(出力信号S2を活性化する場
合)は、入力信号S1を反転して出力トランジスタ20
8(1)に供給し、ハイレベルHの場合(出力信号S2
を活性化しない場合)は、この供給を禁止する。
【0017】ノア回路205は、出力活性化信号S3に
従って、入力信号S1をロウレベル出力用の一方の出力
トランジスタ209(1)に供給する回路をなす。この
回路は、出力活性化信号S3がロウレベルLの場合は、
入力信号S1を反転して、出力トランジスタ209
(1)に供給し、ハイレベルLの場合は、この供給を禁
止する。
【0018】ノア回路210とインバータ211とは、
ナンド回路203から出力される入力信号S1を遅延し
てハイレベル出力用の他方の出力トランジスタ208
(2)に供給する遅延回路と、出力回路200の出力信
号S2をこの出力トランジスタ208(2)に帰還する
帰還回路とをなす。
【0019】ナンド回路212とインバータ213と
は、ノア回路205から出力される入力信号S1を遅延
してロウレベル出力用の他方の出力トランジスタ209
(2)に供給する遅延回路と、出力信号S2を出力トラ
ンジスタ209(2)に帰還する帰還回路とをなす。
【0020】ここで、各部の接続構成を説明する。入力
端子201は、2入力ナンド回路203の一方の入力端
子と、2入力ノア回路205の一方の入力端子に接続さ
れている。入力端子202は、2入力ノア回路205の
他方の入力端子に接続されるとともに、インバータ20
4を介して2入力ナンド回路203の他方の入力端子に
接続されている。
【0021】ナンド回路203の出力端子は、出力トラ
ンジスタ208(1)のゲートと、2入力ノア回路21
0の一方の入力端子とに接続されている。ノア回路20
5の出力端子は、出力トランジスタ209(1)のゲー
トと、2入力ナンド回路212の一方の入力端子に接続
されている。ノア回路210の出力端子は、インバータ
211を介して出力トランジスタ208(2)のゲート
に接続されている。ナンド回路212の出力端子は、イ
ンバータ213を介して出力トランジスタ209(2)
のゲートに接続されている。
【0022】出力トランジスタ208(1),208
(2)のドレインは電源Vccに接続され、ソースはそ
れぞれ出力トランジスタ209(1),209(2)の
ドレインに接続されている。出力トランジスタ209
(1),209(2)のソースは基準電位端に接続され
ている。出力トランジスタ208(1)のソースと出力
トランジスタ209(1)のドレインとの共通接続点
は、出力端子214に接続されている。同様に、出力ト
ランジスタ208(2)のソースと出力トランジスタ2
09(2)のドレインとの共通接続点は、出力端子21
4に接続されている。
【0023】上記構成において、動作を説明する。な
お、以下の説明では、この動作を、出力回路200の出
力信号S2を活性化する場合の動作と、活性化しない場
合の動作とに分けて説明する。
【0024】(1)まず、出力回路200の出力信号S
2を活性化する場合の動作を説明する。
【0025】この場合、入力端子202に供給される出
力活性化信号S3はロウレベルLに設定される。これに
より、インバータ204の出力信号は、ハイレベルHに
なる。その結果、ナンド回路203の出力端子には、入
力信号S1の反転信号が現れる。また、ノア回路205
の出力端子には、入力信号S1の反転信号が現れる。こ
れにより、出力トランジスタ208(1),208
(2),209(1),209(2)は、入力信号S1
のレベルに従って、オン、オフを制御される。
【0026】以下、この制御動作を、出力信号S2をロ
ウレベルLからハイレベルHに遷移させる場合と、ハイ
レベルHからロウレベルLに遷移させる場合とに分けて
説明する。
【0027】(1−1)まず、出力信号S2をロウレベ
ルLからハイレベルHに遷移させる場合の動作を説明す
る。
【0028】この場合、入力信号S1は、図3に示すよ
うに、ロウレベルLからハイレベルHに遷移させられ
る。入力信号S1がロウレベルLの場合(図3の区間
A)、ロウレベル出力用の一方の出力トランジスタ20
9(1)のみがオン状態(飽和状態)に設定され、残り
の出力トランジスタ208(1),208(2),20
9(2)はオフ状態(遮断状態)に設定される。これに
より、この場合は、出力端子214から出力トランジス
タ209(1)を介して基準電位端に一定電流が流れ
る。その結果、出力信号S2がロウレベルLに固定され
る。
【0029】以下、上述した入力信号S1がロウレベル
Lの場合の動作を、図4を参照しながら、さらに詳細に
説明する。ここで、図4は、入力信号S1がロウレベル
Lの場合の出力回路200の各部の状態を示す回路図で
ある。
【0030】この場合、ナンド回路203の出力信号が
ハイレベルHとなるので、出力トランジスタ208
(1)がオフ状態となる。また、ノア回路205の出力
信号がハイレベルHとなるので、出力トランジスタ20
9(1)がオン状態となる。その結果、出力信号S2が
ロウレベルLとなる。
【0031】また、ナンド回路203の出力信号がハイ
レベルHになることにより、ノア回路210の出力信号
がロウレベルLとなり、インバータ211の出力信号が
ハイレベルとなる。これにより、出力トランジスタ20
8(2)がオフ状態となる。
【0032】さらに、出力信号S2がロウレベルLとな
ることにより、ナンド回路212の出力信号がハイレベ
ルHとなり、インバータ213の出力信号がロウレベル
Lとなる。これにより、出力トランジスタ209(2)
がオフ状態になる。
【0033】以上から、入力信号S1がロウレベルLの
場合は、出力トランジスタ209(1)がオン状態とな
ることにより、出力信号S2がロウレベルLに保持され
る。
【0034】以上が、入力信号S1がロウレベルLの場
合の動作の詳細である。
【0035】この状態で、入力信号S1がロウレベルL
からハイレベルHに遷移すると(図3の区間B,C)、
ナンド回路203の出力信号がハイレベルHからロウレ
ベルLに遷移する。これにより、出力トランジスタ20
8(1)がオフ状態からオン状態に遷移する。また、こ
の場合、ノア回路205の出力信号がハイレベルHから
ロウレベルLに遷移する。これにより、出力トランジス
タ209(1)は、オン状態からオフ状態に遷移する。
【0036】また、出力トランジスタ208(2)は、
出力トランジスタ208(1)より、所定時間遅れてオ
フ状態からオン状態に向かって遷移を開始し、出力トラ
ンジスタ208(1)がオン状態に近付くと、オフ状態
に戻り始め、出力トランジスタ208(1)がオン状態
になると、オフ状態になる。また、出力トランジスタ2
09(2)はオフ状態に保持される。
【0037】これにより、出力信号S2をロウレベルL
からハイレベルLに遷移させる場合は、遷移の開始点付
近と終了点付近では、出力信号S2のレベルは、2つの
ハイレベル出力用の出力トランジスタ208(1),2
08(2)のうち、出力トランジスタ208(1)によ
って支配される。その結果、これらの点においては、出
力信号S2のレベルは緩やかに変化する。これにより、
出力電流の量が緩やかに変化し、スイッチングノイズが
低減される。
【0038】これに対し、遷移の開始点付近と終了点付
近との間においては、出力信号S2のレベルは、2つの
出力トランジスタ208(1),208(2)によって
支配される。これにより、この部分においては、出力信
号S2のレベルは本来の速度で変化する。その結果、ア
クセスの遅れが防止される。
【0039】図5は、この様子を示す信号波形図であ
る。図5において、(a)は、従来の出力回路における
出力信号の波形を示し、(b)は、本実施の形態の出力
回路200における出力信号S2の波形を示す。なお、
ここでいう従来の出力回路とは、スイッチングノイズの
防止機能を持たない回路をいう。図5(a)に示すごと
く、従来の出力回路においては、出力信号がロウレベル
LからハイレベルHに遷移を開始する点付近S11とこ
の遷移が終了する点付近E11とにおいて、出力信号の
レベルが急激に変化する。これにより、従来の出力回路
においては、出力電流の量が急激に変化してスイッチン
グノイズが発生する。
【0040】これに対し、本実施の形態においては、図
5(b)に示す如く、これらの点付近S11,E11に
おいて、出力信号S2のレベルが緩やかに変化する。こ
れにより、本実施の形態においては、出力電流の量が緩
やかに変化し、スイッチングノイズが低減される。ま
た、本実施の形態においては、上記2つの点付近S1
1,E11の間においては、出力信号S2のレベルは、
従来の出力回路における出力信号のレベルと同じ速度で
変化する。これにより、アクセスの遅れが防止される。
【0041】以下、この入力信号S1がロウレベルLか
らハイレベルHに遷移する場合の動作を詳細に説明す
る。
【0042】入力信号S1がロウレベルLからハイレベ
ルHに向かって遷移を開始すると、ナンド回路203の
出力信号がハイレベルHからロウレベルLに向かって遷
移を開始する。これにより、出力トランジスタ208
(1)がオフ状態からオン状態に向かって遷移を開始す
る。
【0043】また、この場合、ノア回路205の出力信
号がハレベルHからロウレベルLに向かって遷移を開始
する。これにより、出力トランジスタ209(1)がオ
ン状態からオフ状態に向かって遷移を開始する。その結
果、入力信号S1がロウレベルLからハイレベルHに向
かって遷移を開始すると、出力信号S2がロウレベルL
からハイレベルHに向かって遷移を開始する。
【0044】また、ナンド回路203の出力信号がハイ
レベルHからロウレベルLに向かって遷移を開始するこ
とにより、インバータ211の出力信号は、ナンド回路
203の出力信号より、ノア回路210とインバータ2
11とによる遅延時間だけ遅れて、ロウレベルLからハ
イレベルに向かって遷移を開始する。これにより、出力
トランジスタ208(2)は、出力トランジスタ208
(1)より、上記遅延時間だけ遅れて、オフ状態からオ
ン状態に向かって遷移を開始する。
【0045】このあと、入力信号S1がハイレベルHに
近付くと、出力トランジスタ208(1)がオン状態に
近付き、出力トランジスタ209(1)がオフ状態に近
付く。これにより、出力信号S2がハイレベルHに近付
く。この出力信号S2は、ノア回路210とインバータ
211とを介して出力トランジスタ208(2)に帰還
されている。これにより、出力トランジスタ208
(2)がオフ状態に戻り始める。
【0046】このあと、入力信号S1がハイレベルHに
なると、図6に示すように、出力トランジスタ208
(1)がオン状態となり、出力トランジスタ209
(1)がオフ状態となる。これにより、出力信号S2が
ハイレベルHとなる。その結果、出力トランジスタ20
8(2)がオフ状態に戻る。これにより、入力信号S1
がハイレベルHの場合は、出力トランジスタ208
(1)のみがオン状態になり、出力信号S2のレベルが
ハイレベルHに設定される。
【0047】以上が、入力信号S1がロウレベルLから
ハイレベルHに遷移する場合の動作の詳細である。
【0048】(1−2)次に、出力信号S2をハイレベ
ルHからロウレベルLに遷移させる場合の動作を説明す
る。
【0049】この場合、入力信号S1は、ハイレベルH
からロウレベルLに遷移させられる。入力信号S1がハ
イレベルHの場合は、上記のごとく、ハイレベル出力用
の一方の出力トランジスタ208(1)のみがオン状態
に設定され、出力信号S2がハイレベルHに設定される
(図6参照)。
【0050】この状態で、入力信号S1がハイレベルH
からロウレベルLに遷移すると、ナンド回路203の出
力信号がロウレベルLからハイレベルHに遷移する。こ
れにより、出力トランジスタ208(1)がオン状態か
らオフ状態に遷移する。また、この場合、ノア回路20
5の出力信号がロウレベルLからハイレベルHに遷移す
る。これにより、出力トランジスタ209(1)が、オ
フ状態からオン状態に遷移する。
【0051】また、出力トランジスタ209(2)は、
出力トランジスタ209(1)より、所定時間遅れてオ
フ状態からオン状態に向かって遷移を開始する。そし
て、出力トランジスタ209(1)がオン状態に近付く
と、オフ状態に戻り始め、出力トランジスタ209
(1)がオン状態になると、オフ状態に戻る。また、出
力トランジスタ208(2)はオフ状態に保持される。
【0052】以上から、出力信号S2をハイレベルHか
らロウレベルLに遷移させる場合は、遷移の開始点付近
と終了点付近では、出力信号S2のレベルは、出力トラ
ンジスタ209(1)によって支配される。これによ
り、これらの点においては、出力信号S2のレベルは緩
やかに変化する。その結果、出力電流の量が緩やかに変
化し、スイッチングノイズが低減される。
【0053】これに対し、遷移の開始点付近と終了点付
近との間においては、出力信号S2のレベルは、出力ト
ランジスタ209(1),209(2)によって支配さ
れる。これにより、この部分においては、出力信号S2
のレベルは本来の速度で変化する。その結果、アクセス
の遅れが防止される。
【0054】図7は、この様子を示す信号波形図であ
る。図7において、(a)は、従来の出力回路における
出力信号の波形を示し、(b)は、本実施の形態の出力
回路200における出力信号S2の波形を示す。図7
(a)に示すごとく、従来の出力回路においては、出力
信号がハイレベルHからロウレベルLに遷移を開始する
点付近S12とこの遷移が終了する点付近E12とにお
いて、出力信号のレベルが急激に変化する。これによ
り、出力電流の量が急激に変化してスイッチングノイズ
が発生する。
【0055】これに対し、本実施の形態では、図7
(b)に示す如く、これらの点付近S12,E12にお
いて、出力信号S2のレベルが緩やかに変化する。これ
により、出力電流の量が緩やかに変化し、スイッチング
ノイズが低減される。また、本実施の形態においては、
上記2つの点付近S12,E12点の間においては、出
力信号S2のレベルが、従来の出力回路における出力信
号のレベルと同じ速度で変化する。これにより、アクセ
スの遅れが防止される。
【0056】以下、この入力信号S1がハイレベルHか
らロウレベルLに遷移する場合の動作を詳細に説明す
る。
【0057】入力信号S1がハイレベルHからロウレベ
ルLに向かって遷移を開始すると、ナンド回路203の
出力信号がロウレベルLからハイレベルHに向かって遷
移を開始する。これにより、出力トランジスタ208
(1)がオン状態からオフ状態に向かって遷移を開始す
る。
【0058】また、この場合、ノア回路205の出力信
号がロウレベルLからハイレベルHに向かって遷移を開
始する。これにより、出力トランジスタ209(1)が
オフ状態からオン状態に向かって遷移を開始する。その
結果、入力信号S1がハイレベルHからロウレベルLに
向かって遷移を開始すると、出力信号S2がハイレベル
HからロウレベルLに向かって遷移を開始する。
【0059】また、ノア回路205の出力信号がロウレ
ベルLからハイレベルHに向かって遷移を開始すること
により、出力トランジスタ209(2)は、出力トラン
ジスタ209(1)より、ナンド回路212とインバー
タ213とによる遅延時間だけ遅れて、オフ状態からオ
ン状態に向かって遷移を開始する。
【0060】このあと、入力信号S1がロウレベルLに
近付くと、出力トランジスタ209(1)がオン状態に
近付き、出力トランジスタ208(1)がオフ状態に近
付く。これにより、出力信号S2がロウレベルLに近付
く。この出力信号S2は、ナンド回路212とインバー
タ213とを介して出力トランジスタ209(2)に帰
還される。これにより、出力トランジスタ209(2)
がオフ状態に戻り始める。
【0061】このあと、入力信号S1がロウレベルHに
なると、出力トランジスタ209(1)がオン状態とな
り、出力トランジスタ208(1)がオフ状態となる。
これにより、出力信号S2が完全にロウレベルLとな
る。その結果、出力トランジスタ209(2)がオフ状
態となる。
【0062】以上が、入力信号S1がハイレベルHから
ロウレベルLに遷移する場合の動作の詳細である。
【0063】(2)次に、出力回路200の出力信号S
2を活性化しない場合の動作を説明する。
【0064】この場合、出力活性化信号S3がハイレベ
ルHに設定される。これにより、インバータ204の出
力信号がロウレベルLとなる。その結果、ナンド回路2
03の出力信号が、入力信号S1のレベルに関係なく、
ハイレベルHに固定される。これにより、出力トランジ
スタ208(1)がオフ状態に固定される。
【0065】また、この場合、ノア回路205の出力信
号が、入力信号S1のレベルに関係なく、ロウレベルL
に固定される。その結果、出力トランジスタ209
(1)がオフ状態に固定される。
【0066】また、ナンド回路203の出力信号がハイ
レベルHに固定されることにより、インバータ211の
出力信号が、出力回路200の出力信号S2のレベルに
関係なく、ハイレベルHに固定される。これにより、出
力トランジスタ208(2)がオフ状態に固定される。
【0067】また、ノア回路205の出力信号がロウレ
ベルLに固定されることにより、インバータ213の出
力信号がロウレベルLに固定される。これにより、出力
トランジスタ209(2)がオフ状態に固定される。
【0068】以上から、出力信号S2を活性化しない場
合は、すべての出力トランジスタ208(1),208
(2),209(1),20(2)がオフ状態に固定さ
れる。これにより、出力信号S2のレベルは、ハイレベ
ルHとロウレベルLとの中間レベルに設定される。以上
が出力信号S2を活性化しない場合の動作である。
【0069】以上詳述した本実施の形態によれば、出力
トランジスタを2つに分割し、一方の出力トランジスタ
(208(1)あるいは209(1))には、入力信号
S1を供給し、他方の出力トランジスタ(208(2)
あるいは209(2))には、この入力信号S1を所定
時間遅延して供給するとともに、出力信号S2を帰還し
て供給するようにしたので、出力信号S2の論理レベル
を遷移させる場合、遷移の開始点付近と終了点付近にお
いては、出力信号S2のレベルを一方の出力トランジス
タ(208(1)あるいは209(1))によって支配
し、これら2つの点付近の間においては、2つの出力ト
ランジスタ(208(1),208(2)あるいは20
9(1),209(2))によって支配することができ
る。
【0070】これにより、遷移の開始点付近と終了点付
近においては、出力信号S2のレベルを緩やかに変化さ
せることができ、これら2つの点付近の間においては、
本来の速度で変化させることができる。その結果、アク
セスの遅れを招くことなく、スイッチングノイズを低減
することができるとともに、遷移の開始点付近と終了点
付近とにおけるピーク電流を低減することができる。
【0071】また、本実施の形態によれば、入力信号S
1を所定時間遅延して他方の出力トランジスタ(208
(2)あるいは209(2))に供給する遅延回路を、
出力信号S2を他方の出力トランジスタ(208(2)
あるいは209(2))に帰還する帰還回路で兼用する
ようにしたので、出力回路200の構成を簡単化するこ
とができる。
【0072】図8は、本発明の第2の実施の形態の構成
を示す回路図である。なお、図2において、先の図1と
ほぼ同じ機能を果たす部分には、同一符号を付して詳細
な説明を省略する。
【0073】先の実施の形態では、本発明を、データの
増幅信号として1つの信号を出力するセンスアンプの出
力回路に適用する場合を説明した。これに対し、本実施
の形態は、本発明を、データの増幅信号として、2つの
信号を出力するセンスアンプの出力回路に適用する場合
を示すものである。すなわち、データの増幅信号とし
て、非反転信号(True信号)と反転信号(Bar信
号)との一対の信号を出力するセンスアンプの出力回路
に適用する場合を示すものである。ここで、反転信号と
は、非反転信号の極性を反転した信号をいう。
【0074】図8に示す出力回路500において、図1
に示す出力回路200と異なる点は、入力端子として、
2つの入力端子501(1),501(2)を有する点
と、ナンド回路203と、インバータ204と、ノア回
路205との代りに、ノア回路502,504と、イン
バータ503とが設けられている点である。
【0075】ここで、入力端子501(1)には、セン
スアンプ400から反転信号S1(1)が供給され、入
力端子501(2)には、同じく、非反転信号S1
(2)が供給される。ノア回路502とインバータ50
3とは、出力活性化信号S3がロウレベルLの場合は、
反転信号S1(1)をそのまま出力トランジスタ208
(1)とノア回路210に供給し、ハイレベルHの場合
は、この供給を禁止する。ノア回路504は、出力活性
化信号S3がロウレベルLの場合は、非反転信号S1
(2)を反転して出力トランジスタ209(1)とナン
ド回路212に供給し、ハイレベルHの場合は、この供
給を禁止する。
【0076】ここで、これらの接続構成を説明する。一
方の入力端子501(1)は2入力ノア回路502の一
方の入力端子に接続されている。他方の入力端子501
(2)は、2入力ノア回路504の一方の入力端子に接
続されている。これら2つのノア回路502,503の
他方の入力端子には、入力端子202が接続されてい
る。ノア回路502の出力端子は、インバータ503を
介して出力トランジスタ208(1)のゲートと2入力
ノア回路210の一方の入力端子とに接続されている。
ノア回路504の出力端子は、出力トランジスタ209
(1)のゲートと2入力ナンド回路212の一方の入力
端子とに接続されている。
【0077】上記構成において、動作を説明する。
【0078】(1)まず、出力回路500の出力信号S
2を活性化する場合の動作を説明する。
【0079】この場合、出力活性化信号S3はロウレベ
ルLに設定される。これにより、インバータ503の出
力端子には、反転信号S1(1)がそのまま現れる。そ
の結果、この場合、出力トランジスタ208(1),2
08(2)は、反転信号S1(1)のレベルに従って、
オイン、オフを制御される。
【0080】また、ノア回路504の出力端子には、非
反転信号S1(2)の反転信号がそのまま現れる。これ
により、この場合、出力トランジスタ209(1),2
09(2)は、非反転信号S1(2)のレベルに従っ
て、オン、オフを制御される。
【0081】以下、この制御動作を、出力信号S2をロ
ウレベルLからハイレベルHに遷移させる場合と、ハイ
レベルHからロウレベルLに遷移させる場合とに分けて
説明する。
【0082】(1−1)まず、出力信号S2をロウレベ
ルLからハイレベルHに遷移させる場合の動作を説明す
る。
【0083】この場合、入力端子501(2)に供給さ
れる非反転信号S1(2)は、ロウレベルLからハイレ
ベルHに遷移させられる。これにより、ノア回路504
の出力信号は、ハイレベルHからロウレベルLに遷移す
る。その結果、出力トランジスタ209(1)がオン状
態からオフ状態に遷移する。
【0084】また、入力端子501(1)に供給される
反転信号S1(1)は、ハイレベルHからロウレベルL
に遷移させられる。これにより、インバータ503の出
力信号は、ハイレベルHからロウレベルLに遷移する。
その結果、出力トランジスタ208(1)がオフ状態か
らオン状態に遷移する。
【0085】また、出力トランジスタ208(2)は、
出力トランジスタ208(1)より、所定時間遅れてオ
フ状態からオン状態に向かって遷移を開始し、出力トラ
ンジスタ208(1)がオン状態に近付くと、オフ状態
に戻り始め、出力トランジスタ208(1)がオン状態
になると、オフ状態に戻る。また、出力トランジスタ2
09(2)はオフ状態に保持される。
【0086】以上から、出力信号S2をロウレベルLか
らハイレベルLに遷移させる場合は、遷移の開始点付近
と終了点付近では、出力信号S2のレベルは、出力トラ
ンジスタ208(1)によって支配される。これによ
り、これらの点付近においては、出力信号S2のレベル
は緩やかに変化する。その結果、出力電流の量が緩やか
に変化し、スイッチングノイズが低減される。
【0087】これに対し、これらの点付近の間において
は、出力信号S2のレベルは、出力トランジスタ208
(1),208(2)によって支配される。これによ
り、この部分においては、出力信号S2のレベルは本来
の速度で変化する。その結果、アクセスの遅れが防止さ
れる。
【0088】(1−2)次に、出力信号S2をハイレベ
ルHからロウレベルLに遷移させる場合の動作を説明す
る。
【0089】この場合、非反転信号S1(2)は、ハイ
レベルHからロウレベルLに遷移させられる。これによ
り、ノア回路504の出力信号がロウレベルLからハイ
レベルHに遷移する。その結果、出力トランジスタ20
9(1)がオフ状態からオン状態に遷移する。
【0090】また、この場合、反転信号S1(1)がロ
ウレベルLからハイレベルHに遷移させられる。これに
より、インバータ503の出力信号がロウレベルLから
ハイレベルHに遷移する。その結果、出力トランジスタ
208(1)がオン状態からオフ状態に遷移する。
【0091】また、出力トランジスタ209(2)は、
出力トランジスタ209(1)より、所定時間遅れてオ
フ状態からオン状態に向かって遷移を開始し、出力トラ
ンジスタ209(1)の状態がオン状態に近付くと、オ
フ状態に戻り始め、出力トランジスタ209(1)がオ
ン状態になると、オフ状態に戻る。また、出力トランジ
スタ208(2)はオフ状態に保持される。
【0092】以上から、出力信号S2をハイレベルHか
らロウレベルLに遷移させる場合は、遷移の開始点付近
と終了点付近では、出力信号S2のレベルは、出力トラ
ンジスタ209(1)によって支配される。これによ
り、これらの点においては、出力信号S2のレベルは緩
やかに変化する。その結果、出力電流の量が緩やかに変
化し、スイッチングノイズが低減される。
【0093】これに対し、これらの点付近の間において
は、出力信号S2のレベルは、出力トランジスタ209
(1),209(2)によって支配される。これによ
り、この部分においては、出力信号S2のレベルは本来
の速度で変化する。その結果、アクセスの遅れが防止さ
れる。
【0094】(2)次に、出力回路500の出力信号S
2を活性化しない場合の動作を説明する。
【0095】この場合、出力活性化信号S3がハイレベ
ルHに設定される。これにより、インバータ503の出
力信号は、反転信号S1(1)のレベルに関係なく、ハ
イレベルHに固定される。その結果、出力トランジスタ
208(1)がオフ状態に固定される。
【0096】また、この場合、ノア回路504の出力信
号が、非反転信号S1(2)のレベルに関係なく、ロウ
レベルLに固定される。その結果、出力トランジスタ2
09(1)がオフ状態に固定される。
【0097】また、インバータ503の出力信号がハイ
レベルHに固定されることにより、インバータ211の
出力信号が、出力回路200の出力信号S2のレベルに
関係なく、ハイレベルHに固定される。これにより、出
力トランジスタ208(2)がオフ状態に固定される。
【0098】また、ノア回路504の出力信号がロウレ
ベルLに固定されることにより、インバータ213の出
力信号がロウレベルLに固定される。これにより、出力
トランジスタ209(2)がオフ状態に固定される。
【0099】以上から、出力信号S2を活性化しない場
合は、すべての出力トランジスタ208(1),208
(2),209(1),209(2)がオフ状態に固定
される。これにより、非反転信号S1(1)と反転信号
S1(2)とがイコライジングされ、これらがともにハ
イレベルHになった場合でも、誤動作は発生しない。そ
の結果、出力信号S2のレベルは、ハイレベルHとロウ
レベルLとの中間レベルに保持される。
【0100】以上詳述した本実施の形態においても、先
の実施の形態と同様の効果を得ることができる。
【0101】以上、本発明の2つの実施の形態を詳細に
説明したが、本発明は、上述したような実施の形態に限
定されるものではない。
【0102】例えば、先の実施の形態では、第2の出力
トランジスタ(先の実施の形態では、出力トランジスタ
208(2)あるいは209(2))を1つだけ設ける
場合を説明した。しかしながら、本発明では、これを複
数設けるようにしてもよい。この場合、遅延回路も各第
2の出力トランジスタごとに設けられ、各第2の出力ト
ランジスタごとに異なる遅延時間を割り当てる。これに
より、出力特性を表す折線の数を増やすことができるの
で、遷移の開始点付近と終了点付近における出力レベル
の変化をより緩やかにすることができる。その結果、ス
イッチングノイズをより低減することができる。
【0103】また、先の実施の形態では、本発明を半導
体メモリ装置の出力回路に適用する場合を説明した。し
かしながら、本発明は、出力トランジスタを有する出力
回路一般に適用することができる。
【0104】このほかにも、本発明は、その要旨を逸脱
しない範囲で種々様々変形実施可能なことは勿論であ
る。
【0105】
【発明の効果】以上詳述したように本発明によれば、出
力トランジスタを第1,第2の出力トランジスタに分割
し、第1の出力トランジスタには、入力信号を供給し、
第2の出力トランジスタには、この入力信号を所定時間
遅延して供給するとともに、出力信号を帰還するように
したので、出力信号の論理レベルを遷移させる場合、遷
移の開始点付近と終了点付近においては、出力信号のレ
ベルを第1の出力トランジスタによって支配し、これら
2つの点付近の間においては、2つの出力トランジスタ
によって支配することができる。
【0106】これにより、遷移の開始点付近と終了点付
近とにおいては、出力信号のレベルを緩やかに変化させ
ることができ、これら2つの点付近の間においては、本
来の速度で変化させることができる。その結果、アクセ
スの遅れを招くことなく、スイッチングノイズの発生を
低減することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係る出力回路の構
成を示す回路図である。
【図2】本発明が適用される半導体メモリ装置の出力シ
ステムの構成を示すブロック図である。
【図3】出力回路に入力される信号の波形を示す波形図
である。
【図4】第1の実施の形態の動作を説明するための回路
図である。
【図5】第1の実施の形態の動作を説明するための波形
図である。
【図6】第1の実施の形態の動作を説明するための回路
図である。
【図7】第1の実施の形態の動作を説明するための波形
図である。
【図8】本発明の第2の実施の形態に係る出力回路の構
成を示す回路図である。
【符号の説明】
100,400…センスアンプ、200,500…出力
回路、300…入出力端子、201,202,501
(1),501(2)…入力端子、203,212…ナ
ンド回路、204,211,213,503…インバー
タ、205,210,502,504…ノア回路、20
8(1),208(2),209(1),209(2)
…出力トランジスタ、214…出力端子

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 入力信号を出力端子に出力するための第
    1の出力トランジスタと、 前記入力信号を所定時間遅延する遅延回路と、 この遅延回路の遅延出力を前記出力端子に出力するため
    の第2の出力トランジスタと、 前記出力端子に出力された信号を前記第2のトランジス
    タに帰還する帰還回路とを備えたことを特徴とする出力
    回路。
  2. 【請求項2】 前記遅延回路は、前記帰還回路と兼用さ
    れていることを特徴とする請求項1記載の出力回路。
JP8267814A 1996-09-18 1996-09-18 出力回路 Pending JPH1093415A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7053660B2 (en) 2000-03-30 2006-05-30 Fujitsu Limited Output buffer circuit and control method therefor
US7764085B2 (en) 2002-07-19 2010-07-27 Nec Electronics Corporation Buffer circuit, buffer tree, and semiconductor device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7053660B2 (en) 2000-03-30 2006-05-30 Fujitsu Limited Output buffer circuit and control method therefor
KR100693846B1 (ko) * 2000-03-30 2007-03-13 후지쯔 가부시끼가이샤 출력 버퍼 회로
US7764085B2 (en) 2002-07-19 2010-07-27 Nec Electronics Corporation Buffer circuit, buffer tree, and semiconductor device

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