JPH08153388A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH08153388A JPH08153388A JP6293311A JP29331194A JPH08153388A JP H08153388 A JPH08153388 A JP H08153388A JP 6293311 A JP6293311 A JP 6293311A JP 29331194 A JP29331194 A JP 29331194A JP H08153388 A JPH08153388 A JP H08153388A
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31712—Input or output aspects
- G01R31/31715—Testing of input or output circuits; test of circuitry between the I/C pins and the functional core, e.g. testing of input or output driver, receiver, buffer
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Abstract
(57)【要約】 （修正有）
【目的】 半導体記憶装置のセンスアンプなどの内部回
路に安定な内部電源電圧を供給し、内部回路の動作の高
速化を図ることのできる電源降圧回路を有する半導体記
憶装置を提供する。 【構成】 半導体記憶装置の電源降圧回路は、参照電圧
発生回路１０と、参照電圧ＶREF と内部電源ｉｎｔＶCC
の電圧レベルとを比較するカレントミラーアンプ１１
と、カレントミラーアンプ１１の出力をゲートに受ける
ＰＭＯＳ１３とを備える。さらに、電源降圧回路は、セ
ンスアンプ７が作動する前に信号φｓを発生させるφｓ
発生回路１４と、信号φｓをゲートに受けるＰＭＯＳ１
５とを備える。そして、電源降圧回路は、信号φｓによ
り、センスアンプ７が作動する前に内部電源電圧を発生
させるためセンスアンプの作動による大きな内部電源ｉ
ｎｔＶCCの電圧レベルの低下を防ぎ、安定な内部電源電
圧を供給することができる。
路に安定な内部電源電圧を供給し、内部回路の動作の高
速化を図ることのできる電源降圧回路を有する半導体記
憶装置を提供する。 【構成】 半導体記憶装置の電源降圧回路は、参照電圧
発生回路１０と、参照電圧ＶREF と内部電源ｉｎｔＶCC
の電圧レベルとを比較するカレントミラーアンプ１１
と、カレントミラーアンプ１１の出力をゲートに受ける
ＰＭＯＳ１３とを備える。さらに、電源降圧回路は、セ
ンスアンプ７が作動する前に信号φｓを発生させるφｓ
発生回路１４と、信号φｓをゲートに受けるＰＭＯＳ１
５とを備える。そして、電源降圧回路は、信号φｓによ
り、センスアンプ７が作動する前に内部電源電圧を発生
させるためセンスアンプの作動による大きな内部電源ｉ
ｎｔＶCCの電圧レベルの低下を防ぎ、安定な内部電源電
圧を供給することができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に、内部電源電圧レベルの安定化と内部電源電圧
により作動するセンスアンプなどの内部回路の動作の高
速化を実現するための電源降圧回路を有する半導体記憶
装置に関する。
し、特に、内部電源電圧レベルの安定化と内部電源電圧
により作動するセンスアンプなどの内部回路の動作の高
速化を実現するための電源降圧回路を有する半導体記憶
装置に関する。
【０００２】
【従来の技術】半導体記憶装置における電源降圧回路
（ＶＤＣ）は、たとえば、特開平６−１３１８６９号公
報、特開平３−２１２８９３号公報、特開平５−２１７
３７０号公報、ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏ
ｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ ｖｏｌ．２
４、Ｎｏ．５、１９８９、Ｐ１１７０−１１７５、ＩＳ
ＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐ
ａｐｅｒｓ、１９８６、Ｐ２７２−２７３に開示されて
いる。
（ＶＤＣ）は、たとえば、特開平６−１３１８６９号公
報、特開平３−２１２８９３号公報、特開平５−２１７
３７０号公報、ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏ
ｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ ｖｏｌ．２
４、Ｎｏ．５、１９８９、Ｐ１１７０−１１７５、ＩＳ
ＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐ
ａｐｅｒｓ、１９８６、Ｐ２７２−２７３に開示されて
いる。
【０００３】図１１は、このような従来の電源降圧回路
（ＶＤＣ）を有する半導体記憶装置の一例の構成を示す
回路図である。
（ＶＤＣ）を有する半導体記憶装置の一例の構成を示す
回路図である。
【０００４】図１１において、ＶＤＣは、内部回路９０
で発生される活性化信号Ｓをレベル変換するレベル変換
回路９１と、レベル変換回路９１の出力をワンショット
パルス化するワンショットパルス発生回路９３と、ワン
ショットパルス発生回路９３の出力をゲートに受け、ソ
ースが外部電源ｅｘｔＶCCに、ドレインが内部電源ｉｎ
ｔＶCCに接続されたＰチャネルＭＯＳトランジスタ１５
（以下、「ＰＭＯＳ」という）とを備える。
で発生される活性化信号Ｓをレベル変換するレベル変換
回路９１と、レベル変換回路９１の出力をワンショット
パルス化するワンショットパルス発生回路９３と、ワン
ショットパルス発生回路９３の出力をゲートに受け、ソ
ースが外部電源ｅｘｔＶCCに、ドレインが内部電源ｉｎ
ｔＶCCに接続されたＰチャネルＭＯＳトランジスタ１５
（以下、「ＰＭＯＳ」という）とを備える。
【０００５】さらに、ＶＤＣは、参照電圧発生回路９７
と参照電圧発生回路９７で作った参照電圧ＶREF と内部
電源ｉｎｔＶCCの電圧レベルとを比較するカレントミラ
ーアンプ１１と、カレントミラーアンプ１１の出力をゲ
ートに受け、ソースが外部電源ｅｘｔＶCCに、ドレイン
が内部電源ｉｎｔＶCCに接続されたＰＭＯＳ１３とを備
える。
と参照電圧発生回路９７で作った参照電圧ＶREF と内部
電源ｉｎｔＶCCの電圧レベルとを比較するカレントミラ
ーアンプ１１と、カレントミラーアンプ１１の出力をゲ
ートに受け、ソースが外部電源ｅｘｔＶCCに、ドレイン
が内部電源ｉｎｔＶCCに接続されたＰＭＯＳ１３とを備
える。
【０００６】図１２は、図１１に示したＶＤＣを有する
半導体記憶装置の動作波形図である。
半導体記憶装置の動作波形図である。
【０００７】図１２に従って、図１１のＶＤＣを有する
半導体記憶装置の動作を説明する。時刻ｔ1 において、
内部回路９０は、内部電源ｉｎｔＶCCの電圧レベルから
大きく電流を消費し、内部電源ｉｎｔＶCCはレベル低下
を起こし始めるものとする（図１２の（ａ））。
半導体記憶装置の動作を説明する。時刻ｔ1 において、
内部回路９０は、内部電源ｉｎｔＶCCの電圧レベルから
大きく電流を消費し、内部電源ｉｎｔＶCCはレベル低下
を起こし始めるものとする（図１２の（ａ））。
【０００８】内部電源ｉｎｔＶCCがレベル低下を起こし
始める前の時刻ｔ0 において、活性化信号Ｓ（図１２の
（ｃ））が“Ｌ”から“Ｈ”（ｉｎｔＶCCレベル）へと
変化し、これに応じて、ノードＮ１の電圧レベル（図１
２の（ｄ））がレベル変換回路９１の働きにより“Ｌ”
から“Ｈ”（ｅｘｔＶCCレベル）へ変化する。
始める前の時刻ｔ0 において、活性化信号Ｓ（図１２の
（ｃ））が“Ｌ”から“Ｈ”（ｉｎｔＶCCレベル）へと
変化し、これに応じて、ノードＮ１の電圧レベル（図１
２の（ｄ））がレベル変換回路９１の働きにより“Ｌ”
から“Ｈ”（ｅｘｔＶCCレベル）へ変化する。
【０００９】そして、ワンショットパルス発生回路９３
の働きにより、ノードＮ２には時刻ｔ1 からｔ3 の間
に、“Ｌ”側のワンショットパルスが発生する（図１２
の（ｅ））。
の働きにより、ノードＮ２には時刻ｔ1 からｔ3 の間
に、“Ｌ”側のワンショットパルスが発生する（図１２
の（ｅ））。
【００１０】その間、ＰＭＯＳ１５はオンし、ｅｘｔＶ
CCからｉｎｔＶCCへの電圧の供給が急速に行なわれる。
CCからｉｎｔＶCCへの電圧の供給が急速に行なわれる。
【００１１】さらに、時刻ｔ2 において、内部電源ｉｎ
ｔＶCCのレベル低下に伴なうカレントミラーアンプ１１
の働きにより、ノードＮ３のレベル（図１２の（ｂ））
は徐々に低下するため、ＰＭＯＳ１３がオンし、ｅｘｔ
ＶCCからｉｎｔＶCCへ電圧が供給される。
ｔＶCCのレベル低下に伴なうカレントミラーアンプ１１
の働きにより、ノードＮ３のレベル（図１２の（ｂ））
は徐々に低下するため、ＰＭＯＳ１３がオンし、ｅｘｔ
ＶCCからｉｎｔＶCCへ電圧が供給される。
【００１２】そして、時刻ｔ4 において、内部電源ｉｎ
ｔＶCCの電圧レベルが回復するとノードＮ３の電圧レベ
ルも回復し、ＰＭＯＳ１３はオフする。
ｔＶCCの電圧レベルが回復するとノードＮ３の電圧レベ
ルも回復し、ＰＭＯＳ１３はオフする。
【００１３】このように、従来のＶＤＣを有する半導体
記憶装置は、内部電源ｉｎｔＶCCの電圧レベルの低下の
タイミングに併せ、内部回路から発生する所定の信号に
応答したワンショットパルスにより、外部電源ｅｘｔＶ
CCから内部電源ｉｎｔＶCCへ電圧を供給する。
記憶装置は、内部電源ｉｎｔＶCCの電圧レベルの低下の
タイミングに併せ、内部回路から発生する所定の信号に
応答したワンショットパルスにより、外部電源ｅｘｔＶ
CCから内部電源ｉｎｔＶCCへ電圧を供給する。
【００１４】さらに、カレントミラーアンプ１１は、内
部電源ｉｎｔＶCCの電圧レベルの現実の低下を検出し、
ＰＭＯＳ１３をオンさせ、外部電源ｅｘｔＶCCから内部
電源ｉｎｔＶCCへ電圧を供給する。
部電源ｉｎｔＶCCの電圧レベルの現実の低下を検出し、
ＰＭＯＳ１３をオンさせ、外部電源ｅｘｔＶCCから内部
電源ｉｎｔＶCCへ電圧を供給する。
【００１５】
【発明が解決しようとする課題】しかしながら、図１１
の構成を用いても、内部電源ｉｎｔＶCCの電圧レベルは
依然としてΔＶだけ低下する。さらに、内部電源ｉｎｔ
ＶCCの電圧のレベルの完全復帰には、時間がかかる（ｔ
4 −ｔ1 時間）。
の構成を用いても、内部電源ｉｎｔＶCCの電圧レベルは
依然としてΔＶだけ低下する。さらに、内部電源ｉｎｔ
ＶCCの電圧のレベルの完全復帰には、時間がかかる（ｔ
4 −ｔ1 時間）。
【００１６】このため、内部回路９０およびその図示し
ない周辺回路の動作が悪影響を受けるという問題点があ
った。
ない周辺回路の動作が悪影響を受けるという問題点があ
った。
【００１７】この発明は、以上のような問題点を解決す
るためになされたもので、内部回路の動作のための内部
電源電圧レベルの低下を防ぐとともに、レベル復帰の時
間を短くする安定な内部電源電圧を供給する電源降圧回
路（ＶＤＣ）を有する半導体記憶装置を提供することを
目的とする。
るためになされたもので、内部回路の動作のための内部
電源電圧レベルの低下を防ぐとともに、レベル復帰の時
間を短くする安定な内部電源電圧を供給する電源降圧回
路（ＶＤＣ）を有する半導体記憶装置を提供することを
目的とする。
【００１８】さらに、この発明の他の目的は、半導体記
憶装置の内部回路としてセンスアンプを用いた場合に、
センスアンプの作動を早くするとともに、駆動力も大き
くし、半導体記憶装置全体のセンスアンプの動作の高速
化を図ることのできる、内部電源電圧を発生するＶＤＣ
を有する半導体記憶装置を提供することを目的とする。
憶装置の内部回路としてセンスアンプを用いた場合に、
センスアンプの作動を早くするとともに、駆動力も大き
くし、半導体記憶装置全体のセンスアンプの動作の高速
化を図ることのできる、内部電源電圧を発生するＶＤＣ
を有する半導体記憶装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】本発明の請求項１の半導
体記憶装置は、外部電源から内部電源電圧を発生する電
源降圧回路と、内部電源電圧により作動する内部回路と
を備え、電源降圧回路は、外部電源から供給される外部
電源電圧を降圧して、内部電源電圧を発生する第１の降
圧手段と、内部回路を作動させる内部回路活性化信号が
発生する前に、第１の降圧手段が作動するように作動信
号の出力を制御する第１の制御手段と、参照電圧を発生
する参照電圧発生手段と、第１の降圧手段と並列に接続
され、外部電源電圧を降圧して、内部電源電圧を発生す
る第２の降圧手段と、参照電圧と内部電源電圧とを比較
した結果に応じて、第２の降圧手段を制御する第２の制
御手段とを含むものである。
体記憶装置は、外部電源から内部電源電圧を発生する電
源降圧回路と、内部電源電圧により作動する内部回路と
を備え、電源降圧回路は、外部電源から供給される外部
電源電圧を降圧して、内部電源電圧を発生する第１の降
圧手段と、内部回路を作動させる内部回路活性化信号が
発生する前に、第１の降圧手段が作動するように作動信
号の出力を制御する第１の制御手段と、参照電圧を発生
する参照電圧発生手段と、第１の降圧手段と並列に接続
され、外部電源電圧を降圧して、内部電源電圧を発生す
る第２の降圧手段と、参照電圧と内部電源電圧とを比較
した結果に応じて、第２の降圧手段を制御する第２の制
御手段とを含むものである。
【００２０】本発明の請求項２の半導体記憶装置は、請
求項１の半導体記憶装置において、内部回路を、選択さ
れたメモリセルに接続されるビット線対間の電位差を増
幅する電位差増幅手段としたものである。
求項１の半導体記憶装置において、内部回路を、選択さ
れたメモリセルに接続されるビット線対間の電位差を増
幅する電位差増幅手段としたものである。
【００２１】本発明の請求項３の半導体記憶装置は、請
求項２の半導体記憶装置において、電位差増幅手段をセ
ンスアンプとしたものである。
求項２の半導体記憶装置において、電位差増幅手段をセ
ンスアンプとしたものである。
【００２２】本発明の請求項４の半導体記憶装置は、請
求項３の半導体記憶装置において、第１の制御手段とし
て、行アドレスストローブ信号に基づく基本信号を遅延
させて、内部信号を発生する手段と、センスアンプを作
動させる内部回路活性化信号の遅延量を制御する遅延制
御手段と、遅延制御手段から発生する遅延信号と内部回
路活性化信号より早く発生する内部信号とを比較した結
果に応じて作動信号の出力を制御する比較制御手段とを
含むものである。
求項３の半導体記憶装置において、第１の制御手段とし
て、行アドレスストローブ信号に基づく基本信号を遅延
させて、内部信号を発生する手段と、センスアンプを作
動させる内部回路活性化信号の遅延量を制御する遅延制
御手段と、遅延制御手段から発生する遅延信号と内部回
路活性化信号より早く発生する内部信号とを比較した結
果に応じて作動信号の出力を制御する比較制御手段とを
含むものである。
【００２３】本発明の請求項５に記載の半導体記憶装置
は、請求項３の半導体装置において、第１の降圧手段が
所定時間、発生する内部電源電圧を外部電源電圧のレベ
ルにしたものである。
は、請求項３の半導体装置において、第１の降圧手段が
所定時間、発生する内部電源電圧を外部電源電圧のレベ
ルにしたものである。
【００２４】
【作用】請求項１の半導体記憶装置は、内部回路を作動
させる内部回路活性化信号が発生する所定時間前に、第
１の降圧手段により、外部電源電圧を降圧して内部電源
電圧を発生させ、内部電源電圧のレベル低下を防ぐ。
させる内部回路活性化信号が発生する所定時間前に、第
１の降圧手段により、外部電源電圧を降圧して内部電源
電圧を発生させ、内部電源電圧のレベル低下を防ぐ。
【００２５】さらに、請求項１の半導体記憶装置は、内
部回路の作動による内部電源電圧のレベル低下を検知し
て、第２の降圧手段により、内部電源電圧を発生させ、
内部電源電圧のレベル低下を防ぐ。
部回路の作動による内部電源電圧のレベル低下を検知し
て、第２の降圧手段により、内部電源電圧を発生させ、
内部電源電圧のレベル低下を防ぐ。
【００２６】請求項２の半導体記憶装置は、選択された
メモリセルに接続されるビット線対間の電位差を増幅す
る電位差増幅手段の作動する所定時間前に外部電源電圧
を降圧して、内部電源電圧を発生させ、電位差増幅手段
の作動による内部電源電圧のレベルの低下を防ぐ。
メモリセルに接続されるビット線対間の電位差を増幅す
る電位差増幅手段の作動する所定時間前に外部電源電圧
を降圧して、内部電源電圧を発生させ、電位差増幅手段
の作動による内部電源電圧のレベルの低下を防ぐ。
【００２７】請求項３の半導体記憶装置は、電位差増幅
手段として、センスアンプを用いており、センスアンプ
の作動する所定時間前に、内部電源電圧を発生させ、セ
ンスアンプの作動による内部電源電圧レベルの低下を防
ぐ。
手段として、センスアンプを用いており、センスアンプ
の作動する所定時間前に、内部電源電圧を発生させ、セ
ンスアンプの作動による内部電源電圧レベルの低下を防
ぐ。
【００２８】請求項４の半導体記憶装置は、センスアン
プを作動させる前に、センスアンプを作動させる内部回
路活性化信号を遅延させた遅延信号と内部回路活性化信
号より早く発生する内部信号とを比較した結果に応じ
て、外部電源電圧を降圧して内部電源電圧を発生させ、
センスアンプの作動による内部電源電圧レベルの低下を
防ぐ。
プを作動させる前に、センスアンプを作動させる内部回
路活性化信号を遅延させた遅延信号と内部回路活性化信
号より早く発生する内部信号とを比較した結果に応じ
て、外部電源電圧を降圧して内部電源電圧を発生させ、
センスアンプの作動による内部電源電圧レベルの低下を
防ぐ。
【００２９】請求項５の半導体記憶装置は、センスアン
プの作動する所定時間前に、所定時間、外部電源電圧レ
ベルの内部電源電圧を発生させ、内部電源電圧のレベル
の低下を防ぐ。
プの作動する所定時間前に、所定時間、外部電源電圧レ
ベルの内部電源電圧を発生させ、内部電源電圧のレベル
の低下を防ぐ。
【００３０】
【実施例】以下、本発明による半導体記憶装置について
図面を参照しながら説明する。
図面を参照しながら説明する。
【００３１】（第１の実施例）図１は、この発明の第１
の実施例による半導体記憶装置の全体構成を示す概略ブ
ロック図である。
の実施例による半導体記憶装置の全体構成を示す概略ブ
ロック図である。
【００３２】図１の半導体記憶装置において、外部電源
パッド１から外部電源ｅｘｔＶCCとして、外部電源電圧
が半導体記憶装置内部に供給される。このとき、半導体
記憶装置の消費電流を減らすため、半導体記憶装置の内
部回路４を作動させるための内部電源電圧を外部電源電
圧から降圧して発生する。
パッド１から外部電源ｅｘｔＶCCとして、外部電源電圧
が半導体記憶装置内部に供給される。このとき、半導体
記憶装置の消費電流を減らすため、半導体記憶装置の内
部回路４を作動させるための内部電源電圧を外部電源電
圧から降圧して発生する。
【００３３】すなわち、外部電源パッド１から供給され
た外部電源電圧は、電源降圧回路（ＶＤＣ）３によって
降圧され、内部電源ｉｎｔＶCCが作られ、内部電源電圧
が半導体記憶装置内部全体に供給される。
た外部電源電圧は、電源降圧回路（ＶＤＣ）３によって
降圧され、内部電源ｉｎｔＶCCが作られ、内部電源電圧
が半導体記憶装置内部全体に供給される。
【００３４】そして、内部電源電圧は周辺回路５、メモ
リアレイ（特に、センスアンプ）７からなる内部回路４
で消費される。なお、周辺回路５は、明確には示さない
がロウデコーダ、データ入出力回路などを含む。
リアレイ（特に、センスアンプ）７からなる内部回路４
で消費される。なお、周辺回路５は、明確には示さない
がロウデコーダ、データ入出力回路などを含む。
【００３５】一方、外部接地パッド９からはＧＮＤレベ
ルが入力され、半導体記憶装置全体に供給される。
ルが入力され、半導体記憶装置全体に供給される。
【００３６】一方、図２は、この発明の第１の実施例に
よる半導体記憶装置の他の例の全体構成を示す概略ブロ
ック図である。
よる半導体記憶装置の他の例の全体構成を示す概略ブロ
ック図である。
【００３７】図２の半導体記憶装置において、外部電源
パッド１から外部電源ｅｘｔＶCCとして、外部電源電圧
が半導体記憶装置内部に供給される。このとき、半導体
記憶装置の消費電流を減らすため、半導体記憶装置の内
部回路４を作動させるための内部電源電圧を外部電源電
圧から降圧して発生する。
パッド１から外部電源ｅｘｔＶCCとして、外部電源電圧
が半導体記憶装置内部に供給される。このとき、半導体
記憶装置の消費電流を減らすため、半導体記憶装置の内
部回路４を作動させるための内部電源電圧を外部電源電
圧から降圧して発生する。
【００３８】すなわち、周辺回路５用の電源降圧回路３
ａとメモリアレイ（特に、センスアンプ）７用の電源降
圧回路３ｂとにより、外部電源パッド１から供給された
外部電源電圧は、降圧され、それぞれの内部電源（ｉｎ
ｔＶCC１、ｉｎｔＶCC２）が作られ、内部電源電圧は周
辺回路５、メモリアレイ（センスアンプ）７に個別に供
給される。なお、この図２においても、周辺回路５およ
びメモリアレイ（センスアンプ）７は内部回路４を構成
する。
ａとメモリアレイ（特に、センスアンプ）７用の電源降
圧回路３ｂとにより、外部電源パッド１から供給された
外部電源電圧は、降圧され、それぞれの内部電源（ｉｎ
ｔＶCC１、ｉｎｔＶCC２）が作られ、内部電源電圧は周
辺回路５、メモリアレイ（センスアンプ）７に個別に供
給される。なお、この図２においても、周辺回路５およ
びメモリアレイ（センスアンプ）７は内部回路４を構成
する。
【００３９】一方、外部接地パッド９からはＧＮＤレベ
ルが入力され、半導体記憶装置全体に供給される。
ルが入力され、半導体記憶装置全体に供給される。
【００４０】図３は、図１および図２に示す電源降圧回
路（ＶＤＣ）３、３ａ、３ｂの詳細を示す回路図であ
る。
路（ＶＤＣ）３、３ａ、３ｂの詳細を示す回路図であ
る。
【００４１】図３においてＶＤＣは、参照電圧発生回路
１０と、参照電圧ＶREF と内部電源ｉｎｔＶCCの電圧レ
ベルとを比較するカレントミラーアンプ１１と、カレン
トミラーアンプ１１の出力をゲートに受け、ソースが外
部電源ｅｘｔＶCCに、ドレインが内部電源ｉｎｔＶCCに
接続されたＰチャネルＭＯＳトランジスタ（以下、「Ｐ
ＭＯＳ」という）１３とを備える。
１０と、参照電圧ＶREF と内部電源ｉｎｔＶCCの電圧レ
ベルとを比較するカレントミラーアンプ１１と、カレン
トミラーアンプ１１の出力をゲートに受け、ソースが外
部電源ｅｘｔＶCCに、ドレインが内部電源ｉｎｔＶCCに
接続されたＰチャネルＭＯＳトランジスタ（以下、「Ｐ
ＭＯＳ」という）１３とを備える。
【００４２】そして、内部電源電圧と参照電圧ＶREF と
を比較した結果に応じて（内部電源電圧のレベルの低下
を検知して）、ＰＭＯＳ１３をオンにし、外部電源電圧
を降圧して、内部電源電圧を発生する。
を比較した結果に応じて（内部電源電圧のレベルの低下
を検知して）、ＰＭＯＳ１３をオンにし、外部電源電圧
を降圧して、内部電源電圧を発生する。
【００４３】さらに、ＶＤＣにおいて、図１および図２
に示す内部回路４が作動する所定時間前に（内部電源電
圧のレベルが低下し始める前に）、信号φｓを発生させ
るφｓ発生回路１４と、内部電源ｉｎｔＶCCと外部電源
ｅｘｔＶCCとの間に接続され、信号φｓをゲートに受
け、内部電源電圧を外部電源電圧から降圧して発生する
ＰＭＯＳ１５とを備える。
に示す内部回路４が作動する所定時間前に（内部電源電
圧のレベルが低下し始める前に）、信号φｓを発生させ
るφｓ発生回路１４と、内部電源ｉｎｔＶCCと外部電源
ｅｘｔＶCCとの間に接続され、信号φｓをゲートに受
け、内部電源電圧を外部電源電圧から降圧して発生する
ＰＭＯＳ１５とを備える。
【００４４】一方、図４は、電源降圧回路３、３ａ、３
ｂの他の例の詳細を示す回路図である。
ｂの他の例の詳細を示す回路図である。
【００４５】図４において、ＶＤＣは、参照電圧発生回
路１０と、レベルシフタ１７と、参照電圧ＶREF と、内
部電源電圧がレベルシフタ１７でシフトされた電圧レベ
ルとを比較するカレントミラーアンプ１１と、カレント
ミラーアンプ１１の出力をゲートに受け、ソースが外部
電源ｅｘｔＶCCに、ドレインが内部電源ｉｎｔＶCCに接
続されたＰＭＯＳ１３とを備える。
路１０と、レベルシフタ１７と、参照電圧ＶREF と、内
部電源電圧がレベルシフタ１７でシフトされた電圧レベ
ルとを比較するカレントミラーアンプ１１と、カレント
ミラーアンプ１１の出力をゲートに受け、ソースが外部
電源ｅｘｔＶCCに、ドレインが内部電源ｉｎｔＶCCに接
続されたＰＭＯＳ１３とを備える。
【００４６】そして、シフト電圧ＶSHIFと参照電圧Ｖ
REF とを比較した結果に応じて（内部電源電圧のレベル
の低下を検知して）、ＰＭＯＳ１３をオンにし、外部電
源電圧を降圧して、内部電源電圧を発生する。
REF とを比較した結果に応じて（内部電源電圧のレベル
の低下を検知して）、ＰＭＯＳ１３をオンにし、外部電
源電圧を降圧して、内部電源電圧を発生する。
【００４７】さらに、ＶＤＣにおいて、図１および図２
に示す内部回路４が作動する所定時間前に（内部電源電
圧のレベルが低下し始める前に）、信号φｓを発生させ
るφｓ発生回路１４と、内部電源ｉｎｔＶCCと外部電源
ｅｘｔＶCCとの間に接続され、信号φｓをゲートに受
け、内部電源電圧を外部電源電圧から降圧して発生する
ＰＭＯＳ１５とを備える。
に示す内部回路４が作動する所定時間前に（内部電源電
圧のレベルが低下し始める前に）、信号φｓを発生させ
るφｓ発生回路１４と、内部電源ｉｎｔＶCCと外部電源
ｅｘｔＶCCとの間に接続され、信号φｓをゲートに受
け、内部電源電圧を外部電源電圧から降圧して発生する
ＰＭＯＳ１５とを備える。
【００４８】図５は、図４に示したレベルシフタ１７の
詳細を示す回路図の一例である。図５において、レベル
シフタ１７は、内部電源と接地との間に直列に接続され
た抵抗１９、２１からなる。
詳細を示す回路図の一例である。図５において、レベル
シフタ１７は、内部電源と接地との間に直列に接続され
た抵抗１９、２１からなる。
【００４９】内部電源電圧が抵抗１９によりシフトさ
れ、シフト電圧ＶSHIFが発生する。以上の結果、第１の
実施例における半導体記憶装置は、内部電源電圧レベル
が低下し始める所定時間前に内部電源電圧を外部電源電
圧から降圧して発生するので、内部回路の動作時におけ
る内部電源電圧のレベルの低下を防ぎ、安定な内部電源
電圧を供給することができる。
れ、シフト電圧ＶSHIFが発生する。以上の結果、第１の
実施例における半導体記憶装置は、内部電源電圧レベル
が低下し始める所定時間前に内部電源電圧を外部電源電
圧から降圧して発生するので、内部回路の動作時におけ
る内部電源電圧のレベルの低下を防ぎ、安定な内部電源
電圧を供給することができる。
【００５０】（第２の実施例）この発明の第２の実施例
による半導体記憶装置の全体構成は、第１の実施例にお
ける半導体記憶装置と同様である。また、この発明の第
２の実施例におけるＶＤＣの構成も、図３および図４に
示した第１の実施例におけるＶＤＣと同様である。
による半導体記憶装置の全体構成は、第１の実施例にお
ける半導体記憶装置と同様である。また、この発明の第
２の実施例におけるＶＤＣの構成も、図３および図４に
示した第１の実施例におけるＶＤＣと同様である。
【００５１】以下、内部回路４のうち、センスアンプの
ＶＤＣについて説明する。図６は、センスアンプの詳細
を示す回路図である。
ＶＤＣについて説明する。図６は、センスアンプの詳細
を示す回路図である。
【００５２】図６において、２個のＰチャネルＭＯＳト
ランジスタ（以下、「ＰＭＯＳ」という）２３、２５で
構成されたクロスカップル型のセンスアンプ（以下、
「Ｐチャネルセンスアンプ」という）はＰチャネルセン
スアンプ活性化信号ＺＳ０Ｐをゲートに受けるＰＭＯＳ
２７を介して内部電源ｉｎｔＶCCに接続される。さら
に、２個のＮチャネルＭＯＳランジスタ（以下、「ＮＭ
ＯＳ」という）２９、３１で構成されたクロスカップル
型のセンスアンプ（以下、「Ｎチャネルセンスアンプ」
という）は、Ｎチャネルセンスアンプ活性化信号Ｓ０Ｎ
をゲートに受けるＮＭＯＳ３３を介してＧＮＤに接続さ
れる。
ランジスタ（以下、「ＰＭＯＳ」という）２３、２５で
構成されたクロスカップル型のセンスアンプ（以下、
「Ｐチャネルセンスアンプ」という）はＰチャネルセン
スアンプ活性化信号ＺＳ０Ｐをゲートに受けるＰＭＯＳ
２７を介して内部電源ｉｎｔＶCCに接続される。さら
に、２個のＮチャネルＭＯＳランジスタ（以下、「ＮＭ
ＯＳ」という）２９、３１で構成されたクロスカップル
型のセンスアンプ（以下、「Ｎチャネルセンスアンプ」
という）は、Ｎチャネルセンスアンプ活性化信号Ｓ０Ｎ
をゲートに受けるＮＭＯＳ３３を介してＧＮＤに接続さ
れる。
【００５３】以下は、Ｐチャネルセンスアンプを作動さ
せる内部電源ｉｎｔＶCCを外部電源電圧を降圧して得る
電源降圧回路（３、３ｂ）について説明する。
せる内部電源ｉｎｔＶCCを外部電源電圧を降圧して得る
電源降圧回路（３、３ｂ）について説明する。
【００５４】図７は、Ｐチャネルセンスアンプ活性化信
号ＺＳ０Ｐより早く電源降圧回路をオンさせ、内部電源
電圧を発生させるための信号φｓ（図３および図４の信
号φｓに相当）を発生させるφｓ発生回路１４の一例を
示す回路図である。
号ＺＳ０Ｐより早く電源降圧回路をオンさせ、内部電源
電圧を発生させるための信号φｓ（図３および図４の信
号φｓに相当）を発生させるφｓ発生回路１４の一例を
示す回路図である。
【００５５】図７（ａ）において、φｓ発生回路は、行
アドレスストローブ信号に基づく基本信号ＺＲＸＴを図
示しない複数のインバータからなる遅延段３５、３７に
より遅延させ、遅延信号ＺＲＸＤを得る。
アドレスストローブ信号に基づく基本信号ＺＲＸＴを図
示しない複数のインバータからなる遅延段３５、３７に
より遅延させ、遅延信号ＺＲＸＤを得る。
【００５６】インバータ３９、４１、４３、４５、４
７、４９は、遅延信号ＺＲＸＤの波形を正すためのもの
である。
７、４９は、遅延信号ＺＲＸＤの波形を正すためのもの
である。
【００５７】図７（ｂ）において、遅延信号ＺＲＸＤは
３つのインバータ５１、５３、５５により遅延され、Ｎ
チャネルセンスアンプ活性化信号Ｓ０Ｎにされる。
３つのインバータ５１、５３、５５により遅延され、Ｎ
チャネルセンスアンプ活性化信号Ｓ０Ｎにされる。
【００５８】さらに、遅延信号ＺＲＸＤは、図示しない
インバータからなる遅延段５７、５９により、遅延さ
れ、遅延信号ＺＲＸＤとともにＮＯＲ回路６１に入力さ
れる。
インバータからなる遅延段５７、５９により、遅延さ
れ、遅延信号ＺＲＸＤとともにＮＯＲ回路６１に入力さ
れる。
【００５９】そして、ＮＯＲ回路６１からの出力は、イ
ンバータ６３、６５、６７より波形が正され、Ｐチャネ
ルセンスアンプ活性化信号ＺＳ０Ｐにされる。
ンバータ６３、６５、６７より波形が正され、Ｐチャネ
ルセンスアンプ活性化信号ＺＳ０Ｐにされる。
【００６０】なお、ＮＯＲ回路６１の前段に設けられる
インバータ６９、７１、７３、７５、７７、７９は、Ｎ
ＯＲ回路への入力波形を正すためのものである。
インバータ６９、７１、７３、７５、７７、７９は、Ｎ
ＯＲ回路への入力波形を正すためのものである。
【００６１】図７（ｃ）において、Ｐチャネルセンスア
ンプ活性化信号ＺＳ０Ｐは遅延段６９により遅延され、
Ｎチャネルセンスアンプ活性化信号Ｓ０ＮとともにＮＡ
ＮＤ回路７１に入力される。
ンプ活性化信号ＺＳ０Ｐは遅延段６９により遅延され、
Ｎチャネルセンスアンプ活性化信号Ｓ０ＮとともにＮＡ
ＮＤ回路７１に入力される。
【００６２】そして、ＮＡＮＤ回路７１の出力は３つの
インバータ７３により波形が正され、Ｐチャネルセンス
アンプ活性化信号ＺＳ０Ｐより早く電源降圧回路を作動
させるための信号φｓにされる。なお、インバータ６
８、７０は入出力波形を正すためのものである。
インバータ７３により波形が正され、Ｐチャネルセンス
アンプ活性化信号ＺＳ０Ｐより早く電源降圧回路を作動
させるための信号φｓにされる。なお、インバータ６
８、７０は入出力波形を正すためのものである。
【００６３】図８は、図７に示されたφｓ発生回路の動
作波形図である。この図８は、図７に示したφｓの発生
回路の動作を表わす主なクロック信号および内部電源電
圧レベルを示す。
作波形図である。この図８は、図７に示したφｓの発生
回路の動作を表わす主なクロック信号および内部電源電
圧レベルを示す。
【００６４】クロック信号は、行アドレスストローブ信
号に基づく信号ＺＲＸＴを遅延した信号ＺＲＸＤ（図８
の（ａ））、Ｎチャネルセンスアンプ活性化信号Ｓ０Ｎ
（図８の（ｂ））、Ｐチャネルセンスアンプ活性化信号
ＺＳ０Ｐ（図８の（ｃ））およびＺＳ０Ｐを遅延した信
号ＺＳ０ＰＤ（図８の（ｄ））である。
号に基づく信号ＺＲＸＴを遅延した信号ＺＲＸＤ（図８
の（ａ））、Ｎチャネルセンスアンプ活性化信号Ｓ０Ｎ
（図８の（ｂ））、Ｐチャネルセンスアンプ活性化信号
ＺＳ０Ｐ（図８の（ｃ））およびＺＳ０Ｐを遅延した信
号ＺＳ０ＰＤ（図８の（ｄ））である。
【００６５】次に、図８を参照しながら図７のφｓ発生
回路の動作について説明する。行アドレスストローブ信
号に基づく信号ＺＲＸＴを遅延した信号ＺＲＸＤが時刻
ｔ0 にＬレベルに立下がり始めると、Ｎチャネルセンス
アンプ活性化信号Ｓ０Ｎがｔ1 にＨレベルに立上がり始
める。
回路の動作について説明する。行アドレスストローブ信
号に基づく信号ＺＲＸＴを遅延した信号ＺＲＸＤが時刻
ｔ0 にＬレベルに立下がり始めると、Ｎチャネルセンス
アンプ活性化信号Ｓ０Ｎがｔ1 にＨレベルに立上がり始
める。
【００６６】このとき（ｔ1 ）、Ｐチャネルセンスアン
プ活性化信号ＺＳ０Ｐは、Ｈレベルにあり、ＮＡＮＤ回
路７１の出力はＬレベルになる。
プ活性化信号ＺＳ０Ｐは、Ｈレベルにあり、ＮＡＮＤ回
路７１の出力はＬレベルになる。
【００６７】すなわち、ｔ2 で信号φｓがＬレベルに立
下がり始め（ｅ）、図３および図４に示す電源降圧回路
のＰＭＯＳ１５をオンさせ、内部電源電圧を発生する
（ｆ）。
下がり始め（ｅ）、図３および図４に示す電源降圧回路
のＰＭＯＳ１５をオンさせ、内部電源電圧を発生する
（ｆ）。
【００６８】その後ｔ3 で、Ｐチャネルセンスアンプ活
性化信号ＺＳ０ＰがＬレベルに立下がり始め、Ｐチャネ
ルセンスアンプをオンさせる。
性化信号ＺＳ０ＰがＬレベルに立下がり始め、Ｐチャネ
ルセンスアンプをオンさせる。
【００６９】さらにｔ4 で、ＺＳ０Ｐが遅延段６９によ
り遅延された信号ＺＳ０ＰＤがＬレベルに立下がり始め
る。
り遅延された信号ＺＳ０ＰＤがＬレベルに立下がり始め
る。
【００７０】このとき（ｔ4 ）、Ｓ０Ｎは、Ｈレベルに
あり、ＮＡＮＤ回路７１の出力は、Ｈレベルである。
あり、ＮＡＮＤ回路７１の出力は、Ｈレベルである。
【００７１】すなわち、ｔ5 で信号φｓがＨレベルに立
上がり始め、図３および図４に示す回路のＰＭＯＳ１５
をオフさせ、電圧の供給をストップする。
上がり始め、図３および図４に示す回路のＰＭＯＳ１５
をオフさせ、電圧の供給をストップする。
【００７２】なお、図３および図４に示すようにφｓ
は、外部電源ｅｘｔＶCC系のＰＭＯＳ１５のゲートに入
るため、図７に示すＮＡＮＤ回路の出力波形を正すため
の３つのインバータ７３の代わりに、レベル変換回路を
用いて信号φｓを内部電源電圧レベルではなく外部電源
電圧レベルにするほうが好ましい。
は、外部電源ｅｘｔＶCC系のＰＭＯＳ１５のゲートに入
るため、図７に示すＮＡＮＤ回路の出力波形を正すため
の３つのインバータ７３の代わりに、レベル変換回路を
用いて信号φｓを内部電源電圧レベルではなく外部電源
電圧レベルにするほうが好ましい。
【００７３】図９は、図８のインバータ７３の代わりに
用いられるべきレベル変換回路７５の詳細を示す回路図
である。
用いられるべきレベル変換回路７５の詳細を示す回路図
である。
【００７４】図９において、レベル変換回路７５は、３
つのＰＭＯＳ７７、７９、８１、３つのＮＭＯＳ８３、
８５、８７およびインバータ８９からなる。
つのＰＭＯＳ７７、７９、８１、３つのＮＭＯＳ８３、
８５、８７およびインバータ８９からなる。
【００７５】以上のように、実施例は、Ｎチャネルセン
スアンプ活性化信号Ｓ０ＮとＰチャネルセンスアンプ活
性化信号ＺＳ０Ｐを遅延した信号ＺＳ０ＰＤとを比較し
た結果に応じて、信号φｓの出力を制御する。
スアンプ活性化信号Ｓ０ＮとＰチャネルセンスアンプ活
性化信号ＺＳ０Ｐを遅延した信号ＺＳ０ＰＤとを比較し
た結果に応じて、信号φｓの出力を制御する。
【００７６】そして、Ｎチャネルセンスアンプ活性化信
号ＺＳ０Ｐより早く信号φｓを立下げ、電源降圧回路の
ＰＭＯＳ（図３および図４のＰＭＯＳ１５に相当）をオ
ンさせ、内部電源電圧を発生させる。
号ＺＳ０Ｐより早く信号φｓを立下げ、電源降圧回路の
ＰＭＯＳ（図３および図４のＰＭＯＳ１５に相当）をオ
ンさせ、内部電源電圧を発生させる。
【００７７】以上のことから、第２の実施例における半
導体記憶装置は、内部電源電圧のレベルの低下を防ぐ。
導体記憶装置は、内部電源電圧のレベルの低下を防ぐ。
【００７８】また、図１１に示すような従来の電源降圧
回路では、内部回路（実施例ではＰチャネルセンスアン
プ）の内部電源電圧のレベルの低下は図１２に示すΔＶ
である。
回路では、内部回路（実施例ではＰチャネルセンスアン
プ）の内部電源電圧のレベルの低下は図１２に示すΔＶ
である。
【００７９】そして、図８に示すように実施例のレベル
の低下もΔＶで同じである。しかし、実施例は、内部電
源電圧レベルから見たレベルの低下は小さく（Δ
Ｖint ）、レベルの完全復帰までの時間も短くて済む。
の低下もΔＶで同じである。しかし、実施例は、内部電
源電圧レベルから見たレベルの低下は小さく（Δ
Ｖint ）、レベルの完全復帰までの時間も短くて済む。
【００８０】その結果、半導体装置は、安定な内部電源
電圧を供給することができる。 （第３の実施例）この発明の第３の実施例による半導体
記憶装置の全体構成およびＶＤＣの構成は、第１の実施
例と同様である。
電圧を供給することができる。 （第３の実施例）この発明の第３の実施例による半導体
記憶装置の全体構成およびＶＤＣの構成は、第１の実施
例と同様である。
【００８１】この発明の第３の実施例によるセンスアン
プの構成、φｓ発生回路およびレベル変換回路は、第２
の実施例と同様である。
プの構成、φｓ発生回路およびレベル変換回路は、第２
の実施例と同様である。
【００８２】図１０は、ＶＤＣによって外部電源電圧レ
ベルの内部電源電圧を発生する場合のφｓ発生回路の動
作波形および内部電源ｉｎｔＶccの電圧を示す図であ
る。
ベルの内部電源電圧を発生する場合のφｓ発生回路の動
作波形および内部電源ｉｎｔＶccの電圧を示す図であ
る。
【００８３】図１０において、φｓ発生回路の動作波形
の説明は、第２の実施例と同様である。
の説明は、第２の実施例と同様である。
【００８４】図１０において、Ｎチャネルセンスアンプ
活性化信号ＺＳ０Ｐの立下がり（ｃ）より速い時間ｔ2
で信号φｓがＬレベルに立下がり始めると（ｅ）、図３
および図４に示すＶＤＣのＰＭＯＳ１５がオンになり、
ＶＤＣは、外部電源電圧レベルの内部電源電圧を発生す
る（ｆ）。
活性化信号ＺＳ０Ｐの立下がり（ｃ）より速い時間ｔ2
で信号φｓがＬレベルに立下がり始めると（ｅ）、図３
および図４に示すＶＤＣのＰＭＯＳ１５がオンになり、
ＶＤＣは、外部電源電圧レベルの内部電源電圧を発生す
る（ｆ）。
【００８５】なお外部電源電圧レベルの内部電源電圧を
長時間供給しすぎないように、φｓが立上がり始める時
間ｔ5 は、ＺＳ０ＰＤを立下げる時間ｔ4 によって、調
整する。
長時間供給しすぎないように、φｓが立上がり始める時
間ｔ5 は、ＺＳ０ＰＤを立下げる時間ｔ4 によって、調
整する。
【００８６】その結果、図６に示すＰチャネルセンスア
ンプを構成するＰＭＯＳ２３および２５のそれぞれのゲ
ートとソース間の電位差が大きくなり、Ｐチャネルセン
スアンプは早く作動する。
ンプを構成するＰＭＯＳ２３および２５のそれぞれのゲ
ートとソース間の電位差が大きくなり、Ｐチャネルセン
スアンプは早く作動する。
【００８７】また、Ｐチャネルセンスアンプを構成する
ＰＭＯＳ２３および２５のそれぞれのドレインとソース
間の電位差も大きいため、Ｐチャネルセンスアンプの駆
動力が増す。
ＰＭＯＳ２３および２５のそれぞれのドレインとソース
間の電位差も大きいため、Ｐチャネルセンスアンプの駆
動力が増す。
【００８８】すなわち、この発明の第３の実施例による
と、前述の第１および第２の実施例の効果に加えて、半
導体記憶装置全体におけるＰチャネルセンスアンプの動
作の高速化が図れる。
と、前述の第１および第２の実施例の効果に加えて、半
導体記憶装置全体におけるＰチャネルセンスアンプの動
作の高速化が図れる。
【００８９】
【発明の効果】以上のように、本発明の請求項１の半導
体記憶装置は、内部回路を作動させる内部回路活性化信
号が発生する所定時間前に第１の降圧手段により外部電
源電圧を降圧して内部電源電圧を発生させ、内部電源電
圧のレベル低下を防ぐ。
体記憶装置は、内部回路を作動させる内部回路活性化信
号が発生する所定時間前に第１の降圧手段により外部電
源電圧を降圧して内部電源電圧を発生させ、内部電源電
圧のレベル低下を防ぐ。
【００９０】さらに、請求項１の半導体記憶装置は、内
部回路の作動による内部電源電圧のレベル低下を検知し
て、第２の降圧手段により、内部電源電圧を発生させ、
内部電源電圧のレベル低下を防ぐ。
部回路の作動による内部電源電圧のレベル低下を検知し
て、第２の降圧手段により、内部電源電圧を発生させ、
内部電源電圧のレベル低下を防ぐ。
【００９１】その結果、安定な内部電源電圧を供給で
き、内部電源電圧のレベル低下による周辺回路への影響
も少なくすることができる。
き、内部電源電圧のレベル低下による周辺回路への影響
も少なくすることができる。
【００９２】本発明の請求項２の半導体記憶装置は、選
択されたメモリセルに接続されるビット線対間の電位差
を増幅する電位差増幅手段の作動する所定時間前に外部
電源電圧を降圧して内部電源電圧を発生させ、電位差増
幅手段の作動による内部電源電圧のレベルの低下を防
ぐ。
択されたメモリセルに接続されるビット線対間の電位差
を増幅する電位差増幅手段の作動する所定時間前に外部
電源電圧を降圧して内部電源電圧を発生させ、電位差増
幅手段の作動による内部電源電圧のレベルの低下を防
ぐ。
【００９３】その結果、内部電源電圧のレベルの低下は
小さく、レベルの完全復帰までの時間も短くて済み、電
位差増幅手段の動作の高速化が図れる。
小さく、レベルの完全復帰までの時間も短くて済み、電
位差増幅手段の動作の高速化が図れる。
【００９４】その他の効果は、請求項１の半導体記憶装
置と同様である。本発明の請求項３の半導体記憶装置
は、電位差増幅手段として、センスアンプを用いてお
り、センスアンプの作動する所定時間前に、内部電源電
圧を発生させ、センスアンプの作動による内部電源電圧
レベルの低下を防ぐ。
置と同様である。本発明の請求項３の半導体記憶装置
は、電位差増幅手段として、センスアンプを用いてお
り、センスアンプの作動する所定時間前に、内部電源電
圧を発生させ、センスアンプの作動による内部電源電圧
レベルの低下を防ぐ。
【００９５】その結果、請求項２の半導体装置と同様の
効果を奏する。本発明の請求項４の半導体記憶装置は、
センスアンプを作動させる前に、センスアンプを作動さ
せる内部回路活性化信号を遅延させた遅延信号と内部回
路活性化信号より早く発生する内部信号とを比較した結
果に応じて、外部電源電圧を降圧して内部電源電圧を発
生させ、センスアンプの作動による内部電源電圧レベル
の低下を防ぐ。
効果を奏する。本発明の請求項４の半導体記憶装置は、
センスアンプを作動させる前に、センスアンプを作動さ
せる内部回路活性化信号を遅延させた遅延信号と内部回
路活性化信号より早く発生する内部信号とを比較した結
果に応じて、外部電源電圧を降圧して内部電源電圧を発
生させ、センスアンプの作動による内部電源電圧レベル
の低下を防ぐ。
【００９６】その結果、内部回路活性化信号の遅延量を
制御することにより、外部電源から降圧して得られる内
部電源電圧の発生時間をコントロールすることができ
る。
制御することにより、外部電源から降圧して得られる内
部電源電圧の発生時間をコントロールすることができ
る。
【００９７】その他の効果は請求項３の半導体記憶装置
と同様である。本発明の請求項５の半導体記憶装置は、
センスアンプの作動する所定時間前に、所定の時間、外
部電源電圧レベル内部電源電圧を発生させ、内部電源電
圧レベルの低下を防ぐ。
と同様である。本発明の請求項５の半導体記憶装置は、
センスアンプの作動する所定時間前に、所定の時間、外
部電源電圧レベル内部電源電圧を発生させ、内部電源電
圧レベルの低下を防ぐ。
【００９８】その結果、センスアンプを構成するＰＭＯ
Ｓのゲートとソース間の電位差が大きくなり、センスア
ンプが早く作動する。さらに、センスアンプの駆動力が
増す。
Ｓのゲートとソース間の電位差が大きくなり、センスア
ンプが早く作動する。さらに、センスアンプの駆動力が
増す。
【００９９】そして、内部電源電圧レベルの低下は小さ
く、レベルの完全復帰までの時間も短くて済みセンスア
ンプの動作の高速化が図れる。
く、レベルの完全復帰までの時間も短くて済みセンスア
ンプの動作の高速化が図れる。
【０１００】したがって、半導体記憶装置全体における
センスアンプの動作の高速化が図れる。
センスアンプの動作の高速化が図れる。
【０１０１】その他の効果は、請求項３の半導体記憶装
置と同様である。
置と同様である。
【図１】 本発明の第１の実施例による半導体記憶装置
の全体構成を示す概略ブロック図である。
の全体構成を示す概略ブロック図である。
【図２】 実施例１による半導体記憶装置の他の例の全
体構成を示す概略ブロック図である。
体構成を示す概略ブロック図である。
【図３】 実施例１による電源降圧回路（ＶＤＣ）の詳
細を示す回路図である。
細を示す回路図である。
【図４】 実施例１による電源降圧回路（ＶＤＣ）の他
の例の詳細を示す回路図である。
の例の詳細を示す回路図である。
【図５】 実施例１によるレベルシフタの詳細を示す回
路図である。
路図である。
【図６】 本発明の第２の実施例によるセンスアンプの
詳細を示す回路図である。
詳細を示す回路図である。
【図７】 実施例２によるＰチャネルセンスアンプ活性
化信号ＺＳ０Ｐより早く、電源降圧回路をオンにし、外
部電源電圧レベルに近い内部電源電圧を発生させるため
の信号φｓを発生させるφｓ発生回路の一例を示す回路
図である。
化信号ＺＳ０Ｐより早く、電源降圧回路をオンにし、外
部電源電圧レベルに近い内部電源電圧を発生させるため
の信号φｓを発生させるφｓ発生回路の一例を示す回路
図である。
【図８】 実施例２によるφｓ発生回路の動作波形およ
び内部電源電位レベルを示す図である。
び内部電源電位レベルを示す図である。
【図９】 実施例２によるレベル変換回路の詳細を示す
回路図である。
回路図である。
【図１０】 本発明の第３の実施例によるφｓ発生回路
の動作波形および内部電源電圧レベルを示す図である。
の動作波形および内部電源電圧レベルを示す図である。
【図１１】 従来の電源降圧回路を有する半導体記憶装
置の一例の構成を示す回路図である。
置の一例の構成を示す回路図である。
【図１２】 従来の電源降圧回路を有する半導体記憶装
置の動作波形図である。
置の動作波形図である。
１ 外部電源パッド、３，３ａ，３ｂ 電源降圧回路、
４ 内部回路、５ 周辺回路、７ メモリアレイ（セン
スアンプ）、９ 外部接地パッド、１１ カレントミラ
ーアンプ、１０，９７ 参照電圧発生回路、１３，１
５，２３，２５，２７，７７，７９，８１ ＰＭＯＳ、
１４ φｓ発生回路、１７ レベルシフタ、１９，２１
抵抗、２９，３１，３３，８３，８５，８７ ＮＭＯ
Ｓ、３５，３７，５７，５９，６９ 遅延段、３９，４
１，４３，４５，４７，４９，５１，５３，５５，６
３，６５，６７，６８，６９，７０，７１，７３，７
５，７７，７９，８９ インバータ、６１ ＮＯＲ回
路、７１ ＮＡＮＤ回路、７５，９１ レベル変換回
路、９０ 内部回路、９３ ワンショットパルス発生回
路。
４ 内部回路、５ 周辺回路、７ メモリアレイ（セン
スアンプ）、９ 外部接地パッド、１１ カレントミラ
ーアンプ、１０，９７ 参照電圧発生回路、１３，１
５，２３，２５，２７，７７，７９，８１ ＰＭＯＳ、
１４ φｓ発生回路、１７ レベルシフタ、１９，２１
抵抗、２９，３１，３３，８３，８５，８７ ＮＭＯ
Ｓ、３５，３７，５７，５９，６９ 遅延段、３９，４
１，４３，４５，４７，４９，５１，５３，５５，６
３，６５，６７，６８，６９，７０，７１，７３，７
５，７７，７９，８９ インバータ、６１ ＮＯＲ回
路、７１ ＮＡＮＤ回路、７５，９１ レベル変換回
路、９０ 内部回路、９３ ワンショットパルス発生回
路。
Claims (5)
- 【請求項１】 半導体記憶装置であって、 外部電源から内部電源電圧を発生する電源降圧回路と、 前記内部電源電圧により作動する内部回路とを備え、 前記電源降圧回路は、 前記外部電源から供給される外部電源電圧を降圧して、
前記内部電源電圧を発生する第１の降圧手段と、 前記内部回路を作動させる内部回路活性化信号が発生す
る前に前記第１の降圧手段が作動するように作動信号の
出力を制御する第１の制御手段と、 参照電圧を発生する参照電圧発生手段と、 前記第１の降圧手段と並列に接続され、前記外部電源電
圧を降圧して、前記内部電源電圧を発生する第２の降圧
手段と、 前記参照電圧と前記内部電源電圧とを比較した結果に応
じて、前記第２の降圧手段を制御する第２の制御手段と
を含む、半導体記憶装置。 - 【請求項２】 前記内部回路は、選択されたメモリセル
に接続されるビット線対間の電位差を増幅する電位差増
幅手段である、請求項１に記載の半導体記憶装置。 - 【請求項３】 前記電位差増幅手段は、センスアンプで
ある、請求項２に記載の半導体記憶装置。 - 【請求項４】 前記第１の制御手段は、 行アドレスストローブ信号に基づく基本信号を遅延させ
て、内部信号を発生する手段と、 前記センスアンプを作動させる前記内部回路活性化信号
の遅延量を制御する遅延制御手段と、 前記遅延制御手段から発生する遅延信号と前記内部回路
活性化信号より早く発生する前記内部信号とを比較した
結果に応じて前記作動信号の出力を制御する比較制御手
段とを含む、請求項３に記載の半導体記憶装置。 - 【請求項５】 前記第１の降圧手段は、所定時間、前記
外部電源電圧のレベルの前記内部電源電圧を発生する、
請求項３に記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6293311A JPH08153388A (ja) | 1994-11-28 | 1994-11-28 | 半導体記憶装置 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6293311A JPH08153388A (ja) | 1994-11-28 | 1994-11-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08153388A true JPH08153388A (ja) | 1996-06-11 |
Family
ID=17793199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6293311A Pending JPH08153388A (ja) | 1994-11-28 | 1994-11-28 | 半導体記憶装置 |
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| Country | Link |
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