JPH03212893A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH03212893A JPH03212893A JP2007848A JP784890A JPH03212893A JP H03212893 A JPH03212893 A JP H03212893A JP 2007848 A JP2007848 A JP 2007848A JP 784890 A JP784890 A JP 784890A JP H03212893 A JPH03212893 A JP H03212893A
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- 230000004913 activation Effects 0.000 claims abstract description 21
- 230000004044 response Effects 0.000 claims description 11
- 230000010354 integration Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 19
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- 230000000694 effects Effects 0.000 description 3
- 230000001934 delay Effects 0.000 description 2
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体集積回路装置に関し、
内部回路の動作スピードの遅れを防ぎ、かつ専用の内部
降圧回路を不要としてチップを高集積化できる半導体集
積回路装置を提供することを目的とし、 外部電源の供給される外部端子と所定の信号処理を行う
集積化された内部回路との間に、所定のクロック信号に
応答して前記内部回路をを活性化するクロック活性回路
を設け、該クロック活性回路は、前記活性化機能に併せ
て、クロック信号に応答して外部電源を降圧して内部回
路に供給するように構成する。
降圧回路を不要としてチップを高集積化できる半導体集
積回路装置を提供することを目的とし、 外部電源の供給される外部端子と所定の信号処理を行う
集積化された内部回路との間に、所定のクロック信号に
応答して前記内部回路をを活性化するクロック活性回路
を設け、該クロック活性回路は、前記活性化機能に併せ
て、クロック信号に応答して外部電源を降圧して内部回
路に供給するように構成する。
本発明は、半導体集積回路装置に係り、詳しくは、電源
電圧を内部降圧して用いる半導体集積回路装置に関する
。
電圧を内部降圧して用いる半導体集積回路装置に関する
。
近年、半導体集積回路の高集積化のため、素子の微細化
に伴いホントキャリア効果が顕著になっている。特に、
電源電圧が５ＶのままＮＭＯＳトランジスタのチャネル
長がサブミクロンになると、ドレイン近傍に高電界が発
生し、そこで加速され高いエネルギーを得たホットキャ
リアがＮＭＯＳトランジスタのしきい値電圧などを変動
させ経時変化を引き起こすという、いわゆるホントキャ
リア問題は一定電圧スケーリングの大きな障害である。
に伴いホントキャリア効果が顕著になっている。特に、
電源電圧が５ＶのままＮＭＯＳトランジスタのチャネル
長がサブミクロンになると、ドレイン近傍に高電界が発
生し、そこで加速され高いエネルギーを得たホットキャ
リアがＮＭＯＳトランジスタのしきい値電圧などを変動
させ経時変化を引き起こすという、いわゆるホントキャ
リア問題は一定電圧スケーリングの大きな障害である。
上述の問題の１つの解決法に、外部からの供給電圧は５
Ｖでもオンチップで電源電圧を降圧する内部降圧回路を
用意し、内部は降圧電源（例えば、３Ｖ）で動作する方
式がある。
Ｖでもオンチップで電源電圧を降圧する内部降圧回路を
用意し、内部は降圧電源（例えば、３Ｖ）で動作する方
式がある。
内部降圧回路を有する従来の半導体集積回路装置として
は、例えば第５図に示すようなものが知られている。同
図において、１はバンドであり、バッド１には外部電源
Ｖｃｃ（例えば、５Ｖ）が供給され、このＶｃｃは内部
降圧回路２によって内部電源ＶＩＮ↑ （例えば、３．
３Ｖ）に降圧されて内部回路３に供給される。また、外
部電源ＶｃｃからＮＭＯＳトランジスタを介して、内部
電源ＶＩＮＴとして（Ｖｃｃ−Ｖｔｈｎ ）を供給する
方法もある。
は、例えば第５図に示すようなものが知られている。同
図において、１はバンドであり、バッド１には外部電源
Ｖｃｃ（例えば、５Ｖ）が供給され、このＶｃｃは内部
降圧回路２によって内部電源ＶＩＮ↑ （例えば、３．
３Ｖ）に降圧されて内部回路３に供給される。また、外
部電源ＶｃｃからＮＭＯＳトランジスタを介して、内部
電源ＶＩＮＴとして（Ｖｃｃ−Ｖｔｈｎ ）を供給する
方法もある。
ここで、半導体集積回路装置として半導体メモリに適用
した場合の例を第６図に示す。同図において、１１は内
部降圧回路で、ＮＭＯＳトランジス゛り１２を有して外
部電源Ｖｃｃを（Ｖｃｃ −Ｖｔｈｎ ）のレベルＶＩ
ＮＴに降圧し、ＰＭＯ３）ランジスタ１３を介してセン
スアンプ１４〜１６に供給する。Ｖ ｔｈｎはＮＭＯ３
Ｉ−ランジスタ１２のしきい値電圧である。
した場合の例を第６図に示す。同図において、１１は内
部降圧回路で、ＮＭＯＳトランジス゛り１２を有して外
部電源Ｖｃｃを（Ｖｃｃ −Ｖｔｈｎ ）のレベルＶＩ
ＮＴに降圧し、ＰＭＯ３）ランジスタ１３を介してセン
スアンプ１４〜１６に供給する。Ｖ ｔｈｎはＮＭＯ３
Ｉ−ランジスタ１２のしきい値電圧である。
なお、センスアンプは多数存在するが、他は省略してい
る。２１はＮＭＯＳトランジスタ、２２はインバータ、
２３．２４は選択トランジスタ、２５．２６はメモリセ
ル、ＬＥＸはクロック信号、ＰＳＧＳＮＳＧはセンスア
ンプの両端のノード、ＷＬ、ＷＬはワード線、ＢＬ、Ｂ
Ｌはビット線である。また、センスアンプ１４はＰＭＯ
３）ランジスタ３１．３２およびＮＭＯＳトランジスタ
３３．３４により構成される。
る。２１はＮＭＯＳトランジスタ、２２はインバータ、
２３．２４は選択トランジスタ、２５．２６はメモリセ
ル、ＬＥＸはクロック信号、ＰＳＧＳＮＳＧはセンスア
ンプの両端のノード、ＷＬ、ＷＬはワード線、ＢＬ、Ｂ
Ｌはビット線である。また、センスアンプ１４はＰＭＯ
３）ランジスタ３１．３２およびＮＭＯＳトランジスタ
３３．３４により構成される。
第７図に動作の波形図を示すように、いま、ワードｆｉ
ＷＬが“Ｈ”になると、選択トランジスタ２３がオンし
てメモリセル２５の電荷がビット線ＢＬに出てくるので
、ビットｉＢＬ、ＢＬ間に微小の電位差が発生する。次
いで、クロックＬＥＸが“Ｌ”になると、ＰＭＯ３ｈラ
ンジスタ１３およびＮＭＯＳトランジスタ１２がオンし
てセンスアンプ１４〜１６に内部電源ＶＩＮＴが供給さ
れ始める。このとき、ＰＭＯ３）ランジスタ３１．３２
およびＮＭＯＳトランジスタ３３．３４は微小に電流を
流している。
ＷＬが“Ｈ”になると、選択トランジスタ２３がオンし
てメモリセル２５の電荷がビット線ＢＬに出てくるので
、ビットｉＢＬ、ＢＬ間に微小の電位差が発生する。次
いで、クロックＬＥＸが“Ｌ”になると、ＰＭＯ３ｈラ
ンジスタ１３およびＮＭＯＳトランジスタ１２がオンし
てセンスアンプ１４〜１６に内部電源ＶＩＮＴが供給さ
れ始める。このとき、ＰＭＯ３）ランジスタ３１．３２
およびＮＭＯＳトランジスタ３３．３４は微小に電流を
流している。
そして、ＮＭＯＳトランジスタ３３．３４はしきい値電
圧Ｖ ｔｈｎが低いので、ノードＮＳＧとビット線ＢＬ
の電位差がＶ ｔｈｎより大きくなると、ＮＭＯＳトラ
ンジスタ３３がオンしてビットＩＢＬの電位が下がる。
圧Ｖ ｔｈｎが低いので、ノードＮＳＧとビット線ＢＬ
の電位差がＶ ｔｈｎより大きくなると、ＮＭＯＳトラ
ンジスタ３３がオンしてビットＩＢＬの電位が下がる。
一方、ビットＩＢＬとノードＰＳＧの電位差がＰＭＯ３
）ランジスタ３２のしきい値電圧ｖ ｔｈｐより大にな
ると、ＰＭＯ３）ランジスタ３２がオンしてビット線Ｂ
Ｌの電位が上昇する。このようにして、メモリセル２５
の記憶内容がセンスアンプ１４を通してビット線ＢＬに
読み出される。
）ランジスタ３２のしきい値電圧ｖ ｔｈｐより大にな
ると、ＰＭＯ３）ランジスタ３２がオンしてビット線Ｂ
Ｌの電位が上昇する。このようにして、メモリセル２５
の記憶内容がセンスアンプ１４を通してビット線ＢＬに
読み出される。
しかしながら、このような従来の半導体集積回路装置に
あっては、内部回路が大電流を消費するような動作をす
ると、−時的に内部電源の電圧低下を招き、回路の動作
スピードが遅くなるという問題点があった。
あっては、内部回路が大電流を消費するような動作をす
ると、−時的に内部電源の電圧低下を招き、回路の動作
スピードが遅くなるという問題点があった。
例えば、上記半導体メモリの例ではセンスアンプが極め
て多数存在し、同時に多数のセンスアンプが動作する。
て多数存在し、同時に多数のセンスアンプが動作する。
これらのセンスアンプに一度に内部電源ＶＩＮＴが供給
されると、第８図に示すように内部電源ＶＩＮＴが急激
に低下し、これによりデータの続出スピードが遅くなる
。一方、電圧降下を抑えるためには、大電流を瞬時に流
せる大面積を持つ内部降圧回路が必要になり、これはそ
の回路分だけ余計にチップ面積が必要でデバイスの高集
積化という要請に反し、好ましくない。
されると、第８図に示すように内部電源ＶＩＮＴが急激
に低下し、これによりデータの続出スピードが遅くなる
。一方、電圧降下を抑えるためには、大電流を瞬時に流
せる大面積を持つ内部降圧回路が必要になり、これはそ
の回路分だけ余計にチップ面積が必要でデバイスの高集
積化という要請に反し、好ましくない。
その対策としてカレントミラー回路や電位検出回路を用
いたものが開発されており、例えばカレントミラー回路
を用いたものは第９図のように示される。同図において
、４１は基準定電圧発生回路、４２〜４５はＰＭＯ３）
ランジスタ、４６．４７はＮＭＯＳトランジスタ、４８
はＰＭＯ３の降圧トランジスタである。この回路では、
降圧された内部電源ｖ４．４アをモニタし、これと基準
定電圧発生回路４１の基準定電圧Ｖｒを比較して降圧ト
ランジスタ４８の導電性を変化させ、内部に一定の電源
電圧を作り出す、いわゆるフィードバック形の電圧降下
回路を構成している。
いたものが開発されており、例えばカレントミラー回路
を用いたものは第９図のように示される。同図において
、４１は基準定電圧発生回路、４２〜４５はＰＭＯ３）
ランジスタ、４６．４７はＮＭＯＳトランジスタ、４８
はＰＭＯ３の降圧トランジスタである。この回路では、
降圧された内部電源ｖ４．４アをモニタし、これと基準
定電圧発生回路４１の基準定電圧Ｖｒを比較して降圧ト
ランジスタ４８の導電性を変化させ、内部に一定の電源
電圧を作り出す、いわゆるフィードバック形の電圧降下
回路を構成している。
この回路では、第１０図に示すように内部回路３に流れ
る電流が急激に増加した場合には、ＶＩＮＴが低下し、
ＰＭＯ３）ランジスタ４５を流れる電流が増加すること
で、ＮＭＯＳトランジスタ４６を流れる電流も増加し、
降圧トランジスタ４８のゲートにかかる電圧Ｖａが低下
するので、トランジスタ４８により電流が供給され、Ｖ
ＩＮＴの低下を元に戻そうと働く。しかし、ＶＩＮＴが
低下してからトランジスタ４８により電流が供給される
までには、時間がかかり、内部電源ＶＩＮＴの落ち込み
は避けられず、データの続出スピードが遅（なるという
欠点を解消できるものではない。また、第６図の回路以
上に多くの面積を必要とし、デバイスの高集積化という
要請に反する。
る電流が急激に増加した場合には、ＶＩＮＴが低下し、
ＰＭＯ３）ランジスタ４５を流れる電流が増加すること
で、ＮＭＯＳトランジスタ４６を流れる電流も増加し、
降圧トランジスタ４８のゲートにかかる電圧Ｖａが低下
するので、トランジスタ４８により電流が供給され、Ｖ
ＩＮＴの低下を元に戻そうと働く。しかし、ＶＩＮＴが
低下してからトランジスタ４８により電流が供給される
までには、時間がかかり、内部電源ＶＩＮＴの落ち込み
は避けられず、データの続出スピードが遅（なるという
欠点を解消できるものではない。また、第６図の回路以
上に多くの面積を必要とし、デバイスの高集積化という
要請に反する。
そこで本発明は、内部回路の動作スピードの遅れを防ぎ
、かつ専用の内部降圧回路を不要としてチップを高集積
化できる半導体集積回路装置を提供することを目的とし
ている。
、かつ専用の内部降圧回路を不要としてチップを高集積
化できる半導体集積回路装置を提供することを目的とし
ている。
本発明による半導体集積回路装置（集積回路チップに相
当）は上記目的達成のため、その原理図を第１図（ａ）
に示すように、外部電源ＶＣＣの供給される外部端子１
と所定の信号処理を行う集積化された内部回路３との間
に、所定のクロック信号Φ、Φに応答して前記内部回路
３を活性化するクロック活性回路５１を設け、該クロッ
ク活性回路５１は、前記活性化機能に併せて、クロック
信号Φ、Φに応答して外部電源Ｖｃｃを降圧して内部回
路３に供給するように構成している。
当）は上記目的達成のため、その原理図を第１図（ａ）
に示すように、外部電源ＶＣＣの供給される外部端子１
と所定の信号処理を行う集積化された内部回路３との間
に、所定のクロック信号Φ、Φに応答して前記内部回路
３を活性化するクロック活性回路５１を設け、該クロッ
ク活性回路５１は、前記活性化機能に併せて、クロック
信号Φ、Φに応答して外部電源Ｖｃｃを降圧して内部回
路３に供給するように構成している。
また、前記内部回路は、複数のＣＭＯＳ素子でフリップ
フロップを構成する半導体記憶装置における多数のセン
スアンプであり、前記クロック活性回路は、センスアン
プの両端に介挿されたＮＭＯＳトランジスタを有し、ク
ロック信号に応答して該ＮＭＯ３Ｉ−ランジスタを作動
させて外部電源を降圧してセンスアンプに供給するとと
もに、該センスアンプを活性化するように構成したこと
を特徴としている。
フロップを構成する半導体記憶装置における多数のセン
スアンプであり、前記クロック活性回路は、センスアン
プの両端に介挿されたＮＭＯＳトランジスタを有し、ク
ロック信号に応答して該ＮＭＯ３Ｉ−ランジスタを作動
させて外部電源を降圧してセンスアンプに供給するとと
もに、該センスアンプを活性化するように構成したこと
を特徴としている。
本発明では、動作の波形図を第２図に示すように、クロ
ック活性回路５１にクロック信号Φ、Φが加えられると
、例えばクロ、り活性回路５１が２つのＮＭＯＳトラン
ジスタロ１．６２で構成されるとき、これに応答してＮ
ＭＯＳトランジスタ６１がオンし、ＮＭＯ３Ｉ−ランジ
スタロ２がオフする。そのため、ＮＭＯ５Ｉ−ランジス
タロ１が外部電源Ｖｃｃを降圧しＤ ０ｕｔ２として内
部回路３に供給し、これが内部電源Ｖ、、４アとなる。
ック活性回路５１にクロック信号Φ、Φが加えられると
、例えばクロ、り活性回路５１が２つのＮＭＯＳトラン
ジスタロ１．６２で構成されるとき、これに応答してＮ
ＭＯＳトランジスタ６１がオンし、ＮＭＯ３Ｉ−ランジ
スタロ２がオフする。そのため、ＮＭＯ５Ｉ−ランジス
タロ１が外部電源Ｖｃｃを降圧しＤ ０ｕｔ２として内
部回路３に供給し、これが内部電源Ｖ、、４アとなる。
これにより、同時に内部回路３が活性化される。
したがって、内部回路３の活性化が即動作となり、動作
時にも内部電源ＶＩＮＴの降下が生ずることはなく、内
部回路３の動作スピードの遅れを防ぎつつ、かつ専用の
内部降圧回路を不要としてチップを高集積化できる。
時にも内部電源ＶＩＮＴの降下が生ずることはなく、内
部回路３の動作スピードの遅れを防ぎつつ、かつ専用の
内部降圧回路を不要としてチップを高集積化できる。
これに対して、従来は第１図（ｂ）に示すようにクロッ
ク活性回路５２がＰＭＯ３Ｉ−ランジスタ１３およびＮ
ＭＯＳトランジスタ２１で構成されるとき、クロック信
号Φに応答してＰＭＯ３Ｉ−ランジスタ１３がオン、Ｎ
ＭＯ５）ランジスタ２１がオフし、内部降圧回路１１に
よって降圧された内部電源ＶＩＮＴを内部回路３に供給
する。したがって、内部回路３が大電流を消費すると、
内部降圧回路１１によって降圧される分だけ、−時的に
内部電源ＶＩＮＴの降下が生じ、内部回路３の動作スピ
ードが遅くなる。
ク活性回路５２がＰＭＯ３Ｉ−ランジスタ１３およびＮ
ＭＯＳトランジスタ２１で構成されるとき、クロック信
号Φに応答してＰＭＯ３Ｉ−ランジスタ１３がオン、Ｎ
ＭＯ５）ランジスタ２１がオフし、内部降圧回路１１に
よって降圧された内部電源ＶＩＮＴを内部回路３に供給
する。したがって、内部回路３が大電流を消費すると、
内部降圧回路１１によって降圧される分だけ、−時的に
内部電源ＶＩＮＴの降下が生じ、内部回路３の動作スピ
ードが遅くなる。
以下、本発明を図面に基づいて説明する。
第３．４図は本発明に係る半導体集積回路装置の一実施
例を示す図であり、本発明を半導体メモリ （ＤＲＡＭ
）に適用した例である。本実施例の説明に当たり、従来
例と同一構成部分には同一符号を付して重複説明を省略
する。
例を示す図であり、本発明を半導体メモリ （ＤＲＡＭ
）に適用した例である。本実施例の説明に当たり、従来
例と同一構成部分には同一符号を付して重複説明を省略
する。
第３図は本装置の回路図であり、本装置が従来例と異な
るのは内部降圧回路が設けられておらず、インバータ７
１およびＮＭＯＳトランジスタ７２．７３からなるクロ
ック活性回路７４が設けられている点である。ＮＭＯ５
）ランジスタフ２．７３は高電位電源Ｖｃｃと低電位電
源Ｖｓｓとの間にセンスアンプ（内部回路に相当）１４
〜１６を挟んで介挿されており、ＮＭＯＳトランジスタ
フ２．７３のゲートにはインバータ７１を介して所定の
タイミングでクロックＬＥＸが供給される。
るのは内部降圧回路が設けられておらず、インバータ７
１およびＮＭＯＳトランジスタ７２．７３からなるクロ
ック活性回路７４が設けられている点である。ＮＭＯ５
）ランジスタフ２．７３は高電位電源Ｖｃｃと低電位電
源Ｖｓｓとの間にセンスアンプ（内部回路に相当）１４
〜１６を挟んで介挿されており、ＮＭＯＳトランジスタ
フ２．７３のゲートにはインバータ７１を介して所定の
タイミングでクロックＬＥＸが供給される。
以上の構成において、第４図に動作の波形図を示すよう
に、所定のタイミングでクロックＬＥＸが“Ｌ”になる
と、ＮＭＯＳトランジスタ７２．７３がオンし、ＮＭＯ
Ｓトランジスタ７２を介して外部電源Ｖｃｃがしきい値
Ｖ ｔｈｎ分だけ降圧されて各センスアンプ１４〜１６
に供給される。そのため、ノードＰＳＧは（Ｖｃｃ −
Ｖｔｈｎ ）に近づき、ノードＮＳＧはＶｓｓに近づく
。すなわち、クロックＬＥＸに応答してセンスアンプ１
４〜１６に外部電源Ｖｃｃが降圧して供給されるととも
に、同時にセンスアンプ１４〜１６が活性化され、選択
されたメモリセルのデータが外部に読み出される。
に、所定のタイミングでクロックＬＥＸが“Ｌ”になる
と、ＮＭＯＳトランジスタ７２．７３がオンし、ＮＭＯ
Ｓトランジスタ７２を介して外部電源Ｖｃｃがしきい値
Ｖ ｔｈｎ分だけ降圧されて各センスアンプ１４〜１６
に供給される。そのため、ノードＰＳＧは（Ｖｃｃ −
Ｖｔｈｎ ）に近づき、ノードＮＳＧはＶｓｓに近づく
。すなわち、クロックＬＥＸに応答してセンスアンプ１
４〜１６に外部電源Ｖｃｃが降圧して供給されるととも
に、同時にセンスアンプ１４〜１６が活性化され、選択
されたメモリセルのデータが外部に読み出される。
この場合、本実施例では内部回路であるセンスアンプ１
４〜１６の活性化が即動作となり、動作時に内部電源Ｖ
ＩＮＴの降下が生ずることはない。したがって、センス
アンプ１４〜工６の動作スピードの遅れを防ぐことがで
き、より高速な半導体メモリとすることができる。また
、専用の内部降圧回路が不要であるから、チップを高集
積化することができる。
４〜１６の活性化が即動作となり、動作時に内部電源Ｖ
ＩＮＴの降下が生ずることはない。したがって、センス
アンプ１４〜工６の動作スピードの遅れを防ぐことがで
き、より高速な半導体メモリとすることができる。また
、専用の内部降圧回路が不要であるから、チップを高集
積化することができる。
なお、上記実施例は本発明を半導体メモリに適用した例
であるが、本発明はこれに限るものではなく、他のあら
ゆる半導体集積回路装置に適用することができる。
であるが、本発明はこれに限るものではなく、他のあら
ゆる半導体集積回路装置に適用することができる。
本発明によれば、内部回路動作時にも電源電圧の降下を
抑えて、内部回路の動作スピードの遅れを防ぎ、より高
速な半導体集積回路装置とすることができるとともに、
専用の内部降圧回路を不要としてチ・ノブを高集積化す
ることができる。
抑えて、内部回路の動作スピードの遅れを防ぎ、より高
速な半導体集積回路装置とすることができるとともに、
専用の内部降圧回路を不要としてチ・ノブを高集積化す
ることができる。
第１図（ａ）、（ｂ）は本発明の詳細な説明する図、
第２図は本発明の詳細な説明する波形図、第３．４図は
本発明に係る半導体集積回路装置の一実施例を示す図で
あり、 第３図はその回路図、 第４図はその動作を説明する波形図、 第５〜１０図は従来の半導体集積回路装置を示す図であ
り、 第５図はそのブロック図、 第６図はその半導体集積回路装置を半導体メモリに適用
した場合の回路図、 第７図はその動作を説明する波形図、 第８図はその問題点を説明する波形図、第９図はそのカ
レントミラー回路を用いた場合の回路図、 第１０図はそのカレントミラー回路を用いた場合の問題
点を説明する波形図である。 １・・・・・・バッド（外部端子）、 ３・・・・・・内部回路、 １４〜１６・・・・・・センスアンプ（内部回路）、２
３．２４・・・・・・選択トランジスタ、２５．２６・
・・・・・メモリセル、 ３１．３２・・・・・・ＰＭＯ３Ｉ−ランジスタ、３３
．３４．６１．６２．７２．７３・・・・・・ＮＭＯ３
Ｉ−ランジスタ、 ５１．７４・・・・・・クロック活性回路、Ｖｃｃ・・
・・・・外部電源、 ＶＩＮア・・・・・・内部電源、 ＬＥＸ・・・・・・クロック信号。 電圧 本発明の詳細な説明する波形図 第２図 １：パッド（外部端子） ３：内部回路 図 従来例のプロ・ツク図 第５図
本発明に係る半導体集積回路装置の一実施例を示す図で
あり、 第３図はその回路図、 第４図はその動作を説明する波形図、 第５〜１０図は従来の半導体集積回路装置を示す図であ
り、 第５図はそのブロック図、 第６図はその半導体集積回路装置を半導体メモリに適用
した場合の回路図、 第７図はその動作を説明する波形図、 第８図はその問題点を説明する波形図、第９図はそのカ
レントミラー回路を用いた場合の回路図、 第１０図はそのカレントミラー回路を用いた場合の問題
点を説明する波形図である。 １・・・・・・バッド（外部端子）、 ３・・・・・・内部回路、 １４〜１６・・・・・・センスアンプ（内部回路）、２
３．２４・・・・・・選択トランジスタ、２５．２６・
・・・・・メモリセル、 ３１．３２・・・・・・ＰＭＯ３Ｉ−ランジスタ、３３
．３４．６１．６２．７２．７３・・・・・・ＮＭＯ３
Ｉ−ランジスタ、 ５１．７４・・・・・・クロック活性回路、Ｖｃｃ・・
・・・・外部電源、 ＶＩＮア・・・・・・内部電源、 ＬＥＸ・・・・・・クロック信号。 電圧 本発明の詳細な説明する波形図 第２図 １：パッド（外部端子） ３：内部回路 図 従来例のプロ・ツク図 第５図
Claims (2)
- （１）外部電源の供給される外部端子と所定の信号処理
を行う集積化された内部回路との間に、所定のクロック
信号に応答して前記内部回路をを活性化するクロック活
性回路を設け、 該クロック活性回路は、前記活性化機能に併せて、クロ
ック信号に応答して外部電源を降圧して内部回路に供給
するように構成したことを特徴とする半導体集積回路装
置。 - （２）前記内部回路は、複数のＣＭＯＳ素子でフリップ
フロップを構成する半導体記憶装置における多数のセン
スアンプであり、 前記クロック活性回路は、センスアンプの両端に介挿さ
れたＮＭＯＳトランジスタを有し、クロック信号に応答
して該ＮＭＯＳトランジスタを作動させて外部電源を降
圧してセンスアンプに供給するとともに、該センスアン
プを活性化するように構成したことを特徴とする請求項
１記載の半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007848A JPH03212893A (ja) | 1990-01-17 | 1990-01-17 | 半導体集積回路装置 |
| KR1019910000724A KR950005955B1 (ko) | 1990-01-17 | 1991-01-17 | 기록매체로부터의 동기신호 판독방법 및 그 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007848A JPH03212893A (ja) | 1990-01-17 | 1990-01-17 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03212893A true JPH03212893A (ja) | 1991-09-18 |
Family
ID=11677044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007848A Pending JPH03212893A (ja) | 1990-01-17 | 1990-01-17 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH03212893A (ja) |
| KR (1) | KR950005955B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5612920A (en) * | 1994-11-28 | 1997-03-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having a voltage down converter for generating an internal power supply voltage from an external power supply |
-
1990
- 1990-01-17 JP JP2007848A patent/JPH03212893A/ja active Pending
-
1991
- 1991-01-17 KR KR1019910000724A patent/KR950005955B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5612920A (en) * | 1994-11-28 | 1997-03-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having a voltage down converter for generating an internal power supply voltage from an external power supply |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950005955B1 (ko) | 1995-06-07 |
| KR910014916A (ko) | 1991-08-31 |
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