JP2838967B2 - 同期型半導体装置用パワーカット回路 - Google Patents
同期型半導体装置用パワーカット回路Info
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
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- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/262—Current mirrors using field-effect transistors only
-
- G—PHYSICS
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- G11C—STATIC STORES
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- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に、同期型半導体装置の外部入出力ピンのパワーカット
回路に関する。
に、同期型半導体装置の外部入出力ピンのパワーカット
回路に関する。
【０００２】
【従来の技術】同期型ＤＲＡＭでは、入力回路のセット
アップ、ホールドスペックを保証するため、入力初段回
路に応答スピードの速いカレントミラー回路を用いる必
要がある。しかしながら、カレントミラー回路は常にＤ
Ｃ電流を流している。また、同期型ＤＲＡＭのスピード
を速めるために、トランジスタサイズを大きくすれば、
その電流値も大きくなる。したがって、ＤＣ電流をカッ
トする動作モードが必要であり、クロック・イネーブル
信号ＣＫＥによるパワーダウンモードという機能があ
る。
アップ、ホールドスペックを保証するため、入力初段回
路に応答スピードの速いカレントミラー回路を用いる必
要がある。しかしながら、カレントミラー回路は常にＤ
Ｃ電流を流している。また、同期型ＤＲＡＭのスピード
を速めるために、トランジスタサイズを大きくすれば、
その電流値も大きくなる。したがって、ＤＣ電流をカッ
トする動作モードが必要であり、クロック・イネーブル
信号ＣＫＥによるパワーダウンモードという機能があ
る。
【０００３】図４に従来例の同期型ＤＲＡＭに用いられ
るパワーカット回路及びその信号波形を示す。図４にお
いて、（ａ）にＤ型フリップフロップ（Ｆ／Ｆ）による
パワーダウン信号発生回路（パワーカット回路）を、
（ｂ）に同期型ＤＲＡＭ内の入力初段回路の例を、
（ｃ）にパワーダウン信号発生回路の信号波形を示す。
ＣＬＫ，ＣＫＥは外部入力ピンに供給されるシステム・
クロック信号、クロック・イネーブル信号を示し、ＣＬ
Ｋ´，ＣＫＥ´はそれぞれシステム・クロック信号ＣＬ
Ｋ，クロック・イネーブル信号ＣＫＥから作られた入力
との同相信号、ＰＷＤＮＢは入力初段回路へ供給するパ
ワーダウン信号でロウ・レベルのときパワーダウンを指
示する。Ｖref は内部回路（図示せず）で作成される基
準電位で、通常、ＶIH，ＶILの中間の固定電位である。
るパワーカット回路及びその信号波形を示す。図４にお
いて、（ａ）にＤ型フリップフロップ（Ｆ／Ｆ）による
パワーダウン信号発生回路（パワーカット回路）を、
（ｂ）に同期型ＤＲＡＭ内の入力初段回路の例を、
（ｃ）にパワーダウン信号発生回路の信号波形を示す。
ＣＬＫ，ＣＫＥは外部入力ピンに供給されるシステム・
クロック信号、クロック・イネーブル信号を示し、ＣＬ
Ｋ´，ＣＫＥ´はそれぞれシステム・クロック信号ＣＬ
Ｋ，クロック・イネーブル信号ＣＫＥから作られた入力
との同相信号、ＰＷＤＮＢは入力初段回路へ供給するパ
ワーダウン信号でロウ・レベルのときパワーダウンを指
示する。Ｖref は内部回路（図示せず）で作成される基
準電位で、通常、ＶIH，ＶILの中間の固定電位である。
【０００４】図４（ｂ）を参照すると、入力初段回路
は、インバータ回路２１，２２と，Ｐチャネル型ＭＯＳ
ＦＥＴ２３，２４，２５，２６と、Ｎチャネル型ＭＯＳ
ＦＥＴ２７，２８，２９とから構成されている。インバ
ータ回路２１にはパワーダウン信号ＰＷＤＮＢが供給さ
れ、インバータ回路２１の出力はＰチャネル型ＭＯＳＦ
ＥＴ２３，２４のゲートとＮチャネル型ＭＯＳＦＥＴ２
９のゲートとに供給されている。Ｐチャネル型ＭＯＳＦ
ＥＴ２３のソースには電源電圧が供給され、そのドレイ
ンはＰチャネル型ＭＯＳＦＥＴ２５のドレインに接続さ
れている。Ｐチャネル型ＭＯＳＦＥＴ２４のソースには
電源電圧が供給され、そのドレインはＰチャネル型ＭＯ
ＳＦＥＴ２６のソースに接続されている。Ｐチャネル型
ＭＯＳＦＥＴ２５のゲートはそれ自身のドレインとＰチ
ャネル型ＭＯＳＦＥＴ２６のゲートとに接続されてい
る。したがって、Ｐチャネル型ＭＯＳＦＥＴ２５と２６
とによってカレントミラー回路が構成されている。Ｐチ
ャネル型ＭＯＳＦＥＴ２５および２６のドレインはそれ
ぞれＮチャネル型ＭＯＳＦＥＴ２７および２８のドレイ
ンに接続されている。Ｎチャネル型ＭＯＳＦＥＴ２７お
よび２８のゲートにはそれぞれ基準電位Ｖref および外
部入力ＩＮが供給され、Ｎチャネル型ＭＯＳＦＥＴ２７
および２８のソースは接地されている。また、Ｐチャネ
ル型ＭＯＳＦＥＴ２６のドレインはＮチャネル型ＭＯＳ
ＦＥＴ２９のドレインに接続され、Ｎチャネル型ＭＯＳ
ＦＥＴ２９のゲートは接地されている。さらに、Ｐチャ
ネル型ＭＯＳＦＥＴ２６のドレインはインバータ２２の
入力に接続されている。
は、インバータ回路２１，２２と，Ｐチャネル型ＭＯＳ
ＦＥＴ２３，２４，２５，２６と、Ｎチャネル型ＭＯＳ
ＦＥＴ２７，２８，２９とから構成されている。インバ
ータ回路２１にはパワーダウン信号ＰＷＤＮＢが供給さ
れ、インバータ回路２１の出力はＰチャネル型ＭＯＳＦ
ＥＴ２３，２４のゲートとＮチャネル型ＭＯＳＦＥＴ２
９のゲートとに供給されている。Ｐチャネル型ＭＯＳＦ
ＥＴ２３のソースには電源電圧が供給され、そのドレイ
ンはＰチャネル型ＭＯＳＦＥＴ２５のドレインに接続さ
れている。Ｐチャネル型ＭＯＳＦＥＴ２４のソースには
電源電圧が供給され、そのドレインはＰチャネル型ＭＯ
ＳＦＥＴ２６のソースに接続されている。Ｐチャネル型
ＭＯＳＦＥＴ２５のゲートはそれ自身のドレインとＰチ
ャネル型ＭＯＳＦＥＴ２６のゲートとに接続されてい
る。したがって、Ｐチャネル型ＭＯＳＦＥＴ２５と２６
とによってカレントミラー回路が構成されている。Ｐチ
ャネル型ＭＯＳＦＥＴ２５および２６のドレインはそれ
ぞれＮチャネル型ＭＯＳＦＥＴ２７および２８のドレイ
ンに接続されている。Ｎチャネル型ＭＯＳＦＥＴ２７お
よび２８のゲートにはそれぞれ基準電位Ｖref および外
部入力ＩＮが供給され、Ｎチャネル型ＭＯＳＦＥＴ２７
および２８のソースは接地されている。また、Ｐチャネ
ル型ＭＯＳＦＥＴ２６のドレインはＮチャネル型ＭＯＳ
ＦＥＴ２９のドレインに接続され、Ｎチャネル型ＭＯＳ
ＦＥＴ２９のゲートは接地されている。さらに、Ｐチャ
ネル型ＭＯＳＦＥＴ２６のドレインはインバータ２２の
入力に接続されている。
【０００５】パワーダウン信号ＰＷＤＮＢがハイ・レベ
ルでパワーダウンを指示しないとき、インバータ２１の
出力はロウ・レベルとなるので、Ｐチャネル型ＭＯＳＦ
ＥＴ２３，２４はオンとなり、Ｎチャネル型ＭＯＳＦＥ
Ｔ２９はオフとなる。したがって、電源電圧がカレント
ミラー回路に供給される。この状態において、外部入力
ＩＮとして基準電位Ｖref より高い電圧が入力される
と、Ｎチャネル型ＭＯＳＦＥＴ２８の電位が低くなり、
インバータ２２からハイ・レベルの信号が出力される。
一方、外部入力ＩＮとして基準電位Ｖref より低い電圧
が入力されると、Ｎチャネル型ＭＯＳＦＥＴ２８の電位
が高くなり、インバータ２２からロウ・レベルの信号が
出力される。
ルでパワーダウンを指示しないとき、インバータ２１の
出力はロウ・レベルとなるので、Ｐチャネル型ＭＯＳＦ
ＥＴ２３，２４はオンとなり、Ｎチャネル型ＭＯＳＦＥ
Ｔ２９はオフとなる。したがって、電源電圧がカレント
ミラー回路に供給される。この状態において、外部入力
ＩＮとして基準電位Ｖref より高い電圧が入力される
と、Ｎチャネル型ＭＯＳＦＥＴ２８の電位が低くなり、
インバータ２２からハイ・レベルの信号が出力される。
一方、外部入力ＩＮとして基準電位Ｖref より低い電圧
が入力されると、Ｎチャネル型ＭＯＳＦＥＴ２８の電位
が高くなり、インバータ２２からロウ・レベルの信号が
出力される。
【０００６】逆に、パワーダウン信号ＰＷＤＮＢがロウ
・レベルでパワーダウンを指示するとき、インバータ２
１の出力はハイ・レベルとなるので、Ｐチャネル型ＭＯ
ＳＦＥＴ２３，２４はオフ状態となり、Ｎチャネル型Ｍ
ＯＳＦＥＴ２９はオン状態となる。したがって、電源電
圧がカレントミラー回路に供給されず、カレントミラー
回路には電流が流れない。
・レベルでパワーダウンを指示するとき、インバータ２
１の出力はハイ・レベルとなるので、Ｐチャネル型ＭＯ
ＳＦＥＴ２３，２４はオフ状態となり、Ｎチャネル型Ｍ
ＯＳＦＥＴ２９はオン状態となる。したがって、電源電
圧がカレントミラー回路に供給されず、カレントミラー
回路には電流が流れない。
【０００７】次に、図４（ｃ）を参照して、図４（ａ）
に示すパワーダウン信号発生回路の動作について説明す
る。Ｔ２サイクルのシステム・クロック信号ＣＬＫの立
ち上りで、クロック・イネーブル信号ＣＫＥのロウ・レ
ベルは、図４（ａ）に示すＤ型フリップフロップでラッ
チされ、パワーダウン信号ＰＷＤＮＢはグランド・レベ
ル（ロウ・レベル）となると、パワーダウンモードとな
り、図４（ｂ）に示す様な入力初段回路はパワーカット
される。
に示すパワーダウン信号発生回路の動作について説明す
る。Ｔ２サイクルのシステム・クロック信号ＣＬＫの立
ち上りで、クロック・イネーブル信号ＣＫＥのロウ・レ
ベルは、図４（ａ）に示すＤ型フリップフロップでラッ
チされ、パワーダウン信号ＰＷＤＮＢはグランド・レベ
ル（ロウ・レベル）となると、パワーダウンモードとな
り、図４（ｂ）に示す様な入力初段回路はパワーカット
される。
【０００８】また、Ｔ４サイクルのシステム・クロック
信号ＣＬＫの立ち上りで、クロック・イネーブル信号Ｃ
ＫＥのハイ・レベルがラッチされ、パワーダウン信号Ｐ
ＷＤＮＢはＶccレベル（ハイ・レベル）となると、パワ
ーダウンモードから抜け出て入力初段回路はパワーオン
される。
信号ＣＬＫの立ち上りで、クロック・イネーブル信号Ｃ
ＫＥのハイ・レベルがラッチされ、パワーダウン信号Ｐ
ＷＤＮＢはＶccレベル（ハイ・レベル）となると、パワ
ーダウンモードから抜け出て入力初段回路はパワーオン
される。
【０００９】本発明に関連する先行技術として、例え
ば、特開昭５６−１３７５８９号公報には、ＤＲＡＭに
おいてメモリ領域を分割し、選択ブロックのみ動作させ
る技術が開示されている。
ば、特開昭５６−１３７５８９号公報には、ＤＲＡＭに
おいてメモリ領域を分割し、選択ブロックのみ動作させ
る技術が開示されている。
【００１０】
【発明が解決しようとする課題】図４に示した従来のパ
ワーダウン信号発生回路のようにパワーダウンモード時
においてのみカレントミラー回路に流す電流をカットす
る方式では、ノンパワーダウンモード時の電流値が大き
いという問題点がある。
ワーダウン信号発生回路のようにパワーダウンモード時
においてのみカレントミラー回路に流す電流をカットす
る方式では、ノンパワーダウンモード時の電流値が大き
いという問題点がある。
【００１１】それ故に本発明の課題は、パワーダウンモ
ード時以外でも、入力初段回路をパワーカットし、消費
電流を削減できるパワーカット回路を提供することにあ
る。
ード時以外でも、入力初段回路をパワーカットし、消費
電流を削減できるパワーカット回路を提供することにあ
る。
【００１２】尚、上記先行技術はＤＲＡＭにおいてメモ
リ領域を分割し、選択ブロックのみ動作させる技術を開
示するのみで、消費電流を削減できるパワーカット回路
についての記載はない。
リ領域を分割し、選択ブロックのみ動作させる技術を開
示するのみで、消費電流を削減できるパワーカット回路
についての記載はない。
【００１３】
【課題を解決するための手段】本発明によれば、同期型
半導体装置の入力初段回路に供給するパワーをカットす
るパワーカット回路において、スタンバイ状態の時、内
部で生成された行アドレス系イネーブル信号によって、
入力初段回路をパワーカットする手段を備えたことを特
徴とするパワーカット回路が得られる。
半導体装置の入力初段回路に供給するパワーをカットす
るパワーカット回路において、スタンバイ状態の時、内
部で生成された行アドレス系イネーブル信号によって、
入力初段回路をパワーカットする手段を備えたことを特
徴とするパワーカット回路が得られる。
【００１４】また、本発明によれば、同期型半導体装置
の読み出し動作時、入力初段回路をパワーカットするパ
ワーカット回路に於いて、出力回路の出力の有効、無効
を判定する信号に、前記出力回路の出力を無効にする様
な入力が行われた時、前記入力初段回路のパワーカット
を解除する手段を有することを特徴とするパワーカット
回路が得られる。
の読み出し動作時、入力初段回路をパワーカットするパ
ワーカット回路に於いて、出力回路の出力の有効、無効
を判定する信号に、前記出力回路の出力を無効にする様
な入力が行われた時、前記入力初段回路のパワーカット
を解除する手段を有することを特徴とするパワーカット
回路が得られる。
【００１５】
【実施例】次に、本発明について図面を参照して詳細に
説明する。
説明する。
【００１６】図１を参照して、本発明の一実施例による
パワーカット回路について説明する。図１において、
（ａ）に本実施例のパワーカット回路を、（ｂ）に入力
初段回路の例を、（ｃ）にパワーカット回路中の一部分
の詳細を示す。
パワーカット回路について説明する。図１において、
（ａ）に本実施例のパワーカット回路を、（ｂ）に入力
初段回路の例を、（ｃ）にパワーカット回路中の一部分
の詳細を示す。
【００１７】一般に、汎用ＤＲＡＭを情報処理システム
上で使用する場合、複数の用途で同一製品を使用するこ
とがある。この様な使い方で無駄な時間を少なくするた
めに、同期型ＤＲＡＭでは複数のバンクを持っている。
ここで、バンクとは、並列にアクセスできるメモリ構成
である。
上で使用する場合、複数の用途で同一製品を使用するこ
とがある。この様な使い方で無駄な時間を少なくするた
めに、同期型ＤＲＡＭでは複数のバンクを持っている。
ここで、バンクとは、並列にアクセスできるメモリ構成
である。
【００１８】本実施例に係るパワーカット回路が適用さ
れる同期型ＤＲＡＭは、第０乃至第１１アドレスビット
Ａ0 〜Ａ11から成るアドレスで指定される２バンク構成
で、第１１アドレスビットＡ11をバンク選択に割り当て
ている。したがって、第１１アドレスビットＡ11をバン
ク選択入力信号と呼ぶ。ここでは、第１１アドレスビッ
ト（バンク選択入力信号）Ａ11がロウ・レベルのときに
選択されるバンクをＡバンクと呼び、第１１アドレスビ
ットＡ11がハイ・レベルのときに選択されるバンクをＢ
バンクと呼ぶ。尚、以下の説明において、Ｘ￣とはＸを
反転した信号（図面中ではＸの上に“―”を付してあ
る）を示す。但し、バンク選択入力信号Ａ11をアドレス
として使用すれば、同期型ＤＲＡＭを１バンクとして使
用できる。
れる同期型ＤＲＡＭは、第０乃至第１１アドレスビット
Ａ0 〜Ａ11から成るアドレスで指定される２バンク構成
で、第１１アドレスビットＡ11をバンク選択に割り当て
ている。したがって、第１１アドレスビットＡ11をバン
ク選択入力信号と呼ぶ。ここでは、第１１アドレスビッ
ト（バンク選択入力信号）Ａ11がロウ・レベルのときに
選択されるバンクをＡバンクと呼び、第１１アドレスビ
ットＡ11がハイ・レベルのときに選択されるバンクをＢ
バンクと呼ぶ。尚、以下の説明において、Ｘ￣とはＸを
反転した信号（図面中ではＸの上に“―”を付してあ
る）を示す。但し、バンク選択入力信号Ａ11をアドレス
として使用すれば、同期型ＤＲＡＭを１バンクとして使
用できる。
【００１９】同期型ＤＲＡＭの回路構成は、汎用ＤＲＡ
ＭでのＲＡＳ（行アドレス・ストローブ）系回路、つま
り、行アドレス入力系を２種類持っており、Ａバンク、
Ｂバンクのアクティブ・コマンドを独立に入力すること
ができる。
ＭでのＲＡＳ（行アドレス・ストローブ）系回路、つま
り、行アドレス入力系を２種類持っており、Ａバンク、
Ｂバンクのアクティブ・コマンドを独立に入力すること
ができる。
【００２０】図１（ａ）に示すパワーカット回路は、同
期型ＤＲＡＭの内部に設けられており、内部回路（図示
せず）で作成された図１（ａ）に示すような制御信号が
供給される。図１（ａ）に示す制御信号において、ＡＲ
ＡＥはＡバンクＲＡＳ系イネーブル信号を示し、ＢＲＡ
ＥはＢバンクＲＡＳ系イネーブル信号を示し、アクティ
ブ状態でハイ・レベルとなる。ＲＥＡＤＢは読み出し動
作時、リード・コマンドが入力されてからバースト長の
クロック・サイクル分、ロウ・レベルとなるリード中信
号である。ＯＥＭＳＫは読み出し動作時、内部の出力イ
ネーブル信号をマスク（使用禁止）する出力イネーブル
・マスク信号で、データ・マスク信号ＤＱＭにより出力
をハイインピーダンスにし、その時はハイ・レベルであ
る。
期型ＤＲＡＭの内部に設けられており、内部回路（図示
せず）で作成された図１（ａ）に示すような制御信号が
供給される。図１（ａ）に示す制御信号において、ＡＲ
ＡＥはＡバンクＲＡＳ系イネーブル信号を示し、ＢＲＡ
ＥはＢバンクＲＡＳ系イネーブル信号を示し、アクティ
ブ状態でハイ・レベルとなる。ＲＥＡＤＢは読み出し動
作時、リード・コマンドが入力されてからバースト長の
クロック・サイクル分、ロウ・レベルとなるリード中信
号である。ＯＥＭＳＫは読み出し動作時、内部の出力イ
ネーブル信号をマスク（使用禁止）する出力イネーブル
・マスク信号で、データ・マスク信号ＤＱＭにより出力
をハイインピーダンスにし、その時はハイ・レベルであ
る。
【００２１】ＰＷＤＮＢはクロック・イネーブル信号Ｃ
ＫＥによりパワーダウンモードに入る時のパワーダウン
信号、ＰＷＤＮＢ２は入力初段回路用パワーダウン信号
で、パワーダウン時ロウ・レベルになる。
ＫＥによりパワーダウンモードに入る時のパワーダウン
信号、ＰＷＤＮＢ２は入力初段回路用パワーダウン信号
で、パワーダウン時ロウ・レベルになる。
【００２２】図１（ａ）に示すパワーカット回路は、第
１のオア回路１１と、第２のオア回路１２と、ナンド回
路１３と、インバータ回路１４とから構成されている。
第１のオア回路１１には、ＡバンクＲＡＳ系イネーブル
信号ＡＲＡＥとＢバンクＲＡＳ系イネーブル信号ＢＲＡ
Ｅとが供給される。第２のオア回路１２には、リード中
信号ＲＥＡＤＢと出力イネーブル・マスク信号ＯＥＭＳ
Ｋとが供給される。ナンド回路１３には第１のオア回路
１１の出力信号と第２のオア回路１２の出力信号とパワ
ーダウン信号ＰＷＤＮＢとが供給される。インバータ回
路１４はナンド回路１３の出力信号を反転して、入力初
段回路用パワーダウン信号ＰＷＤＮＢ２を図１（ｂ）に
示す入力初段回路に供給する。
１のオア回路１１と、第２のオア回路１２と、ナンド回
路１３と、インバータ回路１４とから構成されている。
第１のオア回路１１には、ＡバンクＲＡＳ系イネーブル
信号ＡＲＡＥとＢバンクＲＡＳ系イネーブル信号ＢＲＡ
Ｅとが供給される。第２のオア回路１２には、リード中
信号ＲＥＡＤＢと出力イネーブル・マスク信号ＯＥＭＳ
Ｋとが供給される。ナンド回路１３には第１のオア回路
１１の出力信号と第２のオア回路１２の出力信号とパワ
ーダウン信号ＰＷＤＮＢとが供給される。インバータ回
路１４はナンド回路１３の出力信号を反転して、入力初
段回路用パワーダウン信号ＰＷＤＮＢ２を図１（ｂ）に
示す入力初段回路に供給する。
【００２３】図１（ｂ）に示す入力初段回路は、図４
（ｂ）に示すものと回路構成が同一であり、相違点は入
力初段回路に供給される信号のみである。すなわち、図
１（ｂ）に示す入力初段回路には図１（ａ）に示すパワ
ーカット回路から入力初段回路用パワーダウン信号ＰＷ
ＤＮＢ２が供給されるのに対して、図４（ｂ）に示す入
力初段回路には図４（ａ）に示すパワーダウン信号発生
回路からパワーダウン信号ＰＷＤＮＢが供給される。
（ｂ）に示すものと回路構成が同一であり、相違点は入
力初段回路に供給される信号のみである。すなわち、図
１（ｂ）に示す入力初段回路には図１（ａ）に示すパワ
ーカット回路から入力初段回路用パワーダウン信号ＰＷ
ＤＮＢ２が供給されるのに対して、図４（ｂ）に示す入
力初段回路には図４（ａ）に示すパワーダウン信号発生
回路からパワーダウン信号ＰＷＤＮＢが供給される。
【００２４】図１（ｃ）に、図１（ａ）に示すパワーカ
ット回路中のインバータ回路１４を除いた回路部分をＣ
ＭＯＳゲート回路で構成した例を示す。図示の回路に
は、入力信号Ａ，Ｂ，Ｃ，Ｄ，Ｅが供給され、出力信号
Ｆを出力する。図示の回路は、５個のＰチャネル型ＭＯ
ＳＦＥＴ３１〜３５と、５個のＮチャネル型ＭＯＳＦＥ
Ｔ４１〜４５とを備える。Ｐチャネル型ＭＯＳＦＥＴ３
１〜３５のゲートにはそれぞれ入力信号Ａ，Ｂ，Ｃ，
Ｄ，Ｅが供給される。Ｎチャネル型ＭＯＳＦＥＴ４１〜
４５のゲートにもそれぞれ入力信号Ａ，Ｂ，Ｃ，Ｄ，Ｅ
が供給される。
ット回路中のインバータ回路１４を除いた回路部分をＣ
ＭＯＳゲート回路で構成した例を示す。図示の回路に
は、入力信号Ａ，Ｂ，Ｃ，Ｄ，Ｅが供給され、出力信号
Ｆを出力する。図示の回路は、５個のＰチャネル型ＭＯ
ＳＦＥＴ３１〜３５と、５個のＮチャネル型ＭＯＳＦＥ
Ｔ４１〜４５とを備える。Ｐチャネル型ＭＯＳＦＥＴ３
１〜３５のゲートにはそれぞれ入力信号Ａ，Ｂ，Ｃ，
Ｄ，Ｅが供給される。Ｎチャネル型ＭＯＳＦＥＴ４１〜
４５のゲートにもそれぞれ入力信号Ａ，Ｂ，Ｃ，Ｄ，Ｅ
が供給される。
【００２５】Ｐチャネル型ＭＯＳＦＥＴ３１のソースに
は電源電圧が供給され、Ｐチャネル型ＭＯＳＦＥＴ３１
のドレインはＰチャネル型ＭＯＳＦＥＴ３２のソースに
接続され、Ｐチャネル型ＭＯＳＦＥＴ３２のドレインは
出力信号Ｆを出力する出力端子に接続されている。同様
に、Ｐチャネル型ＭＯＳＦＥＴ３３のソースには電源電
圧が供給され、Ｐチャネル型ＭＯＳＦＥＴ３３のドレイ
ンはＰチャネル型ＭＯＳＦＥＴ３４のソースに接続さ
れ、Ｐチャネル型ＭＯＳＦＥＴ３４のドレインは出力端
子に接続されている。Ｐチャネル型ＭＯＳＦＥＴ３５の
ソースには電源電圧が供給され、Ｐチャネル型ＭＯＳＦ
ＥＴ３５のドレインは出力端子に接続されている。
は電源電圧が供給され、Ｐチャネル型ＭＯＳＦＥＴ３１
のドレインはＰチャネル型ＭＯＳＦＥＴ３２のソースに
接続され、Ｐチャネル型ＭＯＳＦＥＴ３２のドレインは
出力信号Ｆを出力する出力端子に接続されている。同様
に、Ｐチャネル型ＭＯＳＦＥＴ３３のソースには電源電
圧が供給され、Ｐチャネル型ＭＯＳＦＥＴ３３のドレイ
ンはＰチャネル型ＭＯＳＦＥＴ３４のソースに接続さ
れ、Ｐチャネル型ＭＯＳＦＥＴ３４のドレインは出力端
子に接続されている。Ｐチャネル型ＭＯＳＦＥＴ３５の
ソースには電源電圧が供給され、Ｐチャネル型ＭＯＳＦ
ＥＴ３５のドレインは出力端子に接続されている。
【００２６】Ｎチャネル型ＭＯＳＦＥＴ４１および４２
のドレインは出力端子に接続され、Ｎチャネル型ＭＯＳ
ＦＥＴ４１および４２のソースは共通に接続され、かつ
Ｎチャネル型ＭＯＳＦＥＴ４３および４４のドレインに
共通に接続されている。Ｎチャネル型ＭＯＳＦＥＴ４３
および４４のソースは共通に接続され、かつＮチャネル
型ＭＯＳＦＥＴ４５のドレインに接続されている。Ｎチ
ャネル型ＭＯＳＦＥＴ４５のソースは接地されている。
のドレインは出力端子に接続され、Ｎチャネル型ＭＯＳ
ＦＥＴ４１および４２のソースは共通に接続され、かつ
Ｎチャネル型ＭＯＳＦＥＴ４３および４４のドレインに
共通に接続されている。Ｎチャネル型ＭＯＳＦＥＴ４３
および４４のソースは共通に接続され、かつＮチャネル
型ＭＯＳＦＥＴ４５のドレインに接続されている。Ｎチ
ャネル型ＭＯＳＦＥＴ４５のソースは接地されている。
【００２７】以下、図２および図３を参照して、図１
（ａ）に示すパワーカット回路の動作を説明する。図
中、ＣＬＫはシステム・クロック信号、ＣＳ￣はチップ
・セレクト信号、ＲＡＳ￣は行アドレス・ストローブ信
号、ＣＡＳ￣は列アドレス・ストローブ信号、ＷＥ￣は
ライト・イネーブル信号、ＣＫＥはクロック・イネーブ
ル信号、ＤＱＭはデータ・マスク信号、Ａ0 〜Ａ10はア
ドレス信号、Ａ11はバンク選択入力信号、ＤＱは入出力
データである。また、本実施例の動作波形は、ＣＡＳレ
イテンシー＝１，バースト長＝４のみの場合である。
（ａ）に示すパワーカット回路の動作を説明する。図
中、ＣＬＫはシステム・クロック信号、ＣＳ￣はチップ
・セレクト信号、ＲＡＳ￣は行アドレス・ストローブ信
号、ＣＡＳ￣は列アドレス・ストローブ信号、ＷＥ￣は
ライト・イネーブル信号、ＣＫＥはクロック・イネーブ
ル信号、ＤＱＭはデータ・マスク信号、Ａ0 〜Ａ10はア
ドレス信号、Ａ11はバンク選択入力信号、ＤＱは入出力
データである。また、本実施例の動作波形は、ＣＡＳレ
イテンシー＝１，バースト長＝４のみの場合である。
【００２８】図２を参照して、パワーカット回路の第１
の動作について説明する。
の動作について説明する。
【００２９】Ｔ１サイクルでＡバンク・アクティブ・コ
マンドが入力されると、ＡバンクＲＡＳ系イネーブル信
号ＡＲＡＥがハイ・レベルになる。次に、Ｔ２サイクル
でＡバンク・リード・コマンドが入力されると、リード
中信号ＲＥＡＤＢはロウ・レベルとなり、出力イネーブ
ル・マスク信号ＯＥＭＳＫは通常ロウ・レベルのため、
入力初段回路用パワーダウン信号ＰＷＤＮＢ２はロウ・
レベルとなり、図１（ｂ）に示す入力初段回路は読み出
し動作期間中パワーカットされる。
マンドが入力されると、ＡバンクＲＡＳ系イネーブル信
号ＡＲＡＥがハイ・レベルになる。次に、Ｔ２サイクル
でＡバンク・リード・コマンドが入力されると、リード
中信号ＲＥＡＤＢはロウ・レベルとなり、出力イネーブ
ル・マスク信号ＯＥＭＳＫは通常ロウ・レベルのため、
入力初段回路用パワーダウン信号ＰＷＤＮＢ２はロウ・
レベルとなり、図１（ｂ）に示す入力初段回路は読み出
し動作期間中パワーカットされる。
【００３０】Ｔ６サイクルではＡバンクのプリチャージ
・コマンドが入力され、ＡバンクＲＡＳ系イネーブル信
号ＡＲＡＥはロウ・レベルに戻る。
・コマンドが入力され、ＡバンクＲＡＳ系イネーブル信
号ＡＲＡＥはロウ・レベルに戻る。
【００３１】Ｔ７サイクルでＢバンクのアクティブ・コ
マンドが入力され、ＢバンクＲＡＳ系イネーブル信号Ｂ
ＲＡＥがハイ・レベルとなる。その後、Ｔ８サイクルで
は、Ｂバンク・ライト・コマンドが入力され、Ｔ１２サ
イクルで、Ｂバンク・プリチャージ・コマンドが入力さ
れると、ＡバンクＲＡＳ系イネーブル信号ＡＲＡＥ，Ｂ
バンクＲＡＳ系イネーブル信号ＢＲＡＥ共ロウ・レベル
となり、入力初段回路用パワーダウン信号ＰＷＤＮＢ２
もロウ・レベルになる。
マンドが入力され、ＢバンクＲＡＳ系イネーブル信号Ｂ
ＲＡＥがハイ・レベルとなる。その後、Ｔ８サイクルで
は、Ｂバンク・ライト・コマンドが入力され、Ｔ１２サ
イクルで、Ｂバンク・プリチャージ・コマンドが入力さ
れると、ＡバンクＲＡＳ系イネーブル信号ＡＲＡＥ，Ｂ
バンクＲＡＳ系イネーブル信号ＢＲＡＥ共ロウ・レベル
となり、入力初段回路用パワーダウン信号ＰＷＤＮＢ２
もロウ・レベルになる。
【００３２】したがって、図１（ｂ）に示す入力初段回
路は、パワーカットされることになる。
路は、パワーカットされることになる。
【００３３】次に、図３を参照して、パワーカット回路
の第２の動作について説明する。
の第２の動作について説明する。
【００３４】Ｔ１サイクルでＡバンクのアクティブ・コ
マンドが入力され、Ｔ２サイクルでＡバンクのリード・
コマンド、Ｔ７サイクルでＡバンクのライト・コマン
ド、Ｔ１１サイクルでＡバンクのプリチャージ・コマン
ドが入力されている。
マンドが入力され、Ｔ２サイクルでＡバンクのリード・
コマンド、Ｔ７サイクルでＡバンクのライト・コマン
ド、Ｔ１１サイクルでＡバンクのプリチャージ・コマン
ドが入力されている。
【００３５】又、Ｔ４サイクルでは、データ・マスク信
号ＤＱＭにハイ・レベルが入力されており、バースト・
リード４発目の出力がマスクされ、ハイインピーダンス
になっている。
号ＤＱＭにハイ・レベルが入力されており、バースト・
リード４発目の出力がマスクされ、ハイインピーダンス
になっている。
【００３６】同期型ＤＲＡＭでは、読み出し動作後の書
き込み動作には、間にハイインピーダンス期間が１サイ
クル以上必要であり、バースト・リードの４発目が必要
ない場合、Ｔ４サイクルでデータ・マスク信号ＤＱＭに
ハイ・レベルの信号を入力することによって、ライト・
コマンドがＴ７サイクルで入力可能となる。
き込み動作には、間にハイインピーダンス期間が１サイ
クル以上必要であり、バースト・リードの４発目が必要
ない場合、Ｔ４サイクルでデータ・マスク信号ＤＱＭに
ハイ・レベルの信号を入力することによって、ライト・
コマンドがＴ７サイクルで入力可能となる。
【００３７】図３に示すタイミングにおいて、リード中
信号ＲＥＡＤＢ信号は、Ｔ２サイクル途中からＴ６サイ
クル途中までロウ・レベルであり、入力初段回路のパワ
ーオン／オフには使用できない。そのため、本発明で
は、読み出し期間中にデータ・マスク信号ＤＱＭがハイ
・レベルの時点から発生される出力イネーブル・マスク
信号ＯＥＭＡＳＫがハイ・レベルになると、入力初段回
路用パワーダウン信号ＰＷＤＮＢ２をハイ・レベルに
し、入力初段回路をパワーオンする論理としている。し
たがって、Ｔ５サイクルで入力初段回路をパワーオン
し、Ｔ６サイクル中で入力初段回路に入力されるデータ
ＤＱに間に合う。
信号ＲＥＡＤＢ信号は、Ｔ２サイクル途中からＴ６サイ
クル途中までロウ・レベルであり、入力初段回路のパワ
ーオン／オフには使用できない。そのため、本発明で
は、読み出し期間中にデータ・マスク信号ＤＱＭがハイ
・レベルの時点から発生される出力イネーブル・マスク
信号ＯＥＭＡＳＫがハイ・レベルになると、入力初段回
路用パワーダウン信号ＰＷＤＮＢ２をハイ・レベルに
し、入力初段回路をパワーオンする論理としている。し
たがって、Ｔ５サイクルで入力初段回路をパワーオン
し、Ｔ６サイクル中で入力初段回路に入力されるデータ
ＤＱに間に合う。
【００３８】
【発明の効果】以上説明したように、本発明では、スタ
ンバイ状態の時及び／又は読み出し動作の時、入力初段
回路をパワーカットする手段を備えているので、消費電
流を削除することができる。また、本発明では、読み出
し動作時において、入力初段回路の入出力の有効・無効
を判定する信号に、入力初段回路の出力を無効にする様
な入力が行われた時、入力初段回路のパワーカットを解
除する手段を備えているので、誤動作を防止できるとい
う利点もある。
ンバイ状態の時及び／又は読み出し動作の時、入力初段
回路をパワーカットする手段を備えているので、消費電
流を削除することができる。また、本発明では、読み出
し動作時において、入力初段回路の入出力の有効・無効
を判定する信号に、入力初段回路の出力を無効にする様
な入力が行われた時、入力初段回路のパワーカットを解
除する手段を備えているので、誤動作を防止できるとい
う利点もある。
【図１】本発明の一実施例によるパワーカット回路と、
このパワーカット回路からのパワーダウン信号が供給さ
れる入力初段回路と、パワーカット回路の一部を詳細に
示す図である。
このパワーカット回路からのパワーダウン信号が供給さ
れる入力初段回路と、パワーカット回路の一部を詳細に
示す図である。
【図２】図１に示したパワーカット回路の動作を説明す
るためのタイムチャートである。
るためのタイムチャートである。
【図３】図１に示したパワーカット回路の他の動作を説
明するためのタイムチャートである。
明するためのタイムチャートである。
【図４】従来のパワーダウン信号発生回路と、このパワ
ーダウン信号発生回路からのパワーダウン信号が供給さ
れる入力初段回路と、パワーカット回路の一部を詳細に
示す図である。
ーダウン信号発生回路からのパワーダウン信号が供給さ
れる入力初段回路と、パワーカット回路の一部を詳細に
示す図である。
【符号の説明】 １１ オア回路 １２ オア回路 １３ ナンド回路 １４ インバータ回路
Claims (2)
- 【請求項１】 同期型半導体装置の入力初段回路に供給
するパワーをカットするパワーカット回路に於いて、前
記同期型半導体装置がスタンバイ状態の時、内部で生成
された行アドレス系イネーブル信号によって、前記入力
初段回路をパワーカットする手段を有することを特徴と
する同期型半導体装置用パワーカット回路。 - 【請求項２】 同期型半導体装置の読み出し動作時、入
力初段回路をパワーカットするパワーカット回路に於い
て、出力回路の出力の有効、無効を判定する信号に、前
記出力回路の出力を無効にする様な入力が行われた時、
前記入力初段回路のパワーカットを解除する手段を有す
ることを特徴とする同期型半導体装置用パワーカット回
路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5317676A JP2838967B2 (ja) | 1993-12-17 | 1993-12-17 | 同期型半導体装置用パワーカット回路 |
| US08/356,725 US5696729A (en) | 1993-12-17 | 1994-12-15 | Power reducing circuit for synchronous semiconductor device |
| EP94119975A EP0665484A3 (en) | 1993-12-17 | 1994-12-16 | Circuit for reducing energy consumption for synchronous semiconductor devices. |
| KR1019940034841A KR100193409B1 (ko) | 1993-12-17 | 1994-12-17 | 반도체 장치의 파워관리 회로 및 반도체 메모리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5317676A JP2838967B2 (ja) | 1993-12-17 | 1993-12-17 | 同期型半導体装置用パワーカット回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07177015A JPH07177015A (ja) | 1995-07-14 |
| JP2838967B2 true JP2838967B2 (ja) | 1998-12-16 |
Family
ID=18090785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5317676A Expired - Lifetime JP2838967B2 (ja) | 1993-12-17 | 1993-12-17 | 同期型半導体装置用パワーカット回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5696729A (ja) |
| EP (1) | EP0665484A3 (ja) |
| JP (1) | JP2838967B2 (ja) |
| KR (1) | KR100193409B1 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5663919A (en) * | 1996-02-28 | 1997-09-02 | Micron Technology, Inc. | Memory device with regulated power supply control |
| KR100429862B1 (ko) * | 1997-06-24 | 2004-07-19 | 삼성전자주식회사 | 반도체장치의 내부 전원 제어회로 |
| JPH1116349A (ja) * | 1997-06-26 | 1999-01-22 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| KR100301036B1 (ko) * | 1997-06-26 | 2001-09-03 | 윤종용 | 데이터입출력마스크입력버퍼의전류소모를감소시키기위한제어부를구비하는동기식반도체메모리장치 |
| KR100457338B1 (ko) * | 1997-09-25 | 2005-01-17 | 삼성전자주식회사 | 저소모전력용 스텐바이 모드 제어 회로를 갖는 반도체 장치 |
| AU9798798A (en) * | 1997-10-10 | 1999-05-03 | Rambus Incorporated | Power control system for synchronous memory device |
| KR100269313B1 (ko) * | 1997-11-07 | 2000-12-01 | 윤종용 | 대기시전류소모가적은반도체메모리장치 |
| KR100272163B1 (ko) * | 1997-12-30 | 2000-11-15 | 윤종용 | 대기용어레이전압발생기를갖는반도체메모리장치 |
| US6154821A (en) * | 1998-03-10 | 2000-11-28 | Rambus Inc. | Method and apparatus for initializing dynamic random access memory (DRAM) devices by levelizing a read domain |
| US6151262A (en) * | 1998-10-28 | 2000-11-21 | Texas Instruments Incorporated | Apparatus, system and method for control of speed of operation and power consumption of a memory |
| JP3549751B2 (ja) * | 1998-11-30 | 2004-08-04 | 富士通株式会社 | 半導体集積回路装置 |
| US6316988B1 (en) | 1999-03-26 | 2001-11-13 | Seagate Technology Llc | Voltage margin testing using an embedded programmable voltage source |
| JP3420120B2 (ja) | 1999-06-29 | 2003-06-23 | 日本電気株式会社 | 同期型半導体メモリシステム |
| JP3674833B2 (ja) * | 2000-02-16 | 2005-07-27 | シャープ株式会社 | 同期型半導体記憶装置 |
| JP2001338489A (ja) * | 2000-05-24 | 2001-12-07 | Mitsubishi Electric Corp | 半導体装置 |
| JP3902909B2 (ja) * | 2000-07-19 | 2007-04-11 | 沖電気工業株式会社 | 低消費電力型ダイナミックランダムアクセスメモリ |
| JP2002074952A (ja) | 2000-08-31 | 2002-03-15 | Fujitsu Ltd | 同期型半導体記憶装置及びその入力回路の制御方法 |
| JP4190140B2 (ja) | 2000-09-04 | 2008-12-03 | 富士通マイクロエレクトロニクス株式会社 | 同期式半導体記憶装置、及びその入力情報のラッチ制御方法 |
| JP2002109880A (ja) * | 2000-09-28 | 2002-04-12 | Toshiba Corp | クロック同期回路 |
| US20030097519A1 (en) * | 2001-11-21 | 2003-05-22 | Yoon Ha Ryong | Memory subsystem |
| JP3724464B2 (ja) * | 2002-08-19 | 2005-12-07 | 株式会社デンソー | 半導体圧力センサ |
| JP2006066020A (ja) * | 2004-08-30 | 2006-03-09 | Fujitsu Ltd | 半導体記憶装置 |
| JP4829029B2 (ja) | 2006-08-02 | 2011-11-30 | 株式会社東芝 | メモリシステム及びメモリチップ |
| JP5218635B2 (ja) * | 2011-12-28 | 2013-06-26 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
| CN108984440B (zh) * | 2018-07-18 | 2021-05-18 | 成都忆芯科技有限公司 | 降低集成电路功耗的方法及其控制电路 |
| JP7165151B2 (ja) * | 2020-02-18 | 2022-11-02 | ウィンボンド エレクトロニクス コーポレーション | 半導体装置 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57190351A (en) * | 1981-05-20 | 1982-11-22 | Toshiba Corp | Semiconductor integrated circuit device |
| JPS60198618A (ja) * | 1984-03-21 | 1985-10-08 | Oki Electric Ind Co Ltd | ダイナミツク論理回路 |
| JPS61105795A (ja) * | 1984-10-29 | 1986-05-23 | Nec Corp | メモリ回路 |
| JPS61262827A (ja) * | 1985-05-15 | 1986-11-20 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US4801820A (en) * | 1986-05-02 | 1989-01-31 | Motorola, Inc. | LSI array having power down capability |
| JPH01241089A (ja) * | 1988-03-23 | 1989-09-26 | Toshiba Corp | スタティック型ランダムアクセスメモリ |
| JPH01251496A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | スタティック型ランダムアクセスメモリ |
| US4963769A (en) * | 1989-05-08 | 1990-10-16 | Cypress Semiconductor | Circuit for selective power-down of unused circuitry |
| JPH07109864B2 (ja) * | 1989-09-13 | 1995-11-22 | シャープ株式会社 | スタティックｒａｍ |
| JP3057710B2 (ja) * | 1990-04-27 | 2000-07-04 | 日本電気株式会社 | 半導体メモリ装置 |
| US5115146A (en) * | 1990-08-17 | 1992-05-19 | Sgs-Thomson Microelectronics, Inc. | Power-on reset circuit for controlling test mode entry |
| US5251178A (en) * | 1991-03-06 | 1993-10-05 | Childers Jimmie D | Low-power integrated circuit memory |
| JP2938706B2 (ja) * | 1992-04-27 | 1999-08-25 | 三菱電機株式会社 | 同期型半導体記憶装置 |
| US5300831A (en) * | 1992-09-04 | 1994-04-05 | Pham Dac C | Logic macro and protocol for reduced power consumption during idle state |
-
1993
- 1993-12-17 JP JP5317676A patent/JP2838967B2/ja not_active Expired - Lifetime
-
1994
- 1994-12-15 US US08/356,725 patent/US5696729A/en not_active Expired - Lifetime
- 1994-12-16 EP EP94119975A patent/EP0665484A3/en not_active Withdrawn
- 1994-12-17 KR KR1019940034841A patent/KR100193409B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US5696729A (en) | 1997-12-09 |
| KR100193409B1 (ko) | 1999-06-15 |
| JPH07177015A (ja) | 1995-07-14 |
| EP0665484A3 (en) | 1996-04-10 |
| KR950020966A (ko) | 1995-07-26 |
| EP0665484A2 (en) | 1995-08-02 |
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