JPH08249879A - 同期型半導体記憶装置及び内部昇圧電源電圧発生装置 - Google Patents

Abstract

(57)【要約】 【目的】 出力バッファ用の安定な内部昇圧電源電圧を
発生させて、出力データの高速化、出力データのＨレベ
ルの補償及び低消費電力化を図る。 【構成】 内部昇圧電源電圧発生装置７はデータ信号変
化検知器回路とチャージポンプ回路とを有する。データ
信号変化検知器回路は、バーストアドレスＲＹｉによっ
てリード・レジスタ４より順次に読み出されるデータバ
ス５上のリードデータの信号変化毎にパルスを出力し、
そのパルスをトリガとして、チャージポンプ回路は（２
×電源電圧−出力バッファの最終段のトランジスタの閾
値）で与えられるレベルまで昇圧し、上記リードデータ
が出力段８に入力する前に、その昇圧後の電圧を内部昇
圧電源電圧Ｖｐｐとして出力段８の出力バッファに供給
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、同期型半導体記憶装
置に関するものであり、特にその内部昇圧電源電圧発生
装置および、高速アクセス技術に関するものである。

【０００２】

【従来の技術】近年のマイクロプロセッサ（以後、ＭＰ
Ｕと称す）の高速化に伴い、主記憶として用いられるダ
イナミックＲＡＭ（以後、ＤＲＡＭと称す）のアクセス
タイム及びサイクルタイムがボトルネックとなって、シ
ステム全体の性能を落とすということがよく言われてい
る。この対策として、システムの性能を向上させるため
に、ＤＲＡＭとＭＰＵの間に、ＳＲＡＭからなるキャッ
シュメモリと呼ばれる高速メモリを置く手段がよく取ら
れるが、ＳＲＡＭはＤＲＡＭに比べて高価なため、パー
ソナルコンピュータなどの比較的安価な装置には適して
いない。このため、安価なＤＲＡＭを用いてなおかつシ
ステムの性能を向上させることが求められている。

【０００３】これに対する１つの解決方法として、ＤＲ
ＡＭをシステムクロックに同期させて連続した数ビット
（例えば８ビット）に高速アクセスすることが可能な、
同期型ＤＲＡＭ（SynchronousＤＲＡＭ。以後、ＳＤＲ
ＡＭと称す。）と呼ばれるものが提案されている。以
下、この動作について簡単に説明する。

【０００４】図１３〜図１５に、ＳＤＲＡＭの標準的な
タイミングチャートを示す。従来のＤＲＡＭでは、／Ｒ
ＡＳ，／ＣＡＳというコントロールピンに同期してアド
レス及び入力データなどを取り込んで動作させていたの
に対し、ＳＤＲＡＭでは、システムクロック信号ＣＬＫ
の立ち上がりエッジで／ＲＡＳ，／ＣＡＳ、アドレス，
データなどを取り込み、動作させる。このように、外部
クロック（ＣＬＫ）に同期させることの利点は、アドレ
スなどのスキュー（タイミングのずれ）によるデータ入
出力のマージンを確保せずにすみ、サイクルタイムを高
速化できること等があげられる。また、システムによっ
ては、連続した数ビットにアクセスする頻度が高い場合
があり、この連続アクセスタイムを高速にすることによ
って、平均アクセスタイムをＳＲＡＭに匹敵させること
ができる。

【０００５】図１３〜図１５に示すように、システムク
ロック信号ＣＬＫ（以後、単にクロック信号ＣＬＫと称
す）の立ち上がりエッジで、外部からの制御信号（ロウ
アドレスストローブ信号／ＲＡＳ、コラムアドレススト
ローブ信号／ＣＡＳ、アドレス信号、データ等）が取り
込まれる。アドレス信号（Ａ０〜Ａ１０）は、行アドレ
ス信号Ｘと列アドレス信号Ｙとが時分割的に多重化され
て与えられる。ロウアドレスストローブ信号／ＲＡＳが
クロック信号ＣＬＫの立ち上がりエッジにおいて活性状
態の“Ｌ”レベルにあれば、そのときのアドレス信号が
行アドレス信号Ｘとして取り込まれる。

【０００６】その後、コラムアドレスストローブ信号／
ＣＡＳがクロック信号ＣＬＫの立ち上がりエッジにおい
て活性状態の“Ｌ”レベルにあれば、そのときのアドレ
ス信号が列アドレス信号Ｙとして取り込まれる。この取
り込まれた行アドレス信号Ｘおよび列アドレス信号Ｙに
従って、ＳＤＲＡＭ内において行および列の選択動作が
実施される。行アドレスストローブ信号／ＲＡＳが
“Ｌ”レベルに立ち下がってから所定のクロック期間
（図１３〜図１５においては、６クロックサイクル）が
経過した後、最初の８ビットデータＱ０が出力される。
以降、クロック信号ＣＬＫの立ち上がりに応答して、デ
ータが順次に出力される。

【０００７】書き込み動作時においては、行アドレス信
号Ｘの取り込みは、データ読み出し時と同様である。ク
ロック信号ＣＬＫの立ち上がりエッジにおいて、コラム
アドレスストローブ信号／ＣＡＳおよびライトイネーブ
ル信号／ＷＥがともに活性状態の“Ｌ”レベルにあるな
らば、列アドレス信号Ｙが取り込まれるとともに、その
ときに与えられていたデータＤ０が最初の書き込みデー
タとして取り込まれる。これらの信号／ＲＡＳおよび／
ＣＡＳの立ち下がりに応答して、ＳＤＲＡＭ内部におい
ては、行および列選択動作が実行される。クロック信号
ＣＬＫに同期して順次に入力データＤ１，…，Ｄ７が取
り込まれ、順次メモリセルにこの取り込まれた入力デー
タが書き込まれる。

【０００８】ＳＤＲＡＭにおいては、内部のデータ転送
速度の向上のために、図１６に示すようなパイプライン
方式が採用されている。ステージ１はアドレスバッファ
からリード・レジスタまでであり、ステージ２はリード
・レジスタから出力バッファの側に置かれたラッチまで
であり、ステージ３は出力バッファである。これらのス
テージ１〜３中、ステージ１が最も長いステージになる
が、メモリアレイからリード・レジスタまでデータを並
列に転送するため、ここに複数ＣＬＫ周期を割り当てる
ことが可能であり、ＣＬＫ周波数を落とすことなくレイ
テンシを増やすだけでリード・レジスタから出力まで容
易にパイプライン動作が行える。

【０００９】図１７のブロック図及び図１８のタイミン
グチャートは、レイテンシ（コラムアドレスが確定して
からデータが出力されるまでのＣＬＫサイクル数）＝
４、バースト長（連続して読み書きされるビット数）＝
４の読み出しパスを示している。コラムアクセスが開始
すると、コラム選択線（ＣＳＬ）、プリアンプイネーブ
ル信号（ＰＡＥ）が活性化され、メモリアレイからリー
ド・レジスタにパラレルデータが一度に転送される。そ
して、パラレルデータはシリアルデータに変換され、リ
ード・レジスタからデータ出力まではパイプライン動作
が行なわれる。すなわち、コラムアクセスが開始してか
ら次のクロック信号ＣＬＫをトリガにして内部アドレス
のバーストアドレスを発生し、更に次のクロック信号Ｃ
ＬＫをトリガにしてデータが出力される。

【００１０】さらに高速なデータ出力の手段として、供
給された内部昇圧電源電圧を出力最終段のＮチャネルト
ランジスタのゲートに入力し、データアクセス時間を高
速化している。また、電源電圧Ｖｃｃのみで動作するＮ
チャネルトランジスタの出力バッファでは、Ｎチャネル
トランジスタの閾値Ｖｔｈのために出力データが（Ｖｃ
ｃ−Ｖｔｈ）となり、電源電圧Ｖｃｃの低電圧化が進む
と出力データが高レベルの閾値レベルに達しないという
問題が生じる。したがって、出力バッファに内部昇圧電
源電圧を供給することで、出力データのＮチャネルトラ
ンジスタの閾値損失の補償もしている。

【００１１】

【発明が解決しようとする課題】ＳＤＲＡＭのような高
速同期型ＤＲＡＭでは、出力データが１００ＭＨｚ以上
の外部クロックに同期してバースト出力するので、かな
り安定した内部昇圧電源電圧が必要となる。

【００１２】ところが、従来の内部昇圧電源電圧は、内
部のオシレータで生成されている。内部のオシレータは
ある一定周期で動作するので、生成される内部昇圧電源
電圧は外部クロックに対して常に安定しているわけでは
ない。さらに内部昇圧電源電圧の供給能力が小さい場合
には、長期の連続データ出力が続くと、内部昇圧電源電
圧レベルが徐々に低くなりデータのアクセス時間が遅く
なってしまうという問題が生じる。この場合、内部のオ
シレータの周期を短くして供給能力を増やしても、デー
タ出力の周期が内部のオシレータの周期よりも長くなっ
た場合には、却って余分な消費電流が増えてしまうとい
う不都合が生じる。

【００１３】本発明は上記のような問題点を解消するた
めになされたものであり、長期の連続データ出力時にお
いても、安定したデータ出力を補償するような高い供給
能力を持ち、しかも消費電力の少ない内部昇圧電源電圧
発生装置を同期型半導体記憶装置内に提供することを目
的としている。

【００１４】

【課題を解決するための手段】請求項１に係る発明は、
パイプライン動作を行ってリードデータを出力段より出
力する同期型半導体記憶装置において、前記出力段の前
ステージに於ける前記リードデータの信号変化をトリガ
ーとして内部昇圧電源電圧を発生させ、当該内部昇圧電
源電圧を前記出力段の出力バッファに供給する内部昇圧
電源電圧発生手段を備えたものである。

【００１５】請求項２に係る発明では、請求項１記載の
同期型半導体記憶装置における前記内部昇圧電源電圧発
生手段は、前記リードデータの信号変化に応じて、前記
出力バッファの最終段のトランジスタの閾値分の損失を
補償可能なレベルにまで電源電圧レベルを昇圧し、当該
昇圧後の電圧を前記内部昇圧電源電圧として出力する。

【００１６】請求項３に係る発明では、請求項２記載の
同期型半導体記憶装置における前記内部昇圧電源電圧発
生手段は、前記リードデータの信号変化毎に前記電源電
圧レベルをそのハイレベルとするパルスを出力するデー
タ信号変化検知器回路と、前記パルスの入力に応じて、
前記電源電圧レベルを（２×前記電源電圧−前記閾値）
で与えられるレベルに昇圧して前記内部昇圧電源電圧を
生成・出力するチャージポンプ回路とを備えている。

【００１７】請求項４に係る発明は、パイプライン動作
を行ってリードデータを出力段より出力する同期型半導
体記憶装置において、前記出力段の前ステージに於ける
前記リードデータの信号変化の内で前記出力段の出力デ
ータをローレベルからハイレベルへと変化させる信号変
化のみをトリガーとして内部昇圧電源電圧を発生させ、
当該内部昇圧電源電圧を前記出力段の出力バッファに供
給する内部昇圧電源電圧発生手段を備えたものである。

【００１８】請求項５に係る発明では、請求項４記載の
同期型半導体記憶装置における前記内部昇圧電源電圧発
生手段が、前記ローレベルから前記ハイレベルへと変化
する前記出力データに対応した前記リードデータの信号
変化に応じて前記出力バッファの最終段のトランジスタ
の閾値分の損失を補償可能なレベルにまで電源電圧レベ
ルを昇圧し、当該昇圧後の電圧を前記内部昇圧電源電圧
として出力するものとしている。

【００１９】請求項６に係る発明は、請求項５記載の同
期型半導体記憶装置における前記内部昇圧電源電圧発生
手段が、前記ローレベルから前記ハイレベルへと変化す
る前記出力データに対応した前記リードデータの信号変
化が入力したときのみ、前記電源電圧レベルをそのハイ
レベルとするパルスを出力するデータ信号変化検知器回
路と、前記パルスの入力に応じて、前記電源電圧レベル
を（２×前記電源電圧−前記閾値）で与えられるレベル
に昇圧して前記内部昇圧電源電圧を生成・出力するチャ
ージポンプ回路とを備えたものである。

【００２０】請求項７に係る発明は、２以上の語構成を
有し、パイプライン動作を行う同期型半導体記憶装置に
おいて、各出力段毎に、当該出力段の前ステージに於け
るリードデータの信号変化に応じて内部昇圧電源電圧を
発生させ、その内部昇圧電源電圧を当該出力段の出力バ
ッファに供給する内部昇圧電源電圧発生手段を設けたも
のである。

【００２１】請求項８に係る発明では、請求項７記載の
同期型半導体記憶装置における前記内部昇圧電源電圧発
生手段の各々は、対応する前記リードデータの信号変化
の内で対応する前記出力段の出力データをローレベルか
らハイレベルへと変化させる信号変化のみをそのトリガ
ーとして、対応する前記内部昇圧電源電圧を発生させる
ものである。

【００２２】請求項９に係る発明は、請求項７又は請求
項８記載の同期型半導体記憶装置において、前記内部昇
圧電源電圧発生手段の各々の出力に接続される容量を共
通化したものである。

【００２３】請求項１０に係る発明は、パイプライン動
作を行ってリードデータを少なくとも一つの出力段の出
力バッファより出力する同期型半導体記憶装置において
用いられ、前記出力バッファに内部昇圧電源電圧を供給
する内部昇圧電源電圧発生装置であって、前記出力段に
入力する前の段階での前記リードデータの信号変化に応
じて内部昇圧電源電圧を発生させるものである。

【００２４】請求項１１に係る発明は、請求項１０記載
の内部昇圧電源電圧発生装置において、前記リードデー
タの信号変化を、前記出力バッファより出力されるデー
タがローレベルからハイレベルへと変化する際の対応す
るリードデータの信号変化のみに限定したものである。

【００２５】

【作用】請求項１記載の同期型半導体記憶装置では、内
部昇圧電源電圧発生手段は、出力段の前ステージに於け
るリードデータの信号変化をそのトリガーとして内部昇
圧電源電圧を発生させ、それを出力バッファに供給す
る。

【００２６】請求項２記載の同期型半導体記憶装置で
は、内部昇圧電源電圧発生手段は、前ステージのリード
データの信号変化に応じて、電源電圧レベルを出力バッ
ファの最終段のトランジスタの閾値分の損失を補償可能
なレベルにまで昇圧し、昇圧後の電圧を内部昇圧電源電
圧として出力する。これにより、出力バッファは、上記
閾値分の損失を受けることのないデータを安定して出力
する。

【００２７】請求項３記載の同期型半導体記憶装置で
は、データ信号変化検知器回路は、リードデータの信号
変化が入力する毎にパルスを発生させ、そのパルスをチ
ャージポンプ回路に出力する。チャージポンプ回路は、
入力したパルスが与える電源電圧レベルを（２×電源電
圧−閾値）で与えられるレベルまで昇圧して、その昇圧
後の電圧を内部昇圧電源電圧として出力バッファに供給
する。

【００２８】請求項４記載の同期型半導体記憶装置で
は、内部昇圧電源電圧発生手段は、ローレベルからハイ
レベルへと変化する出力データに対応した前ステージの
リードデータの信号変化をそのトリガーとして受けて内
部昇圧電源電圧を発生させ、それを出力バッファに供給
する。

【００２９】請求項５記載の同期型半導体記憶装置で
は、内部昇圧電源電圧発生手段は、ローレベルからハイ
レベルへと変化する出力データに対応した前ステージの
リードデータの信号変化の入力に対してのみ、電源電圧
レベルを出力バッファの最終段のトランジスタの閾値分
の損失を補償可能なレベルにまで昇圧し、昇圧後の電圧
を内部昇圧電源電圧として出力する。これにより、出力
バッファは、上記閾値分の損失を受けることなく、ロー
レベルからハイレベルへと変化する出力データを安定し
て出力する。

【００３０】請求項６記載の同期型半導体記憶装置で
は、データ信号変化検知器回路は、ローレベルからハイ
レベルへと変化する出力データに対応したリードデータ
の信号変化の入力を受けて、パルスをチャージポンプ回
路に出力する。チャージポンプ回路は、入力したパルス
が与える電源電圧レベルを（２×電源電圧−閾値）で与
えられるレベルまで昇圧して、その昇圧後の電圧を内部
昇圧電源電圧として出力バッファに供給する。

【００３１】請求項７記載の同期型半導体記憶装置で
は、内部昇圧電源電圧発生手段の各々は、リードデータ
が出力段に入力する前の段階で、当該リードデータの信
号変化に応じて内部昇圧電源電圧を発生させ、それを出
力バッファに供給する。

【００３２】請求項８記載の同期型半導体記憶装置で
は、内部昇圧電源電圧発生手段の各々は、出力データを
ローレベルからハイレベルへと変化させるリードデータ
が出力段に入力する前の段階で、当該リードデータの信
号変化をそのトリガーとして内部昇圧電源電圧を発生さ
せ、それを出力バッファに供給する。

【００３３】請求項９記載の同期型半導体記憶装置で
は、各容量の和が各内部昇圧電源電圧発生手段の実際の
容量となり、大容量化される。

【００３４】請求項１０記載の内部昇圧電源電圧発生装
置は、リードデータが出力段に入力する前の段階で、当
該リードデータの信号変化に応じて内部昇圧電源電圧を
発生させて出力バッファに供給する。

【００３５】請求項１１記載の内部昇圧電源電圧発生装
置は、出力データをローレベルからハイレベルへと変化
させるリードデータが出力段に入力する前の段階で、当
該リードデータの信号変化に応じて内部昇圧電源電圧を
発生させ、それを出力バッファに供給する。

【００３６】

【実施例】この発明は、パイプライン動作を行なう同期
型半導体記憶装置において、データ出力段の前ステージ
のリードデータを利用して、出力段用の内部昇圧電源電
圧を発生させることとしている。以下、各実施例につい
て詳述する。

【００３７】（実施例１）図１のブロック図に、本発明
に係る同期型半導体記憶装置において用いられる内部昇
圧電源電圧の発生構成の第１の実施例を示す。その他の
構成は、従来技術で述べたのと同一である。図１は、リ
ード時のコラムアドレス入力からデータ出力までのアク
セスパスを示している。１はアドレスバッファを、２は
コラムデコーダを、３はセンスアンプを、４はリード・
レジスタを、５はデータバスないしはリードバスを、６
はラッチを、７は内部昇圧電源電圧発生装置を、８は出
力段を、９はバースト・アドレス・カウンタを、１０は
ＤＯＴ信号発生回路を、ｅｘｔ．Ａｄｄｒｅｓｓは外部
アドレス信号を、ｉｎｔ．ＣＬＫはシステムクロック信
号より生成された内部クロック信号を、Ｑはデータ出力
を、ＤＯＴはデータ出力トリガー信号を、ＣＳＬはコラ
ム選択線を、Ｖｐｐは内部昇圧電源電圧を、ＰＡＥはリ
ード・レジスタ４内部のアンプをイネーブルとするため
のプリアンプイネーブル信号を、それぞれ示す。

【００３８】まず、ステージ１で、外部アドレス信号ｅ
ｘｔ．Ａｄｄｒｅｓｓが与えるコラムアドレスをアドレ
スバッファ１に取り込み、それをコラムデコーダ２でデ
コードすることによりコラム選択線ＣＳＬが選択され、
その結果、センスアンプ３を介してデータがリード・レ
ジスタ４に転送される。

【００３９】次にステージ２で、バースト・アドレス・
カウンタ９により生成された内部バーストアドレスＲＹ
ｉによって、リード・レジスタ４から順次にデータがリ
ードバス（データバス）５に伝達される。

【００４０】最後のステージ３では、ラッチ６を経て出
力段８からデータが出力される。

【００４１】図１の内部昇圧電源電圧発生装置７は出力
段８内の出力バッファに内部昇圧電源電圧Ｖｐｐを供給
するものであって、その内部にチャージポンプ回路を有
しており、当該チャージポンプ回路はステージ２におけ
るリードデータの信号変化をトリガーにして動作する。

【００４２】図２に、第１の実施例のタイミングチャー
トを示す。同図中、外部クロックｅｘｔ．ＣＬＫはシス
テムクロック信号を示す。時刻Ｔ１においてコラムアク
セスが開始してから、時刻Ｔ３におけるシステムクロッ
ク信号ｅｘｔ．ＣＬＫをトリガにして内部アドレスのバ
ーストアドレスＲＹｉを発生し、リードバス５にリード
データＲ１が伝達される。更に時刻Ｔ４におけるシステ
ムクロック信号ｅｘｔ．ＣＬＫをトリガにしてデータ出
力トリガー信号ＤＯＴが発生し、データＱ１が出力され
る。以後、同様にしてデータＱ２，Ｑ３，Ｑ４が順次に
出力される。その際、内部昇圧電源電圧Ｖｐｐは、リー
ドバス５に伝達されるリードデータ（Ｒ１、Ｒ２、Ｒ
３、Ｒ４）の信号変化をトリガーにして発生され、出力
段８の出力バッファに供給される。

【００４３】図３は内部昇圧電源電圧発生装置７の構成
図を示しており、当該装置７はデータ信号変化検知器回
路１１及びチャージポンプ回路１２から構成されてい
る。又、図４は、出力段８内の出力バッファの構成図を
示している。同図中、１３はレベルシフタ、１４は遅延
段、１５はＰチャネルトランジスタ、１６，Ｎ１及びＮ
２の各々はＮチャネルトランジスタ、入力ＩＮはラッチ
６から出力されたリードデータである。

【００４４】更に図５に、出力バッファ内のレベルシフ
タ１３の具体的な構成図を示す。同図中、１７はインバ
ータ、１８及び２１はＮチャネルトランジスタ、１９及
び２０はＰチャネルトランジスタである。

【００４５】図４のレベルシフタ１３は、リードデータ
の“Ｈ”レベルを、電源電圧レベル（Ｖｃｃ）から内部
昇圧電源電圧レベルＶｐｐへ変換する。即ち、図５にお
いて、電源電圧レベル（Ｖｃｃ）から“Ｌ”レベルへと
変化するリードデータＩＮが入力すると、両トランジス
タ１８，２０がオンからオフへ変わり、他方、両トラン
ジスタ２１，１９がオンする結果、“Ｌ”レベルのデー
タが出力される。従って、図４のＰチャネルトランジス
タ１５がオンし、他方、Ｎチャネルトランジスタ１６が
オフして、出力バッファの最終段のＮチャネルトランジ
スタＮ１のゲートには内部昇圧電源電圧レベル（Ｖｐ
ｐ）が印加されることとなる。これにより、高速なデー
タ出力及び、ＮチャネルトランジスタＮ１の閾値電圧分
の損失を補償することができる。逆に、“Ｌ”レベルか
ら電源電圧レベル（Ｖｃｃ）へと変化するリードデータ
ＩＮが入力するときは、図５の両トランジスタ１８，２
０がオンし、両トランジスタ２１，１９がオフする結
果、レベルシフタ１３の出力は内部昇圧電源電圧（Ｖｐ
ｐ）レベルまで昇圧する。このときは、図４のＮチャネ
ルトランジスタ１６及びＮ２がオンする結果、出力デー
タＱは“Ｌ”レベルとなる。

【００４６】図６に、図３のチャージポンプ回路１２の
一実施例の構成図を示す。同図中、２２はインバータ、
２３〜２５の各々はキャパシタ、２６〜２９の各々はＮ
チャネルトランジスタ、ＩＮ６は図３のデータ信号変化
検知器回路１１の出力である。

【００４７】又、図７に、チャージポンプ回路１２の動
作波形図を示す。図７中、Ｖｔｈは各Ｎチャネルトラン
ジスタの閾値電圧である。

【００４８】図７に示すように、チャージポンプ回路１
２の動作安定状態では、ノード６０１が（Ｖｃｃ−Ｖｔ
ｈ）から（２Ｖｃｃ−Ｖｔｈ）にあり、ノード６０２及
び６０３が共にＶｃｃから２Ｖｃｃにあるので、その出
力である内部昇圧電源電圧Ｖｐｐのレベルは（２Ｖｃｃ
−Ｖｔｈ）の電位レベルで安定する。よって、チャージ
ポンプ回路１２は、入力ＩＮ６の立ち上がり応じて、
（Ｖｃｃ＋Ｖｔｈ）以上のレベル、即ち（２Ｖｃｃ−Ｖ
ｔｈ）のレベルを有する内部昇圧電源電圧Ｖｐｐを、図
１の出力段８に供給することができる。

【００４９】図８は、図３に示したデータ信号変化検知
器回路１１の具体的一実施例を示す。同回路１１は、遅
延段３０とＥｘ．ＯＲゲート３１とを有する。入力ＩＮ
８は、リードデータである。遅延段３０は、出力信号Ｏ
ＵＴ８のパルス幅を決めるものである。同回路１１は、
入力ＩＮ８がレベル変化をおこす毎に、１パルスを出力
信号ＯＵＴ８として出力する。

【００５０】図６に示したチャージポンプ回路１２の入
力ＩＮ６には、データ信号変化検知器回路１１の出力信
号ＯＵＴ８が入力され、チャージポンプ回路１２が動作
する。したがって、ステージ２において、データバス上
のリードデータが変化する毎にデータ信号変化検知器回
路１１が１パルスを出力し、その１パルス（ＯＵＴ８）
を受けてチャージポンプ回路１２は動作して内部昇圧電
源電圧Ｖｐｐを発生させ、ステージ３において出力段８
が上記リードデータの信号変化を受けて動作する以前
に、出力段８内の出力バッファへ、チャージポンプ回路
１２は内部昇圧電源電圧Ｖｐｐを供給することができ
る。

【００５１】また、連続して同じデータが続く場合に
は、出力段８の出力バッファが動作しないので、チャー
ジポンプ回路を動作させる必要がなく、実際その場合に
は、図６のチャージポンプ回路１２は動作しない。これ
により、長期の連続したデータ出力に対しても、安定し
たアクセスタイムを維持することができる。

【００５２】図１の実施例ではステージ数が３の場合を
述べているが、ステージ数は３以上に分割されていても
よく、この場合内部昇圧電源電圧は出力段のステージの
よりも前のいずれかのステージのリードデータの変化を
トリガーにして発生するように構成することが出来る。

【００５３】（実施例２）第１の実施例では、ステージ
２におけるリードデータの信号変化をトリガーにしてチ
ャージポンプ回路を動作させていたが、図４に示してい
るように、出力段で内部昇圧電源電圧Ｖｐｐが消費され
るのは、“Ｌ→Ｈ”へと変化するデータを出力するとき
のみである。

【００５４】そこで、図９のタイミングチャートに示す
ような第２の実施例が考えられる。即ち、図９に示すよ
うに、“Ｌ→Ｈ→Ｌ→Ｈ”と変化するデータ出力（Ｑ１
〜Ｑ４）に対して、内部昇圧電源電圧Ｖｐｐは、“Ｌ→
Ｈ”のデータ出力を与えるステージ２のリードデータ
（図９のＲ２及びＲ４）のみをトリガーとして発生され
る。“Ｌ”レベルのデータ出力時は出力バッファにおい
て内部昇圧電源電圧Ｖｐｐが消費されないので（図４で
Ｎ１がオフ、Ｎ２がオン）、チャージポンプ回路を動作
させなくても、内部昇圧電源電圧Ｖｐｐは安定した値を
保つ。従って、図１の内部昇圧電源電圧発生装置７を、
“Ｈ”レベルのデータＱが出力するときにのみそのチャ
ージポンプ回路を動作させるような構成とするならば、
内部昇圧電源電圧発生装置７の消費電流を低減させる効
果が得られる。

【００５５】図１０は、上記内部昇圧電源電圧発生装置
７を構成するデータ信号変化検知器回路１１Ａの具体的
一実施例を示す。同図において、３２及び３４はインバ
ータ、３３は遅延段、３５はＡＮＤゲートである。な
お、上記内部昇圧電源電圧発生装置７のチャージポンプ
回路は、図６に示したものと同じ構成でも良い。

【００５６】図１０のデータ信号変化検知器回路１１Ａ
は、リードデータである入力信号ＩＮ１０が“Ｈ→Ｌ”
へ変化する時のみ、１パルスを出力する。そのときのパ
ルス幅は、遅延段３３の遅延時間により定まる。従っ
て、このデータ信号変化検知器回路１１Ａにステージ２
のデータ（＝／Ｑ：Ｑの反転）を入力し、データ信号変
化検知器回路１１Ａの出力信号ＯＵＴ１０を図７のチャ
ージポンプ回路１２に供給することで、内部昇圧電源電
圧発生装置７は、“Ｌ→Ｈ”のデータ出力時にのみ内部
昇圧電源電圧Ｖｐｐを発生させることができる。これに
より、内部昇圧電源電圧発生装置７の低消費電力化が図
られる。

【００５７】（実施例３）図１１は、第３の実施例の特
徴部を示す。同図は、語構成が（ｎ＋１）である同期型
半導体記憶装置の各出力ピンＤＱ０〜ＤＱｎの出力段側
の構成を示している。上記同期型半導体記憶装置は第１
の実施例で述べたようなパイプライン動作を行い、各出
力ピンＤＱ０〜ＤＱｎの出力段８₀〜８_nに、上記ステー
ジ２のリードバス５₀〜５_n上のリードデータの信号変化
をトリガーとする内部昇圧電源電圧発生装置７₀〜７_nが
それぞれ備えられている。

【００５８】図１１における各出力段８₀〜８_nの内部昇
圧電源電圧発生装置７₀〜７_nは、第２の実施例と同じ構
成になっている。すなわち、出力段が“Ｌ→Ｈ”に遷移
するデータを出力するときにのみ、チャージポンプ回路
を動作させることとしており、これによって消費電流が
削減される効果が得られる。

【００５９】（実施例４）図１２は、第４の実施例に係
る同期型半導体記憶装置の特徴部を示す。この第４の実
施例の同期型半導体記憶装置は、第１の実施例で述べた
ようなパイプライン動作を行う同期型半導体記憶装置の
各出力ピンＤＱ０〜ＤＱｎの構成を示している。各出力
段８₀〜８_n毎に設けられた内部昇圧電源電圧発生装置７
₀〜７_nの構成は、第３の実施例と同じである。従って、
各内部昇圧電源電圧発生装置８₀〜８_nで生じる消費電力
は低減化されている。

【００６０】図１２の容量Ｃ１（Ｃ１₀〜Ｃ１_n）は、内
部昇圧電源電圧Ｖｐｐを蓄積させるものである。そし
て、各出力バッファ用の内部昇圧電源電圧の各容量Ｃ１
₀〜Ｃ１_nは、それぞれ接続されて共通化されている。各
内部昇圧電源電圧発生装置に一つの容量Ｃ１だけが付加
されている場合よりも、本実施例のように（ｎ＋１）倍
の容量が付加されている方が内部昇圧電源電圧Ｖｐｐは
安定になる。したがって、本実施例では、個々の容量を
共通化し大容量化することにより、内部昇圧電源電圧を
安定にさせる効果がある。

【００６１】以上のように、各実施例１〜４によれば、
出力バッファ用の安定な内部昇圧電源電圧Ｖｐｐが得ら
れ、出力データの高速化及び“Ｈ”レベルの補償を達成
することができる。更に、実施例２，３，４によれば、
内部昇圧電源電圧生成時における消費電力を小さくする
ことができるという利点も得られる。加えて、実施例４
によれば、内部昇圧電源電圧の各容量を共通化して大容
量にすることができ、その結果、内部昇圧電源電圧を安
定化させることができる利点もある。

【００６２】

【発明の効果】請求項１に係る発明によれば、出力バッ
ファ用の安定した内部昇圧電源電圧を得ることができ、
安定した高速データ出力を可能とすることができる。特
に、長期の連続したデータ出力に対しても、安定したア
クセスタイムを維持することが可能となる。

【００６３】請求項２に係る発明によれば、出力バッフ
ァの最終段のトランジスタの閾値分による出力データの
損失を補償することができる。

【００６４】請求項３に係る発明によれば、出力バッフ
ァの最終段のトランジスタの閾値分による出力データの
損失を補償することができる。

【００６５】請求項４に係る発明によれば、出力バッフ
ァ用の安定した内部昇圧電源電圧を得ることができ、安
定した高速データ出力を可能とすることができると共
に、特に、ローレベルからハイレベルへのデータ出力時
にのみ内部昇圧電源電圧を発生させることができるの
で、内部昇圧電源電圧発生時における消費電力を低減さ
せることができる効果がある。

【００６６】請求項５に係る発明によれば、出力バッフ
ァの最終段のトランジスタの閾値分による出力データの
損失を補償することができる。

【００６７】請求項６に係る発明によれば、出力バッフ
ァの最終段のトランジスタの閾値分による出力データの
損失を補償することができる。

【００６８】請求項７に係る発明によれば、各出力段毎
に、安定した内部昇圧電源電圧を発生させる内部昇圧電
源電圧発生手段を設けることができ、複数の語構成の同
期型半導体記憶装置においても、出力データの高速化及
び長期の連続したデータ出力に対するアクセスタイムの
安定化を実現することが可能となる。

【００６９】請求項８に係る発明によれば、複数の語構
成の同期型半導体記憶装置においても、内部昇圧電源電
圧発生時における消費電力の低減化を実現することがで
きる。

【００７０】請求項９に係る発明によれば、内部昇圧電
源電圧をより一層安定化させることができる。

【００７１】請求項１０に係る発明によれば、データ出
力に対して安定した内部昇圧電源電圧を発生させて同期
型半導体記憶装置に供給することが可能な内部昇圧電源
電圧発生装置を実現することができる。

【００７２】請求項１１に係る発明によれば、ローレベ
ルからハイレベルへ変化するデータを出力する時にだけ
必要な内部昇圧電源電圧を同期型半導体記憶装置に供給
し、それ以外のときには内部昇圧電源電圧を発生させな
いので、内部昇圧電源電圧発生装置の低消費電力化を図
ることができる。

【図面の簡単な説明】

【図１】 本発明における同期型半導体記憶装置の内部
昇圧電源電圧の発生構成の一実施例を示す構成図であ
る。

【図２】 本発明による内部昇圧電源電圧の発生動作の
一実施例を説明するタイミング図である。

【図３】 本発明における内部昇圧電源電圧発生装置の
一実施例を示す構成図である。

【図４】 出力バッファ回路の具体的構成を示す図であ
る。

【図５】 レベルシフタ回路の具体的構成を示す図であ
る。

【図６】 チャージポンプ回路の具体的構成を示す図で
ある。

【図７】 チャージポンプ回路の動作を示す信号波形図
である。

【図８】 本発明におけるデータ信号変化検知回路の一
実施例を示す構成図である。

【図９】 本発明による内部昇圧電源電圧の発生動作の
他の一実施例を説明するタイミングチャートである。

【図１０】 本発明におけるデータ信号変化検知器回路
の他の一実施例を示す構成図である。

【図１１】 本発明における内部昇圧電源電圧の発生構
成の他の一実施例を示す構成図である。

【図１２】 本発明における内部昇圧電源電圧の発生構
成のさらに他の一実施例を示す構成図である。

【図１３】 ＳＤＲＡＭの標準的な動作を説明するタイ
ミングチャートである。

【図１４】 ＳＤＲＡＭの標準的な動作を説明するタイ
ミングチャートである。

【図１５】 ＳＤＲＡＭの標準的な動作を説明するタイ
ミングチャートである。

【図１６】 ＳＤＲＡＭのパイプライン方式を示す構成
図である。

【図１７】 ＳＤＲＡＭのパイプライン方式を示す構成
図である。

【図１８】 ＳＤＲＡＭのパイプライン動作を説明する
タイミングチャートである。

【符号の説明】

４ リードレジスタ、６ ラッチ、７ 内部昇圧電源電
圧発生装置、８ 出力段、Ｑ データ出力、ＤＱ 出力
ピン、Ｖｐｐ 内部昇圧電源電圧、１１ データ信号変
化検知器回路、１２ チャージポンプ回路、１３ レベ
ルシフタ、Ｃ１容量。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 澤田 誠二 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内

Claims (11)

【特許請求の範囲】
1. 【請求項１】 パイプライン動作を行ってリードデータ
   を出力段より出力する同期型半導体記憶装置において、 前記出力段の前ステージに於ける前記リードデータの信
   号変化をトリガーとして内部昇圧電源電圧を発生させ、
   当該内部昇圧電源電圧を前記出力段の出力バッファに供
   給する内部昇圧電源電圧発生手段を、備えたことを特徴
   とする同期型半導体記憶装置。
2. 【請求項２】 請求項１記載の同期型半導体記憶装置に
   おいて、 前記内部昇圧電源電圧発生手段は、前記リードデータの
   信号変化に応じて、前記出力バッファの最終段のトラン
   ジスタの閾値分の損失を補償可能なレベルにまで電源電
   圧レベルを昇圧し、当該昇圧後の電圧を前記内部昇圧電
   源電圧として出力することを特徴とする同期型半導体記
   憶装置。
3. 【請求項３】 請求項２記載の同期型半導体記憶装置に
   おいて、 前記内部昇圧電源電圧発生手段は、 前記リードデータの信号変化毎に前記電源電圧レベルを
   そのハイレベルとするパルスを出力するデータ信号変化
   検知器回路と、 前記パルスの入力に応じて、前記電源電圧レベルを（２
   ×前記電源電圧−前記閾値）で与えられるレベルに昇圧
   して前記内部昇圧電源電圧を生成・出力するチャージポ
   ンプ回路とを、備えたことを特徴とする同期型半導体記
   憶装置。
4. 【請求項４】 パイプライン動作を行ってリードデータ
   を出力段より出力する同期型半導体記憶装置において、 前記出力段の前ステージに於ける前記リードデータの信
   号変化の内で前記出力段の出力データをローレベルから
   ハイレベルへと変化させる信号変化のみをトリガーとし
   て内部昇圧電源電圧を発生させ、当該内部昇圧電源電圧
   を前記出力段の出力バッファに供給する内部昇圧電源電
   圧発生手段を、備えたことを特徴とする同期型半導体記
   憶装置。
5. 【請求項５】 請求項４記載の同期型半導体記憶装置に
   おいて、 前記内部昇圧電源電圧発生手段は、前記ローレベルから
   前記ハイレベルへと変化する前記出力データに対応した
   前記リードデータの信号変化に応じて前記出力バッファ
   の最終段のトランジスタの閾値分の損失を補償可能なレ
   ベルにまで電源電圧レベルを昇圧し、当該昇圧後の電圧
   を前記内部昇圧電源電圧として出力することを特徴とす
   る同期型半導体記憶装置。
6. 【請求項６】 請求項５記載の同期型半導体記憶装置に
   おいて、 前記内部昇圧電源電圧発生手段は、 前記ローレベルから前記ハイレベルへと変化する前記出
   力データに対応した前記リードデータの信号変化が入力
   したときのみ、前記電源電圧レベルをそのハイレベルと
   するパルスを出力するデータ信号変化検知器回路と、 前記パルスの入力に応じて、前記電源電圧レベルを（２
   ×前記電源電圧−前記閾値）で与えられるレベルに昇圧
   して前記内部昇圧電源電圧を生成・出力するチャージポ
   ンプ回路とを、備えたことを特徴とする同期型半導体記
   憶装置。
7. 【請求項７】 ２以上の語構成を有し、パイプライン動
   作を行う同期型半導体記憶装置において、 各出力段毎に、 当該出力段の前ステージに於けるリードデータの信号変
   化に応じて内部昇圧電源電圧を発生させ、その内部昇圧
   電源電圧を当該出力段の出力バッファに供給する内部昇
   圧電源電圧発生手段を、備えたことを特徴とする同期型
   半導体記憶装置。
8. 【請求項８】 請求項７記載の同期型半導体記憶装置に
   おいて、 前記内部昇圧電源電圧発生手段の各々は、対応する前記
   リードデータの信号変化の内で対応する前記出力段の出
   力データをローレベルからハイレベルへと変化させる信
   号変化のみをそのトリガーとして、対応する前記内部昇
   圧電源電圧を発生させることを特徴とする同期型半導体
   記憶装置。
9. 【請求項９】 請求項７又は請求項８記載の同期型半導
   体記憶装置において、 前記内部昇圧電源電圧発生手段の各々の出力に接続され
   る容量を共通化していることを特徴とする同期型半導体
   記憶装置。
10. 【請求項１０】 パイプライン動作を行ってリードデー
    タを少なくとも一つの出力段の出力バッファより出力す
    る同期型半導体記憶装置において用いられ、前記出力バ
    ッファに内部昇圧電源電圧を供給する内部昇圧電源電圧
    発生装置であって、 前記出力段に入力する前の段階での前記リードデータの
    信号変化に応じて内部昇圧電源電圧を発生させることを
    特徴とする、内部昇圧電源電圧発生装置。
11. 【請求項１１】 請求項１０記載の内部昇圧電源電圧発
    生装置において、 前記リードデータの信号変化とは、前記出力バッファよ
    り出力されるデータがローレベルからハイレベルへと変
    化する際の対応するリードデータの信号変化のみを指す
    ことを特徴とする、内部昇圧電源電圧発生装置。