JP3703517B2 - 同期型半導体記憶装置及び内部昇圧電源電圧発生装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】
この発明は、同期型半導体記憶装置に関するものであり、特にその内部昇圧電源電圧発生装置および、高速アクセス技術に関するものである。
【０００２】
【従来の技術】
近年のマイクロプロセッサ（以後、ＭＰＵと称す）の高速化に伴い、主記憶として用いられるダイナミックＲＡＭ（以後、ＤＲＡＭと称す）のアクセスタイム及びサイクルタイムがボトルネックとなって、システム全体の性能を落とすということがよく言われている。この対策として、システムの性能を向上させるために、ＤＲＡＭとＭＰＵの間に、ＳＲＡＭからなるキャッシュメモリと呼ばれる高速メモリを置く手段がよく取られるが、ＳＲＡＭはＤＲＡＭに比べて高価なため、パーソナルコンピュータなどの比較的安価な装置には適していない。このため、安価なＤＲＡＭを用いてなおかつシステムの性能を向上させることが求められている。
【０００３】
これに対する１つの解決方法として、ＤＲＡＭをシステムクロックに同期させて連続した数ビット（例えば８ビット）に高速アクセスすることが可能な、同期型ＤＲＡＭ（SynchronousＤＲＡＭ。以後、ＳＤＲＡＭと称す。）と呼ばれるものが提案されている。以下、この動作について簡単に説明する。
【０００４】
図１３〜図１５に、ＳＤＲＡＭの標準的なタイミングチャートを示す。従来のＤＲＡＭでは、／ＲＡＳ，／ＣＡＳというコントロールピンに同期してアドレス及び入力データなどを取り込んで動作させていたのに対し、ＳＤＲＡＭでは、システムクロック信号ＣＬＫの立ち上がりエッジで／ＲＡＳ，／ＣＡＳ、アドレス，データなどを取り込み、動作させる。このように、外部クロック（ＣＬＫ）に同期させることの利点は、アドレスなどのスキュー（タイミングのずれ）によるデータ入出力のマージンを確保せずにすみ、サイクルタイムを高速化できること等があげられる。また、システムによっては、連続した数ビットにアクセスする頻度が高い場合があり、この連続アクセスタイムを高速にすることによって、平均アクセスタイムをＳＲＡＭに匹敵させることができる。
【０００５】
図１３〜図１５に示すように、システムクロック信号ＣＬＫ（以後、単にクロック信号ＣＬＫと称す）の立ち上がりエッジで、外部からの制御信号（ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、アドレス信号、データ等）が取り込まれる。アドレス信号（Ａ０〜Ａ１０）は、行アドレス信号Ｘと列アドレス信号Ｙとが時分割的に多重化されて与えられる。ロウアドレスストローブ信号／ＲＡＳがクロック信号ＣＬＫの立ち上がりエッジにおいて活性状態の“Ｌ”レベルにあれば、そのときのアドレス信号が行アドレス信号Ｘとして取り込まれる。
【０００６】
その後、コラムアドレスストローブ信号／ＣＡＳがクロック信号ＣＬＫの立ち上がりエッジにおいて活性状態の“Ｌ”レベルにあれば、そのときのアドレス信号が列アドレス信号Ｙとして取り込まれる。この取り込まれた行アドレス信号Ｘおよび列アドレス信号Ｙに従って、ＳＤＲＡＭ内において行および列の選択動作が実施される。行アドレスストローブ信号／ＲＡＳが“Ｌ”レベルに立ち下がってから所定のクロック期間（図１３〜図１５においては、６クロックサイクル）が経過した後、最初の８ビットデータＱ０が出力される。以降、クロック信号ＣＬＫの立ち上がりに応答して、データが順次に出力される。
【０００７】
書き込み動作時においては、行アドレス信号Ｘの取り込みは、データ読み出し時と同様である。クロック信号ＣＬＫの立ち上がりエッジにおいて、コラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥがともに活性状態の“Ｌ”レベルにあるならば、列アドレス信号Ｙが取り込まれるとともに、そのときに与えられていたデータＤ０が最初の書き込みデータとして取り込まれる。これらの信号／ＲＡＳおよび／ＣＡＳの立ち下がりに応答して、ＳＤＲＡＭ内部においては、行および列選択動作が実行される。クロック信号ＣＬＫに同期して順次に入力データＤ１，…，Ｄ７が取り込まれ、順次メモリセルにこの取り込まれた入力データが書き込まれる。
【０００８】
ＳＤＲＡＭにおいては、内部のデータ転送速度の向上のために、図１６に示すようなパイプライン方式が採用されている。ステージ１はアドレスバッファからリード・レジスタまでであり、ステージ２はリード・レジスタから出力バッファの側に置かれたラッチまでであり、ステージ３は出力バッファである。これらのステージ１〜３中、ステージ１が最も長いステージになるが、メモリアレイからリード・レジスタまでデータを並列に転送するため、ここに複数ＣＬＫ周期を割り当てることが可能であり、ＣＬＫ周波数を落とすことなくレイテンシを増やすだけでリード・レジスタから出力まで容易にパイプライン動作が行える。
【０００９】
図１７のブロック図及び図１８のタイミングチャートは、レイテンシ（コラムアドレスが確定してからデータが出力されるまでのＣＬＫサイクル数）＝４、バースト長（連続して読み書きされるビット数）＝４の読み出しパスを示している。コラムアクセスが開始すると、コラム選択線（ＣＳＬ）、プリアンプイネーブル信号（ＰＡＥ）が活性化され、メモリアレイからリード・レジスタにパラレルデータが一度に転送される。そして、パラレルデータはシリアルデータに変換され、リード・レジスタからデータ出力まではパイプライン動作が行なわれる。すなわち、コラムアクセスが開始してから次のクロック信号ＣＬＫをトリガにして内部アドレスのバーストアドレスを発生し、更に次のクロック信号ＣＬＫをトリガにしてデータが出力される。
【００１０】
さらに高速なデータ出力の手段として、供給された内部昇圧電源電圧を出力最終段のＮチャネルトランジスタのゲートに入力し、データアクセス時間を高速化している。また、電源電圧Ｖｃｃのみで動作するＮチャネルトランジスタの出力バッファでは、Ｎチャネルトランジスタの閾値Ｖｔｈのために出力データが（Ｖｃｃ−Ｖｔｈ）となり、電源電圧Ｖｃｃの低電圧化が進むと出力データが高レベルの閾値レベルに達しないという問題が生じる。したがって、出力バッファに内部昇圧電源電圧を供給することで、出力データのＮチャネルトランジスタの閾値損失の補償もしている。
【００１１】
【発明が解決しようとする課題】
ＳＤＲＡＭのような高速同期型ＤＲＡＭでは、出力データが１００ＭＨｚ以上の外部クロックに同期してバースト出力するので、かなり安定した内部昇圧電源電圧が必要となる。
【００１２】
ところが、従来の内部昇圧電源電圧は、内部のオシレータで生成されている。内部のオシレータはある一定周期で動作するので、生成される内部昇圧電源電圧は外部クロックに対して常に安定しているわけではない。さらに内部昇圧電源電圧の供給能力が小さい場合には、長期の連続データ出力が続くと、内部昇圧電源電圧レベルが徐々に低くなりデータのアクセス時間が遅くなってしまうという問題が生じる。この場合、内部のオシレータの周期を短くして供給能力を増やしても、データ出力の周期が内部のオシレータの周期よりも長くなった場合には、却って余分な消費電流が増えてしまうという不都合が生じる。
【００１３】
本発明は上記のような問題点を解消するためになされたものであり、長期の連続データ出力時においても、安定したデータ出力を補償するような高い供給能力を持ち、しかも消費電力の少ない内部昇圧電源電圧発生装置を同期型半導体記憶装置内に提供することを目的としている。
【００１４】
【課題を解決するための手段】
請求項１に係る発明は、パイプライン動作を行ってリードデータを出力段より出力する同期型半導体記憶装置において、前記出力段の前ステージに於ける前記リードデータの信号変化をトリガーとして内部昇圧電源電圧を発生させ、当該内部昇圧電源電圧を前記出力段の出力バッファに供給する内部昇圧電源電圧発生手段を備えたものである。
【００１５】
請求項２に係る発明では、請求項１記載の同期型半導体記憶装置における前記内部昇圧電源電圧発生手段は、前記リードデータの信号変化に応じて、前記出力バッファの最終段のトランジスタの閾値分の損失を補償可能なレベルにまで電源電圧レベルを昇圧し、当該昇圧後の電圧を前記内部昇圧電源電圧として出力する。
【００１６】
請求項３に係る発明では、請求項２記載の同期型半導体記憶装置における前記内部昇圧電源電圧発生手段は、前記リードデータの信号変化毎に前記電源電圧レベルをそのハイレベルとするパルスを出力するデータ信号変化検知器回路と、前記パルスの入力に応じて、前記電源電圧レベルを（２×前記電源電圧−前記閾値）で与えられるレベルに昇圧して前記内部昇圧電源電圧を生成・出力するチャージポンプ回路とを備えている。
【００１７】
請求項４に係る発明は、パイプライン動作を行ってリードデータを出力段より出力する同期型半導体記憶装置において、前記出力段の前ステージに於ける前記リードデータの信号変化の内で前記出力段の出力データをローレベルからハイレベルへと変化させる信号変化のみをトリガーとして内部昇圧電源電圧を発生させ、当該内部昇圧電源電圧を前記出力段の出力バッファに供給する内部昇圧電源電圧発生手段を備えたものである。
【００１８】
請求項５に係る発明では、請求項４記載の同期型半導体記憶装置における前記内部昇圧電源電圧発生手段が、前記ローレベルから前記ハイレベルへと変化する前記出力データに対応した前記リードデータの信号変化に応じて前記出力バッファの最終段のトランジスタの閾値分の損失を補償可能なレベルにまで電源電圧レベルを昇圧し、当該昇圧後の電圧を前記内部昇圧電源電圧として出力するものとしている。
【００１９】
請求項６に係る発明は、請求項５記載の同期型半導体記憶装置における前記内部昇圧電源電圧発生手段が、前記ローレベルから前記ハイレベルへと変化する前記出力データに対応した前記リードデータの信号変化が入力したときのみ、前記電源電圧レベルをそのハイレベルとするパルスを出力するデータ信号変化検知器回路と、前記パルスの入力に応じて、前記電源電圧レベルを（２×前記電源電圧−前記閾値）で与えられるレベルに昇圧して前記内部昇圧電源電圧を生成・出力するチャージポンプ回路とを備えたものである。
【００２０】
請求項７に係る発明は、２以上の語構成を有し、パイプライン動作を行う同期型半導体記憶装置において、各出力段毎に、当該出力段の前ステージに於けるリードデータの信号変化に応じて内部昇圧電源電圧を発生させ、その内部昇圧電源電圧を当該出力段の出力バッファに供給する内部昇圧電源電圧発生手段を設けたものである。
【００２１】
請求項８に係る発明では、請求項７記載の同期型半導体記憶装置における前記内部昇圧電源電圧発生手段の各々は、対応する前記リードデータの信号変化の内で対応する前記出力段の出力データをローレベルからハイレベルへと変化させる信号変化のみをそのトリガーとして、対応する前記内部昇圧電源電圧を発生させるものである。
【００２２】
請求項９に係る発明は、請求項７又は請求項８記載の同期型半導体記憶装置において、前記内部昇圧電源電圧発生手段の各々の出力に接続される容量を共通化したものである。
【００２３】
請求項１０に係る発明は、パイプライン動作を行ってリードデータを少なくとも一つの出力段の出力バッファより出力する同期型半導体記憶装置において用いられ、前記出力バッファに内部昇圧電源電圧を供給する内部昇圧電源電圧発生装置であって、前記出力段に入力する前の段階での前記リードデータの信号変化に応じて内部昇圧電源電圧を発生させるものである。
【００２４】
請求項１１に係る発明は、請求項１０記載の内部昇圧電源電圧発生装置において、前記リードデータの信号変化を、前記出力バッファより出力されるデータがローレベルからハイレベルへと変化する際の対応するリードデータの信号変化のみに限定したものである。
【００２５】
【作用】
請求項１記載の同期型半導体記憶装置では、内部昇圧電源電圧発生手段は、出力段の前ステージに於けるリードデータの信号変化をそのトリガーとして内部昇圧電源電圧を発生させ、それを出力バッファに供給する。
【００２６】
請求項２記載の同期型半導体記憶装置では、内部昇圧電源電圧発生手段は、前ステージのリードデータの信号変化に応じて、電源電圧レベルを出力バッファの最終段のトランジスタの閾値分の損失を補償可能なレベルにまで昇圧し、昇圧後の電圧を内部昇圧電源電圧として出力する。これにより、出力バッファは、上記閾値分の損失を受けることのないデータを安定して出力する。
【００２７】
請求項３記載の同期型半導体記憶装置では、データ信号変化検知器回路は、リードデータの信号変化が入力する毎にパルスを発生させ、そのパルスをチャージポンプ回路に出力する。チャージポンプ回路は、入力したパルスが与える電源電圧レベルを（２×電源電圧−閾値）で与えられるレベルまで昇圧して、その昇圧後の電圧を内部昇圧電源電圧として出力バッファに供給する。
【００２８】
請求項４記載の同期型半導体記憶装置では、内部昇圧電源電圧発生手段は、ローレベルからハイレベルへと変化する出力データに対応した前ステージのリードデータの信号変化をそのトリガーとして受けて内部昇圧電源電圧を発生させ、それを出力バッファに供給する。
【００２９】
請求項５記載の同期型半導体記憶装置では、内部昇圧電源電圧発生手段は、ローレベルからハイレベルへと変化する出力データに対応した前ステージのリードデータの信号変化の入力に対してのみ、電源電圧レベルを出力バッファの最終段のトランジスタの閾値分の損失を補償可能なレベルにまで昇圧し、昇圧後の電圧を内部昇圧電源電圧として出力する。これにより、出力バッファは、上記閾値分の損失を受けることなく、ローレベルからハイレベルへと変化する出力データを安定して出力する。
【００３０】
請求項６記載の同期型半導体記憶装置では、データ信号変化検知器回路は、ローレベルからハイレベルへと変化する出力データに対応したリードデータの信号変化の入力を受けて、パルスをチャージポンプ回路に出力する。チャージポンプ回路は、入力したパルスが与える電源電圧レベルを（２×電源電圧−閾値）で与えられるレベルまで昇圧して、その昇圧後の電圧を内部昇圧電源電圧として出力バッファに供給する。
【００３１】
請求項７記載の同期型半導体記憶装置では、内部昇圧電源電圧発生手段の各々は、リードデータが出力段に入力する前の段階で、当該リードデータの信号変化に応じて内部昇圧電源電圧を発生させ、それを出力バッファに供給する。
【００３２】
請求項８記載の同期型半導体記憶装置では、内部昇圧電源電圧発生手段の各々は、出力データをローレベルからハイレベルへと変化させるリードデータが出力段に入力する前の段階で、当該リードデータの信号変化をそのトリガーとして内部昇圧電源電圧を発生させ、それを出力バッファに供給する。
【００３３】
請求項９記載の同期型半導体記憶装置では、各容量の和が各内部昇圧電源電圧発生手段の実際の容量となり、大容量化される。
【００３４】
請求項１０記載の内部昇圧電源電圧発生装置は、リードデータが出力段に入力する前の段階で、当該リードデータの信号変化に応じて内部昇圧電源電圧を発生させて出力バッファに供給する。
【００３５】
請求項１１記載の内部昇圧電源電圧発生装置は、出力データをローレベルからハイレベルへと変化させるリードデータが出力段に入力する前の段階で、当該リードデータの信号変化に応じて内部昇圧電源電圧を発生させ、それを出力バッファに供給する。
【００３６】
【実施例】
この発明は、パイプライン動作を行なう同期型半導体記憶装置において、データ出力段の前ステージのリードデータを利用して、出力段用の内部昇圧電源電圧を発生させることとしている。以下、各実施例について詳述する。
【００３７】
（実施例１）
図１のブロック図に、本発明に係る同期型半導体記憶装置において用いられる内部昇圧電源電圧の発生構成の第１の実施例を示す。その他の構成は、従来技術で述べたのと同一である。図１は、リード時のコラムアドレス入力からデータ出力までのアクセスパスを示している。１はアドレスバッファを、２はコラムデコーダを、３はセンスアンプを、４はリード・レジスタを、５はデータバスないしはリードバスを、６はラッチを、７は内部昇圧電源電圧発生装置を、８は出力段を、９はバースト・アドレス・カウンタを、１０はＤＯＴ信号発生回路を、ｅｘｔ．Ａｄｄｒｅｓｓは外部アドレス信号を、ｉｎｔ．ＣＬＫはシステムクロック信号より生成された内部クロック信号を、Ｑはデータ出力を、ＤＯＴはデータ出力トリガー信号を、ＣＳＬはコラム選択線を、Ｖｐｐは内部昇圧電源電圧を、ＰＡＥはリード・レジスタ４内部のアンプをイネーブルとするためのプリアンプイネーブル信号を、それぞれ示す。
【００３８】
まず、ステージ１で、外部アドレス信号ｅｘｔ．Ａｄｄｒｅｓｓが与えるコラムアドレスをアドレスバッファ１に取り込み、それをコラムデコーダ２でデコードすることによりコラム選択線ＣＳＬが選択され、その結果、センスアンプ３を介してデータがリード・レジスタ４に転送される。
【００３９】
次にステージ２で、バースト・アドレス・カウンタ９により生成された内部バーストアドレスＲＹｉによって、リード・レジスタ４から順次にデータがリードバス（データバス）５に伝達される。
【００４０】
最後のステージ３では、ラッチ６を経て出力段８からデータが出力される。
【００４１】
図１の内部昇圧電源電圧発生装置７は出力段８内の出力バッファに内部昇圧電源電圧Ｖｐｐを供給するものであって、その内部にチャージポンプ回路を有しており、当該チャージポンプ回路はステージ２におけるリードデータの信号変化をトリガーにして動作する。
【００４２】
図２に、第１の実施例のタイミングチャートを示す。同図中、外部クロックｅｘｔ．ＣＬＫはシステムクロック信号を示す。時刻Ｔ１においてコラムアクセスが開始してから、時刻Ｔ３におけるシステムクロック信号ｅｘｔ．ＣＬＫをトリガにして内部アドレスのバーストアドレスＲＹｉを発生し、リードバス５にリードデータＲ１が伝達される。更に時刻Ｔ４におけるシステムクロック信号ｅｘｔ．ＣＬＫをトリガにしてデータ出力トリガー信号ＤＯＴが発生し、データＱ１が出力される。以後、同様にしてデータＱ２，Ｑ３，Ｑ４が順次に出力される。その際、内部昇圧電源電圧Ｖｐｐは、リードバス５に伝達されるリードデータ（Ｒ１、Ｒ２、Ｒ３、Ｒ４）の信号変化をトリガーにして発生され、出力段８の出力バッファに供給される。
【００４３】
図３は内部昇圧電源電圧発生装置７の構成図を示しており、当該装置７はデータ信号変化検知器回路１１及びチャージポンプ回路１２から構成されている。又、図４は、出力段８内の出力バッファの構成図を示している。同図中、１３はレベルシフタ、１４は遅延段、１５はＰチャネルトランジスタ、１６，Ｎ１及びＮ２の各々はＮチャネルトランジスタ、入力ＩＮはラッチ６から出力されたリードデータである。
【００４４】
更に図５に、出力バッファ内のレベルシフタ１３の具体的な構成図を示す。同図中、１７はインバータ、１８及び２１はＮチャネルトランジスタ、１９及び２０はＰチャネルトランジスタである。
【００４５】
図４のレベルシフタ１３は、リードデータの“Ｈ”レベルを、電源電圧レベル（Ｖｃｃ）から内部昇圧電源電圧レベルＶｐｐへ変換する。即ち、図５において、電源電圧レベル（Ｖｃｃ）から“Ｌ”レベルへと変化するリードデータＩＮが入力すると、両トランジスタ１８，２０がオンからオフへ変わり、他方、両トランジスタ２１，１９がオンする結果、“Ｌ”レベルのデータが出力される。従って、図４のＰチャネルトランジスタ１５がオンし、他方、Ｎチャネルトランジスタ１６がオフして、出力バッファの最終段のＮチャネルトランジスタＮ１のゲートには内部昇圧電源電圧レベル（Ｖｐｐ）が印加されることとなる。これにより、高速なデータ出力及び、ＮチャネルトランジスタＮ１の閾値電圧分の損失を補償することができる。逆に、“Ｌ”レベルから電源電圧レベル（Ｖｃｃ）へと変化するリードデータＩＮが入力するときは、図５の両トランジスタ１８，２０がオンし、両トランジスタ２１，１９がオフする結果、レベルシフタ１３の出力は内部昇圧電源電圧（Ｖｐｐ）レベルまで昇圧する。このときは、図４のＮチャネルトランジスタ１６及びＮ２がオンする結果、出力データＱは“Ｌ”レベルとなる。
【００４６】
図６に、図３のチャージポンプ回路１２の一実施例の構成図を示す。同図中、２２はインバータ、２３〜２５の各々はキャパシタ、２６〜２９の各々はＮチャネルトランジスタ、ＩＮ６は図３のデータ信号変化検知器回路１１の出力である。
【００４７】
又、図７に、チャージポンプ回路１２の動作波形図を示す。図７中、Ｖｔｈは各Ｎチャネルトランジスタの閾値電圧である。
【００４８】
図７に示すように、チャージポンプ回路１２の動作安定状態では、ノード６０１が（Ｖｃｃ−Ｖｔｈ）から（２Ｖｃｃ−Ｖｔｈ）にあり、ノード６０２及び６０３が共にＶｃｃから２Ｖｃｃにあるので、その出力である内部昇圧電源電圧Ｖｐｐのレベルは（２Ｖｃｃ−Ｖｔｈ）の電位レベルで安定する。よって、チャージポンプ回路１２は、入力ＩＮ６の立ち上がり応じて、（Ｖｃｃ＋Ｖｔｈ）以上のレベル、即ち（２Ｖｃｃ−Ｖｔｈ）のレベルを有する内部昇圧電源電圧Ｖｐｐを、図１の出力段８に供給することができる。
【００４９】
図８は、図３に示したデータ信号変化検知器回路１１の具体的一実施例を示す。同回路１１は、遅延段３０とＥｘ．ＯＲゲート３１とを有する。入力ＩＮ８は、リードデータである。遅延段３０は、出力信号ＯＵＴ８のパルス幅を決めるものである。同回路１１は、入力ＩＮ８がレベル変化をおこす毎に、１パルスを出力信号ＯＵＴ８として出力する。
【００５０】
図６に示したチャージポンプ回路１２の入力ＩＮ６には、データ信号変化検知器回路１１の出力信号ＯＵＴ８が入力され、チャージポンプ回路１２が動作する。したがって、ステージ２において、データバス上のリードデータが変化する毎にデータ信号変化検知器回路１１が１パルスを出力し、その１パルス（ＯＵＴ８）を受けてチャージポンプ回路１２は動作して内部昇圧電源電圧Ｖｐｐを発生させ、ステージ３において出力段８が上記リードデータの信号変化を受けて動作する以前に、出力段８内の出力バッファへ、チャージポンプ回路１２は内部昇圧電源電圧Ｖｐｐを供給することができる。
【００５１】
また、連続して同じデータが続く場合には、出力段８の出力バッファが動作しないので、チャージポンプ回路を動作させる必要がなく、実際その場合には、図６のチャージポンプ回路１２は動作しない。これにより、長期の連続したデータ出力に対しても、安定したアクセスタイムを維持することができる。
【００５２】
図１の実施例ではステージ数が３の場合を述べているが、ステージ数は３以上に分割されていてもよく、この場合内部昇圧電源電圧は出力段のステージのよりも前のいずれかのステージのリードデータの変化をトリガーにして発生するように構成することが出来る。
【００５３】
（実施例２）
第１の実施例では、ステージ２におけるリードデータの信号変化をトリガーにしてチャージポンプ回路を動作させていたが、図４に示しているように、出力段で内部昇圧電源電圧Ｖｐｐが消費されるのは、“Ｌ→Ｈ”へと変化するデータを出力するときのみである。
【００５４】
そこで、図９のタイミングチャートに示すような第２の実施例が考えられる。即ち、図９に示すように、“Ｌ→Ｈ→Ｌ→Ｈ”と変化するデータ出力（Ｑ１〜Ｑ４）に対して、内部昇圧電源電圧Ｖｐｐは、“Ｌ→Ｈ”のデータ出力を与えるステージ２のリードデータ（図９のＲ２及びＲ４）のみをトリガーとして発生される。“Ｌ”レベルのデータ出力時は出力バッファにおいて内部昇圧電源電圧Ｖｐｐが消費されないので（図４でＮ１がオフ、Ｎ２がオン）、チャージポンプ回路を動作させなくても、内部昇圧電源電圧Ｖｐｐは安定した値を保つ。従って、図１の内部昇圧電源電圧発生装置７を、“Ｈ”レベルのデータＱが出力するときにのみそのチャージポンプ回路を動作させるような構成とするならば、内部昇圧電源電圧発生装置７の消費電流を低減させる効果が得られる。
【００５５】
図１０は、上記内部昇圧電源電圧発生装置７を構成するデータ信号変化検知器回路１１Ａの具体的一実施例を示す。同図において、３２及び３４はインバータ、３３は遅延段、３５はＡＮＤゲートである。なお、上記内部昇圧電源電圧発生装置７のチャージポンプ回路は、図６に示したものと同じ構成でも良い。
【００５６】
図１０のデータ信号変化検知器回路１１Ａは、リードデータである入力信号ＩＮ１０が“Ｈ→Ｌ”へ変化する時のみ、１パルスを出力する。そのときのパルス幅は、遅延段３３の遅延時間により定まる。従って、このデータ信号変化検知器回路１１Ａにステージ２のデータ（＝／Ｑ：Ｑの反転）を入力し、データ信号変化検知器回路１１Ａの出力信号ＯＵＴ１０を図７のチャージポンプ回路１２に供給することで、内部昇圧電源電圧発生装置７は、“Ｌ→Ｈ”のデータ出力時にのみ内部昇圧電源電圧Ｖｐｐを発生させることができる。これにより、内部昇圧電源電圧発生装置７の低消費電力化が図られる。
【００５７】
（実施例３）
図１１は、第３の実施例の特徴部を示す。同図は、語構成が（ｎ＋１）である同期型半導体記憶装置の各出力ピンＤＱ０〜ＤＱｎの出力段側の構成を示している。上記同期型半導体記憶装置は第１の実施例で述べたようなパイプライン動作を行い、各出力ピンＤＱ０〜ＤＱｎの出力段８0〜８nに、上記ステージ２のリードバス５0〜５n上のリードデータの信号変化をトリガーとする内部昇圧電源電圧発生装置７0〜７nがそれぞれ備えられている。
【００５８】
図１１における各出力段８0〜８nの内部昇圧電源電圧発生装置７0〜７nは、第２の実施例と同じ構成になっている。すなわち、出力段が“Ｌ→Ｈ”に遷移するデータを出力するときにのみ、チャージポンプ回路を動作させることとしており、これによって消費電流が削減される効果が得られる。
【００５９】
（実施例４）
図１２は、第４の実施例に係る同期型半導体記憶装置の特徴部を示す。この第４の実施例の同期型半導体記憶装置は、第１の実施例で述べたようなパイプライン動作を行う同期型半導体記憶装置の各出力ピンＤＱ０〜ＤＱｎの構成を示している。各出力段８0〜８n毎に設けられた内部昇圧電源電圧発生装置７0〜７nの構成は、第３の実施例と同じである。従って、各内部昇圧電源電圧発生装置８0〜８nで生じる消費電力は低減化されている。
【００６０】
図１２の容量Ｃ１（Ｃ１0〜Ｃ１n）は、内部昇圧電源電圧Ｖｐｐを蓄積させるものである。そして、各出力バッファ用の内部昇圧電源電圧の各容量Ｃ１0〜Ｃ１nは、それぞれ接続されて共通化されている。各内部昇圧電源電圧発生装置に一つの容量Ｃ１だけが付加されている場合よりも、本実施例のように（ｎ＋１）倍の容量が付加されている方が内部昇圧電源電圧Ｖｐｐは安定になる。したがって、本実施例では、個々の容量を共通化し大容量化することにより、内部昇圧電源電圧を安定にさせる効果がある。
【００６１】
以上のように、各実施例１〜４によれば、出力バッファ用の安定な内部昇圧電源電圧Ｖｐｐが得られ、出力データの高速化及び“Ｈ”レベルの補償を達成することができる。更に、実施例２，３，４によれば、内部昇圧電源電圧生成時における消費電力を小さくすることができるという利点も得られる。加えて、実施例４によれば、内部昇圧電源電圧の各容量を共通化して大容量にすることができ、その結果、内部昇圧電源電圧を安定化させることができる利点もある。
【００６２】
【発明の効果】
請求項１に係る発明によれば、出力バッファ用の安定した内部昇圧電源電圧を得ることができ、安定した高速データ出力を可能とすることができる。特に、長期の連続したデータ出力に対しても、安定したアクセスタイムを維持することが可能となる。
【００６３】
請求項２に係る発明によれば、出力バッファの最終段のトランジスタの閾値分による出力データの損失を補償することができる。
【００６４】
請求項３に係る発明によれば、出力バッファの最終段のトランジスタの閾値分による出力データの損失を補償することができる。
【００６５】
請求項４に係る発明によれば、出力バッファ用の安定した内部昇圧電源電圧を得ることができ、安定した高速データ出力を可能とすることができると共に、特に、ローレベルからハイレベルへのデータ出力時にのみ内部昇圧電源電圧を発生させることができるので、内部昇圧電源電圧発生時における消費電力を低減させることができる効果がある。
【００６６】
請求項５に係る発明によれば、出力バッファの最終段のトランジスタの閾値分による出力データの損失を補償することができる。
【００６７】
請求項６に係る発明によれば、出力バッファの最終段のトランジスタの閾値分による出力データの損失を補償することができる。
【００６８】
請求項７に係る発明によれば、各出力段毎に、安定した内部昇圧電源電圧を発生させる内部昇圧電源電圧発生手段を設けることができ、複数の語構成の同期型半導体記憶装置においても、出力データの高速化及び長期の連続したデータ出力に対するアクセスタイムの安定化を実現することが可能となる。
【００６９】
請求項８に係る発明によれば、複数の語構成の同期型半導体記憶装置においても、内部昇圧電源電圧発生時における消費電力の低減化を実現することができる。
【００７０】
請求項９に係る発明によれば、内部昇圧電源電圧をより一層安定化させることができる。
【００７１】
請求項１０に係る発明によれば、データ出力に対して安定した内部昇圧電源電圧を発生させて同期型半導体記憶装置に供給することが可能な内部昇圧電源電圧発生装置を実現することができる。
【００７２】
請求項１１に係る発明によれば、ローレベルからハイレベルへ変化するデータを出力する時にだけ必要な内部昇圧電源電圧を同期型半導体記憶装置に供給し、それ以外のときには内部昇圧電源電圧を発生させないので、内部昇圧電源電圧発生装置の低消費電力化を図ることができる。
【図面の簡単な説明】
【図１】 本発明における同期型半導体記憶装置の内部昇圧電源電圧の発生構成の一実施例を示す構成図である。
【図２】 本発明による内部昇圧電源電圧の発生動作の一実施例を説明するタイミング図である。
【図３】 本発明における内部昇圧電源電圧発生装置の一実施例を示す構成図である。
【図４】 出力バッファ回路の具体的構成を示す図である。
【図５】 レベルシフタ回路の具体的構成を示す図である。
【図６】 チャージポンプ回路の具体的構成を示す図である。
【図７】 チャージポンプ回路の動作を示す信号波形図である。
【図８】 本発明におけるデータ信号変化検知回路の一実施例を示す構成図である。
【図９】 本発明による内部昇圧電源電圧の発生動作の他の一実施例を説明するタイミングチャートである。
【図１０】 本発明におけるデータ信号変化検知器回路の他の一実施例を示す構成図である。
【図１１】 本発明における内部昇圧電源電圧の発生構成の他の一実施例を示す構成図である。
【図１２】 本発明における内部昇圧電源電圧の発生構成のさらに他の一実施例を示す構成図である。
【図１３】 ＳＤＲＡＭの標準的な動作を説明するタイミングチャートである。
【図１４】 ＳＤＲＡＭの標準的な動作を説明するタイミングチャートである。
【図１５】 ＳＤＲＡＭの標準的な動作を説明するタイミングチャートである。
【図１６】 ＳＤＲＡＭのパイプライン方式を示す構成図である。
【図１７】 ＳＤＲＡＭのパイプライン方式を示す構成図である。
【図１８】 ＳＤＲＡＭのパイプライン動作を説明するタイミングチャートである。
【符号の説明】
４ リードレジスタ、６ ラッチ、７ 内部昇圧電源電圧発生装置、８ 出力段、Ｑ データ出力、ＤＱ 出力ピン、Ｖｐｐ 内部昇圧電源電圧、１１ データ信号変化検知器回路、１２ チャージポンプ回路、１３ レベルシフタ、Ｃ１ 容量。
【産業上の利用分野】
この発明は、同期型半導体記憶装置に関するものであり、特にその内部昇圧電源電圧発生装置および、高速アクセス技術に関するものである。
【０００２】
【従来の技術】
近年のマイクロプロセッサ（以後、ＭＰＵと称す）の高速化に伴い、主記憶として用いられるダイナミックＲＡＭ（以後、ＤＲＡＭと称す）のアクセスタイム及びサイクルタイムがボトルネックとなって、システム全体の性能を落とすということがよく言われている。この対策として、システムの性能を向上させるために、ＤＲＡＭとＭＰＵの間に、ＳＲＡＭからなるキャッシュメモリと呼ばれる高速メモリを置く手段がよく取られるが、ＳＲＡＭはＤＲＡＭに比べて高価なため、パーソナルコンピュータなどの比較的安価な装置には適していない。このため、安価なＤＲＡＭを用いてなおかつシステムの性能を向上させることが求められている。
【０００３】
これに対する１つの解決方法として、ＤＲＡＭをシステムクロックに同期させて連続した数ビット（例えば８ビット）に高速アクセスすることが可能な、同期型ＤＲＡＭ（SynchronousＤＲＡＭ。以後、ＳＤＲＡＭと称す。）と呼ばれるものが提案されている。以下、この動作について簡単に説明する。
【０００４】
図１３〜図１５に、ＳＤＲＡＭの標準的なタイミングチャートを示す。従来のＤＲＡＭでは、／ＲＡＳ，／ＣＡＳというコントロールピンに同期してアドレス及び入力データなどを取り込んで動作させていたのに対し、ＳＤＲＡＭでは、システムクロック信号ＣＬＫの立ち上がりエッジで／ＲＡＳ，／ＣＡＳ、アドレス，データなどを取り込み、動作させる。このように、外部クロック（ＣＬＫ）に同期させることの利点は、アドレスなどのスキュー（タイミングのずれ）によるデータ入出力のマージンを確保せずにすみ、サイクルタイムを高速化できること等があげられる。また、システムによっては、連続した数ビットにアクセスする頻度が高い場合があり、この連続アクセスタイムを高速にすることによって、平均アクセスタイムをＳＲＡＭに匹敵させることができる。
【０００５】
図１３〜図１５に示すように、システムクロック信号ＣＬＫ（以後、単にクロック信号ＣＬＫと称す）の立ち上がりエッジで、外部からの制御信号（ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、アドレス信号、データ等）が取り込まれる。アドレス信号（Ａ０〜Ａ１０）は、行アドレス信号Ｘと列アドレス信号Ｙとが時分割的に多重化されて与えられる。ロウアドレスストローブ信号／ＲＡＳがクロック信号ＣＬＫの立ち上がりエッジにおいて活性状態の“Ｌ”レベルにあれば、そのときのアドレス信号が行アドレス信号Ｘとして取り込まれる。
【０００６】
その後、コラムアドレスストローブ信号／ＣＡＳがクロック信号ＣＬＫの立ち上がりエッジにおいて活性状態の“Ｌ”レベルにあれば、そのときのアドレス信号が列アドレス信号Ｙとして取り込まれる。この取り込まれた行アドレス信号Ｘおよび列アドレス信号Ｙに従って、ＳＤＲＡＭ内において行および列の選択動作が実施される。行アドレスストローブ信号／ＲＡＳが“Ｌ”レベルに立ち下がってから所定のクロック期間（図１３〜図１５においては、６クロックサイクル）が経過した後、最初の８ビットデータＱ０が出力される。以降、クロック信号ＣＬＫの立ち上がりに応答して、データが順次に出力される。
【０００７】
書き込み動作時においては、行アドレス信号Ｘの取り込みは、データ読み出し時と同様である。クロック信号ＣＬＫの立ち上がりエッジにおいて、コラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥがともに活性状態の“Ｌ”レベルにあるならば、列アドレス信号Ｙが取り込まれるとともに、そのときに与えられていたデータＤ０が最初の書き込みデータとして取り込まれる。これらの信号／ＲＡＳおよび／ＣＡＳの立ち下がりに応答して、ＳＤＲＡＭ内部においては、行および列選択動作が実行される。クロック信号ＣＬＫに同期して順次に入力データＤ１，…，Ｄ７が取り込まれ、順次メモリセルにこの取り込まれた入力データが書き込まれる。
【０００８】
ＳＤＲＡＭにおいては、内部のデータ転送速度の向上のために、図１６に示すようなパイプライン方式が採用されている。ステージ１はアドレスバッファからリード・レジスタまでであり、ステージ２はリード・レジスタから出力バッファの側に置かれたラッチまでであり、ステージ３は出力バッファである。これらのステージ１〜３中、ステージ１が最も長いステージになるが、メモリアレイからリード・レジスタまでデータを並列に転送するため、ここに複数ＣＬＫ周期を割り当てることが可能であり、ＣＬＫ周波数を落とすことなくレイテンシを増やすだけでリード・レジスタから出力まで容易にパイプライン動作が行える。
【０００９】
図１７のブロック図及び図１８のタイミングチャートは、レイテンシ（コラムアドレスが確定してからデータが出力されるまでのＣＬＫサイクル数）＝４、バースト長（連続して読み書きされるビット数）＝４の読み出しパスを示している。コラムアクセスが開始すると、コラム選択線（ＣＳＬ）、プリアンプイネーブル信号（ＰＡＥ）が活性化され、メモリアレイからリード・レジスタにパラレルデータが一度に転送される。そして、パラレルデータはシリアルデータに変換され、リード・レジスタからデータ出力まではパイプライン動作が行なわれる。すなわち、コラムアクセスが開始してから次のクロック信号ＣＬＫをトリガにして内部アドレスのバーストアドレスを発生し、更に次のクロック信号ＣＬＫをトリガにしてデータが出力される。
【００１０】
さらに高速なデータ出力の手段として、供給された内部昇圧電源電圧を出力最終段のＮチャネルトランジスタのゲートに入力し、データアクセス時間を高速化している。また、電源電圧Ｖｃｃのみで動作するＮチャネルトランジスタの出力バッファでは、Ｎチャネルトランジスタの閾値Ｖｔｈのために出力データが（Ｖｃｃ−Ｖｔｈ）となり、電源電圧Ｖｃｃの低電圧化が進むと出力データが高レベルの閾値レベルに達しないという問題が生じる。したがって、出力バッファに内部昇圧電源電圧を供給することで、出力データのＮチャネルトランジスタの閾値損失の補償もしている。
【００１１】
【発明が解決しようとする課題】
ＳＤＲＡＭのような高速同期型ＤＲＡＭでは、出力データが１００ＭＨｚ以上の外部クロックに同期してバースト出力するので、かなり安定した内部昇圧電源電圧が必要となる。
【００１２】
ところが、従来の内部昇圧電源電圧は、内部のオシレータで生成されている。内部のオシレータはある一定周期で動作するので、生成される内部昇圧電源電圧は外部クロックに対して常に安定しているわけではない。さらに内部昇圧電源電圧の供給能力が小さい場合には、長期の連続データ出力が続くと、内部昇圧電源電圧レベルが徐々に低くなりデータのアクセス時間が遅くなってしまうという問題が生じる。この場合、内部のオシレータの周期を短くして供給能力を増やしても、データ出力の周期が内部のオシレータの周期よりも長くなった場合には、却って余分な消費電流が増えてしまうという不都合が生じる。
【００１３】
本発明は上記のような問題点を解消するためになされたものであり、長期の連続データ出力時においても、安定したデータ出力を補償するような高い供給能力を持ち、しかも消費電力の少ない内部昇圧電源電圧発生装置を同期型半導体記憶装置内に提供することを目的としている。
【００１４】
【課題を解決するための手段】
請求項１に係る発明は、パイプライン動作を行ってリードデータを出力段より出力する同期型半導体記憶装置において、前記出力段の前ステージに於ける前記リードデータの信号変化をトリガーとして内部昇圧電源電圧を発生させ、当該内部昇圧電源電圧を前記出力段の出力バッファに供給する内部昇圧電源電圧発生手段を備えたものである。
【００１５】
請求項２に係る発明では、請求項１記載の同期型半導体記憶装置における前記内部昇圧電源電圧発生手段は、前記リードデータの信号変化に応じて、前記出力バッファの最終段のトランジスタの閾値分の損失を補償可能なレベルにまで電源電圧レベルを昇圧し、当該昇圧後の電圧を前記内部昇圧電源電圧として出力する。
【００１６】
請求項３に係る発明では、請求項２記載の同期型半導体記憶装置における前記内部昇圧電源電圧発生手段は、前記リードデータの信号変化毎に前記電源電圧レベルをそのハイレベルとするパルスを出力するデータ信号変化検知器回路と、前記パルスの入力に応じて、前記電源電圧レベルを（２×前記電源電圧−前記閾値）で与えられるレベルに昇圧して前記内部昇圧電源電圧を生成・出力するチャージポンプ回路とを備えている。
【００１７】
請求項４に係る発明は、パイプライン動作を行ってリードデータを出力段より出力する同期型半導体記憶装置において、前記出力段の前ステージに於ける前記リードデータの信号変化の内で前記出力段の出力データをローレベルからハイレベルへと変化させる信号変化のみをトリガーとして内部昇圧電源電圧を発生させ、当該内部昇圧電源電圧を前記出力段の出力バッファに供給する内部昇圧電源電圧発生手段を備えたものである。
【００１８】
請求項５に係る発明では、請求項４記載の同期型半導体記憶装置における前記内部昇圧電源電圧発生手段が、前記ローレベルから前記ハイレベルへと変化する前記出力データに対応した前記リードデータの信号変化に応じて前記出力バッファの最終段のトランジスタの閾値分の損失を補償可能なレベルにまで電源電圧レベルを昇圧し、当該昇圧後の電圧を前記内部昇圧電源電圧として出力するものとしている。
【００１９】
請求項６に係る発明は、請求項５記載の同期型半導体記憶装置における前記内部昇圧電源電圧発生手段が、前記ローレベルから前記ハイレベルへと変化する前記出力データに対応した前記リードデータの信号変化が入力したときのみ、前記電源電圧レベルをそのハイレベルとするパルスを出力するデータ信号変化検知器回路と、前記パルスの入力に応じて、前記電源電圧レベルを（２×前記電源電圧−前記閾値）で与えられるレベルに昇圧して前記内部昇圧電源電圧を生成・出力するチャージポンプ回路とを備えたものである。
【００２０】
請求項７に係る発明は、２以上の語構成を有し、パイプライン動作を行う同期型半導体記憶装置において、各出力段毎に、当該出力段の前ステージに於けるリードデータの信号変化に応じて内部昇圧電源電圧を発生させ、その内部昇圧電源電圧を当該出力段の出力バッファに供給する内部昇圧電源電圧発生手段を設けたものである。
【００２１】
請求項８に係る発明では、請求項７記載の同期型半導体記憶装置における前記内部昇圧電源電圧発生手段の各々は、対応する前記リードデータの信号変化の内で対応する前記出力段の出力データをローレベルからハイレベルへと変化させる信号変化のみをそのトリガーとして、対応する前記内部昇圧電源電圧を発生させるものである。
【００２２】
請求項９に係る発明は、請求項７又は請求項８記載の同期型半導体記憶装置において、前記内部昇圧電源電圧発生手段の各々の出力に接続される容量を共通化したものである。
【００２３】
請求項１０に係る発明は、パイプライン動作を行ってリードデータを少なくとも一つの出力段の出力バッファより出力する同期型半導体記憶装置において用いられ、前記出力バッファに内部昇圧電源電圧を供給する内部昇圧電源電圧発生装置であって、前記出力段に入力する前の段階での前記リードデータの信号変化に応じて内部昇圧電源電圧を発生させるものである。
【００２４】
請求項１１に係る発明は、請求項１０記載の内部昇圧電源電圧発生装置において、前記リードデータの信号変化を、前記出力バッファより出力されるデータがローレベルからハイレベルへと変化する際の対応するリードデータの信号変化のみに限定したものである。
【００２５】
【作用】
請求項１記載の同期型半導体記憶装置では、内部昇圧電源電圧発生手段は、出力段の前ステージに於けるリードデータの信号変化をそのトリガーとして内部昇圧電源電圧を発生させ、それを出力バッファに供給する。
【００２６】
請求項２記載の同期型半導体記憶装置では、内部昇圧電源電圧発生手段は、前ステージのリードデータの信号変化に応じて、電源電圧レベルを出力バッファの最終段のトランジスタの閾値分の損失を補償可能なレベルにまで昇圧し、昇圧後の電圧を内部昇圧電源電圧として出力する。これにより、出力バッファは、上記閾値分の損失を受けることのないデータを安定して出力する。
【００２７】
請求項３記載の同期型半導体記憶装置では、データ信号変化検知器回路は、リードデータの信号変化が入力する毎にパルスを発生させ、そのパルスをチャージポンプ回路に出力する。チャージポンプ回路は、入力したパルスが与える電源電圧レベルを（２×電源電圧−閾値）で与えられるレベルまで昇圧して、その昇圧後の電圧を内部昇圧電源電圧として出力バッファに供給する。
【００２８】
請求項４記載の同期型半導体記憶装置では、内部昇圧電源電圧発生手段は、ローレベルからハイレベルへと変化する出力データに対応した前ステージのリードデータの信号変化をそのトリガーとして受けて内部昇圧電源電圧を発生させ、それを出力バッファに供給する。
【００２９】
請求項５記載の同期型半導体記憶装置では、内部昇圧電源電圧発生手段は、ローレベルからハイレベルへと変化する出力データに対応した前ステージのリードデータの信号変化の入力に対してのみ、電源電圧レベルを出力バッファの最終段のトランジスタの閾値分の損失を補償可能なレベルにまで昇圧し、昇圧後の電圧を内部昇圧電源電圧として出力する。これにより、出力バッファは、上記閾値分の損失を受けることなく、ローレベルからハイレベルへと変化する出力データを安定して出力する。
【００３０】
請求項６記載の同期型半導体記憶装置では、データ信号変化検知器回路は、ローレベルからハイレベルへと変化する出力データに対応したリードデータの信号変化の入力を受けて、パルスをチャージポンプ回路に出力する。チャージポンプ回路は、入力したパルスが与える電源電圧レベルを（２×電源電圧−閾値）で与えられるレベルまで昇圧して、その昇圧後の電圧を内部昇圧電源電圧として出力バッファに供給する。
【００３１】
請求項７記載の同期型半導体記憶装置では、内部昇圧電源電圧発生手段の各々は、リードデータが出力段に入力する前の段階で、当該リードデータの信号変化に応じて内部昇圧電源電圧を発生させ、それを出力バッファに供給する。
【００３２】
請求項８記載の同期型半導体記憶装置では、内部昇圧電源電圧発生手段の各々は、出力データをローレベルからハイレベルへと変化させるリードデータが出力段に入力する前の段階で、当該リードデータの信号変化をそのトリガーとして内部昇圧電源電圧を発生させ、それを出力バッファに供給する。
【００３３】
請求項９記載の同期型半導体記憶装置では、各容量の和が各内部昇圧電源電圧発生手段の実際の容量となり、大容量化される。
【００３４】
請求項１０記載の内部昇圧電源電圧発生装置は、リードデータが出力段に入力する前の段階で、当該リードデータの信号変化に応じて内部昇圧電源電圧を発生させて出力バッファに供給する。
【００３５】
請求項１１記載の内部昇圧電源電圧発生装置は、出力データをローレベルからハイレベルへと変化させるリードデータが出力段に入力する前の段階で、当該リードデータの信号変化に応じて内部昇圧電源電圧を発生させ、それを出力バッファに供給する。
【００３６】
【実施例】
この発明は、パイプライン動作を行なう同期型半導体記憶装置において、データ出力段の前ステージのリードデータを利用して、出力段用の内部昇圧電源電圧を発生させることとしている。以下、各実施例について詳述する。
【００３７】
（実施例１）
図１のブロック図に、本発明に係る同期型半導体記憶装置において用いられる内部昇圧電源電圧の発生構成の第１の実施例を示す。その他の構成は、従来技術で述べたのと同一である。図１は、リード時のコラムアドレス入力からデータ出力までのアクセスパスを示している。１はアドレスバッファを、２はコラムデコーダを、３はセンスアンプを、４はリード・レジスタを、５はデータバスないしはリードバスを、６はラッチを、７は内部昇圧電源電圧発生装置を、８は出力段を、９はバースト・アドレス・カウンタを、１０はＤＯＴ信号発生回路を、ｅｘｔ．Ａｄｄｒｅｓｓは外部アドレス信号を、ｉｎｔ．ＣＬＫはシステムクロック信号より生成された内部クロック信号を、Ｑはデータ出力を、ＤＯＴはデータ出力トリガー信号を、ＣＳＬはコラム選択線を、Ｖｐｐは内部昇圧電源電圧を、ＰＡＥはリード・レジスタ４内部のアンプをイネーブルとするためのプリアンプイネーブル信号を、それぞれ示す。
【００３８】
まず、ステージ１で、外部アドレス信号ｅｘｔ．Ａｄｄｒｅｓｓが与えるコラムアドレスをアドレスバッファ１に取り込み、それをコラムデコーダ２でデコードすることによりコラム選択線ＣＳＬが選択され、その結果、センスアンプ３を介してデータがリード・レジスタ４に転送される。
【００３９】
次にステージ２で、バースト・アドレス・カウンタ９により生成された内部バーストアドレスＲＹｉによって、リード・レジスタ４から順次にデータがリードバス（データバス）５に伝達される。
【００４０】
最後のステージ３では、ラッチ６を経て出力段８からデータが出力される。
【００４１】
図１の内部昇圧電源電圧発生装置７は出力段８内の出力バッファに内部昇圧電源電圧Ｖｐｐを供給するものであって、その内部にチャージポンプ回路を有しており、当該チャージポンプ回路はステージ２におけるリードデータの信号変化をトリガーにして動作する。
【００４２】
図２に、第１の実施例のタイミングチャートを示す。同図中、外部クロックｅｘｔ．ＣＬＫはシステムクロック信号を示す。時刻Ｔ１においてコラムアクセスが開始してから、時刻Ｔ３におけるシステムクロック信号ｅｘｔ．ＣＬＫをトリガにして内部アドレスのバーストアドレスＲＹｉを発生し、リードバス５にリードデータＲ１が伝達される。更に時刻Ｔ４におけるシステムクロック信号ｅｘｔ．ＣＬＫをトリガにしてデータ出力トリガー信号ＤＯＴが発生し、データＱ１が出力される。以後、同様にしてデータＱ２，Ｑ３，Ｑ４が順次に出力される。その際、内部昇圧電源電圧Ｖｐｐは、リードバス５に伝達されるリードデータ（Ｒ１、Ｒ２、Ｒ３、Ｒ４）の信号変化をトリガーにして発生され、出力段８の出力バッファに供給される。
【００４３】
図３は内部昇圧電源電圧発生装置７の構成図を示しており、当該装置７はデータ信号変化検知器回路１１及びチャージポンプ回路１２から構成されている。又、図４は、出力段８内の出力バッファの構成図を示している。同図中、１３はレベルシフタ、１４は遅延段、１５はＰチャネルトランジスタ、１６，Ｎ１及びＮ２の各々はＮチャネルトランジスタ、入力ＩＮはラッチ６から出力されたリードデータである。
【００４４】
更に図５に、出力バッファ内のレベルシフタ１３の具体的な構成図を示す。同図中、１７はインバータ、１８及び２１はＮチャネルトランジスタ、１９及び２０はＰチャネルトランジスタである。
【００４５】
図４のレベルシフタ１３は、リードデータの“Ｈ”レベルを、電源電圧レベル（Ｖｃｃ）から内部昇圧電源電圧レベルＶｐｐへ変換する。即ち、図５において、電源電圧レベル（Ｖｃｃ）から“Ｌ”レベルへと変化するリードデータＩＮが入力すると、両トランジスタ１８，２０がオンからオフへ変わり、他方、両トランジスタ２１，１９がオンする結果、“Ｌ”レベルのデータが出力される。従って、図４のＰチャネルトランジスタ１５がオンし、他方、Ｎチャネルトランジスタ１６がオフして、出力バッファの最終段のＮチャネルトランジスタＮ１のゲートには内部昇圧電源電圧レベル（Ｖｐｐ）が印加されることとなる。これにより、高速なデータ出力及び、ＮチャネルトランジスタＮ１の閾値電圧分の損失を補償することができる。逆に、“Ｌ”レベルから電源電圧レベル（Ｖｃｃ）へと変化するリードデータＩＮが入力するときは、図５の両トランジスタ１８，２０がオンし、両トランジスタ２１，１９がオフする結果、レベルシフタ１３の出力は内部昇圧電源電圧（Ｖｐｐ）レベルまで昇圧する。このときは、図４のＮチャネルトランジスタ１６及びＮ２がオンする結果、出力データＱは“Ｌ”レベルとなる。
【００４６】
図６に、図３のチャージポンプ回路１２の一実施例の構成図を示す。同図中、２２はインバータ、２３〜２５の各々はキャパシタ、２６〜２９の各々はＮチャネルトランジスタ、ＩＮ６は図３のデータ信号変化検知器回路１１の出力である。
【００４７】
又、図７に、チャージポンプ回路１２の動作波形図を示す。図７中、Ｖｔｈは各Ｎチャネルトランジスタの閾値電圧である。
【００４８】
図７に示すように、チャージポンプ回路１２の動作安定状態では、ノード６０１が（Ｖｃｃ−Ｖｔｈ）から（２Ｖｃｃ−Ｖｔｈ）にあり、ノード６０２及び６０３が共にＶｃｃから２Ｖｃｃにあるので、その出力である内部昇圧電源電圧Ｖｐｐのレベルは（２Ｖｃｃ−Ｖｔｈ）の電位レベルで安定する。よって、チャージポンプ回路１２は、入力ＩＮ６の立ち上がり応じて、（Ｖｃｃ＋Ｖｔｈ）以上のレベル、即ち（２Ｖｃｃ−Ｖｔｈ）のレベルを有する内部昇圧電源電圧Ｖｐｐを、図１の出力段８に供給することができる。
【００４９】
図８は、図３に示したデータ信号変化検知器回路１１の具体的一実施例を示す。同回路１１は、遅延段３０とＥｘ．ＯＲゲート３１とを有する。入力ＩＮ８は、リードデータである。遅延段３０は、出力信号ＯＵＴ８のパルス幅を決めるものである。同回路１１は、入力ＩＮ８がレベル変化をおこす毎に、１パルスを出力信号ＯＵＴ８として出力する。
【００５０】
図６に示したチャージポンプ回路１２の入力ＩＮ６には、データ信号変化検知器回路１１の出力信号ＯＵＴ８が入力され、チャージポンプ回路１２が動作する。したがって、ステージ２において、データバス上のリードデータが変化する毎にデータ信号変化検知器回路１１が１パルスを出力し、その１パルス（ＯＵＴ８）を受けてチャージポンプ回路１２は動作して内部昇圧電源電圧Ｖｐｐを発生させ、ステージ３において出力段８が上記リードデータの信号変化を受けて動作する以前に、出力段８内の出力バッファへ、チャージポンプ回路１２は内部昇圧電源電圧Ｖｐｐを供給することができる。
【００５１】
また、連続して同じデータが続く場合には、出力段８の出力バッファが動作しないので、チャージポンプ回路を動作させる必要がなく、実際その場合には、図６のチャージポンプ回路１２は動作しない。これにより、長期の連続したデータ出力に対しても、安定したアクセスタイムを維持することができる。
【００５２】
図１の実施例ではステージ数が３の場合を述べているが、ステージ数は３以上に分割されていてもよく、この場合内部昇圧電源電圧は出力段のステージのよりも前のいずれかのステージのリードデータの変化をトリガーにして発生するように構成することが出来る。
【００５３】
（実施例２）
第１の実施例では、ステージ２におけるリードデータの信号変化をトリガーにしてチャージポンプ回路を動作させていたが、図４に示しているように、出力段で内部昇圧電源電圧Ｖｐｐが消費されるのは、“Ｌ→Ｈ”へと変化するデータを出力するときのみである。
【００５４】
そこで、図９のタイミングチャートに示すような第２の実施例が考えられる。即ち、図９に示すように、“Ｌ→Ｈ→Ｌ→Ｈ”と変化するデータ出力（Ｑ１〜Ｑ４）に対して、内部昇圧電源電圧Ｖｐｐは、“Ｌ→Ｈ”のデータ出力を与えるステージ２のリードデータ（図９のＲ２及びＲ４）のみをトリガーとして発生される。“Ｌ”レベルのデータ出力時は出力バッファにおいて内部昇圧電源電圧Ｖｐｐが消費されないので（図４でＮ１がオフ、Ｎ２がオン）、チャージポンプ回路を動作させなくても、内部昇圧電源電圧Ｖｐｐは安定した値を保つ。従って、図１の内部昇圧電源電圧発生装置７を、“Ｈ”レベルのデータＱが出力するときにのみそのチャージポンプ回路を動作させるような構成とするならば、内部昇圧電源電圧発生装置７の消費電流を低減させる効果が得られる。
【００５５】
図１０は、上記内部昇圧電源電圧発生装置７を構成するデータ信号変化検知器回路１１Ａの具体的一実施例を示す。同図において、３２及び３４はインバータ、３３は遅延段、３５はＡＮＤゲートである。なお、上記内部昇圧電源電圧発生装置７のチャージポンプ回路は、図６に示したものと同じ構成でも良い。
【００５６】
図１０のデータ信号変化検知器回路１１Ａは、リードデータである入力信号ＩＮ１０が“Ｈ→Ｌ”へ変化する時のみ、１パルスを出力する。そのときのパルス幅は、遅延段３３の遅延時間により定まる。従って、このデータ信号変化検知器回路１１Ａにステージ２のデータ（＝／Ｑ：Ｑの反転）を入力し、データ信号変化検知器回路１１Ａの出力信号ＯＵＴ１０を図７のチャージポンプ回路１２に供給することで、内部昇圧電源電圧発生装置７は、“Ｌ→Ｈ”のデータ出力時にのみ内部昇圧電源電圧Ｖｐｐを発生させることができる。これにより、内部昇圧電源電圧発生装置７の低消費電力化が図られる。
【００５７】
（実施例３）
図１１は、第３の実施例の特徴部を示す。同図は、語構成が（ｎ＋１）である同期型半導体記憶装置の各出力ピンＤＱ０〜ＤＱｎの出力段側の構成を示している。上記同期型半導体記憶装置は第１の実施例で述べたようなパイプライン動作を行い、各出力ピンＤＱ０〜ＤＱｎの出力段８0〜８nに、上記ステージ２のリードバス５0〜５n上のリードデータの信号変化をトリガーとする内部昇圧電源電圧発生装置７0〜７nがそれぞれ備えられている。
【００５８】
図１１における各出力段８0〜８nの内部昇圧電源電圧発生装置７0〜７nは、第２の実施例と同じ構成になっている。すなわち、出力段が“Ｌ→Ｈ”に遷移するデータを出力するときにのみ、チャージポンプ回路を動作させることとしており、これによって消費電流が削減される効果が得られる。
【００５９】
（実施例４）
図１２は、第４の実施例に係る同期型半導体記憶装置の特徴部を示す。この第４の実施例の同期型半導体記憶装置は、第１の実施例で述べたようなパイプライン動作を行う同期型半導体記憶装置の各出力ピンＤＱ０〜ＤＱｎの構成を示している。各出力段８0〜８n毎に設けられた内部昇圧電源電圧発生装置７0〜７nの構成は、第３の実施例と同じである。従って、各内部昇圧電源電圧発生装置８0〜８nで生じる消費電力は低減化されている。
【００６０】
図１２の容量Ｃ１（Ｃ１0〜Ｃ１n）は、内部昇圧電源電圧Ｖｐｐを蓄積させるものである。そして、各出力バッファ用の内部昇圧電源電圧の各容量Ｃ１0〜Ｃ１nは、それぞれ接続されて共通化されている。各内部昇圧電源電圧発生装置に一つの容量Ｃ１だけが付加されている場合よりも、本実施例のように（ｎ＋１）倍の容量が付加されている方が内部昇圧電源電圧Ｖｐｐは安定になる。したがって、本実施例では、個々の容量を共通化し大容量化することにより、内部昇圧電源電圧を安定にさせる効果がある。
【００６１】
以上のように、各実施例１〜４によれば、出力バッファ用の安定な内部昇圧電源電圧Ｖｐｐが得られ、出力データの高速化及び“Ｈ”レベルの補償を達成することができる。更に、実施例２，３，４によれば、内部昇圧電源電圧生成時における消費電力を小さくすることができるという利点も得られる。加えて、実施例４によれば、内部昇圧電源電圧の各容量を共通化して大容量にすることができ、その結果、内部昇圧電源電圧を安定化させることができる利点もある。
【００６２】
【発明の効果】
請求項１に係る発明によれば、出力バッファ用の安定した内部昇圧電源電圧を得ることができ、安定した高速データ出力を可能とすることができる。特に、長期の連続したデータ出力に対しても、安定したアクセスタイムを維持することが可能となる。
【００６３】
請求項２に係る発明によれば、出力バッファの最終段のトランジスタの閾値分による出力データの損失を補償することができる。
【００６４】
請求項３に係る発明によれば、出力バッファの最終段のトランジスタの閾値分による出力データの損失を補償することができる。
【００６５】
請求項４に係る発明によれば、出力バッファ用の安定した内部昇圧電源電圧を得ることができ、安定した高速データ出力を可能とすることができると共に、特に、ローレベルからハイレベルへのデータ出力時にのみ内部昇圧電源電圧を発生させることができるので、内部昇圧電源電圧発生時における消費電力を低減させることができる効果がある。
【００６６】
請求項５に係る発明によれば、出力バッファの最終段のトランジスタの閾値分による出力データの損失を補償することができる。
【００６７】
請求項６に係る発明によれば、出力バッファの最終段のトランジスタの閾値分による出力データの損失を補償することができる。
【００６８】
請求項７に係る発明によれば、各出力段毎に、安定した内部昇圧電源電圧を発生させる内部昇圧電源電圧発生手段を設けることができ、複数の語構成の同期型半導体記憶装置においても、出力データの高速化及び長期の連続したデータ出力に対するアクセスタイムの安定化を実現することが可能となる。
【００６９】
請求項８に係る発明によれば、複数の語構成の同期型半導体記憶装置においても、内部昇圧電源電圧発生時における消費電力の低減化を実現することができる。
【００７０】
請求項９に係る発明によれば、内部昇圧電源電圧をより一層安定化させることができる。
【００７１】
請求項１０に係る発明によれば、データ出力に対して安定した内部昇圧電源電圧を発生させて同期型半導体記憶装置に供給することが可能な内部昇圧電源電圧発生装置を実現することができる。
【００７２】
請求項１１に係る発明によれば、ローレベルからハイレベルへ変化するデータを出力する時にだけ必要な内部昇圧電源電圧を同期型半導体記憶装置に供給し、それ以外のときには内部昇圧電源電圧を発生させないので、内部昇圧電源電圧発生装置の低消費電力化を図ることができる。
【図面の簡単な説明】
【図１】 本発明における同期型半導体記憶装置の内部昇圧電源電圧の発生構成の一実施例を示す構成図である。
【図２】 本発明による内部昇圧電源電圧の発生動作の一実施例を説明するタイミング図である。
【図３】 本発明における内部昇圧電源電圧発生装置の一実施例を示す構成図である。
【図４】 出力バッファ回路の具体的構成を示す図である。
【図５】 レベルシフタ回路の具体的構成を示す図である。
【図６】 チャージポンプ回路の具体的構成を示す図である。
【図７】 チャージポンプ回路の動作を示す信号波形図である。
【図８】 本発明におけるデータ信号変化検知回路の一実施例を示す構成図である。
【図９】 本発明による内部昇圧電源電圧の発生動作の他の一実施例を説明するタイミングチャートである。
【図１０】 本発明におけるデータ信号変化検知器回路の他の一実施例を示す構成図である。
【図１１】 本発明における内部昇圧電源電圧の発生構成の他の一実施例を示す構成図である。
【図１２】 本発明における内部昇圧電源電圧の発生構成のさらに他の一実施例を示す構成図である。
【図１３】 ＳＤＲＡＭの標準的な動作を説明するタイミングチャートである。
【図１４】 ＳＤＲＡＭの標準的な動作を説明するタイミングチャートである。
【図１５】 ＳＤＲＡＭの標準的な動作を説明するタイミングチャートである。
【図１６】 ＳＤＲＡＭのパイプライン方式を示す構成図である。
【図１７】 ＳＤＲＡＭのパイプライン方式を示す構成図である。
【図１８】 ＳＤＲＡＭのパイプライン動作を説明するタイミングチャートである。
【符号の説明】
４ リードレジスタ、６ ラッチ、７ 内部昇圧電源電圧発生装置、８ 出力段、Ｑ データ出力、ＤＱ 出力ピン、Ｖｐｐ 内部昇圧電源電圧、１１ データ信号変化検知器回路、１２ チャージポンプ回路、１３ レベルシフタ、Ｃ１ 容量。
Claims (11)
- パイプライン動作を行ってリードデータを出力段より出力する同期型半導体記憶装置において、
前記出力段の前ステージに於ける前記リードデータの信号変化をトリガーとして内部昇圧電源電圧を発生させ、当該内部昇圧電源電圧を前記出力段の出力バッファに供給する内部昇圧電源電圧発生手段を、
備えたことを特徴とする同期型半導体記憶装置。 - 請求項１記載の同期型半導体記憶装置において、
前記内部昇圧電源電圧発生手段は、前記リードデータの信号変化に応じて、前記出力バッファの最終段のトランジスタの閾値分の損失を補償可能なレベルにまで電源電圧レベルを昇圧し、当該昇圧後の電圧を前記内部昇圧電源電圧として出力することを特徴とする同期型半導体記憶装置。 - 請求項２記載の同期型半導体記憶装置において、
前記内部昇圧電源電圧発生手段は、
前記リードデータの信号変化毎に前記電源電圧レベルをそのハイレベルとするパルスを出力するデータ信号変化検知器回路と、
前記パルスの入力に応じて、前記電源電圧レベルを（２×前記電源電圧−前記閾値）で与えられるレベルに昇圧して前記内部昇圧電源電圧を生成・出力するチャージポンプ回路とを、
備えたことを特徴とする同期型半導体記憶装置。 - パイプライン動作を行ってリードデータを出力段より出力する同期型半導体記憶装置において、
前記出力段の前ステージに於ける前記リードデータの信号変化の内で前記出力段の出力データをローレベルからハイレベルへと変化させる信号変化のみをトリガーとして内部昇圧電源電圧を発生させ、当該内部昇圧電源電圧を前記出力段の出力バッファに供給する内部昇圧電源電圧発生手段を、
備えたことを特徴とする同期型半導体記憶装置。 - 請求項４記載の同期型半導体記憶装置において、
前記内部昇圧電源電圧発生手段は、前記ローレベルから前記ハイレベルへと変化する前記出力データに対応した前記リードデータの信号変化に応じて前記出力バッファの最終段のトランジスタの閾値分の損失を補償可能なレベルにまで電源電圧レベルを昇圧し、当該昇圧後の電圧を前記内部昇圧電源電圧として出力することを特徴とする同期型半導体記憶装置。 - 請求項５記載の同期型半導体記憶装置において、
前記内部昇圧電源電圧発生手段は、
前記ローレベルから前記ハイレベルへと変化する前記出力データに対応した前記リードデータの信号変化が入力したときのみ、前記電源電圧レベルをそのハイレベルとするパルスを出力するデータ信号変化検知器回路と、
前記パルスの入力に応じて、前記電源電圧レベルを（２×前記電源電圧−前記閾値）で与えられるレベルに昇圧して前記内部昇圧電源電圧を生成・出力するチャージポンプ回路とを、
備えたことを特徴とする同期型半導体記憶装置。 - ２以上の語構成を有し、パイプライン動作を行う同期型半導体記憶装置において、
各出力段毎に、
当該出力段の前ステージに於けるリードデータの信号変化に応じて内部昇圧電源電圧を発生させ、その内部昇圧電源電圧を当該出力段の出力バッファに供給する内部昇圧電源電圧発生手段を、
備えたことを特徴とする同期型半導体記憶装置。 - 請求項７記載の同期型半導体記憶装置において、
前記内部昇圧電源電圧発生手段の各々は、対応する前記リードデータの信号変化の内で対応する前記出力段の出力データをローレベルからハイレベルへと変化させる信号変化のみをそのトリガーとして、対応する前記内部昇圧電源電圧を発生させることを特徴とする同期型半導体記憶装置。 - 請求項７又は請求項８記載の同期型半導体記憶装置において、
前記内部昇圧電源電圧発生手段の各々の出力に接続される容量を共通化していることを特徴とする同期型半導体記憶装置。 - パイプライン動作を行ってリードデータを少なくとも一つの出力段の出力バッファより出力する同期型半導体記憶装置において用いられ、前記出力バッファに内部昇圧電源電圧を供給する内部昇圧電源電圧発生装置であって、
前記出力段に入力する前の段階での前記リードデータの信号変化に応じて内部昇圧電源電圧を発生させることを特徴とする、内部昇圧電源電圧発生装置。 - 請求項１０記載の内部昇圧電源電圧発生装置において、
前記リードデータの信号変化とは、前記出力バッファより出力されるデータがローレベルからハイレベルへと変化する際の対応するリードデータの信号変化のみを指すことを特徴とする、内部昇圧電源電圧発生装置。
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