JPH11134859A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11134859A JPH11134859A JP10236876A JP23687698A JPH11134859A JP H11134859 A JPH11134859 A JP H11134859A JP 10236876 A JP10236876 A JP 10236876A JP 23687698 A JP23687698 A JP 23687698A JP H11134859 A JPH11134859 A JP H11134859A
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- data
- signal
- circuit
- conduction control
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Abstract
(57)【要約】
【課題】同期型の半導体記憶装置において、出力端子の
データ出力およびハイインピーダンス化のタイミングを
容易に最適化する。 【解決手段】出力回路１７の出力端子ＤＱを駆動するか
又はハイインピーダンスにするかを制御する出力制御信
号であるマスク信号ＭＳＫ２ＢおよびデータＤ１Ｔ／Ｎ
に対応して各導通制御信号Ｄ２Ｔ，Ｄ２Ｎの一方を活性
化するか又は各導通制御信号Ｄ２Ｔ，Ｄ２Ｎを不活性化
し出力する出力制御回路１４と、内部同期信号φ３に同
期して各導通制御信号Ｄ２Ｔ，Ｄ２Ｎを別々にそれぞれ
ラッチし出力する２つのラッチ回路１５，１６を備え、
各ラッチ回路１５，１６の出力に対応して別々に制御さ
れる２つのＮチャネル型出力トランジスタＴｒ１，Ｔｒ
２を備え出力端子ＤＱを駆動しメモリセル６からアクセ
スしたデータを出力する出力回路１７と、を備えてい
る。
データ出力およびハイインピーダンス化のタイミングを
容易に最適化する。 【解決手段】出力回路１７の出力端子ＤＱを駆動するか
又はハイインピーダンスにするかを制御する出力制御信
号であるマスク信号ＭＳＫ２ＢおよびデータＤ１Ｔ／Ｎ
に対応して各導通制御信号Ｄ２Ｔ，Ｄ２Ｎの一方を活性
化するか又は各導通制御信号Ｄ２Ｔ，Ｄ２Ｎを不活性化
し出力する出力制御回路１４と、内部同期信号φ３に同
期して各導通制御信号Ｄ２Ｔ，Ｄ２Ｎを別々にそれぞれ
ラッチし出力する２つのラッチ回路１５，１６を備え、
各ラッチ回路１５，１６の出力に対応して別々に制御さ
れる２つのＮチャネル型出力トランジスタＴｒ１，Ｔｒ
２を備え出力端子ＤＱを駆動しメモリセル６からアクセ
スしたデータを出力する出力回路１７と、を備えてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に内部パイプライン構造をもつ同期型の半導体記
憶装置に関する。
し、特に内部パイプライン構造をもつ同期型の半導体記
憶装置に関する。
【０００２】
【従来の技術】近年、ＣＰＵの高速化に伴い、半導体記
憶装置の高速化を要望する声が高まっている。しかし、
プロセス微細化の物理的限界や、大容量化に伴うチップ
サイズの増大等により、この要望は必ずしも果たせてい
るとは言えない。そこで、この問題を打破する一つの手
段として、内部パイプライン構造を持つ同期型の半導体
記憶装置が提案されている（特開昭６１−１４８６９２
号報「記憶装置」，特願平４−６７７９５号報「半導体
メモリ装置」，特願平６−２３２７３２号報「半導体記
憶装置」等）。
憶装置の高速化を要望する声が高まっている。しかし、
プロセス微細化の物理的限界や、大容量化に伴うチップ
サイズの増大等により、この要望は必ずしも果たせてい
るとは言えない。そこで、この問題を打破する一つの手
段として、内部パイプライン構造を持つ同期型の半導体
記憶装置が提案されている（特開昭６１−１４８６９２
号報「記憶装置」，特願平４−６７７９５号報「半導体
メモリ装置」，特願平６−２３２７３２号報「半導体記
憶装置」等）。
【０００３】図５は、これら従来の半導体記憶装置の一
例を示すブロック図である。図５を参照すると、この半
導体記憶装置は、複数のアドレス端子ＡＤＤを入力する
複数の入力回路１と、入力端子ＤＱＭを入力する入力回
路２と、外部クロックＣＬＫを入力し内部同期信号φ１
を出力する入力回路３と、入力回路１の出力を入力し内
部同期信号φ１に同期して複数の内部アドレス信号ＩＡ
ＤＤを出力するバーストカウンタ４と、内部アドレス信
号ＩＡＤＤを入力し複数のカラム選択線ＹＳＷを出力す
るカラムデコーダ５と、複数のメモリセル６と、カラム
選択線ＹＳＷを入力しメモリセル６のデータを増幅し出
力する複数のセンスアンプ７と、内部同期信号φ１を入
力し内部同期信号φ２を出力する同期信号発生回路８
と、内部同期信号φ１を入力し内部同期信号φ３を出力
する同期信号発生回路９と、センスアンプ７の出力を入
力し内部同期信号φ２に同期して出力する複数のラッチ
回路１０と、ラッチ回路１０の出力を入力し増幅してデ
ータＤ１を出力する複数のデータアンプ２４と、データ
Ｄ１を入力し内部同期信号φ３に同期してデータＤ２を
出力する複数のＤ−Ｆ／Ｆ回路２５と、入力回路２の出
力を入力し内部同期信号φ１に同期してマスク信号ＭＳ
Ｋ１Ｂ出力するラッチ回路１２と、ラッチ回路１２の出
力を入力し内部同期信号φ１に同期して出力するＤ−Ｆ
／Ｆ回路２７と、Ｄ−Ｆ／Ｆ回路２７の出力を入力しマ
スク信号ＭＳＫ２Ｂを出力するディレイ素子ＤＬと、デ
ータＤ２及びマスク信号ＭＳＫ２Ｂを入力し導通制御信
号Ｄ３Ｔ，Ｄ３Ｎを出力する複数の出力制御回路２６
と、導通制御信号Ｄ３Ｔ，Ｄ３Ｎを入力し出力端子ＤＱ
にデータを出力する複数の出力回路１７とから構成され
ている。
例を示すブロック図である。図５を参照すると、この半
導体記憶装置は、複数のアドレス端子ＡＤＤを入力する
複数の入力回路１と、入力端子ＤＱＭを入力する入力回
路２と、外部クロックＣＬＫを入力し内部同期信号φ１
を出力する入力回路３と、入力回路１の出力を入力し内
部同期信号φ１に同期して複数の内部アドレス信号ＩＡ
ＤＤを出力するバーストカウンタ４と、内部アドレス信
号ＩＡＤＤを入力し複数のカラム選択線ＹＳＷを出力す
るカラムデコーダ５と、複数のメモリセル６と、カラム
選択線ＹＳＷを入力しメモリセル６のデータを増幅し出
力する複数のセンスアンプ７と、内部同期信号φ１を入
力し内部同期信号φ２を出力する同期信号発生回路８
と、内部同期信号φ１を入力し内部同期信号φ３を出力
する同期信号発生回路９と、センスアンプ７の出力を入
力し内部同期信号φ２に同期して出力する複数のラッチ
回路１０と、ラッチ回路１０の出力を入力し増幅してデ
ータＤ１を出力する複数のデータアンプ２４と、データ
Ｄ１を入力し内部同期信号φ３に同期してデータＤ２を
出力する複数のＤ−Ｆ／Ｆ回路２５と、入力回路２の出
力を入力し内部同期信号φ１に同期してマスク信号ＭＳ
Ｋ１Ｂ出力するラッチ回路１２と、ラッチ回路１２の出
力を入力し内部同期信号φ１に同期して出力するＤ−Ｆ
／Ｆ回路２７と、Ｄ−Ｆ／Ｆ回路２７の出力を入力しマ
スク信号ＭＳＫ２Ｂを出力するディレイ素子ＤＬと、デ
ータＤ２及びマスク信号ＭＳＫ２Ｂを入力し導通制御信
号Ｄ３Ｔ，Ｄ３Ｎを出力する複数の出力制御回路２６
と、導通制御信号Ｄ３Ｔ，Ｄ３Ｎを入力し出力端子ＤＱ
にデータを出力する複数の出力回路１７とから構成され
ている。
【０００４】また、出力制御回路２６は、データＤ２及
びマスク信号ＭＳＫ２Ｂを入力し導通制御信号Ｄ３Ｔを
出力するＡＮＤゲートＡＮ３と、データＤ２の反転信号
及びマスク信号ＭＳＫ２Ｂを入力し導通制御信号Ｄ３Ｎ
を出力するＡＮＤゲートＡＮ４とから構成されている。
ここで、入力されるマスク信号ＭＳＫ２Ｂは、出力回路
１７の出力端子ＤＱを駆動するか又はハイインピーダン
スにするかを制御する出力制御信号である。出力制御回
路２６は、このマスク信号ＭＳＫ２ＢおよびデータＤ２
に対応して各導通制御信号Ｄ３Ｔ，Ｄ３Ｎの一方を活性
化するか又は各導通制御信号Ｄ３Ｔ，Ｄ３Ｎを不活性化
し出力する。
びマスク信号ＭＳＫ２Ｂを入力し導通制御信号Ｄ３Ｔを
出力するＡＮＤゲートＡＮ３と、データＤ２の反転信号
及びマスク信号ＭＳＫ２Ｂを入力し導通制御信号Ｄ３Ｎ
を出力するＡＮＤゲートＡＮ４とから構成されている。
ここで、入力されるマスク信号ＭＳＫ２Ｂは、出力回路
１７の出力端子ＤＱを駆動するか又はハイインピーダン
スにするかを制御する出力制御信号である。出力制御回
路２６は、このマスク信号ＭＳＫ２ＢおよびデータＤ２
に対応して各導通制御信号Ｄ３Ｔ，Ｄ３Ｎの一方を活性
化するか又は各導通制御信号Ｄ３Ｔ，Ｄ３Ｎを不活性化
し出力する。
【０００５】出力回路１７は、ゲートを導通制御信号Ｄ
３Ｔとし、電源および出力端子ＤＱ間に接続したＮチャ
ネル型出力トランジスタＴｒ１と、ゲートを導通制御信
号Ｄ３Ｎとし、出力端子ＤＱおよび接地間に接続したＮ
チャネル型出力トランジスタＴｒ２とから構成されてい
る。ここで、出力回路１７は、導通制御信号Ｄ３Ｔのみ
が活性化されているとき出力端子ＤＱを駆動し高レベル
を出力し、導通制御信号Ｄ３Ｎのみが活性化されている
とき出力端子ＤＱを駆動し低レベルを出力する。また、
各導通制御信号Ｄ３Ｔ，Ｄ３Ｎが不活性化されていると
き出力端子ＤＱをハイインピーダンス状態にする。
３Ｔとし、電源および出力端子ＤＱ間に接続したＮチャ
ネル型出力トランジスタＴｒ１と、ゲートを導通制御信
号Ｄ３Ｎとし、出力端子ＤＱおよび接地間に接続したＮ
チャネル型出力トランジスタＴｒ２とから構成されてい
る。ここで、出力回路１７は、導通制御信号Ｄ３Ｔのみ
が活性化されているとき出力端子ＤＱを駆動し高レベル
を出力し、導通制御信号Ｄ３Ｎのみが活性化されている
とき出力端子ＤＱを駆動し低レベルを出力する。また、
各導通制御信号Ｄ３Ｔ，Ｄ３Ｎが不活性化されていると
き出力端子ＤＱをハイインピーダンス状態にする。
【０００６】次に、図５に示した従来の半導体記憶装置
の動作について説明する。
の動作について説明する。
【０００７】図６は、図５に示した従来の半導体記憶装
置の動作例を示す波形図であり、「ＣＡＳレイテンシ＝
３」でリードバースト中の状態を示している。
置の動作例を示す波形図であり、「ＣＡＳレイテンシ＝
３」でリードバースト中の状態を示している。
【０００８】「ＣＡＳレイテンシ」とは、外部より読み
出しの命令（リードコマンド）が入力された後、出力端
子にデータが出力されるまでにクロックサイクルを何サ
イクル必要とするかを示すもので、「ＣＡＳレイテンシ
＝３」の場合３サイクルを必要とする。「バースト」と
は、１回のリードコマンド入力により何ビットかのデー
タを連続して読み出すもので、バーストカウンタ４で
「バースト長」分の内部アドレスが生成される。
出しの命令（リードコマンド）が入力された後、出力端
子にデータが出力されるまでにクロックサイクルを何サ
イクル必要とするかを示すもので、「ＣＡＳレイテンシ
＝３」の場合３サイクルを必要とする。「バースト」と
は、１回のリードコマンド入力により何ビットかのデー
タを連続して読み出すもので、バーストカウンタ４で
「バースト長」分の内部アドレスが生成される。
【０００９】外部クロックＣＬＫが低レベルから高レベ
ルへ遷移すると内部同期信号φ１に高レベルのパルスが
発生し、内部同期信号φ１にパルスが発生すると内部同
期信号φ２及びφ３に高レベルのパルスが発生する。
ルへ遷移すると内部同期信号φ１に高レベルのパルスが
発生し、内部同期信号φ１にパルスが発生すると内部同
期信号φ２及びφ３に高レベルのパルスが発生する。
【００１０】サイクルＣ２でマスクコマンドを入力する
と、そのサイクルの内部同期信号φ１に同期してマスク
信号ＭＳＫ１Ｂが低レベルとなり、内部同期信号φ３が
低レベルから高レベルへ遷移すると、ディレイ素子ＤＬ
の所定の遅延の後マスク信号ＭＳＫ２Ｂが低レベルとな
る。一方、サイクルＣ２に対応したデータＲ２は、内部
同期信号φ２に同期してデータアンプ２４からデータＤ
１として出力され、続いて内部同期信号φ３に同期して
Ｄ−Ｆ／Ｆ回路２５からデータＤ２として出力される。
出力制御回路の出力の導通制御信号Ｄ３Ｔ／Ｄ３Ｎにも
データＤ２に応じたＲ２のデータが伝達されるが、マス
ク信号ＭＳＫ２Ｂが低レベルとなると、導通制御信号Ｄ
３Ｔ／Ｄ３Ｎはともに低レベルとなる。よって、出力回
路１７内のＮチャネル型出力トランジスタＴｒ１，Ｔｒ
２はともにオフとなり、出力端子ＤＱはハイインピーダ
ンス（Ｈｉ−Ｚ）状態となる。
と、そのサイクルの内部同期信号φ１に同期してマスク
信号ＭＳＫ１Ｂが低レベルとなり、内部同期信号φ３が
低レベルから高レベルへ遷移すると、ディレイ素子ＤＬ
の所定の遅延の後マスク信号ＭＳＫ２Ｂが低レベルとな
る。一方、サイクルＣ２に対応したデータＲ２は、内部
同期信号φ２に同期してデータアンプ２４からデータＤ
１として出力され、続いて内部同期信号φ３に同期して
Ｄ−Ｆ／Ｆ回路２５からデータＤ２として出力される。
出力制御回路の出力の導通制御信号Ｄ３Ｔ／Ｄ３Ｎにも
データＤ２に応じたＲ２のデータが伝達されるが、マス
ク信号ＭＳＫ２Ｂが低レベルとなると、導通制御信号Ｄ
３Ｔ／Ｄ３Ｎはともに低レベルとなる。よって、出力回
路１７内のＮチャネル型出力トランジスタＴｒ１，Ｔｒ
２はともにオフとなり、出力端子ＤＱはハイインピーダ
ンス（Ｈｉ−Ｚ）状態となる。
【００１１】次に、サイクルＣ３でマスクコマンドを入
力しないと、そのサイクルの内部同期信号φ１に同期し
てマスク信号ＭＳＫ１Ｂが高レベルとなり、内部同期信
号φ３が高レベルから低レベルへ遷移すると、ディレイ
素子ＤＬの所定の遅延の後マスク信号ＭＳＫ２Ｂが高レ
ベルとなる。よって、出力制御回路の出力の導通制御信
号Ｄ３Ｔ／Ｄ３ＮにデータＤ２に応じたＲ３のデータが
伝達され、Ｎチャネル型出力トランジスタＴｒ１，Ｔｒ
２の一方がオンし、出力端子ＤＱにデータＲ３が出力さ
れる。
力しないと、そのサイクルの内部同期信号φ１に同期し
てマスク信号ＭＳＫ１Ｂが高レベルとなり、内部同期信
号φ３が高レベルから低レベルへ遷移すると、ディレイ
素子ＤＬの所定の遅延の後マスク信号ＭＳＫ２Ｂが高レ
ベルとなる。よって、出力制御回路の出力の導通制御信
号Ｄ３Ｔ／Ｄ３ＮにデータＤ２に応じたＲ３のデータが
伝達され、Ｎチャネル型出力トランジスタＴｒ１，Ｔｒ
２の一方がオンし、出力端子ＤＱにデータＲ３が出力さ
れる。
【００１２】なお、サイクルＣ３の外部クロックＣＬＫ
の高レベルから出力端子ＤＱがハイインピーダンス（Ｈ
ｉ−Ｚ）状態となるまでの時間は、ｔＨＺと呼ばれるス
ペック値で規定され、スペック値ｔＨＺより早く出力端
子ＤＱをハイインピーダンス（Ｈｉ−Ｚ）状態としなけ
ればならない。また、サイクルＣ３の外部クロックＣＬ
Ｋの高レベルの後、出力端子ＤＱに出力中のデータＲ１
は、スペック値ｔＯＨで規定される時間以上保持しなけ
ればならない。
の高レベルから出力端子ＤＱがハイインピーダンス（Ｈ
ｉ−Ｚ）状態となるまでの時間は、ｔＨＺと呼ばれるス
ペック値で規定され、スペック値ｔＨＺより早く出力端
子ＤＱをハイインピーダンス（Ｈｉ−Ｚ）状態としなけ
ればならない。また、サイクルＣ３の外部クロックＣＬ
Ｋの高レベルの後、出力端子ＤＱに出力中のデータＲ１
は、スペック値ｔＯＨで規定される時間以上保持しなけ
ればならない。
【００１３】
【発明が解決しようとする課題】この従来の半導体記憶
装置では、マスクコマンド入力後出力端子ＤＱをハイイ
ンピーダンス（Ｈｉ−Ｚ）状態とするタイミングは、出
力制御信号であるマスク信号ＭＳＫ２Ｂを出力するディ
レイ素子ＤＬの遅延時間により決定され、この遅延時間
が短すぎる時は出力端子ＤＱがハイインピーダンス（Ｈ
ｉ−Ｚ）状態となるのが早く、スペック値ｔＯＨを悪化
させ、逆にこの遅延時間が長すぎる時は出力端子ＤＱが
ハイインピーダンス（Ｈｉ−Ｚ）状態となるのが遅く、
スペック値ｔＨＺを悪化させるため、ディレイ素子ＤＬ
の遅延時間の最適化が重要で、設計工数の増大や製品化
の遅れをもたらすか、さもなければ、スペック値ｔＯ
Ｈ，ｔＨＺをスペック緩和しなければならないという問
題があった。
装置では、マスクコマンド入力後出力端子ＤＱをハイイ
ンピーダンス（Ｈｉ−Ｚ）状態とするタイミングは、出
力制御信号であるマスク信号ＭＳＫ２Ｂを出力するディ
レイ素子ＤＬの遅延時間により決定され、この遅延時間
が短すぎる時は出力端子ＤＱがハイインピーダンス（Ｈ
ｉ−Ｚ）状態となるのが早く、スペック値ｔＯＨを悪化
させ、逆にこの遅延時間が長すぎる時は出力端子ＤＱが
ハイインピーダンス（Ｈｉ−Ｚ）状態となるのが遅く、
スペック値ｔＨＺを悪化させるため、ディレイ素子ＤＬ
の遅延時間の最適化が重要で、設計工数の増大や製品化
の遅れをもたらすか、さもなければ、スペック値ｔＯ
Ｈ，ｔＨＺをスペック緩和しなければならないという問
題があった。
【００１４】なお、特開平４−８５７９２号「半導体記
憶装置」、特開平４−３５８３９２「ランダムアクセス
メモリ装置およびそのパイプライン・ページモード制御
方法」に、ラッチ回路を設けパイプライン動作する同期
方式の半導体記憶装置が書かれているが、いずれもバー
スト中の出力のイネーブル（データ出力），ディセーブ
ル（ハイインピーダンス化）の制御に関する記述はな
く、これらの例における回路で出力制御する際にも、上
記の問題が同様に露呈する。
憶装置」、特開平４−３５８３９２「ランダムアクセス
メモリ装置およびそのパイプライン・ページモード制御
方法」に、ラッチ回路を設けパイプライン動作する同期
方式の半導体記憶装置が書かれているが、いずれもバー
スト中の出力のイネーブル（データ出力），ディセーブ
ル（ハイインピーダンス化）の制御に関する記述はな
く、これらの例における回路で出力制御する際にも、上
記の問題が同様に露呈する。
【００１５】したがって、本発明の目的は、内部パイプ
ライン構造をもつ同期型の半導体記憶装置において、出
力端子のデータ出力およびハイインピーダンス化のタイ
ミングを容易に最適化することにある。
ライン構造をもつ同期型の半導体記憶装置において、出
力端子のデータ出力およびハイインピーダンス化のタイ
ミングを容易に最適化することにある。
【００１６】
【課題を解決するための手段】本発明によれば、メモリ
セルから読み出された相補の読み出しデータを供給する
データアンプと、タイミング信号に応答してマスク信号
をラッチする第１のラッチ回路と、前記第１のラッチ回
路にラッチされた前記マスク信号及び前記データアンプ
より供給される前記相補の読み出しデータを受け、前記
マスク信号が一方の論理レベルである場合には前記相補
の読み出しデータに基づいて互いに相補である第１及び
第２の導通制御信号を生成し、前記マスク信号が他方の
論理レベルである場合には前記相補の読み出しデータに
かかわらず互いに同一レベルである第１及び第２の導通
制御信号を生成する出力制御回路と、前記タイミング信
号に応答して前記第１及び第２の導通制御信号をそれぞ
れラッチする第２及び第３のラッチ回路と、第１の電源
端子と出力端子との間に接続され前記第２のラッチ回路
にラッチされた前記第１の導通制御信号に基づき導通状
態が制御される第１の出力トランジスタと、第２の電源
端子と前記出力端子との間に接続され前記第３のラッチ
回路にラッチされた前記第２の導通制御信号に基づき導
通状態が制御される第２の出力トランジスタとを備える
半導体記憶装置が提供される。
セルから読み出された相補の読み出しデータを供給する
データアンプと、タイミング信号に応答してマスク信号
をラッチする第１のラッチ回路と、前記第１のラッチ回
路にラッチされた前記マスク信号及び前記データアンプ
より供給される前記相補の読み出しデータを受け、前記
マスク信号が一方の論理レベルである場合には前記相補
の読み出しデータに基づいて互いに相補である第１及び
第２の導通制御信号を生成し、前記マスク信号が他方の
論理レベルである場合には前記相補の読み出しデータに
かかわらず互いに同一レベルである第１及び第２の導通
制御信号を生成する出力制御回路と、前記タイミング信
号に応答して前記第１及び第２の導通制御信号をそれぞ
れラッチする第２及び第３のラッチ回路と、第１の電源
端子と出力端子との間に接続され前記第２のラッチ回路
にラッチされた前記第１の導通制御信号に基づき導通状
態が制御される第１の出力トランジスタと、第２の電源
端子と前記出力端子との間に接続され前記第３のラッチ
回路にラッチされた前記第２の導通制御信号に基づき導
通状態が制御される第２の出力トランジスタとを備える
半導体記憶装置が提供される。
【００１７】また、本発明によれば、それぞれデータ入
力端、データ出力端及びクロック入力端を有し、それぞ
れのクロック入力端に供給されるタイミング信号に応答
してそれぞれのデータ入力端上のデータをラッチしこれ
をそれぞれのデータ出力端から出力する第１及び第２の
ラッチ回路と、第１の電源端子と出力端子との間に接続
されゲートが前記第１のラッチ回路の前記データ出力端
に接続された第１の出力トランジスタと、第２の電源端
子と前記出力端子との間に接続されゲートが前記第２の
ラッチ回路の前記データ出力端に接続された第２の出力
トランジスタと、マスク信号が非活性状態であることに
応答して、メモリセルから読み出された読み出しデータ
に基づき前記第１のラッチ回路の前記データ入力端に一
方の論理レベルのデータを供給するとともに前記第２の
ラッチ回路の前記データ入力端に他方の論理レベルのデ
ータを供給する手段と、マスク信号が活性状態であるこ
とに応答して、前記読み出しデータにかかわらず前記第
１及び第２のラッチ回路の前記データ入力端に前記一方
又は他方の論理レベルのデータを供給する手段とを備え
る半導体記憶装置が提供される。
力端、データ出力端及びクロック入力端を有し、それぞ
れのクロック入力端に供給されるタイミング信号に応答
してそれぞれのデータ入力端上のデータをラッチしこれ
をそれぞれのデータ出力端から出力する第１及び第２の
ラッチ回路と、第１の電源端子と出力端子との間に接続
されゲートが前記第１のラッチ回路の前記データ出力端
に接続された第１の出力トランジスタと、第２の電源端
子と前記出力端子との間に接続されゲートが前記第２の
ラッチ回路の前記データ出力端に接続された第２の出力
トランジスタと、マスク信号が非活性状態であることに
応答して、メモリセルから読み出された読み出しデータ
に基づき前記第１のラッチ回路の前記データ入力端に一
方の論理レベルのデータを供給するとともに前記第２の
ラッチ回路の前記データ入力端に他方の論理レベルのデ
ータを供給する手段と、マスク信号が活性状態であるこ
とに応答して、前記読み出しデータにかかわらず前記第
１及び第２のラッチ回路の前記データ入力端に前記一方
又は他方の論理レベルのデータを供給する手段とを備え
る半導体記憶装置が提供される。
【００１８】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００１９】図１は、本発明の半導体記憶装置の一実施
形態を示すブロック図である。図１を参照すると、本実
施形態の半導体記憶装置は、複数のアドレス端子ＡＤＤ
を入力する、複数の入力回路１と、入力端子ＤＱＭを入
力する入力回路２と、外部クロックＣＬＫを入力し内部
同期信号φ１を出力する入力回路３と、入力回路１の出
力を入力し内部同期信号φ１に同期して複数の内部アド
レス信号ＩＡＤＤを出力するバーストカウンタ４と、内
部アドレス信号ＩＡＤＤを入力し複数のカラム選択線Ｙ
ＳＷを出力するカラムデコーダ５と、複数のメモリセル
６と、カラム選択線ＹＳＷを入力しメモリセル６のデー
タを増幅し出力する複数のセンスアンプ７と、内部同期
信号φ１を入力し内部同期信号φ２を出力する同期信号
発生回路８と、内部同期信号φ１を入力し内部同期信号
φ３を出力する同期信号発生回路９と、センスアンプ７
の出力を入力し内部同期信号φ２に同期して出力する複
数のラッチ回路１０と、ラッチ回路１０の出力を入力し
増幅してデータＤ１Ｔ／Ｎを出力する複数のデータアン
プ１１と、入力回路２の出力を入力し内部同期信号φ１
に同期してマスク信号ＭＳＫ１Ｂ出力するラッチ回路１
２と、ラッチ回路１２の出力を入力し内部同期信号φ３
を反転した論理に同期してマスク信号ＭＳＫ２Ｂを出力
するＤ−ラッチ回路１３と、データＤ１Ｔ／Ｎ及びマス
ク信号ＭＳＫ２Ｂを入力し導通制御信号Ｄ２Ｔ，Ｄ２Ｎ
を出力する複数の出力制御回路１４と、導通制御信号Ｄ
２Ｔを入力し内部同期信号φ３に同期して導通制御信号
Ｄ３Ｔを出力する複数のＤ−Ｆ／Ｆ回路１５と、導通制
御信号Ｄ２Ｎを入力し内部同期信号φ３に同期して導通
制御信号Ｄ３Ｎを出力する複数のＤ−Ｆ／Ｆ回路１６
と、導通制御信号Ｄ３Ｔ，Ｄ３Ｎを入力し出力端子ＤＱ
にデータを出力する複数の出力回路１７とから構成され
ている。
形態を示すブロック図である。図１を参照すると、本実
施形態の半導体記憶装置は、複数のアドレス端子ＡＤＤ
を入力する、複数の入力回路１と、入力端子ＤＱＭを入
力する入力回路２と、外部クロックＣＬＫを入力し内部
同期信号φ１を出力する入力回路３と、入力回路１の出
力を入力し内部同期信号φ１に同期して複数の内部アド
レス信号ＩＡＤＤを出力するバーストカウンタ４と、内
部アドレス信号ＩＡＤＤを入力し複数のカラム選択線Ｙ
ＳＷを出力するカラムデコーダ５と、複数のメモリセル
６と、カラム選択線ＹＳＷを入力しメモリセル６のデー
タを増幅し出力する複数のセンスアンプ７と、内部同期
信号φ１を入力し内部同期信号φ２を出力する同期信号
発生回路８と、内部同期信号φ１を入力し内部同期信号
φ３を出力する同期信号発生回路９と、センスアンプ７
の出力を入力し内部同期信号φ２に同期して出力する複
数のラッチ回路１０と、ラッチ回路１０の出力を入力し
増幅してデータＤ１Ｔ／Ｎを出力する複数のデータアン
プ１１と、入力回路２の出力を入力し内部同期信号φ１
に同期してマスク信号ＭＳＫ１Ｂ出力するラッチ回路１
２と、ラッチ回路１２の出力を入力し内部同期信号φ３
を反転した論理に同期してマスク信号ＭＳＫ２Ｂを出力
するＤ−ラッチ回路１３と、データＤ１Ｔ／Ｎ及びマス
ク信号ＭＳＫ２Ｂを入力し導通制御信号Ｄ２Ｔ，Ｄ２Ｎ
を出力する複数の出力制御回路１４と、導通制御信号Ｄ
２Ｔを入力し内部同期信号φ３に同期して導通制御信号
Ｄ３Ｔを出力する複数のＤ−Ｆ／Ｆ回路１５と、導通制
御信号Ｄ２Ｎを入力し内部同期信号φ３に同期して導通
制御信号Ｄ３Ｎを出力する複数のＤ−Ｆ／Ｆ回路１６
と、導通制御信号Ｄ３Ｔ，Ｄ３Ｎを入力し出力端子ＤＱ
にデータを出力する複数の出力回路１７とから構成され
ている。
【００２０】また、出力制御回路１４は、データＤ１Ｔ
及びマスク信号ＭＳＫ２Ｂを入力し導通制御信号Ｄ２Ｔ
を出力するＡＮＤゲートＡＮ１と、データＤ１Ｎ及びマ
スク信号ＭＳＫ２Ｂを入力し導通制御信号Ｄ２Ｎを出力
するＡＮＤゲートＡＮ２とから構成されている。ここ
で、入力されるマスク信号ＭＳＫ２Ｂは、出力回路１７
の出力端子ＤＱを駆動するか又はハイインピーダンスに
するかを制御する出力制御信号である。出力制御回路１
６は、このマスク信号ＭＳＫ２ＢおよびデータＤ１Ｔ，
Ｄ１Ｎに対応して各導通制御信号Ｄ２Ｔ，Ｄ２Ｎの一方
を活性化するか又は各導通制御信号Ｄ２Ｔ，Ｄ２Ｎを不
活性化し出力する。
及びマスク信号ＭＳＫ２Ｂを入力し導通制御信号Ｄ２Ｔ
を出力するＡＮＤゲートＡＮ１と、データＤ１Ｎ及びマ
スク信号ＭＳＫ２Ｂを入力し導通制御信号Ｄ２Ｎを出力
するＡＮＤゲートＡＮ２とから構成されている。ここ
で、入力されるマスク信号ＭＳＫ２Ｂは、出力回路１７
の出力端子ＤＱを駆動するか又はハイインピーダンスに
するかを制御する出力制御信号である。出力制御回路１
６は、このマスク信号ＭＳＫ２ＢおよびデータＤ１Ｔ，
Ｄ１Ｎに対応して各導通制御信号Ｄ２Ｔ，Ｄ２Ｎの一方
を活性化するか又は各導通制御信号Ｄ２Ｔ，Ｄ２Ｎを不
活性化し出力する。
【００２１】出力回路１７は、ゲートを導通制御信号Ｄ
３Ｔとし、電源および出力端子ＤＱ間に接続したＮチャ
ネル型出力トランジスタＴｒ１と、ゲートを導通制御信
号Ｄ３Ｎとし、出力端子ＤＱおよび接地間に接続したＮ
チャネル型出力トランジスタＴｒ２とから構成されてい
る。ここで、出力回路１７は、導通制御信号Ｄ３Ｔのみ
が活性化されているとき出力端子ＤＱを駆動し高レベル
を出力し、導通制御信号Ｄ３Ｎのみが活性化されている
とき出力端子ＤＱを駆動し低レベルを出力する。また、
各導通制御信号Ｄ３Ｔ，Ｄ３Ｎが不活性化されていると
き出力端子ＤＱをハイインピーダンス状態にする。
３Ｔとし、電源および出力端子ＤＱ間に接続したＮチャ
ネル型出力トランジスタＴｒ１と、ゲートを導通制御信
号Ｄ３Ｎとし、出力端子ＤＱおよび接地間に接続したＮ
チャネル型出力トランジスタＴｒ２とから構成されてい
る。ここで、出力回路１７は、導通制御信号Ｄ３Ｔのみ
が活性化されているとき出力端子ＤＱを駆動し高レベル
を出力し、導通制御信号Ｄ３Ｎのみが活性化されている
とき出力端子ＤＱを駆動し低レベルを出力する。また、
各導通制御信号Ｄ３Ｔ，Ｄ３Ｎが不活性化されていると
き出力端子ＤＱをハイインピーダンス状態にする。
【００２２】次に、本実施形態の半導体記憶装置の動作
について説明する。
について説明する。
【００２３】図２は、図１に示す半導体記憶装置の動作
例を示す波形図であり、「ＣＡＳレイテンシ＝３」でリ
ードバースト中の状態を示している。
例を示す波形図であり、「ＣＡＳレイテンシ＝３」でリ
ードバースト中の状態を示している。
【００２４】サイクルＣ２でマスクコマンドを入力する
と、そのサイクルの内部同期信号φ１に同期してマスク
信号ＭＳＫ１Ｂが低レベルとなり、内部同期信号φ３が
高レベルから低レベルへ遷移すると、マスク信号ＭＳＫ
２Ｂが低レベルとなる。一方、サイクルＣ２に対応した
データＲ２は、内部同期信号φ２に同期してデータアン
プ１１からデータＤ１Ｔ／Ｎとして出力され、続いて出
力制御回路１４から導通制御信号Ｄ２Ｔ，Ｄ２Ｎとして
出力される。しかし、内部同期信号φ３が低レベルから
高レベルへと遷移しラッチ回路１５，１６にラッチされ
るよりも早い、内部同期信号φ３が低レベルの状態でマ
スク信号ＭＳＫ２Ｂが低レベルとなるため、導通制御信
号Ｄ２Ｔ，Ｄ２Ｎはともに低レベルとなる。よって、導
通制御信号Ｄ３Ｔ，Ｄ３Ｎには内部同期信号φ３に同期
してともに低レベルが出力され、Ｎチャネル型出力トラ
ンジスタＴｒ１、Ｔｒ２はともにオフし、出力端子ＤＱ
はハイインピーダンス（Ｈｉ−Ｚ）状態となる。
と、そのサイクルの内部同期信号φ１に同期してマスク
信号ＭＳＫ１Ｂが低レベルとなり、内部同期信号φ３が
高レベルから低レベルへ遷移すると、マスク信号ＭＳＫ
２Ｂが低レベルとなる。一方、サイクルＣ２に対応した
データＲ２は、内部同期信号φ２に同期してデータアン
プ１１からデータＤ１Ｔ／Ｎとして出力され、続いて出
力制御回路１４から導通制御信号Ｄ２Ｔ，Ｄ２Ｎとして
出力される。しかし、内部同期信号φ３が低レベルから
高レベルへと遷移しラッチ回路１５，１６にラッチされ
るよりも早い、内部同期信号φ３が低レベルの状態でマ
スク信号ＭＳＫ２Ｂが低レベルとなるため、導通制御信
号Ｄ２Ｔ，Ｄ２Ｎはともに低レベルとなる。よって、導
通制御信号Ｄ３Ｔ，Ｄ３Ｎには内部同期信号φ３に同期
してともに低レベルが出力され、Ｎチャネル型出力トラ
ンジスタＴｒ１、Ｔｒ２はともにオフし、出力端子ＤＱ
はハイインピーダンス（Ｈｉ−Ｚ）状態となる。
【００２５】次に、サイクルＣ３でマスクコマンドを入
力しないと、そのサイクルの内部同期信号φ１に同期し
てマスク信号ＭＳＫ１Ｂが高レベルとなり、内部同期信
号φ３が高レベルから低レベルへ遷移すると、マスク信
号ＭＳＫ２Ｂが高レベルとなる。一方、サイクルＣ３に
対応したデータＲ３は、内部同期信号φ２に同期してデ
ータアンプ１１からデータＤ１Ｔ／Ｎとして出力される
が、この時点では、マスク信号ＭＳＫ２Ｂがまだ低レベ
ルであるので、出力制御回路１４は導通制御信号Ｄ２
Ｔ，Ｄ２Ｎとして共に低レベルを出力する。しかし、内
部同期信号が低レベルから高レベルへと遷移しラッチ回
路１５，１６にラッチされるよりも早い、内部同期信号
φ３が低レベルの状態でマスク信号ＭＳＫ２Ｂが高レベ
ルとなるため、導通制御信号Ｄ２Ｔ，Ｄ２Ｎにはデータ
Ｄ１Ｔ／Ｎに応じた導通制御信号Ｄ３が出力される。よ
って、導通制御信号Ｄ３Ｔ，Ｄ３Ｎにも内部同期信号φ
３に同期してデータＲ３が出力され、Ｎチャネル型出力
トランジスタＴｒ１，Ｔｒ２の一方がオンし、出力端子
ＤＱにデータＲ３が出力される。
力しないと、そのサイクルの内部同期信号φ１に同期し
てマスク信号ＭＳＫ１Ｂが高レベルとなり、内部同期信
号φ３が高レベルから低レベルへ遷移すると、マスク信
号ＭＳＫ２Ｂが高レベルとなる。一方、サイクルＣ３に
対応したデータＲ３は、内部同期信号φ２に同期してデ
ータアンプ１１からデータＤ１Ｔ／Ｎとして出力される
が、この時点では、マスク信号ＭＳＫ２Ｂがまだ低レベ
ルであるので、出力制御回路１４は導通制御信号Ｄ２
Ｔ，Ｄ２Ｎとして共に低レベルを出力する。しかし、内
部同期信号が低レベルから高レベルへと遷移しラッチ回
路１５，１６にラッチされるよりも早い、内部同期信号
φ３が低レベルの状態でマスク信号ＭＳＫ２Ｂが高レベ
ルとなるため、導通制御信号Ｄ２Ｔ，Ｄ２Ｎにはデータ
Ｄ１Ｔ／Ｎに応じた導通制御信号Ｄ３が出力される。よ
って、導通制御信号Ｄ３Ｔ，Ｄ３Ｎにも内部同期信号φ
３に同期してデータＲ３が出力され、Ｎチャネル型出力
トランジスタＴｒ１，Ｔｒ２の一方がオンし、出力端子
ＤＱにデータＲ３が出力される。
【００２６】図３は、本発明の半導体記憶装置の他の実
施形態を示すブロック図である。図３を参照すると、本
実施形態の半導体記憶装置は、複数のアドレス端子ＡＤ
Ｄを入力する、複数の入力回路１と、入力端子ＲＡＳＢ
を入力する入力回路１８と、入力端子ＣＡＳＢを入力す
る入力回路１９と、入力端子ＷＥＢを入力する入力回路
２０と、入力端子ＣＳＢを入力する入力回路２１と、外
部クロックＣＬＫを入力し内部同期信号φ１を出力する
入力回路３と、入力回路１の出力を入力し内部同期信号
φ１に同期して複数の内部アドレス信号ＩＡＤＤを出力
するバーストカウンタ４と、内部アドレス信号ＩＡＤＤ
を入力し複数のカラム選択線ＹＳＷを出力するカラムデ
コーダ５と、複数のメモリセル６と、カラム選択線ＹＳ
Ｗを入力しメモリセル６のデータを増幅し出力する複数
のセンスアンプ７と、内部同期信号φ１を入力し内部同
期信号φ２を出力する同期信号発生回路８と、内部同期
信号φ１を入力し内部同期信号φ３を出力する同期信号
発生回路９と、センスアンプ７の出力を入力し内部同期
信号φ２に同期して出力する複数のラッチ回路１０と、
ラッチ回路１０の出力を入力し増幅してデータＤ１Ｔ／
Ｎを出力する複数のデータアンプ１１と、入力回路１
８，１９，２０，２１のそれぞれの出力を入力し出コー
ドして出力するコマンドデコーダ２２と、コマンドデコ
ーダ２２の出力を入力し内部同期信号φ１に同期してリ
ード信号ＲＥＡＤＢを出力するラッチ回路２３と、リー
ド信号ＲＥＡＤＢを入力し内部同期信号φ３を反転した
論理に同期してアウトプットイネーブル信号ＯＥＢを出
力するＤ−ラッチ回路１３と、データＤ１Ｔ／Ｎ及びア
ウトプットイネーブル信号ＯＥＢを入力し導通制御信号
Ｄ２Ｔ，Ｄ２Ｎを出力する複数の出力制御回路１４と、
導通制御信号Ｄ２Ｔを入力し内部同期信号φ３に同期し
て導通制御信号Ｄ３Ｔを出力する複数のＤ−Ｆ／Ｆ回路
１５と、導通制御信号Ｄ２Ｎを入力し内部同期信号φ３
に同期して導通制御信号Ｄ３Ｎを出力する複数のＤ−Ｆ
／Ｆ回路１６と、導通制御信号Ｄ３Ｔ，Ｄ３Ｎを入力し
出力端子ＤＱにデータを出力する複数の出力回路１７と
から構成されている。
施形態を示すブロック図である。図３を参照すると、本
実施形態の半導体記憶装置は、複数のアドレス端子ＡＤ
Ｄを入力する、複数の入力回路１と、入力端子ＲＡＳＢ
を入力する入力回路１８と、入力端子ＣＡＳＢを入力す
る入力回路１９と、入力端子ＷＥＢを入力する入力回路
２０と、入力端子ＣＳＢを入力する入力回路２１と、外
部クロックＣＬＫを入力し内部同期信号φ１を出力する
入力回路３と、入力回路１の出力を入力し内部同期信号
φ１に同期して複数の内部アドレス信号ＩＡＤＤを出力
するバーストカウンタ４と、内部アドレス信号ＩＡＤＤ
を入力し複数のカラム選択線ＹＳＷを出力するカラムデ
コーダ５と、複数のメモリセル６と、カラム選択線ＹＳ
Ｗを入力しメモリセル６のデータを増幅し出力する複数
のセンスアンプ７と、内部同期信号φ１を入力し内部同
期信号φ２を出力する同期信号発生回路８と、内部同期
信号φ１を入力し内部同期信号φ３を出力する同期信号
発生回路９と、センスアンプ７の出力を入力し内部同期
信号φ２に同期して出力する複数のラッチ回路１０と、
ラッチ回路１０の出力を入力し増幅してデータＤ１Ｔ／
Ｎを出力する複数のデータアンプ１１と、入力回路１
８，１９，２０，２１のそれぞれの出力を入力し出コー
ドして出力するコマンドデコーダ２２と、コマンドデコ
ーダ２２の出力を入力し内部同期信号φ１に同期してリ
ード信号ＲＥＡＤＢを出力するラッチ回路２３と、リー
ド信号ＲＥＡＤＢを入力し内部同期信号φ３を反転した
論理に同期してアウトプットイネーブル信号ＯＥＢを出
力するＤ−ラッチ回路１３と、データＤ１Ｔ／Ｎ及びア
ウトプットイネーブル信号ＯＥＢを入力し導通制御信号
Ｄ２Ｔ，Ｄ２Ｎを出力する複数の出力制御回路１４と、
導通制御信号Ｄ２Ｔを入力し内部同期信号φ３に同期し
て導通制御信号Ｄ３Ｔを出力する複数のＤ−Ｆ／Ｆ回路
１５と、導通制御信号Ｄ２Ｎを入力し内部同期信号φ３
に同期して導通制御信号Ｄ３Ｎを出力する複数のＤ−Ｆ
／Ｆ回路１６と、導通制御信号Ｄ３Ｔ，Ｄ３Ｎを入力し
出力端子ＤＱにデータを出力する複数の出力回路１７と
から構成されている。
【００２７】また、出力制御回路１４は、データＤ１Ｔ
およびアウトプットイネーブル信号ＯＥＢを入力し導通
制御信号Ｄ２Ｔを出力するＡＮＤゲートＡＮ１と、デー
タＤ１Ｎ及びマスク信号ＭＳＫ２Ｂを入力し導通制御信
号Ｄ２Ｎを出力するＡＮＤゲートＡＮ２とから構成され
ている。ここで、入力されるアウトプットイネーブル信
号ＯＥＢは、出力回路１７の出力端子ＤＱを駆動するか
又はハイインピーダンスにするかを制御する出力制御信
号である。出力制御回路１６は、このアウトプットイネ
ーブル信号ＯＥＢおよびデータＤ１Ｔ，Ｄ１Ｎに対応し
て各導通制御信号Ｄ２Ｔ，Ｄ２Ｎの一方を活性化するか
又は各導通制御信号Ｄ２Ｔ，Ｄ２Ｎを不活性化し出力す
る。出力回路１７は、ゲートを導通制御信号Ｄ３Ｔと
し、電源および出力端子ＤＱ間に接続したＮチャネル型
出力トランジスタＴｒ１と、ゲートを導通制御信号Ｄ３
Ｎとし、出力端子ＤＱおよび接地間に接続したＮチャネ
ル型出力トランジスタＴｒ２とから構成されている。こ
こで、出力回路１７は、導通制御信号Ｄ３Ｔのみが活性
化されているとき出力端子ＤＱを駆動し高レベルを出力
し、導通制御信号Ｄ３Ｎのみが活性化されているとき出
力端子ＤＱを駆動し低レベルを出力する。また、各導通
制御信号Ｄ３Ｔ，Ｄ３Ｎが不活性化されているとき出力
端子ＤＱをハイインピーダンス状態にする。
およびアウトプットイネーブル信号ＯＥＢを入力し導通
制御信号Ｄ２Ｔを出力するＡＮＤゲートＡＮ１と、デー
タＤ１Ｎ及びマスク信号ＭＳＫ２Ｂを入力し導通制御信
号Ｄ２Ｎを出力するＡＮＤゲートＡＮ２とから構成され
ている。ここで、入力されるアウトプットイネーブル信
号ＯＥＢは、出力回路１７の出力端子ＤＱを駆動するか
又はハイインピーダンスにするかを制御する出力制御信
号である。出力制御回路１６は、このアウトプットイネ
ーブル信号ＯＥＢおよびデータＤ１Ｔ，Ｄ１Ｎに対応し
て各導通制御信号Ｄ２Ｔ，Ｄ２Ｎの一方を活性化するか
又は各導通制御信号Ｄ２Ｔ，Ｄ２Ｎを不活性化し出力す
る。出力回路１７は、ゲートを導通制御信号Ｄ３Ｔと
し、電源および出力端子ＤＱ間に接続したＮチャネル型
出力トランジスタＴｒ１と、ゲートを導通制御信号Ｄ３
Ｎとし、出力端子ＤＱおよび接地間に接続したＮチャネ
ル型出力トランジスタＴｒ２とから構成されている。こ
こで、出力回路１７は、導通制御信号Ｄ３Ｔのみが活性
化されているとき出力端子ＤＱを駆動し高レベルを出力
し、導通制御信号Ｄ３Ｎのみが活性化されているとき出
力端子ＤＱを駆動し低レベルを出力する。また、各導通
制御信号Ｄ３Ｔ，Ｄ３Ｎが不活性化されているとき出力
端子ＤＱをハイインピーダンス状態にする。
【００２８】次に、本実施形態の半導体記憶装置の動作
について説明する。
について説明する。
【００２９】図４は、図３に示す半導体記憶装置の動作
例を示す波形図であり、「ＣＡＳレイテンシ＝３」、
「バースト長＝２」の例を示している。
例を示す波形図であり、「ＣＡＳレイテンシ＝３」、
「バースト長＝２」の例を示している。
【００３０】まず、サイクルＣ１で入力端子ＲＡＳＢ，
ＣＡＳＢ，ＷＥＢ，ＣＳＢをリードコマンドの組み合わ
せとなるよう入力すると、次サイクルのサイクルＣ２の
内部同期信号φ１に同期してリード信号ＲＥＡＤＢが低
レベルとなり、内部同期信号φ３が高レベルから低レベ
ルへ遷移すると、アウトプットイネーブル信号ＯＥＢが
低レベルとなる。一方、サイクルＣ１に対応したデータ
Ｒ１は、内部同期信号φ２に同期してデータアンプ１１
からデータＤ１Ｔ／Ｎとして出力され、続いて出力制御
回路１４から導通制御信号Ｄ２Ｔ，Ｄ２Ｎとして出力さ
れる。そして、内部同期信号φ３が低レベルから高レベ
ルへと遷移しラッチ回路１５，１６にラッチされるより
も早い、内部同期信号φ３が低レベルの状態でアウトプ
ットイネーブル信号ＯＥＢが低レベルとなるため、導通
制御信号Ｄ２Ｔ，Ｄ２ＮにはデータＤ１Ｔ／Ｎに応じた
導通制御信号Ｄ３が出力される。よって、導通制御信号
Ｄ３Ｔ，Ｄ３Ｎにも内部同期信号φ３に同期してデータ
Ｒ３が出力され、Ｎチャネル型出力トランジスタＴｒ
１，Ｔｒ２の一方がオンし、出力端子ＤＱにデータＲ３
が出力される。
ＣＡＳＢ，ＷＥＢ，ＣＳＢをリードコマンドの組み合わ
せとなるよう入力すると、次サイクルのサイクルＣ２の
内部同期信号φ１に同期してリード信号ＲＥＡＤＢが低
レベルとなり、内部同期信号φ３が高レベルから低レベ
ルへ遷移すると、アウトプットイネーブル信号ＯＥＢが
低レベルとなる。一方、サイクルＣ１に対応したデータ
Ｒ１は、内部同期信号φ２に同期してデータアンプ１１
からデータＤ１Ｔ／Ｎとして出力され、続いて出力制御
回路１４から導通制御信号Ｄ２Ｔ，Ｄ２Ｎとして出力さ
れる。そして、内部同期信号φ３が低レベルから高レベ
ルへと遷移しラッチ回路１５，１６にラッチされるより
も早い、内部同期信号φ３が低レベルの状態でアウトプ
ットイネーブル信号ＯＥＢが低レベルとなるため、導通
制御信号Ｄ２Ｔ，Ｄ２ＮにはデータＤ１Ｔ／Ｎに応じた
導通制御信号Ｄ３が出力される。よって、導通制御信号
Ｄ３Ｔ，Ｄ３Ｎにも内部同期信号φ３に同期してデータ
Ｒ３が出力され、Ｎチャネル型出力トランジスタＴｒ
１，Ｔｒ２の一方がオンし、出力端子ＤＱにデータＲ３
が出力される。
【００３１】また、バースト長が２であるのでサイクル
Ｃ４の内部同期信号φ１に同期してリード信号ＲＥＡＤ
Ｂが高レベルとなり、内部同期信号φ３が高レベルから
低レベルへ遷移すると、アウトプットイネーブル信号Ｏ
ＥＢが高レベルとなる。サイクルＣ４の内部同期信号が
低レベルから高レベルへと遷移しラッチ回路１５，１６
からサイクルＣ４のデータが出力されるタイミングより
も早い、内部同期信号φ３が低レベルの状態でアウトプ
ットイネーブル信号ＯＥＢが高レベルとなるため、導通
制御信号Ｄ２Ｔ，Ｄ２Ｎはともに低レベルとなり、導通
制御信号Ｄ３Ｔ，Ｄ３Ｎには内部同期信号φ３に同期し
てともに低レベルが出力され、Ｎチャネル型出力トラン
ジスタＴｒ１，Ｔｒ２はともにオフし、出力端子ＤＱは
ハイインピーダンス（Ｈｉ−Ｚ）状態となる。
Ｃ４の内部同期信号φ１に同期してリード信号ＲＥＡＤ
Ｂが高レベルとなり、内部同期信号φ３が高レベルから
低レベルへ遷移すると、アウトプットイネーブル信号Ｏ
ＥＢが高レベルとなる。サイクルＣ４の内部同期信号が
低レベルから高レベルへと遷移しラッチ回路１５，１６
からサイクルＣ４のデータが出力されるタイミングより
も早い、内部同期信号φ３が低レベルの状態でアウトプ
ットイネーブル信号ＯＥＢが高レベルとなるため、導通
制御信号Ｄ２Ｔ，Ｄ２Ｎはともに低レベルとなり、導通
制御信号Ｄ３Ｔ，Ｄ３Ｎには内部同期信号φ３に同期し
てともに低レベルが出力され、Ｎチャネル型出力トラン
ジスタＴｒ１，Ｔｒ２はともにオフし、出力端子ＤＱは
ハイインピーダンス（Ｈｉ−Ｚ）状態となる。
【００３２】
【発明の効果】以上説明したように、本発明による半導
体記憶装置は、内部パイプライン制御用の内部同期信号
に同期して各導通制御信号を別々にそれぞれラッチし出
力する各ラッチ回路を備え、これら各ラッチ回路の出力
に対応して、出力回路の各出力トランジスタが別々に制
御されている。そのため、各ラッチ回路に入力される内
部同期信号から各出力トランジスタまでの遅延ばらつき
が最小になり、全て同じタイミングで、出力端子を高レ
ベルまたは低レベルに駆動するか又はハイインピーダン
ス状態にすることができ、関連するタイミングスペック
値（ｔＨＺ，ｔＯＨ）の最適化が容易になる。
体記憶装置は、内部パイプライン制御用の内部同期信号
に同期して各導通制御信号を別々にそれぞれラッチし出
力する各ラッチ回路を備え、これら各ラッチ回路の出力
に対応して、出力回路の各出力トランジスタが別々に制
御されている。そのため、各ラッチ回路に入力される内
部同期信号から各出力トランジスタまでの遅延ばらつき
が最小になり、全て同じタイミングで、出力端子を高レ
ベルまたは低レベルに駆動するか又はハイインピーダン
ス状態にすることができ、関連するタイミングスペック
値（ｔＨＺ，ｔＯＨ）の最適化が容易になる。
【００３３】また、上述の遅延ばらつきが最小になるた
め、製造ばらつき及び電源電圧変動に対する変動が小さ
くなり、関連するタイミングスペック値の特性向上がで
きる等の効果がある。
め、製造ばらつき及び電源電圧変動に対する変動が小さ
くなり、関連するタイミングスペック値の特性向上がで
きる等の効果がある。
【００３４】
【図１】 本発明の半導体記憶装置の一実施形態を示す
ブロック図である。
ブロック図である。
【図２】 図１に示す半導体記憶装置の動作例を示す波
形図である。
形図である。
【図３】 本発明の半導体記憶装置の他の実施形態を示
すブロック図である。
すブロック図である。
【図４】 図３に示す半導体記憶装置の動作例を示す波
形図である。
形図である。
【図５】 従来の半導体記憶装置の一例を示すブロック
図である。
図である。
【図６】 図５に示す半導体記憶装置の動作例を示す波
形図である。
形図である。
１，２，３，１８，１９，２０，２１ 入力回路 ４ バーストカウンタ ５ カラムデコーダ ６ メモリセル ７ センスアンプ ８，９ 同期信号発生回路 １０，１２，２３ ラッチ回路 １１，２４ データアンプ １３ Ｄ−ラッチ回路 １４ 出力制御回路 １５，１６，２５ Ｄ−Ｆ／Ｆ回路 １７，２６ 出力回路 ２２ コマンドデコーダ ＡＮ１〜ＡＮ４ ＡＮＤゲート Ｔｒ１，Ｔｒ２ Ｎチャネル型出力トランジスタ ＤＬ ディレイ素子
Claims (4)
- 【請求項１】 メモリセルから読み出された相補の読み
出しデータを供給するデータアンプと、タイミング信号
に応答してマスク信号をラッチする第１のラッチ回路
と、前記第１のラッチ回路にラッチされた前記マスク信
号及び前記データアンプより供給される前記相補の読み
出しデータを受け、前記マスク信号が一方の論理レベル
である場合には前記相補の読み出しデータに基づいて互
いに相補である第１及び第２の導通制御信号を生成し、
前記マスク信号が他方の論理レベルである場合には前記
相補の読み出しデータにかかわらず互いに同一レベルで
ある第１及び第２の導通制御信号を生成する出力制御回
路と、前記タイミング信号に応答して前記第１及び第２
の導通制御信号をそれぞれラッチする第２及び第３のラ
ッチ回路と、第１の電源端子と出力端子との間に接続さ
れ前記第２のラッチ回路にラッチされた前記第１の導通
制御信号に基づき導通状態が制御される第１の出力トラ
ンジスタと、第２の電源端子と前記出力端子との間に接
続され前記第３のラッチ回路にラッチされた前記第２の
導通制御信号に基づき導通状態が制御される第２の出力
トランジスタとを備える半導体記憶装置。 - 【請求項２】 前記第１のラッチ回路は前記タイミング
信号の一方のエッジに応答してマスク信号をラッチする
ものであり、前記第２及び第３のラッチ回路は前記タイ
ミング信号の他方のエッジに応答して前記第１及び第２
の導通制御信号をそれぞれラッチするものであることを
特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 前記出力制御回路は、前記相補の読み出
しデータのうちの一方及び前記第１のラッチ回路にラッ
チされた前記マスク信号を受けこれらに基づき前記第１
の導通制御信号を生成する第１のゲート回路と、前記相
補の読み出しデータのうちの他方及び前記第１のラッチ
回路にラッチされた前記マスク信号を受けこれらに基づ
き前記第２の導通制御信号を生成する第２のゲート回路
とを含むことを特徴とする請求項１又は２記載の半導体
記憶装置。 - 【請求項４】 それぞれデータ入力端、データ出力端及
びクロック入力端を有し、それぞれのクロック入力端に
供給されるタイミング信号に応答してそれぞれのデータ
入力端上のデータをラッチしこれをそれぞれのデータ出
力端から出力する第１及び第２のラッチ回路と、第１の
電源端子と出力端子との間に接続されゲートが前記第１
のラッチ回路の前記データ出力端に接続された第１の出
力トランジスタと、第２の電源端子と前記出力端子との
間に接続されゲートが前記第２のラッチ回路の前記デー
タ出力端に接続された第２の出力トランジスタと、マス
ク信号が非活性状態であることに応答して、メモリセル
から読み出された読み出しデータに基づき前記第１のラ
ッチ回路の前記データ入力端に一方の論理レベルのデー
タを供給するとともに前記第２のラッチ回路の前記デー
タ入力端に他方の論理レベルのデータを供給する手段
と、マスク信号が活性状態であることに応答して、前記
読み出しデータにかかわらず前記第１及び第２のラッチ
回路の前記データ入力端に前記一方又は他方の論理レベ
ルのデータを供給する手段とを備える半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23687698A JP3317243B2 (ja) | 1996-01-30 | 1998-08-24 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23687698A JP3317243B2 (ja) | 1996-01-30 | 1998-08-24 | 半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01407496A Division JP3192077B2 (ja) | 1996-01-30 | 1996-01-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11134859A true JPH11134859A (ja) | 1999-05-21 |
| JP3317243B2 JP3317243B2 (ja) | 2002-08-26 |
Family
ID=17007110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23687698A Expired - Fee Related JP3317243B2 (ja) | 1996-01-30 | 1998-08-24 | 半導体記憶装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007213773A (ja) * | 2006-02-09 | 2007-08-23 | Hynix Semiconductor Inc | 半導体記憶装置のデータ出力回路及び方法 |
| WO2009044795A1 (ja) * | 2007-10-02 | 2009-04-09 | Nec Corporation | 半導体記憶装置 |
| US8923075B2 (en) | 2011-11-01 | 2014-12-30 | Renesas Electronics Corporation | Memory control device |
-
1998
- 1998-08-24 JP JP23687698A patent/JP3317243B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| JP2007213773A (ja) * | 2006-02-09 | 2007-08-23 | Hynix Semiconductor Inc | 半導体記憶装置のデータ出力回路及び方法 |
| WO2009044795A1 (ja) * | 2007-10-02 | 2009-04-09 | Nec Corporation | 半導体記憶装置 |
| US8923075B2 (en) | 2011-11-01 | 2014-12-30 | Renesas Electronics Corporation | Memory control device |
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| Publication number | Publication date |
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| JP3317243B2 (ja) | 2002-08-26 |
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