JP3951202B2 - 同期式半導体メモリ装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特にデータ入出力マスク(DQM)信号の入力バッファの電流消耗を減少させるための制御部を具備する同期式半導体メモリ装置に関する。
【０００２】
【従来の技術】
同期式半導体メモリ装置、特に同期式DRAMでは、システムクロックに同期してローアクティブ信号及び読出し/書込み命令が入力される。また、同期式DRAMでは、チップの外部から印加されるデータ入出力マスク信号(以下、DQM信号という)に従って、読出し動作時は、所定の出力データの出力がマスキングされ、書込み動作時は、所定の入力データの書込みがマスキングされる。より詳細に説明すると、読出し動作時は、出力ドライバーにより出力データが発生する途中にDQM信号が印加された場合は、読出しDQM待ち時間=2、即ちDQM信号が印加された時点から２番目に発生する出力データがマスキングされる。一方、書込み動作時は、書込みDQM待ち時間=0であるので、DQM信号が印加されたアドレスに該当するカラム選択ラインがイネーブルされることが防止されることによって該当メモリセルにデータが書込まれることがマスキングされる。
【０００３】
このような役割をするDQM信号は、差動増幅器型よりなるデータ入出力マスク入力バッファ(以下、DQM入力バッファという)によりTTLレベルからCMOSレベルに変換される。通常は、このDQM入力バッファは、同期式DRAMの内部に多数設けられている。特に、近来は、同期式DRAMの帯域幅、即ち同時に入出力されるデータの数が増加し、これによりデータ入出力ピンDQの数が増加し、DQM入力バッファの数も増加している。従って、DQM入力バッファの数の増加によって電流消耗が増加するので、各DQM入力バッファの電流消耗を減少させることが非常に重要である。
【０００４】
図1は、従来技術によるDQM入力バッファ制御部を有する同期式DRAMの概略的なブロック図である。
【０００５】
図1を参照すると、DQM入力バッファ11は、イネーブル信号ENにより制御され、チップの外部から印加されるDQM信号（DQM）をバッファリングして出力信号PDQMを発生する。読出し動作の間に出力信号PDQMがアクティブにされる時は、同期式DRAMの内部回路13から所定の出力データが出力されることがマスキングされ、書込み動作の間に出力信号PDQMがアクティブにされる時は、同期式DRAMの内部回路13に所定の入力データが書込まれることがマスキングされる。DQM入力バッファ制御部15は、NORゲートよりなり、リフレッシュ信号RFSとパワーダウン信号PWDを受けて前記イネーブル信号ENを発生する。
【０００６】
リフレッシュ信号RFS及びパワーダウン信号PWDの中で何れか一つが論理"ハイ"にアクティブにされる場合には、イネーブル信号ENが論理"ロー"になり、DQM入力バッファ11がディスエーブルされる。これにより、DQM入力バッファ11の出力信号PDQMがインアクティブにされる。また、リフレッシュ信号RFS及びパワーダウン信号PWDが全て論理"ロー"にインアクティブにされる場合には、イネーブル信号ENは論理"ハイ"になり、DQM入力バッファ11がイネーブルされる。これにより、DQM信号（DQM）がDQM入力バッファ11に入力され得る状態になる。即ち、図1に示した従来技術では、リフレッシュ信号RFS及びパワーダウン信号PWDの中で何れか一つがアクティブにされる場合にDQM入力バッファ11をディスエーブルさせることによってDQM入力バッファ11の電流消耗を減少させる。
【０００７】
しかし、前述したように、近来は、同期式DRAMのデータ入出力ピンDQの数が増加することに伴ってDQM入力バッファの数も増加しているので、各DQM入力バッファの電流消耗をさらに減少させることが望まれる。
【０００８】
【発明が解決しようとする課題】
本発明は、上記の背景に鑑みてなされたものであり、その目的は、DQM入力バッファの電流消耗をさらに減少させ得る制御部を具備する同期式半導体メモリ装置を提供することにある。
【０００９】
【課題を解決するための手段】
前記目的を達成するため、本発明に係る同期式半導体メモリ装置は、チップの外部から印加されるDQM信号をバッファリングするDQM入力バッファと、ローアクティブ信号、第1CAS待ち時間信号、及び待ち時間信号と第2CAS待ち時間信号との論理積である信号のいずれか１つがアクティブである場合だけ前記DQM入力バッファをイネーブルにし、その他の場合は前記DQM入力バッファをディスエーブルする制御部とを具備することを特徴とする。
【００１０】
前記制御部は、リフレッシュ信号とパワーダウン信号のいずれか１つがアクティブになった場合に前記DQM入力バッファをディスエーブルする。
【００１１】
前記ローアクティブ信号は、前記同期式半導体メモリ装置の外部からローアクティブ命令が入力されるとアクティブになり、先充電命令が入力されるとインアクティブになる信号である。前記第1CAS待ち時間信号は、前記同期式半導体メモリ装置の外部から読出し命令が入力された後に出力データが出力されるまで要する外部クロックの数(CAS待ち時間)が"1"である場合にアクティブになる信号である。前記第2CAS待ち時間信号は、前記CAS待ち時間が"4"以上である場合にアクティブになる信号である。前記待ち時間信号は、前記同期式半導体メモリ装置の外部からカラムアドレスが入力された後に出力バッファを制御するために内部で発生される信号である。前記リフレッシュ信号は、前記同期式半導体メモリ装置がリフレッシュモードに移行する時にアクティブになる信号である。前記パワーダウン信号は、前記同期式半導体メモリ装置がパワーダウンモードに移行する時にアクティブになる信号である。
【００１２】
本発明の好適な実施の形態によれば、前記DQM入力バッファは差動増幅器よりなる。前記制御部は、前記待ち時間信号と前記第2CAS待ち時間信号の論理積を出力する第1論理ゲートと、前記ローアクティブ信号、前記第1CAS待ち時間信号及び前記第1論理ゲートの出力信号の論理和を出力する第2論理ゲートと、前記リフレッシュ信号及び前記パワーダウン信号の論理和を反転して出力する第3論理ゲートと、前記第2及び第3論理ゲートの各出力信号の論理積を前記制御部の出力信号として出力する第4論理ゲートとを具備する。
【００１３】
【発明の実施の形態】
以下、添付した図面を参照して本発明の好適な実施の形態を詳細に説明する。
【００１４】
図2は、本発明の好適な実施の形態に係るDQM入力バッファ制御部を有する同期式DRAMの概略的なブロック図である。
【００１５】
図2に示すように、この同期式DRAMは、イネーブル信号ENにより制御されて、チップの外部から印加されるDQM信号（DQM）をバッファリングして出力信号PDQMを発生するDQM入力バッファ21と、リフレッシュ信号RFS及びパワーダウン信号PWDが共にインアクティブにされた状態で、１）ローアクティブ信号PRAL、２）第1CAS待ち時間信号CL1、３）待ち時間信号LATENCY2と第2CAS待ち時間信号CL4との論理積である信号LACのいずれか１つがアクティブにされる時だけ、イネーブル信号ENをアクティブにすることによって、DQM入力バッファ21をイネーブルする制御部25とを具備する。また、この同期式DRAMは、メモリセルアレイと周辺回路よりなる内部回路23をさらに具備する。
【００１６】
読出し動作の間に出力信号PDQMが論理"ハイ"にアクティブにされる時は、内部回路23から所定の出力データが出力されることがマスキングされ、書込み動作の間に前記出力信号PDQMが論理"ハイ"にアクティブされる時は、内部回路23に所定の入力データが書込まれることがマスキングされる。
【００１７】
リフレッシュ信号RFSは、この同期式DRAMがリフレッシュモードに移行する時に論理"ハイ"にアクティブにされる信号である。パワーダウン信号PWDは、この同期式DRAMがパワーダウンモードに移行する時に論理"ハイ"にアクティブにされる信号である。ローアクティブ信号PRALは、この同期式DRAMの外部からローアクティブ命令が入力される時に論理"ハイ"にアクティブされ、先充電命令が入力される時に論理"ロー"にインアクティブにされる信号である。
【００１８】
第1CAS待ち時間信号CL1は、この同期式DRAMの外部から読出し命令が入力された後に出力データが出力されるまで要する外部クロックの数、即ちCAS待ち時間が"1"である時に論理"ハイ"にアクティブにされる信号である。第2CAS待ち時間信号CL4は、CAS待ち時間が"4"である時に論理"ハイ"にアクティブにされる信号である。待ち時間信号LATENCY2は、この同期式DRAMの外部からカラムアドレスが入力された後に出力バッファを制御するためにチップの内部で発生される信号であって、CAS待ち時間が"2"である場合に用いられる信号である。
【００１９】
制御部25は、待ち時間信号LATENCY2と第2CAS待ち時間信号CL4との論理積を信号LACとして出力する第1論理ゲート25aと、ローアクティブ信号PRAL、第1CAS待ち時間信号CL1及び信号LACの論理和を出力する第2論理ゲート25bと、リフレッシュ信号RFS及びパワーダウン信号PWDの論理和を反転して出力する第3論理ゲート25cと、第2及び第3論理ゲート25b及び25cの各出力信号の論理積をイネーブル信号ENとして出力する第4論理ゲート35dとを含む。
【００２０】
ここで、第1論理ゲート25aは、NANDゲートND1とインバータI1を直列に接続してなる。第2論理ゲート25bは、NORゲートNR1とインバータI2を直列に接続してなる。第3論理ゲート25cは、NORゲートNR2よりなる。第4論理ゲート25dは、NANDゲートND2とインバータI3を直列に接続してなる。なお、第1乃至第4論理ゲート25a25b、25c、25dは、必要に応じて他の論理回路で構成することもできる。
【００２１】
DQM入力バッファ21は差動増幅器よりなる。図3にDQM入力バッファ21の一例を示す。図3に示すように、DQM入力バッファ31は、DQM信号（DQM）の電圧レベルを感知して増幅する増幅部31と、イネーブル信号ENを反転させるインバータ38と、インバータ38の出力信号に応答して増幅部31の電源端子N2と電源供給電圧端子VCCとを連結する電流源33とを具備する。
【００２２】
DQM入力バッファ31は、増幅部31の出力端子N1から出力される信号を反転させて出力信号PDQMを発生するインバータ39と、インバータ38の出力信号に応答して出力端子N1を接地電圧VSSレベルにプルダウンするNMOSプルダウントランジスタ35と、DQM信号（DQM）に応答して出力端子N1を接地電圧VSSレベルにプルダウンするNMOSプルダウントランジスタ37をさらに具備する。
【００２３】
イネーブル信号ENが論理"ハイ"にアクティブされる時、PMOSトランジスタよりなる電流源33がターンオンされて増幅部31がイネーブルされる。次に、増幅部31は、チップの外部から印加されるDQM信号（DQM）を比較電圧VREFと比較して出力信号PDQMを発生する。
【００２４】
図4は、図2に示したDQM入力バッファ制御部25及びDQM入力バッファ21の動作を説明するためのタイミング図である。以下に、図4に示したタイミング図を参照して、DQM入力バッファ制御部25及びDQM入力バッファ21の動作を説明する。
【００２５】
この同期式DRAMの外部からリフレッシュ命令が入力されると、リフレッシュ信号RFSは論理"ハイ"にアクティブにされる。これにより、制御部25の出力信号、即ちイネーブル信号ENが論理"ロー"にインアクティブにされ、DQM入力バッファ21がディスエーブルされ、その出力信号PDQMがインアクティブにされる。そして、この同期式DRAMの外部からリフレッシュ解除命令が入力されると、リフレッシュ信号RFSは論理"ロー"にインアクティブにされる。これにより、イネーブル信号ENが論理"ハイ"にアクティブにされ、DQM入力バッファ21がイネーブルされ、DQM信号（DQM）がDQM入力バッファ21に取り込まれる。ここで、リフレッシュモードでは、読出し及び書込み動作が発生せず、データ入出力マスキング動作が無意味であるので、リフレッシュモードでは、DQM入力バッファ21がディスエーブルされても関係ない。
【００２６】
また、同期式DRAMの外部からパワーダウン命令が入力されると、パワーダウン信号PWDが論理"ハイ"にアクティブにされる。これにより、イネーブル信号ENが論理"ロー"にインアティブにされ、DQM入力バッファ21がディスエーブルされ、その出力信号PDQMがインアクティブにされる。そして、この同期式DRAMの外部からパワーダウン解除命令が入力されると、パワーダウン信号PWDは論理"ロー"にインアクティブにされる。これにより、イネーブル信号ENが論理"ハイ"にアクティブされ、DQM入力バッファ21がイネーブルされ、DQM信号（DQM）がDQM入力バッファ21に取り込まれる。ここで、パワーダウンモードでは内部動作が停止した状態であり、データ入出力マスキング動作が無意味であるので、パワーダウンモードでも、DQM入力バッファ21がディスエーブルされても関係ない。なお、リフレッシュモード及びパワーダウンモードにおいてDQM入力バッファ21がディスエーブルされることは図1に示した従来技術と同一である。
【００２７】
また、リフレッシュ信号RFSとパワーダウン信号PWDが共に論理"ロー"にインアクティブにされた状態では、１）ローアクティブ信号PRAL、２）第1CAS待ち時間信号CL1、３）待ち時間信号LATENCY2と第2CAS待ち時間信号CL4の論理積である信号LACのいずれか１つが論理"ハイ"にアクティブにされる時だけ、イネーブル信号ENがアクティブにされ、DQM入力バッファ21がイネーブルされる。即ち、リフレッシュモード及びパワーダウンモードでない場合にも、１）ローアクティブ信号PRAL、２）第1CAS待ち時間信号CL1、３）待ち時間信号LATENCY2と第2CAS待ち時間信号CL4の論理積である信号LACが全て論理"ロー"にインアクティブされる場合(ローアクティブ区間でも待ち時間区間でもない場合)には、DQM入力バッファ21がディスエーブルされる。
【００２８】
より詳細に説明すると、この同期式DRAMの外部からローアクティブ命令が入力されてローアクティブ信号PRALが論理"ハイ"にアクティブされると、イネーブル信号ENが論理"ハイ"にアクティブにされ、DQM入力バッファ21がイネーブルされる。以後、先充電命令が入力されてローアクティブ信号PRALが論理"ロー"にインアククティブされると、記イネーブル信号ENが論理"ロー"にインアクティブされ、DQM入力バッファ21がディスエーブルされる。即ちローアクティブ区間でだけデータ入出力マスキング動作が実行されるようにDQM入力バッファ21がイネーブルされ、先充電区間では、データ入出力マスキング動作が実行されないのでDQM入力バッファ21がディスエーブルされる。
【００２９】
また、CAS待ち時間が"1"である時、即ち第1CAS待ち時間信号CL1が論理"ハイ"になり、第2CAS待ち時間信号CL4が論理"ロー"になる時、イネーブル信号ENが論理"ハイ"にアクティブにされ、DQM入力バッファ21がイネーブルされる。ここで、クロックのサイクルが長くCAS待ち時間が"1"である時は、初期データをマスキングするためにはローアクティブ命令が入力される時点と同じ時点でDQM信号が印加されるべきである。従って、CAS待ち時間が"1"である時にはデータ入出力マスキング動作が実行されるようにDQM入力バッファ21がイネーブルされる。
【００３０】
CAS待ち時間が"2"又は"3"である時は、第1及び第2CAS待ち時間信号CL1及びCL4が共に論理"ロー"になり、イネーブル信号ENの状態はローアクティブ信号PRALの状態に従う。即ち、CAS待ち時間が"2"又は"3"である時は、初期データをマスキングし、先充電以後に発生されるデータをマスキングするためにローアクティブ信号PRALが論理"ハイ"であるローアクティブ区間の間にデータ入出力マスキング動作が実行されるようにDQM入力バッファ21がイネーブルされる。
【００３１】
また、CAS待ち時間が"4"である時は、第1CAS待ち時間信号CL1が論理"ロー"になり、第2CAS待ち時間信号CL4が論理"ハイ"になる。ところが、CAS待ち時間が"4"である時は、先充電命令が入力されてローアクティブ信号PRALが論理"ロー"にインアクティブにされた後にも初期出力データDQ0が出力されるので、この場合は、データ入出力マスキング動作が正常に実行されるべきである。従って、ローアクティブ信号PRALが論理"ロー"にインアクティブされる前に、待ち時間信号LATENCY2が論理"ハイ"にアクティブされ、これにより、信号LAC（図２参照）が論理"ハイ"にアクティブされ、イネーブル信号ENが継続してアクティブにされる(時点’A’)。よって、ローアクティブ信号PRALが論理"ロー"にインアクティブにされた後もDQM入力バッファ21はイネーブルされたままである。
【００３２】
CAS待ち時間が"5"以上である時は、例えば、そのCAS待ち時間(CL)-2のCAS待ち時間を指定する場合に用いられる待ち時間信号LATENCY(CL-2)を利用してDQM入力バッファ21が制御されるように構成される。例えば、CAS待ち時間が"5"である時は、CAS待ち時間が"3"の場合に用いられる待ち時間信号LATENCY3が利用され、CAS待ち時間が"6"である時は、CAS待ち時間が"4"の場合に用いられる待ち時間信号LATENCY4が利用される。
【００３３】
以上、本発明を図面に示した特定の実施の形態を挙げて説明されたが、これは本発明の実施の形態の一例に過ぎず、したがって、本発明は、この特定の実施の形態によって限定されるものではなく、本発明の技術的思想の範囲内で様々な変形が可能である。
【００３４】
【発明の効果】
前述したように本発明によるDQM入力バッファ制御部を有する同期式DRAMでは、リフレッシュモード及びパワーダウンモードではDQM入力バッファがディスエーブルされ、また、リフレッシュモード及びパワーダウンモードでない場合であっても、ローアクティブ区間や待ち時間区間でない場合には、DQM入力バッファがディスエーブルされる。従って、DQM入力バッファの電流消耗が低減され、これにより同期式DRAMの電流消耗が低減される。
【００３５】
【図面の簡単な説明】
【図１】従来技術によるデータ入出力マスク入力バッファ制御部を有する同期式DRAMの概略的なブロック図である。
【図２】本発明の好適な実施の形態に係るデータ入出力マスク入力バッファ制御部を有する同期式DRAMの概略的なブロック図である。
【図３】図２に示すデータ入出力マスク入力バッファの一例を示す図である。
【図４Ａ】図２に示すデータ入出力マスクの入力バッファ制御部及びデータ入出力マスク入力バッファの動作を説明するためのタイミング図である。
【図４Ｂ】図２に示すデータ入出力マスクの入力バッファ制御部及びデータ入出力マスク入力バッファの動作を説明するためのタイミング図である。
【図４Ｃ】図２に示すデータ入出力マスクの入力バッファ制御部及びデータ入出力マスク入力バッファの動作を説明するためのタイミング図である。

Claims (8)

  1. メモリセルアレイと、
    読出し動作中に前記メモリセルアレイからの所定の出力データをマスキングし、書込み動作中に前記メモリセルアレイに対する所定の入力データをマスキングする、チップの外部から印加されるデータ入出力マスク信号に応答するデータ入出力マスクの入力バッファと、
    前記読出し及び書込み動作中の、ローアクティブ区間及び待ち時間区間中にだけ前記データ入出力マスクの前記入力バッファをイネーブルにし、前記ローアクティブ区間及び待ち時間区間でない場合は前記データ入出力マスクの前記入力バッファをディスエーブルする制御部と、を具備することを特徴とする同期式半導体メモリ装置。
  2. 前記制御部は、ローアクティブ信号、待ち時間が１クロックサイクルであることを表す第 1CAS 待ち時間信号、及び前記ローアクティブ信号がインアクティブされる前にアクティブとされる待ち時間信号と待ち時間が４クロックサイクル以上であることを表す第 2CAS 待ち時間信号との論理組み合わせした信号のいずれか１つがアクティブにされるときだけ前記データ入出力マスクの前記入力バッファをイネーブルにし、
    前記ローアクティブ信号は、前記読出し及び書込み動作の前記ローアクティブ区間にアクティブとされ、
    前記第 1CAS 待ち時間信号、前記待ち時間信号、及び前記第 2CAS 待ち時間信号は、前記読出し及び書込み動作の前記待ち時間区間中に、選択的にアクティブとされることを特徴とする請求項１に記載の同期式半導体メモリ装置。
  3. 前記待ち時間信号は、外部からカラムアドレスが入力された後に出力バッファを制御するために内部で発生される信号であることを特徴とする請求項２に記載の同期式半導体メモリ装置。
  4. 前記リフレッシュ信号は、前記同期式半導体メモリ装置がリフレッシュモードに移行する時にアクティブになる信号であることを特徴とする請求項２に記載の同期式半導体メモリ装置。
  5. 前記パワーダウン信号は、前記同期式半導体メモリ装置がパワーダウンモードに移行する時にアクティブになる信号であることを特徴とする請求項２に記載の同期式半導体メモリ装置。
  6. 前記入力バッファは、差動増幅器を含むことを特徴とする請求項１に記載の同期式半導体メモリ装置。
  7. 前記入力バッファは、
    前記データ入出力マスク信号の電圧レベルを感知して増幅する増幅部と、
    前記制御部の出力信号に応答して前記増幅部の電源端子と電源供給端子とを連結する電流源と、を具備することを特徴とする請求項２に記載の同期式半導体メモリ装置。
  8. 前記制御部は、
    前記待ち時間信号と前記第2CAS待ち時間信号との論理積を出力する第1論理ゲートと、
    前記ローアクティブ信号、前記第1CAS待ち時間信号及び前記第1論理ゲートの出力信号の論理和を出力する第2論理ゲートと、
    前記リフレッシュ信号及び前記パワーダウン信号の論理和を反転して出力する第3論理ゲートと、
    前記第2及び第3論理ゲートの各出力信号の論理積を前記制御部の出力信号として出力する第4論理ゲートと、を具備することを特徴とする請求項２に記載の同期式半導体メモリ装置。
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