KR20010004353A - 반도체메모리장치의 데이터 기록 동작 제어 장치 - Google Patents
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Abstract
본 발명은 클록 주기당 2개의 데이터가 처리되는 반도체 메모리 장치의 데이터 기록 동작을 제어하기 위하여, 하나의 클록 주기 동안 두 개의 데이터가 입출력되는 반도체 메모리 장치에 있어서, 외부에서 제공되는 기록 명령 신호에 따라, 보조 클록 신호 및 전원 감지 신호를 수신하여 기록 대기 신호와 초기 카스 활성화 신호를 생성하기 위한 제 1 제어 유닛; 상기 제 1 제어 유닛으로부터 생성된 기록 대기 신호, 상기 보조 클록 신호 및 외부로부터의 제어 신호인 칼럼 버스트 신호와 기록 신호를 수신하여 입력 경로 활성화 신호를 생성하기 위한 제 2 제어 유닛; 상기 제 1 제어 유닛으로부터 생성된 상기 초기 카스 활성화 신호, 상기 보조 클록 신호, 독출 차단 신호 및 프리차지 차단 신호를 수신하여 기록 카스 활성화 신호와 기록 차단 신호를 생성하기 위한 제 3 제어 유닛; 상기 제 3 제어 유닛으로부터 생성된 상기 기록 차단 신호 및 상기 기록 명령 신호를 수신하여, 상기 제 3 제어 유닛으로 피드백되는 독출 차단 신호 및 프리차지 차단 신호를 생성하기 위한 제 4 제어 유닛; 및 상기 제 3 제어 유닛으로부터 생성된 기록 차단 신호, 상기 제 4 제어 유닛에 의하여 생성된 독출 차단 신호, 상기 칼럼 버스트 신호 및 상기 보조 클록 신호를 수신하여 상기 내부 카스 활성화 신호를 생성하기 위한 제 5 제어 유닛을 포함하는 반도체 메모리 장치의 기록 모드 제어 신호 발생기를 제공한다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 데이터를 메모리 셀에 저장하기 위한 데이터의 입력 경로를 제어하는 반도체 메모리 장치의 기록 제어 신호 발생기에 관한 것이다.
반도체 메모리 장치는 그 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 특히, 다이나믹 랜덤 억세스 메모리(Dynamic Random Access Memory ; 이하, "DRAM") 중에는, 그 동작 속도를 향상시키기 위하여 외부에서 주어지는 클록과 동기되어 동작할 수 있는 소위 싱크로너스(Synchronous) DRAM(이하, "SDRAM")이 등장하기에 이르렀다. 통상적인 SDRAM 중의 하나는, 그에 입력되는 클록의 상승 에지(rising edge)에 동기시켜 하나의 데이터 핀에서는 상기 클록의 한 주기에 걸쳐 하나의 데이터를 입출력하게 된다. 상기한 바와 같이 한 클록 주기에 하나의 데이터를 처리하는 방식을 단일 데이터 레이트(single data rate ; 이하, "SDR")라 한다.
도 1을 참조하면, 상기 SDR SDRAM의 기록 동작 모드에서의 클록과 입력되는 데이터의 타이밍도를 도시하였다. 도시된 바와 같이, 상기 SDR SDRAM에서는 클록의 상승 에지(rising edge)에 동기시켜 데이터를 입력시키고, 하나의 클록 주기 동안에는 하나의 데이터만을 처리하면 충분하였다.
그러나, 상기한 바와 같은 SDR 방식의 SDRAM에서는 그 동작 속도를 증가시키기 위하여는 외부의 클록 속도를 증가시켜야만 하는데, 이렇게 외부의 클록 속도를 증가시키면, 메모리 장치뿐만 아니라 시스템에서 상기 클록을 사용하는 다른 모든 장치들의 동작 속도도 그에 따라 증가되어야 하므로, 많은 문제점이 야기될 수 있다.
그리하여, 하나의 클록 주기에 두 개의 데이터를 처리하는 방식, 즉 더블 데이터 레이트(double data rate ; 이하, "DDR")이 제안되었다. 즉, 상기 DDR SDRAM의 각 데이터 핀에서는, 외부에서 입력되는 클록의 상승 에지(rising edge)와 하강 에지(falling edge)에 동기되어 연속적으로 두 개의 데이터가 입출력될 수 있다. 따라서, 클록의 주파수를 증가시키지 않더라도 종래의 SDR SDRAM에 비하여 최소한 두 배 이상의 동작 속도와 대역폭을 달성할 수 있게 된다.
도 2를 참조하면, 도 2는 상기 DDR SDRAM의 외부 클록과 입력되는 데이터의 타이밍도이다. 도시된 바와 같이, 이러한 DDR SDRAM에서는 외부에서 입력되는 데이터를 상기 외부 클록 clk에 동기시켜 입력하지 않고, 새로운 제어 신호인 데이터 스트로브 신호(data strobe signal) DS의 상승 에지와 하강 에지에 동기시켜 데이터를 입력한다. 더욱이, 상기 데이터 스트로브 신호 DS는 상기 외부 클록 clk와 동기되어 있지 않다. 따라서, 종래의 기록 제어 신호 발생기로는 상기 데이터 입력 경로를 적절히 제어할 수 없다.
또한, 도 3을 참조하면, 도 3은 종래의 SDR SDRAM의 기록 모드 제어 신호 발생기의 개념적 블록도이다. 도시된 바와 같이, 상기 종래의 SDR SDRAM의 기록 모드 제어 신호 발생기(300)는, 데이터 입력 경로를 활성화하기 위한 제어 신호인 카스 활성화 신호(CAS active signal) icasatv6 및 외부에서의 인터럽트(interrupt)에 의하여 현재 진행되는 기록 동작을 중단하게 하기 위한 차단 신호 shieldb를 생성한다. 상기 카스 활성화 신호 icasatv6 및 상기 차단 신호 shieldb는 데이터 입력 경로의 버퍼, 래치 등과 같은 소정의 데이터 입력 경로상의 각 장치(302 내지 312)에 함께 공급되어 상기 각 장치들을 활성화시키거나 비활성화시킨다. 그러나, 상기와 같이 활성화 신호와 차단 신호가 데이터 입력 경로상의 모든 장치에 공급됨에 따라 그 구조가 복잡하게 되고 각 장치들이 차지하는 면적이 증가하게 되는 문제점이 있다.
따라서, 본 발명의 목적은 하나의 클록 주기 동안 2개의 데이터가 처리되는 반도체 메모리 장치의 데이터 기록 동작을 제어하기 위한 내부 제어 신호를 발생시키기 위한 기록 모드 제어 신호 발생기를 제공하는 것이다.
도 1은 단일 데이터 레이트 동기식 DRAM의 기록 동작 모드에서의 클록과 입력되는 데이터의 타이밍도.
도 2는 더블 데이터 레이트 동기식 DRAM의 외부 클록과 입력되는 데이터의 타이밍도.
도 3은 종래의 SDR SDRAM의 기록 모드 제어 신호 발생기의 개념적 블록도.
도 4는 본 발명의 기록 모드 제어 신호 발생기와 데이터 입력 경로상의 각 장치의 개념적 블록도.
도 5는 본 발명의 기록 모드 제어 신호 발생기의 한 실시예의 개념적 블록도.
도 6은 도 5의 기록 모드 제어 신호 발생기의 제 1 제어 유닛의 상세 회로도.
도 7은 도 5의 기록 모드 제어 신호 발생기의 제 2 제어 유닛의 상세 회로도.
도 8은 도 5의 기록 모드 제어 신호 발생기의 제 3 제어 유닛의 상세 회로도.
도 9는 도 5의 기록 모드 제어 신호 발생기의 제 4 제어 유닛의 상세 회로도.
도 10은 도 5의 기록 모드 제어 신호 발생기의 제 5 제어 유닛의 상세 회로도.
도 11은 도 5의 기록 모드 제어 신호 발생기의 동작 파형도.
* 도면의 주요 부분의 부호의 설명
400 : 기록 모드 제어 신호 발생기 402 : 데이터 스트로브 신호 버퍼
404 : 입력 클록 발생기 406 : 데이터 버퍼
408 : 글로벌 입출력 버퍼 410 : 글로벌 버스
420 : 데이터 입력 경로
상기의 목적을 달성하기 위하여, 본 발명은, 하나의 클록 주기 동안 두 개의 데이터를 입출력하기 위한 반도체 메모리 장치의 기록 모드 제어 신호 발생기에 있어서, 외부에서 제공되는 기록 명령 신호에 따라, 보조 클록 신호 및 전원 감지 신호를 수신하여 기록 대기 신호와 초기 카스 활성화 신호를 생성하기 위한 제 1 제어 유닛; 상기 제 1 제어 유닛으로부터 생성된 기록 대기 신호, 상기 보조 클록 신호 및 외부로부터의 제어 신호인 칼럼 버스트 신호와 기록 신호를 수신하여 입력 경로 활성화 신호를 생성하기 위한 제 2 제어 유닛; 상기 제 1 제어 유닛으로부터 생성된 상기 초기 카스 활성화 신호, 상기 보조 클록 신호, 독출 차단 신호 및 프리차지 차단 신호를 수신하여 기록 카스 활성화 신호와 기록 차단 신호를 생성하기 위한 제 3 제어 유닛; 상기 제 3 제어 유닛으로부터 생성된 상기 기록 차단 신호 및 상기 기록 명령 신호를 수신하여, 상기 제 3 제어 유닛으로 피드백되는 독출 차단 신호 및 프리차지 차단 신호를 생성하기 위한 제 4 제어 유닛; 및 상기 제 3 제어 유닛으로부터 생성된 기록 차단 신호, 상기 제 4 제어 유닛에 의하여 생성된 독출 차단 신호, 상기 칼럼 버스트 신호 및 상기 보조 클록 신호를 수신하여 상기 내부 카스 활성화 신호를 생성하기 위한 제 5 제어 유닛을 포함하는 반도체 메모리 장치의 기록 모드 제어 신호 발생기를 제공한다.
본 명세서는 본 발명을 특정하고 명확히 청구하는 특허청구범위로 결론 지워지지만, 첨부된 도면과 함께 본 발명의 바람직한 실시예에 관한 상세한 설명을 통해 본 발명을 보다 잘 이해할 수 있을 것이다.
도 4를 참조하면, 도 4는 본 발명의 기록 모드 제어 신호 발생기와 데이터 입력 경로상의 각 장치의 개념적 블록도이다. 도시된 바와 같이, 상기 본 발명의 기록 모드 제어 신호 발생기(400)는, 외부에서 제공되는 기록 명령(write command)(후술함) 및 독출 명령(read command)(후술함)과 소정의 제어 신호(yburst, rb_w 및 clk_lw)를 수신하여, 데이터 입력 경로(420) 상의 각 장치들의 동작을 제어하기 위하여, 내부 제어 신호인 입력 경로 활성화 신호(input path enable signal) en_dqds_b, 내부 카스 활성화 신호(internal CAS enable signal) icasatv 및 기록 카스 활성화 신호(write CAS enable signal) casatv_wt를 생성한다. 상기 데이터 입력 경로(420) 상의 각 장치들의 예를 들면, 상기 데이터 스트로브 신호 DS를 수신하기 위한 데이터 스트로브 신호 버퍼(402), 상기 데이터 스트로브 신호 DS를 수신하여 소정의 제어 신호를 생성하기 위한 입력 클록 발생기(404), 외부에서 입력되는 데이터를 수신하는 데이터 버퍼(406), 상기 데이터 버퍼(406)에 저장된 데이터를 메모리 셀로 연결된 글로벌 버스(global bus)(410)로 전달하기 위하여 일시 저장하는 글로벌 입출력 버퍼(408) 등이 있다.
도시된 실시예에서는, 상기 기록 명령으로서 칩선택 신호 csb, 라스 신호(RAS ; Row Address Strobe) ras, 카스 신호(CAS ; Column Address Strobe) casb 및 기록 활성화 신호(write enable)의 반전 신호 web 등의 네 가지 신호가 모두 하이(high)인 경우를 기록 명령이 내려진 것으로 판단하도록 하였고, 상기 독출 명령으로서 칩선택 신호 csb, 라스 신호 ras, 카스 신호 casb 및 기록 활성화 신호 we 등의 네 가지 신호가 모두 하이(high)인 경우를 독출 명령이 내려진 것으로 판단하도록 하였다. 상기 기록 및 독출 명령 신호들과 외부에서 입력되는 소정의 제어 신호(yburst, rb_w, clk_lw) 등은 단지 본 발명을 설명하기 위하여 특별히 제시된 한 실시예일 뿐이며, 상기 신호들을 생성하는 장치들은 본 발명의 기술 분야에서 통상의 지식을 가진 자에게 이미 널리 알려져 있으므로 그 상세한 설명을 생략하기로 한다.
이제, 도 5 내지 도 11을 참조하여 본 발명의 기록 모드 제어 신호 발생기(400)의 구조와 기능을 상세히 설명한다.
먼저, 도 5를 참조하면, 도 5는 본 발명의 기록 모드 제어 신호 발생기(400)의 한 실시예의 개념적 블록도이다. 도시된 바와 같이, 상기 기록 모드 제어 신호 발생기(400)는, 외부에서 제공되는 상기 기록 명령(write command), 보조 클록 신호 clk_lw 및 전원 감지 신호 pwrup를 수신하여 기록 대기 신호 wt_stdby와 초기 카스 활성화 신호 casatv_wt_pre를 생성하기 위한 제 1 제어 유닛(500)과, 상기 제 1 제어 유닛(500)으로부터 생성된 기록 대기 신호 wt_stdby, 상기 보조 클록 신호 clk_lw 및 외부로부터의 제어 신호인 칼럼 버스트 신호 yburst와 기록 신호 rb_w를 수신하여 상기 입력 경로 활성화 신호 en_dqds_b를 생성하기 위한 제 2 제어 유닛(502)과, 상기 제 1 제어 유닛(500)으로부터 생성된 초기 카스 활성화 신호 casatv_wt_pre, 상기 보조 클록 신호 clk_lw 및 후술하는 바와 같은 제 4 제어 유닛(506)에 의하여 생성된 독출 차단 신호 rdshield_b 및 프리차지 차단 신호 pcg_shld_b를 수신하여 상기 기록 카스 활성화 신호 casatv_wt와 기록 차단 신호 wtshield_b를 생성하기 위한 제 3 제어 유닛(504)과, 상기 제 3 제어 유닛(504)에 의한 기록 차단 신호 wtshield_b와 상기 프리차지 차단 신호 pcg_shld_b 신호 및 상기 독출 명령(read command)를 수신하여 상기 제 3 제어 유닛(504)으로 피드백되는 독출 차단 신호 rdshield_b 및 프리차지 차단 신호 pcg_shld_b를 생성하기 위한 제 4 제어 유닛(506)과, 상기 제 3 제어 유닛(504)에 의하여 생성된 기록 차단 신호 wtshield_b, 상기 제 4 제어 유닛(506)에 의하여 생성된 독출 차단 신호 rdshield_b, 상기 칼럼 버스트 신호 yburst 및 상기 보조 클록 신호 clk_lw를 수신하여 상기 내부 카스 활성화 신호 icasatv를 생성하기 위한 제 5 제어 유닛(508)을 포함한다.
이제, 첨부된 도면 도 6 내지 도 11을 참조하여 상기 제 1 내지 제 5 제어 유닛(500 내지 508)에 관하여 상세히 설명한다.
먼저, 도 6을 참조하면, 상기 제 1 제어 유닛(500)의 상세 회로도가 도시되었다. 도시된 바와 같이, 상기 제 1 제어 유닛(500)은, 상기 전원 감지 신호 pwrup를 일측 입력으로 수신하며 전원 전위가 타측 입력으로 공급되는 낸드 게이트(NAND601)와, 외부에서 입력되는 상기 기록 명령에 응답하여 상기 기록 명령이 활성화되는 동안 하이를 출력하기 위한 기록 명령 수신기(610)와, 상기 보조 클록 신호 clk_lw를 일측 입력으로 수신하는 낸드 게이트(NAND602)와, 상기 낸드 게이트(NAND602)의 출력을 그 게이트에 수신하며 전원에 그 소오스가 접속된 PMOS 트랜지스터(p603)와, 상기 기록 명령 수신기(610)의 출력을 그 게이트에 수신하며 상기 PMOS 트랜지스터(p603)의 드레인과 접지 사이에 직렬로 연결된 PMOS 트랜지스터(p604) 및 NMOS 트랜지스터(n605)와, 상기 전원 감지 신호 pwrup를 게이트에 수신하며, 상기 PMOS 트랜지스터(p603)의 소오스에 소오스가 접속되고 상기 NMOS 트랜지스터(n605)의 드레인에 드레인이 접속된 PMOS 트랜지스터(p605)를 포함한다.
또한, 상기 제 1 제어 유닛(500)은, 상기 PMOS 트랜지스터(p605)의 드레인에 입력단이 접속되어 그로부터 전달되는 데이터를 래치하고 상기 보조 클록 신호 clk_lw에 응답하여 래치한 데이터를 전달하는 전달 유닛(T601)과, 상기 전달 유닛(T601)으로부터 전달되는 데이터를 래치하고 상기 보조 클록 신호 clk_lw에 응답하여 래치한 데이터를 전달하는 전달 유닛(T602)과, 상기 낸드 게이트(NAND601)의 출력에 응답하여 활성화되며 상기 전달 유닛(T602)으로부터 전달되는 데이터를 래치하고 상기 보조 클록 신호 clk_lw에 응답하여 래치한 데이터를 전달하는 전달 유닛(T603)과, 상기 낸드 게이트(NAND601)의 출력에 응답하여 활성화되며 상기 전달 유닛(T603)으로부터 전달되는 데이터를 래치하기 위한 래치(L604)와, 상기 래치(L604)로부터의 출력을 소정 기간 지연시켜 상기 초기 카스 활성화 신호 casatv_wt_pre를 출력하기 위한 지연기(D601)를 더 포함한다.
나아가, 상기 제 1 제어 유닛(500)은, 상기 PMOS 트랜지스터(p605)의 드레인으로부터 전달되는 신호를 소정 기간 지연시키기 위한 지연기(D602)와, 상기 PMOS 트랜지스터(p605)의 드레인에 입력단이 접속되고 상기 지연기(D602)의 출력에 입력단이 접속되고 상기 전달 유닛(T602)의 출력에 입력단이 접속된 낸드 게이트(NAND603)와 상기 낸드 게이트(NAND603)의 출력과 상기 초기 카스 활성화 신호 casatv_wt_pre를 입력으로 하는 노아 게이트(NOR603)와, 상기 노아 게이트(NOR603)로부터의 출력을 반전시켜 기록 대기 신호 wt_stdby를 출력하기 위한 인버터(I620)를 더 포함한다.
본 발명의 바람직한 실시예에 의하면, 상기 기록 명령 수신기(610)는, 상기 기록 명령 신호(ras, casb, web 및 csb)를 각각 그 게이트에 수신하며 서로 직렬로 연결된 NMOS 트랜지스터들(n601 내지 n604)과, 상기 NMOS 트랜지스터(n601)의 드레인과 전원 사이에 접속된 PMOS 트랜지스터(p601 및 p602)와, 상기 NMOS 트랜지스터(n601)의 드레인과 상기 PMOS 트랜지스터(p602)의 게이트 사이에 접속된 인버터(I601)를 포함한다.
또한, 상기 전달 유닛(T601)은 상기 PMOS 트랜지스터(p605)의 드레인에 입력단이 접속된 래치(L601)와, 상기 래치(L601)의 출력을 반전시키는 인버터(I605)와, 상기 보조 클록 신호 clk_lw에 의하여 온/오프가 제어되는 전달 게이트(G601)를 포함한다. 이와 유사하게, 상기 전달 유닛(T602)은, 상기 전달 유닛(T601)로부터의 출력에 입력단이 접속된 래치(L602)와, 상기 래치(L602)의 출력을 반전시키는 인버터(I608)와, 상기 보조 클록 신호 clk_lw에 의하여 온/오프가 제어되는 전달 게이트(G602)를 포함한다. 또한, 상기 전달 유닛(T603)은, 상기 낸드 게이트(NAND601)의 출력에 응답하여 활성화되며 상기 전달 게이트(G602)로부터의 출력에 입력단이 접속된 래치(L603)와, 상기 래치(L602)의 출력을 반전시키는 인버터(I608)와, 상기 보조 클록 신호 clk_lw에 의하여 온/오프가 제어되는 전달 게이트(G603)을 포함한다.
상기한 바와 같이, 상기 제 1 제어 유닛(500)은 외부에서 입력되는 상기 기록 명령(write command), 보조 클록 신호 clk_lw 및 전원 감지 신호 pwrup를 수신한다. 상기 기록 명령(ras, casb, web 및 csb)은 각각 상기 NMOS 트랜지스터(n601 내지 n604)의 게이트에 입력된다. 상기 기록 명령이 활성화되면, 상기 NMOS 트랜지스터(n601 내지 n604)가 모두 턴 온 되어, 상기 NMOS 트랜지스터(n601)의 드레인이 로우가 되고 그에 접속된 상기 인버터(I601)가 하이를 출력하게 된다. 이에 따라 상기 NMOS 트랜지스터(n605)가 턴온되어 그 드레인이 로우가 되고, 이 신호는 상기 보조 클록 신호 clk_lw가 로우로 될 때마다 상기 전달 유닛(T601, T602 및 T603)을 차례로 통과하여, 마지막으로 상기 래치(L604)에서 래치된 다음, 상기 지연기(D601)를 거쳐 상기 초기 카스 활성화 신호 casatv_wt_pre로 출력된다.
그 다음에, 상기 기록 명령 신호들 csb가 로우로 되면, 상기 낸드 게이트(NAND602)에 입력되는 보조 클록 신호 clk_lw에 의하여 상기 NMOS 트랜지스터(n605)의 드레인이 하이로 되고, 상기 보조 클록 신호 clk_lw가 로우로 될 때마다 상기와 동일한 경로를 거쳐 상기 초기 카스 활성화 신호 casatv_wt_pre로 출력된다.
한편, 상기 전달 유닛(T601)의 입력은 또한 상기 낸드 게이트(NAND603) 및 상기 지연기(D602)로도 제공된다. 그리하여, 상기 전달 유닛(T602)의 출력과 상기 초기 카스 활성화 신호 casatv_wt_pre에 응답하여 상기 기록 대기 신호 wt_stdby로서 출력된다.
상기한 제 1 제어 유닛(500)의 각 입출력 신호의 타이밍은 도 11의 동작 파형도에 도시하였다.
다음으로, 도 7을 참조하여 상기 제 2 제어 유닛(502)에 관하여 설명한다. 도시된 바와 같이, 상기 제 2 제어 유닛(502)은, 상기 칼럼 버스트 신호 yburst와 상기 기록 신호 rb_w를 수신하는 낸드 게이트(NAND701)와, 상기 낸드 게이트(NAND701)의 출력 및 상기 보조 클록 신호 clk_lw를 수신하는 낸드 게이트(NAND702)와, 상기 낸드 게이트(NAND702)의 출력을 그 게이트에 수신하며 전원에 소오스가 접속된 PMOS 트랜지스터(p701)와, 상기 제 1 제어 유닛(500)으로부터 생성된 기록 대기 신호 wt_stdby를 공통으로 게이트에 수신하며 상기 PMOS 트랜지스터(p701)의 드레인과 접지 사이에 직렬로 연결된 PMOS 트랜지스터(p702) 및 NMOS 트랜지스터(n701)를 포함한다.
또한, 상기 제 2 제어 유닛(502)은, 상기 NMOS 트랜지스터(n701)의 드레인에 입력단이 접속된 래치(L701)와, 상기 래치(L701)로부터의 출력을 반전시키고 소정 기간 지연시켜 상기 입력 경로 활성화 신호 en_dqds_b를 출력하기 위한 지연기(D701)를 포함한다.
상기 제 2 제어 유닛(502)은, 상기 기록 대기 신호 wt_stdby가 하이일 때에 상기 입력 경로 활성화 신호 en_dqds_b를 로우로 만들고, 상기 기록 대기 신호 wt_stdby가 로우가 되면, 외부로부터의 제어 신호인 칼럼 버스트 신호 yburst와 기록 신호 rb_w 중의 어느 하나가 로우인 동안에 상기 보조 클록 신호 clk_lw가 하이로 되는 것에 응답하여 상기 입력 경로 활성화 신호 en_dqds_b를 하이로 만드는 기능을 수행한다.
상기한 제 2 제어 유닛(502)의 각 입출력 신호의 타이밍은 도 11의 동작 파형도에 도시하였다.
다음으로, 도 8을 참조하면, 도 8은 상기 제 3 제어 유닛(504)의 상세 회로도이다. 도시된 바와 같이, 상기 제 3 제어 유닛(504)은, 상기 제 1 제어 유닛(500)으로부터 생성된 초기 카스 활성화 신호 casatv_wt_pre를 일측 입력으로 수신하고, 상기 보조 클록 신호 clk_wt를 타측 입력으로 수신하는 낸드 게이트(NAND801)와, 상기 낸드 게이트(NAND801)의 출력을 소정 기간 지연시키기 위한 지연기(D801)와, 상기 낸드 게이트(NAND801)의 출력과 상기 지연기(D801)의 출력을 입력으로 하는 낸드 게이트(NAND802)를 포함한다.
또한, 상기 제 3 제어 유닛(504)은, 후술하는 바와 같은 제 4 제어 유닛(506)에 의하여 출력되어 피드백되는 상기 프리차지 차단 신호 pcg_shld_b 신호를 그 게이트에 수신하고 그 소오스가 전원에 접속된 PMOS 트랜지스터(p801)와, 상기 낸드 게이트(NAND802)의 출력을 공통으로 게이트에 수신하며 상기 PMOS 트랜지스터(p801)의 드레인과 접지 사이에 직렬로 연결된 PMOS 트랜지스터(p802) 및 NMOS 트랜지스터(n801)를 더 포함한다.
나아가, 상기 제 3 제어 유닛(504)은, 상기 낸드 게이트(NAND802)의 출력을 소정 기간 지연시키는 지연기(D802)와, 상기 지연기(D802)로부터의 출력과 후술하는 바와 같은 제 4 제어 유닛(506)에 의하여 출력되어 피드백되는 상기 독출 차단 신호 rdshield_b를 입력으로 하는 낸드 게이트(NAND803)와, 상기 낸드 게이트(NAND803)의 출력을 반전시키는 인버터(I811)를 더 포함한다.
상기 제 3 제어 유닛(504)은, 상기 제 1 제어 유닛(500)으로부터 생성된 초기 카스 활성화 신호 casatv_wt_pre와 상기 보조 클록 신호 clk_wt에 응답하여, 상기 프리차지 차단 신호 pcg_shld_b가 하이인 동안에 상기 기록 차단 신호 wtshield_b를 생성하며, 상기 독출 차단 신호 rdshield_b가 하이인 동안에 상기 기록 카스 활성화 신호 casatv_wt를 생성한다.
상기한 제 3 제어 유닛(504)의 각 입출력 신호의 타이밍은 도 11의 동작 파형도에 도시하였다.
다음으로, 도 9를 참조하면, 도 9는 상기 제 4 제어 유닛(506)의 상세 회로도이다. 도시된 바와 같이, 상기 제 4 제어 유닛(506)은, 독출 차단 신호(rdshield_b) 생성기(910)와 프리차지 차단 신호(pcg_shld_b) 생성기(920)를 포함한다.
본 발명의 바람직한 실시예에 의하면, 상기 독출 차단 신호(rdshield_b) 생성기(910)는, 그 게이트에 상기 프리차지 차단 신호 pcg_shld_b를 그 게이트에 수신하며 전원에 그 소오스가 접속된 PMOS 트랜지스터(p901)와, 독출 명령 신호(ras, casb 및 we)를 각각 수신하며 서로 직렬로 연결된 NMOS 트랜지스터(n901, n902 및 n903)와, 상기 기록 명령 신호 중의 한 신호인 칩 선택 신호 csb를 수신하여 반전시키는 인버터(I901)를 포함한다. 상기 독출 차단 신호 rdshield_b는 상기 PMOS 트랜지스터(p901)의 드레인에서 출력된다.
상기 독출 차단 신호 생성기(910)는 독출 명령 신호(ras, casb, web 및 csb)가 모두 하이인 경우에 상기 독출 차단 신호 rdshield_b를 로우로 초기화한 다음, 상기 독출 명령 신호(ras, casb, web 및 csb)가 로우로 된 경우에 상기 프리차지 차단 신호 pcg_shld_b에 응답하여 상기 독출 차단 신호 rdshield_b를 생성한다.
또한, 상기 프리차지 차단 신호 생성기(920)는, 상기 독출 차단 신호 rdshield_b를 반전시키고 래치하는 래치(L901) 및 상기 기록 차단 신호 wtshield_b를 반전시키고 래치하는 래치(L902)와, 래치(L901 및 L902)의 출력을 모두 입력으로 하는 노아 게이트(NOR901)와, 상기 노아 게이트(NOR901)의 출력을 소정 기간 지연시키는 지연기(D901)를 포함한다.
상기 프리차지 차단 신호 생성기(920)는 상기 독출 차단 신호 rdshield_b와 상기 기록 차단 신호 wtshield_b를 수신하여 노아링(noring)하여 상기 프리차지 차단 신호 pcg_shld_b를 출력한다.
상기한 제 4 제어 유닛(506)의 각 입출력 신호의 타이밍은 도 11의 동작 파형도에 도시하였다.
마지막으로, 도 10을 참조하면, 도 10은 상기 제 5 제어 유닛(508)의 상세 회로도이다. 도시된 바와 같이, 상기 제 5 제어 유닛(508)은, 상기 칼럼 버스트 신호 yburst 및 상기 보조 클록 신호 clk_lw를 입력으로 수신하는 낸드 게이트(NAND1001)와, 상기 낸드 게이트(NAND1001)의 출력을 소정 기간 지연시키는 지연기(D1001)와, 상기 낸드 게이트(NAND1001)의 출력 및 상기 지연기(D1001)의 출력을 입력으로 수신하는 낸드 게이트(NAND1002)와, 상기 낸드 게이트(NAND1002)의 출력을 소정 기간 지연시키는 지연기(D1002)를 포함한다. 또한, 상기 제 5 제어 유닛(508)은, 상기 기록 차단 신호 wtshield_b, 상기 독출 차단 신호 rdshield_b 및 상기 지연기(D1002)의 출력을 입력으로 하는 낸드 게이트(NAND1003)와 상기 낸드 게이트(NAND1003)의 출력을 반전시켜 상기 내부 카스 활성화 신호(icasatv)를 출력하기 위한 인버터(I1001)를 더 포함한다.
상기한 바와 같이, 상기 제 5 제어 유닛(508)은 단순한 낸드 게이트만을 포함하고 있으며 각 입출력 신호의 타이밍은 도 11의 동작 파형도에 도시하였므로, 그 상세한 동작의 설명은 이를 생략한다.
본 발명에 의하면, 하나의 클록 주기 동안 두 개의 데이터를 입출력할 수 있는 반도체 메모리 장치의 입력 경로를 효율적으로 제어할 수 있다.
본 발명의 바람직한 실시예에 관하여 기술하였으나, 본 발명의 기술 분야에서 통상의 지식을 가진 자라면 그 변형과 수정이 가능할 것이다. 따라서, 이하의 특허청구범위는 상기의 바람직한 실시예와 본 발명의 기술 사상의 범위에 속하는 모든 변형과 수정을 포함하는 것으로 해석되어야 한다.
Claims (6)
- 하나의 클록 주기 동안 두 개의 데이터를 입출력하기 위한 반도체 메모리 장치의 기록 모드 제어 신호 발생기에 있어서,외부에서 제공되는 기록 명령 신호에 따라, 보조 클록 신호 및 전원 감지 신호를 수신하여 기록 대기 신호와 초기 카스 활성화 신호를 생성하기 위한 제 1 제어 유닛;상기 제 1 제어 유닛으로부터 생성된 기록 대기 신호, 상기 보조 클록 신호 및 외부로부터의 제어 신호인 칼럼 버스트 신호와 기록 신호를 수신하여 입력 경로 활성화 신호를 생성하기 위한 제 2 제어 유닛;상기 제 1 제어 유닛으로부터 생성된 상기 초기 카스 활성화 신호, 상기 보조 클록 신호, 독출 차단 신호 및 프리차지 차단 신호를 수신하여 기록 카스 활성화 신호와 기록 차단 신호를 생성하기 위한 제 3 제어 유닛;상기 제 3 제어 유닛으로부터 생성된 상기 기록 차단 신호 및 상기 기록 명령 신호를 수신하여, 상기 제 3 제어 유닛으로 피드백되는 독출 차단 신호 및 프리차지 차단 신호를 생성하기 위한 제 4 제어 유닛; 및상기 제 3 제어 유닛으로부터 생성된 기록 차단 신호, 상기 제 4 제어 유닛에 의하여 생성된 독출 차단 신호, 상기 칼럼 버스트 신호 및 상기 보조 클록 신호를 수신하여 상기 내부 카스 활성화 신호를 생성하기 위한 제 5 제어 유닛을 포함하는 반도체 메모리 장치의 기록 모드 제어 신호 발생기.
- 제 1 항에 있어서,상기 제 1 제어 유닛은,상기 전원 감지 신호를 일측 입력으로 수신하며 전원 전위가 타측 입력으로 공급되는 제 1 낸드 게이트;외부에서 입력되는 상기 기록 명령에 응답하여 상기 기록 명령이 활성화되는 동안 하이를 출력하기 위한 기록 명령 수신기;상기 보조 클록 신호를 일측 입력으로 수신하는 제 2 낸드 게이트;상기 제 2 낸드 게이트의 출력을 그 게이트에 수신하며 전원에 그 소오스가 접속된 제 1 PMOS 트랜지스터;상기 기록 명령 수신기의 출력을 그 게이트에 수신하며 상기 제 1 PMOS 트랜지스터의 드레인과 접지 사이에 직렬로 연결된 제 2 PMOS 트랜지스터 및 제 1 NMOS 트랜지스터;상기 전원 감지 신호를 게이트에 수신하며, 상기 제 1 PMOS 트랜지스터의 소오스에 소오스가 접속되고 상기 NMOS 트랜지스터의 드레인에 드레인이 접속된 제 3 PMOS 트랜지스터;상기 제 3 PMOS 트랜지스터의 드레인에 입력단이 접속되어 그로부터 전달되는 데이터를 래치하고 상기 보조 클록 신호에 응답하여 래치한 데이터를 전달하는 제 1 전달 유닛;상기 제 1 전달 유닛으로부터 전달되는 데이터를 래치하고 상기 보조 클록 신호에 응답하여 래치한 데이터를 전달하는 제 2 전달 유닛;상기 제 1 낸드 게이트의 출력에 응답하여 활성화되며 상기 제 2 전달 유닛으로부터 전달되는 데이터를 래치하고 상기 보조 클록 신호에 응답하여 래치한 데이터를 전달하는 제 3 전달 유닛;상기 제 1 낸드 게이트의 출력에 응답하여 활성화되며 상기 제 3 전달 유닛으로부터 전달되는 데이터를 래치하기 위한 래치;상기 제 4 래치로부터의 출력을 소정 기간 지연시켜 상기 초기 카스 활성화 신호를 출력하기 위한 제 2 지연기;상기 제 3 PMOS 트랜지스터의 드레인으로부터 전달되는 신호를 소정 기간 지연시키기 위한 제 2 지연기;상기 제 3 PMOS 트랜지스터의 드레인에 입력단이 접속되고 상기 제 2 지연기의 출력에 입력단이 접속되고 상기 제 2 전달 유닛의 출력에 입력단이 접속된 제 3 낸드 게이트;상기 제 3 낸드 게이트의 출력과 상기 초기 카스 활성화 신호를 입력으로 하는 노아 게이트; 및상기 노아 게이트로부터의 출력을 반전시켜 기록 대기 신호를 출력하기 위한 인버터를 포함하는 반도체 메모리 장치의 기록 모드 제어 신호 발생기.
- 제 1 항에 있어서,상기 제 2 제어 유닛은,상기 칼럼 버스트 신호와 상기 기록 신호를 수신하는 제 1 낸드 게이트;상기 제 1 낸드 게이트의 출력 및 상기 보조 클록 신호를 수신하는 제 2 낸드 게이트;상기 제 2 낸드 게이트의 출력을 그 게이트에 수신하며 전원에 소오스가 접속된 제 1 PMOS 트랜지스터;상기 제 1 제어 유닛으로부터 생성된 기록 대기 신호를 공통으로 게이트에 수신하며 상기 제 1 PMOS 트랜지스터의 드레인과 접지 사이에 직렬로 연결된 제 2 PMOS 트랜지스터 및 NMOS 트랜지스터;상기 NMOS 트랜지스터의 드레인에 입력단이 접속된 래치; 및상기 래치로부터의 출력을 반전시키고 소정 기간 지연시켜 상기 입력 경로 활성화 신호 en_dqds_b를 출력하기 위한 지연기를 포함하는 반도체 메모리 장치의 기록 모드 제어 신호 발생기.
- 제 1 항에 있어서,상기 제 3 제어 유닛은,상기 제 1 제어 유닛으로부터 생성된 초기 카스 활성화 신호를 일측 입력으로 수신하고, 상기 보조 클록 신호를 타측 입력으로 수신하는 제 1 낸드 게이트;상기 제 1 낸드 게이트의 출력을 소정 기간 지연시키기 위한 제 1 지연기;상기 제 1 낸드 게이트의 출력과 상기 제 1 지연기의 출력을 입력으로 하는 제 2 낸드 게이트;상기 제 4 제어 유닛에 의하여 출력되어 피드백되는 상기 프리차지 차단 신호를 그 게이트에 수신하고 그 소오스가 전원에 접속된 제 1 PMOS 트랜지스터;상기 제 2 낸드 게이트의 출력을 공통으로 게이트에 수신하며 상기 제 1 PMOS 트랜지스터의 드레인과 접지 사이에 직렬로 연결된 제 1 PMOS 트랜지스터 및 NMOS 트랜지스터;상기 제 2 낸드 게이트의 출력을 소정 기간 지연시키는 제 2 지연기;상기 제 2 지연기로부터의 출력과 상기 제 4 제어 유닛에 의하여 출력되어 피드백되는 상기 독출 차단 신호를 입력으로 하는 제 3 낸드 게이트; 및상기 제 3 낸드 게이트의 출력을 반전시키는 인버터를 포함하는 반도체 메모리 장치의 기록 모드 제어 신호 발생기.
- 상기 제 4 제어 유닛은,독출 차단 신호 생성기와 프리차지 차단 신호 생성기를 포함하되,상기 독출 차단 신호 생성기는,그 게이트에 상기 프리차지 차단 신호를 수신하며 전원에 그 소오스가 접속된 PMOS 트랜지스터;독출 명령 신호를 각각 수신하며 서로 직렬로 연결된 제 1 및 제 2 NMOS 트랜지스터;상기 기록 명령 신호 중의 한 신호인 칩 선택 신호를 수신하여 반전시키는 인버터를 포함하며,상기 프리차지 차단 신호 생성기는,상기 독출 차단 신호를 반전시키고 래치하는 제 1 래치;상기 기록 차단 신호를 반전시키고 래치하는 제 2 래치;상기 제 1 및 제 2 래치의 출력을 모두 입력으로 하는 노아 게이트; 및상기 노아 게이트의 출력을 소정 기간 지연시키는 지연기를 포함하는 반도체 메모리 장치의 기록 모드 제어 신호 발생기.
- 제 5 항에 있어서,상기 제 5 제어 유닛은,상기 칼럼 버스트 신호 및 상기 보조 클록 신호를 입력으로 수신하는 제 1 낸드 게이트;상기 제 1 낸드 게이트의 출력을 소정 기간 지연시키는 제 1 지연기;상기 제 1 낸드 게이트의 출력 및 상기 제 1 지연기의 출력을 입력으로 수신하는 제 2 낸드 게이트;상기 제 2 낸드 게이트의 출력을 소정 기간 지연시키는 제 2 지연기;상기 기록 차단 신호, 상기 독출 차단 신호 및 상기 제 2 지연기의 출력을 입력으로 하는 제 3 낸드 게이트; 및상기 제 3 낸드 게이트의 출력을 반전시켜 상기 내부 카스 활성화 신호를 출력하기 위한 인버터를 포함하는 반도체 메모리 장치의 기록 모드 제어 신호 발생기.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990024983A KR100296920B1 (ko) | 1999-06-28 | 1999-06-28 | 반도체메모리장치의 데이터 기록 동작 제어 장치 |
| US09/604,686 US6301189B1 (en) | 1999-06-28 | 2000-06-27 | Apparatus for generating write control signals applicable to double data rate SDRAM |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990024983A KR100296920B1 (ko) | 1999-06-28 | 1999-06-28 | 반도체메모리장치의 데이터 기록 동작 제어 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010004353A true KR20010004353A (ko) | 2001-01-15 |
| KR100296920B1 KR100296920B1 (ko) | 2001-07-12 |
Family
ID=19596449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990024983A KR100296920B1 (ko) | 1999-06-28 | 1999-06-28 | 반도체메모리장치의 데이터 기록 동작 제어 장치 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6301189B1 (ko) |
| KR (1) | KR100296920B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH03113891A (ja) | 1989-09-27 | 1991-05-15 | Hitachi Ltd | メモリ装置のタイミング信号生成方式 |
| JPH0476886A (ja) | 1990-07-19 | 1992-03-11 | Nec Corp | メモリ |
| JP3225533B2 (ja) | 1991-04-11 | 2001-11-05 | 日本電気株式会社 | ダイナミック型半導体メモリ装置 |
| JPH05234370A (ja) | 1992-02-20 | 1993-09-10 | Ricoh Co Ltd | 画像メモリのデータ転送方法 |
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| JPH06215559A (ja) | 1993-01-14 | 1994-08-05 | Fuji Xerox Co Ltd | ページメモリアクセス方式 |
| JPH0778468A (ja) | 1993-09-08 | 1995-03-20 | Nec Ic Microcomput Syst Ltd | 半導体メモリ回路 |
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1999
- 1999-06-28 KR KR1019990024983A patent/KR100296920B1/ko not_active IP Right Cessation
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- 2000-06-27 US US09/604,686 patent/US6301189B1/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US6301189B1 (en) | 2001-10-09 |
| KR100296920B1 (ko) | 2001-07-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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