JPH05242670A - Ｄｒａｍ回路 - Google Patents
Ｄｒａｍ回路Info
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- JPH05242670A JPH05242670A JP4078390A JP7839092A JPH05242670A JP H05242670 A JPH05242670 A JP H05242670A JP 4078390 A JP4078390 A JP 4078390A JP 7839092 A JP7839092 A JP 7839092A JP H05242670 A JPH05242670 A JP H05242670A
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- refresh
- ras
- circuit
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Abstract
(57)【要約】
【目的】 装備されているＤＲＡＭの数が増加しても最
大消費電流を増加させないＤＲＡＭ回路を得ることを目
的とする。 【構成】 複数のＤＲＡＭブロック１１〜１Ｎと、一定
周期でリフレッシュ要求信号を出力するリフレッシュ要
求発生回路１と、リフレッシュ要求発生回路１からリフ
レッシュ要求信号を受けるとＤＲＡＭがアクセスされて
いない時にリフレッシュ制御信号信号を出力するリフレ
ッシュ用ＲＡＳ／ＣＡＳ発生回路２と、リフレッシュ用
ＲＡＳ／ＣＡＳ発生回路２からリフレッシュ制御信号を
受けるとリフレッシュ対象ブロックを指定したリフレッ
シュ制御信号を出力する選択回路３と、リフレッシュが
行われていない時にアクセス要求のあったＤＲＡＭブロ
ックに対応したアクセス制御信号を出力するアクセス用
ＲＡＳ／ＣＡＳ発生回路５と、選択回路３からのリフレ
ッシュ制御信号とアクセス用ＲＡＳ／ＣＡＳ発生回路５
からのアクセス制御信号の論理積をとりリフレッシュ要
求対象のＤＲＡＭブロックにリフレッシュ制御信号を出
力するＡＮＤ回路４とから構成される。
大消費電流を増加させないＤＲＡＭ回路を得ることを目
的とする。 【構成】 複数のＤＲＡＭブロック１１〜１Ｎと、一定
周期でリフレッシュ要求信号を出力するリフレッシュ要
求発生回路１と、リフレッシュ要求発生回路１からリフ
レッシュ要求信号を受けるとＤＲＡＭがアクセスされて
いない時にリフレッシュ制御信号信号を出力するリフレ
ッシュ用ＲＡＳ／ＣＡＳ発生回路２と、リフレッシュ用
ＲＡＳ／ＣＡＳ発生回路２からリフレッシュ制御信号を
受けるとリフレッシュ対象ブロックを指定したリフレッ
シュ制御信号を出力する選択回路３と、リフレッシュが
行われていない時にアクセス要求のあったＤＲＡＭブロ
ックに対応したアクセス制御信号を出力するアクセス用
ＲＡＳ／ＣＡＳ発生回路５と、選択回路３からのリフレ
ッシュ制御信号とアクセス用ＲＡＳ／ＣＡＳ発生回路５
からのアクセス制御信号の論理積をとりリフレッシュ要
求対象のＤＲＡＭブロックにリフレッシュ制御信号を出
力するＡＮＤ回路４とから構成される。
Description
【０００１】
【産業上の利用分野】本発明は、ＤＲＡＭ回路に係り、
とくに複数のＤＲＡＭを有するＤＲＡＭ回路に関する。
とくに複数のＤＲＡＭを有するＤＲＡＭ回路に関する。
【０００２】
【従来の技術】ＤＲＡＭは、およそ２〔ｍｓ〕に１回の
割合でメモリの内容を読み出して再書き込みを繰り返さ
ないと、メモリの内容が失われる。そこで、外部から定
期的にＤＲＡＭのメモリ内容を読み出して再書き込みを
行わなければならない。この操作をリフレッシュとい
う。
割合でメモリの内容を読み出して再書き込みを繰り返さ
ないと、メモリの内容が失われる。そこで、外部から定
期的にＤＲＡＭのメモリ内容を読み出して再書き込みを
行わなければならない。この操作をリフレッシュとい
う。
【０００３】従来のＤＲＡＭ回路では、定期的に各ＤＲ
ＡＭへ同時にリフレッシュ制御信号を送り、装備されて
いる全てのＤＲＡＭを一斉にリフレッシュしていた。
ＡＭへ同時にリフレッシュ制御信号を送り、装備されて
いる全てのＤＲＡＭを一斉にリフレッシュしていた。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来例においては、装備されている全てのＤＲＡＭを一斉
にリフレッシュしているために、ＤＲＡＭの数が増加す
るとＤＲＡＭの数に比例してリフレッシュ電流の消費量
が増加し、ＤＲＡＭ回路の最大消費電流が大きくなると
いう不都合があった。
来例においては、装備されている全てのＤＲＡＭを一斉
にリフレッシュしているために、ＤＲＡＭの数が増加す
るとＤＲＡＭの数に比例してリフレッシュ電流の消費量
が増加し、ＤＲＡＭ回路の最大消費電流が大きくなると
いう不都合があった。
【０００５】
【発明の目的】本発明の目的は、かかる従来例の有する
不都合を改善し、とくに装備されているＤＲＡＭの数が
増加しても最大消費電流を増加させないＤＲＡＭ回路を
提供することにある。
不都合を改善し、とくに装備されているＤＲＡＭの数が
増加しても最大消費電流を増加させないＤＲＡＭ回路を
提供することにある。
【０００６】
【課題を解決するための手段】そこで、本発明では、複
数のＤＲＡＭブロックと、一定周期でリフレッシュ要求
信号を出力するリフレッシュ要求発生回路と、リフレッ
シュ要求発生回路からリフレッシュ要求信号を受けると
ＤＲＡＭがアクセスされていない時にリフレッシュ制御
信号信号を出力するリフレッシュ用ＲＡＳ／ＣＡＳ発生
回路と、リフレッシュ用ＲＡＳ／ＣＡＳ発生回路からリ
フレッシュ制御信号を受けるとリフレッシュ対象ブロッ
クを指定したリフレッシュ制御信号を出力する選択回路
と、リフレッシュが行われていない時にアクセス要求の
あったＤＲＡＭブロックに対応したアクセス制御信号を
出力するアクセス用ＲＡＳ／ＣＡＳ発生回路とを備えて
いる。そして、更に、選択回路からのリフレッシュ制御
信号とアクセス用ＲＡＳ／ＣＡＳ発生回路からのアクセ
ス制御信号の論理積をとりリフレッシュ要求対象のＤＲ
ＡＭブロックにリフレッシュ制御信号を出力するＡＮＤ
回路とを具備するという構成を採っている。これによっ
て前述した目的を達成しようとするものである。
数のＤＲＡＭブロックと、一定周期でリフレッシュ要求
信号を出力するリフレッシュ要求発生回路と、リフレッ
シュ要求発生回路からリフレッシュ要求信号を受けると
ＤＲＡＭがアクセスされていない時にリフレッシュ制御
信号信号を出力するリフレッシュ用ＲＡＳ／ＣＡＳ発生
回路と、リフレッシュ用ＲＡＳ／ＣＡＳ発生回路からリ
フレッシュ制御信号を受けるとリフレッシュ対象ブロッ
クを指定したリフレッシュ制御信号を出力する選択回路
と、リフレッシュが行われていない時にアクセス要求の
あったＤＲＡＭブロックに対応したアクセス制御信号を
出力するアクセス用ＲＡＳ／ＣＡＳ発生回路とを備えて
いる。そして、更に、選択回路からのリフレッシュ制御
信号とアクセス用ＲＡＳ／ＣＡＳ発生回路からのアクセ
ス制御信号の論理積をとりリフレッシュ要求対象のＤＲ
ＡＭブロックにリフレッシュ制御信号を出力するＡＮＤ
回路とを具備するという構成を採っている。これによっ
て前述した目的を達成しようとするものである。
【０００７】
【作用】リフレッシュ要求発生回路は一定周期でリフレ
ッシュ用ＲＡＳ／ＣＡＳ発生回路にリフレッシュ要求信
号を出力する。リフレッシュ用ＲＡＳ／ＣＡＳ発生回路
はリフレッシュ要求発生回路からリフレッシュ要求信号
を受けると、ＤＲＡＭがアクセスされていない時にリフ
レッシュ制御信号を選択回路に出力する。選択回路はリ
フレッシュ用ＲＡＳ／ＣＡＳ発生回路からリフレッシュ
制御信号を受け取るとどのＤＲＡＭブロックをリフレッ
シュするかを決定する。なお、選択されるＤＲＡＭブロ
ックは最初にブロック１が選択されていたとすれば、次
にリフレッシュ要求が発生したときにはブロック２、そ
の次にはブロック３、・・・・・・と続き、ブロックＮ
が選択された後に再びブロック１から繰り返される。そ
して選択回路は選択されたＤＲＡＭブロックに対するリ
フレッシュ制御信号をＡＮＤ回路に出力する。アクセス
用ＲＡＳ／ＣＡＳ発生回路は各ＤＲＡＭブロックに対す
るバスからのアクセス要求を監視しリフレッシュが行わ
れていないときにアクセス要求のあったＤＲＡＭブロッ
クに対応したアクセス制御信号をＡＮＤ回路に出力す
る。ＡＮＤ回路は選択回路からのリフレッシュ制御信号
とアクセス用ＲＡＳ／ＣＡＳ発生回路からのアクセス制
御信号の論理積をとり、該当するブロックへリフレッシ
ュ制御信号を出力する。当該ブロックのＤＲＡＭはリフ
レッシュ制御信号を受けるとリフレッシュが行われる。
ッシュ用ＲＡＳ／ＣＡＳ発生回路にリフレッシュ要求信
号を出力する。リフレッシュ用ＲＡＳ／ＣＡＳ発生回路
はリフレッシュ要求発生回路からリフレッシュ要求信号
を受けると、ＤＲＡＭがアクセスされていない時にリフ
レッシュ制御信号を選択回路に出力する。選択回路はリ
フレッシュ用ＲＡＳ／ＣＡＳ発生回路からリフレッシュ
制御信号を受け取るとどのＤＲＡＭブロックをリフレッ
シュするかを決定する。なお、選択されるＤＲＡＭブロ
ックは最初にブロック１が選択されていたとすれば、次
にリフレッシュ要求が発生したときにはブロック２、そ
の次にはブロック３、・・・・・・と続き、ブロックＮ
が選択された後に再びブロック１から繰り返される。そ
して選択回路は選択されたＤＲＡＭブロックに対するリ
フレッシュ制御信号をＡＮＤ回路に出力する。アクセス
用ＲＡＳ／ＣＡＳ発生回路は各ＤＲＡＭブロックに対す
るバスからのアクセス要求を監視しリフレッシュが行わ
れていないときにアクセス要求のあったＤＲＡＭブロッ
クに対応したアクセス制御信号をＡＮＤ回路に出力す
る。ＡＮＤ回路は選択回路からのリフレッシュ制御信号
とアクセス用ＲＡＳ／ＣＡＳ発生回路からのアクセス制
御信号の論理積をとり、該当するブロックへリフレッシ
ュ制御信号を出力する。当該ブロックのＤＲＡＭはリフ
レッシュ制御信号を受けるとリフレッシュが行われる。
【０００８】
【発明の実施例】以下、本発明の一実施例を図１ないし
図２に基づいて説明する。
図２に基づいて説明する。
【０００９】図１の第１の実施例は、Ｎ個のＤＲＡＭブ
ロック１１，１２，１３，・・・・，１Ｎと、一定周期
でリフレッシュ要求信号を出力するリフレッシュ要求発
生回路１と、リフレッシュ要求発生回路１からリフレッ
シュ要求信号を受けるとＤＲＡＭがアクセスされていな
い時にリフレッシュ用ＲＡＳ信号とリフレッシュ用ＣＡ
Ｓ信号を出力するリフレッシュ用ＲＡＳ／ＣＡＳ発生回
路２とを備えている。更に、リフレッシュ用ＲＡＳ／Ｃ
ＡＳ発生回路２からリフレッシュ用ＲＡＳ信号とリフレ
ッシュ用ＣＡＳ信号を受けるとリフレッシュ対象ブロッ
クを指定したリフレッシュ用ＲＡＳ信号とリフレッシュ
用ＣＡＳ信号を出力する選択回路３と、リフレッシュが
行われていない時にアクセス要求のあったＤＲＡＭブロ
ックに対応したアクセス用ＲＡＳ信号およびアクセス用
ＣＡＳ信号を出力するアクセス用ＲＡＳ／ＣＡＳ発生回
路５とを備えている。そして、選択回路３からのリフレ
ッシュ用ＲＡＳ信号およびリフレッシュ用ＣＡＳ信号と
アクセス用ＲＡＳ／ＣＡＳ発生回路５からのアクセス用
ＲＡＳ信号およびアクセス用ＣＡＳ信号の論理積をとり
リフレッシュ要求対象のＤＲＡＭブロックにＲＡＳ信号
およびＣＡＳ信号を出力するＡＮＤ回路４とを含む構成
となっている。
ロック１１，１２，１３，・・・・，１Ｎと、一定周期
でリフレッシュ要求信号を出力するリフレッシュ要求発
生回路１と、リフレッシュ要求発生回路１からリフレッ
シュ要求信号を受けるとＤＲＡＭがアクセスされていな
い時にリフレッシュ用ＲＡＳ信号とリフレッシュ用ＣＡ
Ｓ信号を出力するリフレッシュ用ＲＡＳ／ＣＡＳ発生回
路２とを備えている。更に、リフレッシュ用ＲＡＳ／Ｃ
ＡＳ発生回路２からリフレッシュ用ＲＡＳ信号とリフレ
ッシュ用ＣＡＳ信号を受けるとリフレッシュ対象ブロッ
クを指定したリフレッシュ用ＲＡＳ信号とリフレッシュ
用ＣＡＳ信号を出力する選択回路３と、リフレッシュが
行われていない時にアクセス要求のあったＤＲＡＭブロ
ックに対応したアクセス用ＲＡＳ信号およびアクセス用
ＣＡＳ信号を出力するアクセス用ＲＡＳ／ＣＡＳ発生回
路５とを備えている。そして、選択回路３からのリフレ
ッシュ用ＲＡＳ信号およびリフレッシュ用ＣＡＳ信号と
アクセス用ＲＡＳ／ＣＡＳ発生回路５からのアクセス用
ＲＡＳ信号およびアクセス用ＣＡＳ信号の論理積をとり
リフレッシュ要求対象のＤＲＡＭブロックにＲＡＳ信号
およびＣＡＳ信号を出力するＡＮＤ回路４とを含む構成
となっている。
【００１０】ここで、ＲＡＳ信号はアドレス下位ビット
読み込み信号であり、ＣＡＳ信号はアドレス上位ビット
読み込み信号である。
読み込み信号であり、ＣＡＳ信号はアドレス上位ビット
読み込み信号である。
【００１１】第１の実施例の動作について説明する。
【００１２】．リフレッシュ要求発生回路１は、一定
周期でリフレッシュ用ＲＡＳ／ＣＡＳ発生回路２にリフ
レッシュ要求信号（ＲＥＦＲＥＱ）を出力する。
周期でリフレッシュ用ＲＡＳ／ＣＡＳ発生回路２にリフ
レッシュ要求信号（ＲＥＦＲＥＱ）を出力する。
【００１３】．リフレッシュ用ＲＡＳ／ＣＡＳ発生回
路２は、リフレッシュ要求発生回路１からリフレッシュ
要求信号（ＲＥＦＲＥＱ）を受けると、図示しないバス
マスタがＤＲＡＭをアクセスしていることを示すアクセ
スサイクル信号（ＡＣＳＣＹＬ）が「ローレベル」であ
れば即時に、「ハイレベル」であれば「ローレベル」に
なるのを待って、リフレッシュ用ＲＡＳ信号（ＲＥＦＲ
ＡＳ）とリフレッシュ用ＣＡＳ信号（ＲＥＦＣＡＳ）を
選択回路３に出力する。
路２は、リフレッシュ要求発生回路１からリフレッシュ
要求信号（ＲＥＦＲＥＱ）を受けると、図示しないバス
マスタがＤＲＡＭをアクセスしていることを示すアクセ
スサイクル信号（ＡＣＳＣＹＬ）が「ローレベル」であ
れば即時に、「ハイレベル」であれば「ローレベル」に
なるのを待って、リフレッシュ用ＲＡＳ信号（ＲＥＦＲ
ＡＳ）とリフレッシュ用ＣＡＳ信号（ＲＥＦＣＡＳ）を
選択回路３に出力する。
【００１４】さらにリフレッシュ用ＲＡＳ／ＣＡＳ発生
回路２は、ＤＲＡＭがリフレッシュサイクル中であるこ
とを示すリフレッシュサイクル信号（ＲＥＦＣＹＬ）を
「ハイレベル」にする。
回路２は、ＤＲＡＭがリフレッシュサイクル中であるこ
とを示すリフレッシュサイクル信号（ＲＥＦＣＹＬ）を
「ハイレベル」にする。
【００１５】．選択回路３は、リフレッシュ用ＲＡＳ
／ＣＡＳ発生回路２からリフレッシュ用ＲＡＳ信号（Ｒ
ＥＦＲＡＳ）とリフレッシュ用ＣＡＳ信号（ＲＥＦＣＡ
Ｓ）を受け取ると、どのＤＲＡＭのブロックをリフレッ
シュするかを決定する。
／ＣＡＳ発生回路２からリフレッシュ用ＲＡＳ信号（Ｒ
ＥＦＲＡＳ）とリフレッシュ用ＣＡＳ信号（ＲＥＦＣＡ
Ｓ）を受け取ると、どのＤＲＡＭのブロックをリフレッ
シュするかを決定する。
【００１６】ここで、選択されるＤＲＡＭのブロックは
最初にブロック１が選択されていたとすれば、次にリフ
レッシュ要求が発生したときにはブロック２、その次に
はブロック３、・・・・・・と続き、ブロックＮが選択
された後に再びブロック１から繰り返される。
最初にブロック１が選択されていたとすれば、次にリフ
レッシュ要求が発生したときにはブロック２、その次に
はブロック３、・・・・・・と続き、ブロックＮが選択
された後に再びブロック１から繰り返される。
【００１７】そして選択回路３は、選択されたブロック
に対するリフレッシュ用ＲＡＳ信号（ＲＥＦＲＡＳ＜
１；Ｎ＞）とリフレッシュ用ＣＡＳ信号（ＲＥＦＣＡＳ
＜１；Ｎ＞）をＡＮＤ回路４に出力する。
に対するリフレッシュ用ＲＡＳ信号（ＲＥＦＲＡＳ＜
１；Ｎ＞）とリフレッシュ用ＣＡＳ信号（ＲＥＦＣＡＳ
＜１；Ｎ＞）をＡＮＤ回路４に出力する。
【００１８】ここで、記号＜１；Ｎ＞はブロック番号を
表している。例えばブロック３が選択された場合は、リ
フレッシュ用ＲＡＳ信号（ＲＥＦＲＡＳ＜３＞）とリフ
レッシュ用ＣＡＳ信号（ＲＥＦＣＡＳ＜３＞）がＡＮＤ
回路４に出力される。
表している。例えばブロック３が選択された場合は、リ
フレッシュ用ＲＡＳ信号（ＲＥＦＲＡＳ＜３＞）とリフ
レッシュ用ＣＡＳ信号（ＲＥＦＣＡＳ＜３＞）がＡＮＤ
回路４に出力される。
【００１９】．アクセス用ＲＡＳ／ＣＡＳ発生回路５
は、ＤＲＡＭの各ブロックに対するバスからのアクセス
要求をそれぞれ監視し、リフレッシュ用ＲＡＳ／ＣＡＳ
発生回路２からのリフレッシュサイクル信号（ＲＥＦＣ
ＹＬ）が「ローレベル」であれば即時に、「ハイレベ
ル」であれば「ローレベル」になるのを待って、アクセ
ス要求のあったＤＲＡＭブロックに対応したアクセス用
ＲＡＳ信号（ＡＣＳＲＡＳ＜１；Ｎ＞）およびアクセス
用ＣＡＳ信号（ＡＣＳＣＡＳ＜１；Ｎ＞）をＡＮＤ回路
４に出力する。
は、ＤＲＡＭの各ブロックに対するバスからのアクセス
要求をそれぞれ監視し、リフレッシュ用ＲＡＳ／ＣＡＳ
発生回路２からのリフレッシュサイクル信号（ＲＥＦＣ
ＹＬ）が「ローレベル」であれば即時に、「ハイレベ
ル」であれば「ローレベル」になるのを待って、アクセ
ス要求のあったＤＲＡＭブロックに対応したアクセス用
ＲＡＳ信号（ＡＣＳＲＡＳ＜１；Ｎ＞）およびアクセス
用ＣＡＳ信号（ＡＣＳＣＡＳ＜１；Ｎ＞）をＡＮＤ回路
４に出力する。
【００２０】さらに、ＤＲＡＭアクセス中は、ＤＲＡＭ
アクセス中であることを示すアクセスサイクル信号（Ａ
ＣＳＣＹＬ）を「ハイレベル」にする。
アクセス中であることを示すアクセスサイクル信号（Ａ
ＣＳＣＹＬ）を「ハイレベル」にする。
【００２１】．ＡＮＤ回路４は、選択回路３からのリ
フレッシュ用ＲＡＳ信号（ＲＥＦＲＡＳ＜１；Ｎ＞）お
よびリフレッシュ用ＣＡＳ信号（ＲＥＦＣＡＳ＜１；Ｎ
＞）とアクセス用ＲＡＳ／ＣＡＳ発生回路５からのアク
セス用ＲＡＳ信号（ＡＣＳＲＡＳ＜１；Ｎ＞）およびア
クセス用ＣＡＳ信号（ＡＣＳＣＡＳ＜１；Ｎ＞）の論理
積をとり、該当するブロックへＲＡＳ信号（ＲＡＳ＜
１；Ｎ＞）およびＣＡＳ信号（ＣＡＳ＜１；Ｎ＞）を出
力する。
フレッシュ用ＲＡＳ信号（ＲＥＦＲＡＳ＜１；Ｎ＞）お
よびリフレッシュ用ＣＡＳ信号（ＲＥＦＣＡＳ＜１；Ｎ
＞）とアクセス用ＲＡＳ／ＣＡＳ発生回路５からのアク
セス用ＲＡＳ信号（ＡＣＳＲＡＳ＜１；Ｎ＞）およびア
クセス用ＣＡＳ信号（ＡＣＳＣＡＳ＜１；Ｎ＞）の論理
積をとり、該当するブロックへＲＡＳ信号（ＲＡＳ＜
１；Ｎ＞）およびＣＡＳ信号（ＣＡＳ＜１；Ｎ＞）を出
力する。
【００２２】．当該ブロックのＤＲＡＭは、ＲＡＳ信
号（ＲＡＳ＜１；Ｎ＞）およびＣＡＳ信号（ＣＡＳ＜
１；Ｎ＞）を受けるとリフレッシュが行われる。
号（ＲＡＳ＜１；Ｎ＞）およびＣＡＳ信号（ＣＡＳ＜
１；Ｎ＞）を受けるとリフレッシュが行われる。
【００２３】以上のようにして各ＤＲＡＭはブロック毎
に時分割でリフレッシュされ、かつ全てのＤＲＡＭは一
定間隔でリフレッシュされる。
に時分割でリフレッシュされ、かつ全てのＤＲＡＭは一
定間隔でリフレッシュされる。
【００２４】図２の第２の実施例は、Ｎ個のＤＲＡＭブ
ロック１１，１２，１３，・・・・，１Ｎと、一定周期
でリフレッシュ要求信号を出力するリフレッシュ要求発
生回路６と、リフレッシュ要求発生回路６からリフレッ
シュ要求信号を受けるとＤＲＡＭがアクセスされていな
い時にリフレッシュ用ＲＡＳ信号とリフレッシュ用ＣＡ
Ｓ信号を出力するリフレッシュ用ＲＡＳ／ＣＡＳ発生回
路７と、リフレッシュ用ＲＡＳ／ＣＡＳ発生回路７から
リフレッシュ用ＲＡＳ信号を受けるとリフレッシュ対象
ブロックを指定したリフレッシュ用ＲＡＳ信号を出力す
る選択回路８と、リフレッシュが行われていない時にア
クセス要求のあったＤＲＡＭブロックに対応したアクセ
ス用ＲＡＳ信号およびアクセス用ＣＡＳ信号を出力する
アクセス用ＲＡＳ／ＣＡＳ発生回路１０と、リフレッシ
ュ用ＲＡＳ／ＣＡＳ発生回路７からリフレッシュ用ＣＡ
Ｓ信号および選択回路８からのリフレッシュ用ＲＡＳ信
号とアクセス用ＲＡＳ／ＣＡＳ発生回路１０からのアク
セス用ＲＡＳ信号およびアクセス用ＣＡＳ信号の論理積
をとりリフレッシュ要求対象のＤＲＡＭブロックにＲＡ
Ｓ信号およびＣＡＳ信号を出力するＡＮＤ回路９とから
構成される。
ロック１１，１２，１３，・・・・，１Ｎと、一定周期
でリフレッシュ要求信号を出力するリフレッシュ要求発
生回路６と、リフレッシュ要求発生回路６からリフレッ
シュ要求信号を受けるとＤＲＡＭがアクセスされていな
い時にリフレッシュ用ＲＡＳ信号とリフレッシュ用ＣＡ
Ｓ信号を出力するリフレッシュ用ＲＡＳ／ＣＡＳ発生回
路７と、リフレッシュ用ＲＡＳ／ＣＡＳ発生回路７から
リフレッシュ用ＲＡＳ信号を受けるとリフレッシュ対象
ブロックを指定したリフレッシュ用ＲＡＳ信号を出力す
る選択回路８と、リフレッシュが行われていない時にア
クセス要求のあったＤＲＡＭブロックに対応したアクセ
ス用ＲＡＳ信号およびアクセス用ＣＡＳ信号を出力する
アクセス用ＲＡＳ／ＣＡＳ発生回路１０と、リフレッシ
ュ用ＲＡＳ／ＣＡＳ発生回路７からリフレッシュ用ＣＡ
Ｓ信号および選択回路８からのリフレッシュ用ＲＡＳ信
号とアクセス用ＲＡＳ／ＣＡＳ発生回路１０からのアク
セス用ＲＡＳ信号およびアクセス用ＣＡＳ信号の論理積
をとりリフレッシュ要求対象のＤＲＡＭブロックにＲＡ
Ｓ信号およびＣＡＳ信号を出力するＡＮＤ回路９とから
構成される。
【００２５】第２の実施例を動作について説明する。
【００２６】．リフレッシュ要求発生回路６は、一定
周期でリフレッシュ用ＲＡＳ／ＣＡＳ発生回路７にリフ
レッシュ要求信号（ＲＥＦＲＥＱ）を出力する。
周期でリフレッシュ用ＲＡＳ／ＣＡＳ発生回路７にリフ
レッシュ要求信号（ＲＥＦＲＥＱ）を出力する。
【００２７】．リフレッシュ用ＲＡＳ／ＣＡＳ発生回
路７は、リフレッシュ要求発生回路６からリフレッシュ
要求信号（ＲＥＦＲＥＱ）を受けると、図示しないバス
マスタがＤＲＡＭをアクセスしていることを示すアクセ
スサイクル信号（ＡＣＳＣＹＬ）が「ローレベル」であ
れば即時に、「ハイレベル」であれば「ローレベル」に
なるのを待って、リフレッシュ用ＲＡＳ信号（ＲＥＦＲ
ＡＳ）を選択回路８に出力する。それと同時にリフレッ
シュ用ＣＡＳ信号（ＲＥＦＣＡＳ）をＡＮＤ回路９に出
力する。
路７は、リフレッシュ要求発生回路６からリフレッシュ
要求信号（ＲＥＦＲＥＱ）を受けると、図示しないバス
マスタがＤＲＡＭをアクセスしていることを示すアクセ
スサイクル信号（ＡＣＳＣＹＬ）が「ローレベル」であ
れば即時に、「ハイレベル」であれば「ローレベル」に
なるのを待って、リフレッシュ用ＲＡＳ信号（ＲＥＦＲ
ＡＳ）を選択回路８に出力する。それと同時にリフレッ
シュ用ＣＡＳ信号（ＲＥＦＣＡＳ）をＡＮＤ回路９に出
力する。
【００２８】さらに、リフレッシュ用ＲＡＳ／ＣＡＳ発
生回路７は、ＤＲＡＭがリフレッシュサイクル中である
ことを示すリフレッシュサイクル信号（ＲＥＦＣＹＬ）
を「ハイレベル」にする。
生回路７は、ＤＲＡＭがリフレッシュサイクル中である
ことを示すリフレッシュサイクル信号（ＲＥＦＣＹＬ）
を「ハイレベル」にする。
【００２９】．選択回路８は、リフレッシュ用ＲＡＳ
／ＣＡＳ発生回路７からリフレッシュ用ＲＡＳ信号（Ｒ
ＥＦＲＡＳ）を受け取ると、どのＤＲＡＭのブロックを
リフレッシュするかを決定する。
／ＣＡＳ発生回路７からリフレッシュ用ＲＡＳ信号（Ｒ
ＥＦＲＡＳ）を受け取ると、どのＤＲＡＭのブロックを
リフレッシュするかを決定する。
【００３０】ここで、選択されるＤＲＡＭのブロックは
最初にブロック１が選択されていたとすれば、次にリフ
レッシュ要求が発生したときにはブロック２、その次に
はブロック３、・・・・・・と続き、ブロックＮが選択
された後に再びブロック１から繰り返される。
最初にブロック１が選択されていたとすれば、次にリフ
レッシュ要求が発生したときにはブロック２、その次に
はブロック３、・・・・・・と続き、ブロックＮが選択
された後に再びブロック１から繰り返される。
【００３１】そして、選択回路８は、選択されたブロッ
クに対するリフレッシュ用ＲＡＳ信号（ＲＥＦＲＡＳ＜
１；Ｎ＞）をＡＮＤ回路９に出力する。
クに対するリフレッシュ用ＲＡＳ信号（ＲＥＦＲＡＳ＜
１；Ｎ＞）をＡＮＤ回路９に出力する。
【００３２】ここで、記号＜１；Ｎ＞はブロック番号を
表している。例えばブロック３が選択された場合は、リ
フレッシュ用ＲＡＳ信号（ＲＥＦＲＡＳ＜３＞）がＡＮ
Ｄ回路９に出力される。
表している。例えばブロック３が選択された場合は、リ
フレッシュ用ＲＡＳ信号（ＲＥＦＲＡＳ＜３＞）がＡＮ
Ｄ回路９に出力される。
【００３３】．アクセス用ＲＡＳ／ＣＡＳ発生回路１
０は、ＤＲＡＭの各ブロックに対するバスからのアクセ
ス要求をそれぞれ監視し、リフレッシュ用ＲＡＳ／ＣＡ
Ｓ発生回路７からのリフレッシュサイクル信号（ＲＥＦ
ＣＹＬ）が「ローレベル」であれば即時に、「ハイレベ
ル」であれば「ローレベル」になるのを待って、アクセ
ス要求のあったＤＲＡＭブロックに対応したアクセス用
ＲＡＳ信号（ＡＣＳＲＡＳ＜１；Ｎ＞）およびアクセス
用ＣＡＳ信号（ＡＣＳＣＡＳ）をＡＮＤ回路９に出力す
る。
０は、ＤＲＡＭの各ブロックに対するバスからのアクセ
ス要求をそれぞれ監視し、リフレッシュ用ＲＡＳ／ＣＡ
Ｓ発生回路７からのリフレッシュサイクル信号（ＲＥＦ
ＣＹＬ）が「ローレベル」であれば即時に、「ハイレベ
ル」であれば「ローレベル」になるのを待って、アクセ
ス要求のあったＤＲＡＭブロックに対応したアクセス用
ＲＡＳ信号（ＡＣＳＲＡＳ＜１；Ｎ＞）およびアクセス
用ＣＡＳ信号（ＡＣＳＣＡＳ）をＡＮＤ回路９に出力す
る。
【００３４】さらにＤＲＡＭアクセス中は、ＤＲＡＭア
クセス中であることを示すアクセスサイクル信号（ＡＣ
ＳＣＹＬ）を「ハイレベル」にする。
クセス中であることを示すアクセスサイクル信号（ＡＣ
ＳＣＹＬ）を「ハイレベル」にする。
【００３５】．ＡＮＤ回路９は、リフレッシュ用ＲＡ
Ｓ／ＣＡＳ発生回路７からリフレッシュ用ＣＡＳ信号
（ＲＥＦＣＡＳ）および選択回路８からのリフレッシュ
用ＲＡＳ信号（ＲＥＦＲＡＳ＜１；Ｎ＞）とアクセス用
ＲＡＳ／ＣＡＳ発生回路１０からのアクセス用ＲＡＳ信
号（ＡＣＳＲＡＳ＜１；Ｎ＞）およびアクセス用ＣＡＳ
信号（ＡＣＳＣＡＳ）の論理積をとり、該当するブロッ
クへＲＡＳ信号（ＲＡＳ＜１；Ｎ＞）およびＣＡＳ信号
（ＣＡＳ）を出力する。
Ｓ／ＣＡＳ発生回路７からリフレッシュ用ＣＡＳ信号
（ＲＥＦＣＡＳ）および選択回路８からのリフレッシュ
用ＲＡＳ信号（ＲＥＦＲＡＳ＜１；Ｎ＞）とアクセス用
ＲＡＳ／ＣＡＳ発生回路１０からのアクセス用ＲＡＳ信
号（ＡＣＳＲＡＳ＜１；Ｎ＞）およびアクセス用ＣＡＳ
信号（ＡＣＳＣＡＳ）の論理積をとり、該当するブロッ
クへＲＡＳ信号（ＲＡＳ＜１；Ｎ＞）およびＣＡＳ信号
（ＣＡＳ）を出力する。
【００３６】．当該ブロックのＤＲＡＭは、ＲＡＳ信
号（ＲＡＳ＜１；Ｎ＞）およびＣＡＳ信号（ＣＡＳ）を
受けるとリフレッシュが行われる。
号（ＲＡＳ＜１；Ｎ＞）およびＣＡＳ信号（ＣＡＳ）を
受けるとリフレッシュが行われる。
【００３７】以上のようにして各ＤＲＡＭはブロック毎
に時分割でリフレッシュされ、かつ全てのＤＲＡＭは一
定間隔でリフレッシュされる。
に時分割でリフレッシュされ、かつ全てのＤＲＡＭは一
定間隔でリフレッシュされる。
【００３８】
【発明の効果】本発明は以上のように構成され機能する
ので、これによると、複数のＤＲＡＭはブロックに分割
され、各ブロック毎に順次時分割でリフレッシュを行う
ことができ、これがため、装備されているＤＲＡＭの数
が増加しても最大消費電流を低く抑えることができると
いう従来にない優れたＤＲＡＭ回路を提供することがで
きる。
ので、これによると、複数のＤＲＡＭはブロックに分割
され、各ブロック毎に順次時分割でリフレッシュを行う
ことができ、これがため、装備されているＤＲＡＭの数
が増加しても最大消費電流を低く抑えることができると
いう従来にない優れたＤＲＡＭ回路を提供することがで
きる。
【図１】本発明の第１の実施例を示す構成図である。
【図２】本発明の第２の実施例を示す構成図である。
１：リフレッシュ要求発生回路 ２：リフレッシュ用ＲＡＳ／ＣＡＳ発生回路 ３：選択回路 ４：ＡＮＤ回路 ５：アクセス用ＲＡＳ／ＣＡＳ発生回路 １１〜１Ｎ：ＤＲＡＭブロック
Claims (1)
- 【請求項１】複数のＤＲＡＭブロックと、一定周期でリ
フレッシュ要求信号を出力するリフレッシュ要求発生回
路と、前記リフレッシュ要求発生回路からリフレッシュ
要求信号を受けるとＤＲＡＭがアクセスされていない時
にリフレッシュ制御信号信号を出力するリフレッシュ用
ＲＡＳ／ＣＡＳ発生回路と、前記リフレッシュ用ＲＡＳ
／ＣＡＳ発生回路からリフレッシュ制御信号を受けると
リフレッシュ対象ブロックを指定したリフレッシュ制御
信号を出力する選択回路と、リフレッシュが行われてい
ない時にアクセス要求のあったＤＲＡＭブロックに対応
したアクセス制御信号を出力するアクセス用ＲＡＳ／Ｃ
ＡＳ発生回路とを備え、前記選択回路からのリフレッシ
ュ制御信号と前記アクセス用ＲＡＳ／ＣＡＳ発生回路か
らのアクセス制御信号の論理積をとりリフレッシュ要求
対象の前記ＤＲＡＭブロックにリフレッシュ制御信号を
出力するＡＮＤ回路とを装備したことを特徴とするＤＲ
ＡＭ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4078390A JPH05242670A (ja) | 1992-02-28 | 1992-02-28 | Ｄｒａｍ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4078390A JPH05242670A (ja) | 1992-02-28 | 1992-02-28 | Ｄｒａｍ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05242670A true JPH05242670A (ja) | 1993-09-21 |
Family
ID=13660693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4078390A Withdrawn JPH05242670A (ja) | 1992-02-28 | 1992-02-28 | Ｄｒａｍ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05242670A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6301189B1 (en) | 1999-06-28 | 2001-10-09 | Hyundai Electronics Industries Co., Ltd. | Apparatus for generating write control signals applicable to double data rate SDRAM |
| US6343043B2 (en) | 2000-03-13 | 2002-01-29 | Oki Electric Industry Co., Ltd. | Dynamic random access memory |
-
1992
- 1992-02-28 JP JP4078390A patent/JPH05242670A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6301189B1 (en) | 1999-06-28 | 2001-10-09 | Hyundai Electronics Industries Co., Ltd. | Apparatus for generating write control signals applicable to double data rate SDRAM |
| US6343043B2 (en) | 2000-03-13 | 2002-01-29 | Oki Electric Industry Co., Ltd. | Dynamic random access memory |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |