JPH09297988A - Ｄｒａｍ制御回路および方法 - Google Patents
Ｄｒａｍ制御回路および方法Info
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- JPH09297988A JPH09297988A JP8134289A JP13428996A JPH09297988A JP H09297988 A JPH09297988 A JP H09297988A JP 8134289 A JP8134289 A JP 8134289A JP 13428996 A JP13428996 A JP 13428996A JP H09297988 A JPH09297988 A JP H09297988A
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Abstract
(57)【要約】
【課題】 ＤＲＡＭの制御において、アクセスサイクル
間にＲＡＳ信号が非アクティブの状態となるクロック数
をカウントし、その非アクティブの状態が必要とされる
プリチャージ時間を満たしているとき、ＲＡＳ信号のプ
リチャージ時間の無駄を無くすために、次のクロックで
ＲＡＳ信号をアクティブの状態とする。 【解決手段】 サイクル状態発生ブロック１は、ＤＲＡ
Ｍ２に対してＲＡＳ信号、ＣＡＳ信号、ＷＥ信号、ＯＥ
信号等のＤＲＡＭ制御信号を供給し、ＤＲＡＭ２を制御
する。また、サイクル状態発生ブロック１からアクセス
サイクルの状態情報がＲＡＳ信号監視ブロック３へ発行
される。ＲＡＳ信号監視ブロック３では、ＲＡＳ信号の
アイドル状態がカウントされ、そのカウント値に応じて
最適な遷移先情報がサイクル状態発生ブロック１へ供給
される。サイクル状態発生ブロック１では、この遷移先
情報に応じて、ＤＲＡＭ２の制御が行われる。
間にＲＡＳ信号が非アクティブの状態となるクロック数
をカウントし、その非アクティブの状態が必要とされる
プリチャージ時間を満たしているとき、ＲＡＳ信号のプ
リチャージ時間の無駄を無くすために、次のクロックで
ＲＡＳ信号をアクティブの状態とする。 【解決手段】 サイクル状態発生ブロック１は、ＤＲＡ
Ｍ２に対してＲＡＳ信号、ＣＡＳ信号、ＷＥ信号、ＯＥ
信号等のＤＲＡＭ制御信号を供給し、ＤＲＡＭ２を制御
する。また、サイクル状態発生ブロック１からアクセス
サイクルの状態情報がＲＡＳ信号監視ブロック３へ発行
される。ＲＡＳ信号監視ブロック３では、ＲＡＳ信号の
アイドル状態がカウントされ、そのカウント値に応じて
最適な遷移先情報がサイクル状態発生ブロック１へ供給
される。サイクル状態発生ブロック１では、この遷移先
情報に応じて、ＤＲＡＭ２の制御が行われる。
Description
【０００１】
【発明の属する技術分野】この発明は、ＤＲＡＭ（Dyna
mic Random Access Memory）を効率よく使用するための
ＤＲＡＭ制御回路および方法に関する。
mic Random Access Memory）を効率よく使用するための
ＤＲＡＭ制御回路および方法に関する。
【０００２】
【従来の技術】ＤＲＡＭは、ＭＯＳＦＥＴ（Metal Oxid
e Semiconductor Field Efect Transistor）の容量に電
荷が充電されているか否かでデータを記憶する。このこ
とによって、トランジスタの個数が少なくてすみ、記憶
容量を大きくとることができる。しかしながら、定期的
に電荷を再充電する作業（リフレッシュ）や、休みの時
間（プリチャージ時間）が必要となる。さらに、ＤＲＡ
Ｍは、データを２次元的にデータを記憶するため、横と
縦のアドレス２回与える必要がある。
e Semiconductor Field Efect Transistor）の容量に電
荷が充電されているか否かでデータを記憶する。このこ
とによって、トランジスタの個数が少なくてすみ、記憶
容量を大きくとることができる。しかしながら、定期的
に電荷を再充電する作業（リフレッシュ）や、休みの時
間（プリチャージ時間）が必要となる。さらに、ＤＲＡ
Ｍは、データを２次元的にデータを記憶するため、横と
縦のアドレス２回与える必要がある。
【０００３】このアドレスは、ＲＯＭ（Read Only Memo
ry）やスタティックＲＡＭにおけるイネーブル信号（Ｃ
Ｅ）の代わりに、ＲＡＳ（Row Address Strobe）信号と
ＣＡＳ（Column Address Strobe ）信号とによって、制
御される。このＲＡＳ信号は、ＭＲＥＱ信号とＣＳ信号
とから作られ、ＣＡＳ信号は、ＲＡＳ信号を遅延して作
られる。また、ＭＲＥＱ信号とＲＦＳＨ信号からリフレ
ッシュのためのＲＡＳ信号が作られる。
ry）やスタティックＲＡＭにおけるイネーブル信号（Ｃ
Ｅ）の代わりに、ＲＡＳ（Row Address Strobe）信号と
ＣＡＳ（Column Address Strobe ）信号とによって、制
御される。このＲＡＳ信号は、ＭＲＥＱ信号とＣＳ信号
とから作られ、ＣＡＳ信号は、ＲＡＳ信号を遅延して作
られる。また、ＭＲＥＱ信号とＲＦＳＨ信号からリフレ
ッシュのためのＲＡＳ信号が作られる。
【０００４】ここで、ＲＡＳ信号およびＣＡＳ信号を使
用してＤＲＡＭにデータを書き込む状態（以下、ライト
サイクルと称する）のタイミングチャートを図８に示
す。クロック信号ＣＬＫのＳ１〜Ｓ６は、制御された遷
移の状態を示し、Ｓｗは、アイドル（ウェイと）状態を
示す。ＲＡＳ信号は、この例では、３クロックのプリチ
ャージを行った後、立ち下がり、アクティブとなる。こ
の立ち下がったときに、ロウ（Row ）アドレスが読み込
まれ、ロウアドレスに対応する複数のカラム（Column）
アドレスが読み出される。
用してＤＲＡＭにデータを書き込む状態（以下、ライト
サイクルと称する）のタイミングチャートを図８に示
す。クロック信号ＣＬＫのＳ１〜Ｓ６は、制御された遷
移の状態を示し、Ｓｗは、アイドル（ウェイと）状態を
示す。ＲＡＳ信号は、この例では、３クロックのプリチ
ャージを行った後、立ち下がり、アクティブとなる。こ
の立ち下がったときに、ロウ（Row ）アドレスが読み込
まれ、ロウアドレスに対応する複数のカラム（Column）
アドレスが読み出される。
【０００５】そして、ＣＡＳ信号の立ち下がりにカラム
アドレスが読み込まれ、ロウアドレスによって読み出さ
れた複数のカラムアドレスの中から対応するカラムアド
レスにデータが書き込まれる。そのデータは、書き込み
イネーブル信号（ＷＥ：Write Enable）に応じて書き込
まれる。このライトサイクル期間中、出力イネーブル信
号（ＯＥ：Output Enable ）は、非アクティブの状態と
なっている。
アドレスが読み込まれ、ロウアドレスによって読み出さ
れた複数のカラムアドレスの中から対応するカラムアド
レスにデータが書き込まれる。そのデータは、書き込み
イネーブル信号（ＷＥ：Write Enable）に応じて書き込
まれる。このライトサイクル期間中、出力イネーブル信
号（ＯＥ：Output Enable ）は、非アクティブの状態と
なっている。
【０００６】次に、ＤＲＡＭからデータを読み出す状態
（以下、リードサイクルと称する）のタイミングチャー
トを図９に示す。クロック信号ＣＬＫ、ＲＡＳ信号およ
びＣＡＳ信号は、図８と同様に状態が遷移し、ＯＥ信号
は、ＣＡＳ信号の立ち下がりに同期してアクティブとな
る。このリードサイクル期間中、ＷＥ信号は、非アクテ
ィブの状態となっている。
（以下、リードサイクルと称する）のタイミングチャー
トを図９に示す。クロック信号ＣＬＫ、ＲＡＳ信号およ
びＣＡＳ信号は、図８と同様に状態が遷移し、ＯＥ信号
は、ＣＡＳ信号の立ち下がりに同期してアクティブとな
る。このリードサイクル期間中、ＷＥ信号は、非アクテ
ィブの状態となっている。
【０００７】上述したタイミングチャートのクロック信
号ＣＬＫに基づいた状態遷移を図１０に示す。この状態
遷移図は、ライトサイクルおよびリードサイクル（以
下、アクセスサイクルと称する）において、同様に状態
が遷移する。遷移状態Ｍ１１は、状態Ｓｗであり、次の
クロックでＲＡＳ信号をHighレベルにする。この状態Ｓ
ｗのときに、アイドル状態であれば、再び遷移状態Ｍ１
１へ遷移するため、状態Ｓｗから遷移することはない。
すなわち、ＲＡＳ信号はHighレベルのまま変化しない。
上述したようにアクセスサイクルが起動された場合、遷
移状態Ｍ１１から遷移状態Ｍ１２へ遷移する。
号ＣＬＫに基づいた状態遷移を図１０に示す。この状態
遷移図は、ライトサイクルおよびリードサイクル（以
下、アクセスサイクルと称する）において、同様に状態
が遷移する。遷移状態Ｍ１１は、状態Ｓｗであり、次の
クロックでＲＡＳ信号をHighレベルにする。この状態Ｓ
ｗのときに、アイドル状態であれば、再び遷移状態Ｍ１
１へ遷移するため、状態Ｓｗから遷移することはない。
すなわち、ＲＡＳ信号はHighレベルのまま変化しない。
上述したようにアクセスサイクルが起動された場合、遷
移状態Ｍ１１から遷移状態Ｍ１２へ遷移する。
【０００８】遷移状態Ｍ１２は、状態Ｓ１であり、次の
クロックでもＲＡＳ信号をHighレベルにする。この遷移
状態Ｍ１２から遷移状態Ｍ１３へ遷移する。遷移状態Ｍ
１３は、状態Ｓ２であり、次のクロックでもＲＡＳ信号
をHighレベルにする。この遷移状態Ｍ１３から遷移状態
Ｍ１４へ遷移する。遷移状態Ｍ１４は、状態Ｓ３であ
り、次のクロックでＲＡＳ信号をLow レベルにする。こ
の遷移状態Ｍ１４から遷移状態Ｍ１５へ遷移する。そし
て、ＲＡＳ信号が立ち下がりでロウアドレスが読み込ま
れる。
クロックでもＲＡＳ信号をHighレベルにする。この遷移
状態Ｍ１２から遷移状態Ｍ１３へ遷移する。遷移状態Ｍ
１３は、状態Ｓ２であり、次のクロックでもＲＡＳ信号
をHighレベルにする。この遷移状態Ｍ１３から遷移状態
Ｍ１４へ遷移する。遷移状態Ｍ１４は、状態Ｓ３であ
り、次のクロックでＲＡＳ信号をLow レベルにする。こ
の遷移状態Ｍ１４から遷移状態Ｍ１５へ遷移する。そし
て、ＲＡＳ信号が立ち下がりでロウアドレスが読み込ま
れる。
【０００９】遷移状態Ｍ１５は、状態Ｓ４であり、次の
クロックでもＲＡＳ信号をLow レベルにする。この遷移
状態Ｍ１５から遷移状態Ｍ１６へ遷移する。遷移状態Ｍ
１６は、状態Ｓ５であり、次のクロックでもＲＡＳ信号
をLow レベルにする。この遷移状態Ｍ１６から遷移状態
Ｍ１７へ遷移する。遷移状態Ｍ１７は、状態Ｓ６であ
り、次のクロックでもＲＡＳ信号をLow レベルにする。
この遷移状態Ｍ１７から遷移状態Ｍ１１へ遷移する。再
びアクセスサイクルが起動されるまで、アイドル状態と
なる。
クロックでもＲＡＳ信号をLow レベルにする。この遷移
状態Ｍ１５から遷移状態Ｍ１６へ遷移する。遷移状態Ｍ
１６は、状態Ｓ５であり、次のクロックでもＲＡＳ信号
をLow レベルにする。この遷移状態Ｍ１６から遷移状態
Ｍ１７へ遷移する。遷移状態Ｍ１７は、状態Ｓ６であ
り、次のクロックでもＲＡＳ信号をLow レベルにする。
この遷移状態Ｍ１７から遷移状態Ｍ１１へ遷移する。再
びアクセスサイクルが起動されるまで、アイドル状態と
なる。
【００１０】ここで、ライトサイクルとリードサイクル
が連続して起動されたときのタイミングチャートを図１
１に示す。クロック信号ＣＬＫが状態Ｓｗから状態Ｓ１
へ遷移し、ＲＡＳ信号およびＣＡＳ信号は、Low レベル
からHighレベルとなる。そして、ライトサイクルでは、
ＷＥ信号はアクティブとなり、ＯＥ信号は非アクティブ
となるが、リードサイクルでは、ＷＥ信号は非アクティ
ブとなり、ＯＥ信号はアクティブとなる。
が連続して起動されたときのタイミングチャートを図１
１に示す。クロック信号ＣＬＫが状態Ｓｗから状態Ｓ１
へ遷移し、ＲＡＳ信号およびＣＡＳ信号は、Low レベル
からHighレベルとなる。そして、ライトサイクルでは、
ＷＥ信号はアクティブとなり、ＯＥ信号は非アクティブ
となるが、リードサイクルでは、ＷＥ信号は非アクティ
ブとなり、ＯＥ信号はアクティブとなる。
【００１１】
【発明が解決しようとする課題】しかしながら、この図
１１に示すような理想的な動作が常に起こるとは限らな
い。むしろ現実には、各サイクルはランダムに起こりう
るので、無駄な状態、すなわちアイドル状態がかなりの
確率で存在する。このライトサイクルとリードサイクル
との間にアイドル状態が存在するときのタイミングチャ
ートを図１２に示す。この図１２に示すように、ＲＡＳ
信号およびＣＡＳ信号がLow レベルからHighレベルとな
り、その後４クロックの間、アイドル状態となる（期間
Ｔ）。そして、時点Ａでリードサイクルが要求され、リ
ードサイクルの起動が始まる。
１１に示すような理想的な動作が常に起こるとは限らな
い。むしろ現実には、各サイクルはランダムに起こりう
るので、無駄な状態、すなわちアイドル状態がかなりの
確率で存在する。このライトサイクルとリードサイクル
との間にアイドル状態が存在するときのタイミングチャ
ートを図１２に示す。この図１２に示すように、ＲＡＳ
信号およびＣＡＳ信号がLow レベルからHighレベルとな
り、その後４クロックの間、アイドル状態となる（期間
Ｔ）。そして、時点Ａでリードサイクルが要求され、リ
ードサイクルの起動が始まる。
【００１２】このとき、上述した図１１の状態遷移図に
示したように、リードサイクルは、ＲＡＳ信号のプリチ
ャージの状態から開始されるので、状態Ｓｗから状態Ｓ
１、状態Ｓ２、状態Ｓ３、・・・と遷移する。しかしな
がら、アイドル状態が３クロック以上存在するため、３
クロックの余分なプリチャージ時間（オーバーヘッド）
を費やしていることになる。このように、アイドル状態
から新たなアクセスサイクルが起動されたとき、そのア
クセスサイクルは、まずＲＡＳ信号のプリチャージ時間
から実行しなければならない。
示したように、リードサイクルは、ＲＡＳ信号のプリチ
ャージの状態から開始されるので、状態Ｓｗから状態Ｓ
１、状態Ｓ２、状態Ｓ３、・・・と遷移する。しかしな
がら、アイドル状態が３クロック以上存在するため、３
クロックの余分なプリチャージ時間（オーバーヘッド）
を費やしていることになる。このように、アイドル状態
から新たなアクセスサイクルが起動されたとき、そのア
クセスサイクルは、まずＲＡＳ信号のプリチャージ時間
から実行しなければならない。
【００１３】このため、アクセスサイクルが要求される
までに、例えば図１２中の期間Ｔで示すようにアイドル
状態で充分なクロック数（時間）が存在したとき、必要
がなくなるはずのプリチャージ時間を実行しなければな
らず、これがアクセスサイクル内でのオーバーヘッドと
なり、ＤＲＡＭ制御回路としての性能が劣る問題があっ
た。
までに、例えば図１２中の期間Ｔで示すようにアイドル
状態で充分なクロック数（時間）が存在したとき、必要
がなくなるはずのプリチャージ時間を実行しなければな
らず、これがアクセスサイクル内でのオーバーヘッドと
なり、ＤＲＡＭ制御回路としての性能が劣る問題があっ
た。
【００１４】従って、この発明では、アクセスサイクル
が起動したときに、オーバーヘッドが最小とすることが
できるＤＲＡＭ制御回路および方法を提供することにあ
る。
が起動したときに、オーバーヘッドが最小とすることが
できるＤＲＡＭ制御回路および方法を提供することにあ
る。
【００１５】
【課題を解決するための手段】請求項１に記載の発明
は、ＤＲＡＭを制御するＤＲＡＭ制御回路において、Ｒ
ＡＳ信号が非アクティブの状態であり続けるクロック数
をカウントするカウンタ手段と、クロック数に応じて状
態遷移を制御する状態遷移手段とを備え、状態遷移手段
は、有効なアクセスサイクルが起動され、クロック数が
ＲＡＳ信号に必要なプリチャージ時間以上の時間であれ
ば、次のクロックでＲＡＳ信号をアクティブの状態と
し、クロック数がＲＡＳ信号に必要なプリチャージ時間
に満たない時間であれば、残り必要なプリチャージ時間
だけＲＡＳ信号を非アクティブの状態とすることを特徴
とするＤＲＡＭ制御回路である。
は、ＤＲＡＭを制御するＤＲＡＭ制御回路において、Ｒ
ＡＳ信号が非アクティブの状態であり続けるクロック数
をカウントするカウンタ手段と、クロック数に応じて状
態遷移を制御する状態遷移手段とを備え、状態遷移手段
は、有効なアクセスサイクルが起動され、クロック数が
ＲＡＳ信号に必要なプリチャージ時間以上の時間であれ
ば、次のクロックでＲＡＳ信号をアクティブの状態と
し、クロック数がＲＡＳ信号に必要なプリチャージ時間
に満たない時間であれば、残り必要なプリチャージ時間
だけＲＡＳ信号を非アクティブの状態とすることを特徴
とするＤＲＡＭ制御回路である。
【００１６】また、請求項３に記載の発明は、ＤＲＡＭ
を制御するＤＲＡＭ制御方法において、ＲＡＳ信号が非
アクティブの状態であり続けるクロック数をカウントす
るステップと、クロック数に応じて状態遷移を制御する
ステップとを備え、状態遷移を制御するステップは、有
効なアクセスサイクルが起動され、クロック数がＲＡＳ
信号に必要なプリチャージ時間以上の時間であれば、次
のクロックでＲＡＳ信号をアクティブの状態とし、クロ
ック数がＲＡＳ信号に必要なプリチャージ時間に満たな
い時間であれば、残り必要なプリチャージ時間だけＲＡ
Ｓ信号を非アクティブの状態とすることを特徴とするＤ
ＲＡＭ制御方法である。
を制御するＤＲＡＭ制御方法において、ＲＡＳ信号が非
アクティブの状態であり続けるクロック数をカウントす
るステップと、クロック数に応じて状態遷移を制御する
ステップとを備え、状態遷移を制御するステップは、有
効なアクセスサイクルが起動され、クロック数がＲＡＳ
信号に必要なプリチャージ時間以上の時間であれば、次
のクロックでＲＡＳ信号をアクティブの状態とし、クロ
ック数がＲＡＳ信号に必要なプリチャージ時間に満たな
い時間であれば、残り必要なプリチャージ時間だけＲＡ
Ｓ信号を非アクティブの状態とすることを特徴とするＤ
ＲＡＭ制御方法である。
【００１７】上述したように、この発明では、アクセス
サイクル間に存在するアイドル状態のクロック数（時
間）をカウントし、そのカウント値によって次のアクセ
スサイクルが起動したときに、無駄なプリチャージ時間
を費やすことなくＤＲＡＭを制御することができる。
サイクル間に存在するアイドル状態のクロック数（時
間）をカウントし、そのカウント値によって次のアクセ
スサイクルが起動したときに、無駄なプリチャージ時間
を費やすことなくＤＲＡＭを制御することができる。
【００１８】
【発明の実施の形態】以下、この発明の一実施例につい
て図面を参照して説明する。この発明の一実施例を図１
のブロック図に示す。１で示すサイクル状態発生ブロッ
クは、状態遷移制御回路のメインの部分であり、ＤＲＡ
Ｍ２に対してＲＡＳ信号、ＣＡＳ信号、ＷＥ信号、ＯＥ
信号等のＤＲＡＭ制御信号を供給し、ＤＲＡＭ２を制御
する。また、サイクル状態発生ブロック１からアクセス
サイクルの状態情報がＲＡＳ信号監視ブロック３へ発行
される。
て図面を参照して説明する。この発明の一実施例を図１
のブロック図に示す。１で示すサイクル状態発生ブロッ
クは、状態遷移制御回路のメインの部分であり、ＤＲＡ
Ｍ２に対してＲＡＳ信号、ＣＡＳ信号、ＷＥ信号、ＯＥ
信号等のＤＲＡＭ制御信号を供給し、ＤＲＡＭ２を制御
する。また、サイクル状態発生ブロック１からアクセス
サイクルの状態情報がＲＡＳ信号監視ブロック３へ発行
される。
【００１９】ＲＡＳ信号監視ブロック３では、供給され
たアクセスサイクルの状態情報からＲＡＳ信号が監視さ
れる。さらに、ＲＡＳ信号監視ブロック３では、ＲＡＳ
信号のアイドル状態の期間（クロック）がカウントさ
れ、そのカウンタ値に応じて遷移可能な最適の遷移先情
報がサイクル状態発生ブロック１へ供給される。サイク
ル状態発生ブロック１では、この遷移先情報に応じて、
ＤＲＡＭ２の制御が行われる。
たアクセスサイクルの状態情報からＲＡＳ信号が監視さ
れる。さらに、ＲＡＳ信号監視ブロック３では、ＲＡＳ
信号のアイドル状態の期間（クロック）がカウントさ
れ、そのカウンタ値に応じて遷移可能な最適の遷移先情
報がサイクル状態発生ブロック１へ供給される。サイク
ル状態発生ブロック１では、この遷移先情報に応じて、
ＤＲＡＭ２の制御が行われる。
【００２０】このように制御行われれたＤＲＡＭ２は、
図２に示すように状態遷移が行われる。この状態遷移図
は、クロックに基づいて状態を遷移させるものであり、
遷移状態Ｍ１は、状態Ｓｗであり、次のクロックでＲＡ
Ｓ信号をHighレベル（非アクティブ）にする。このと
き、アイドル状態であれば、状態Ｓｗから遷移すること
はない。すなわち、ＲＡＳ信号はHighレベルのまま変化
しない。そして、有効なアクセスサイクルが起動する
と、遷移状態Ｍ１から状態が遷移するが、このアクセス
サイクルが起動するまでのＲＡＳ信号のアイドル状態の
期間（クロック）がカウントされ、そのカウンタ値に応
じて遷移先が異なる。
図２に示すように状態遷移が行われる。この状態遷移図
は、クロックに基づいて状態を遷移させるものであり、
遷移状態Ｍ１は、状態Ｓｗであり、次のクロックでＲＡ
Ｓ信号をHighレベル（非アクティブ）にする。このと
き、アイドル状態であれば、状態Ｓｗから遷移すること
はない。すなわち、ＲＡＳ信号はHighレベルのまま変化
しない。そして、有効なアクセスサイクルが起動する
と、遷移状態Ｍ１から状態が遷移するが、このアクセス
サイクルが起動するまでのＲＡＳ信号のアイドル状態の
期間（クロック）がカウントされ、そのカウンタ値に応
じて遷移先が異なる。
【００２１】遷移状態Ｍ１において、前回のアクセスサ
イクルと今回のアクセスサイクルの間にＲＡＳ信号のア
イドル状態の期間がない場合、すなわちカウンタ値が０
の場合、遷移状態Ｍ１から遷移状態Ｍ２へ遷移する。前
回のアクセスサイクルと今回のアクセスサイクルの間に
１回のＲＡＳ信号のアイドル状態の期間があった場合、
すなわちカウンタ値が１の場合、遷移状態Ｍ１から遷移
状態Ｍ３へ遷移する。さらに、カウンタ値が２の場合、
遷移状態Ｍ１から遷移状態Ｍ４へ遷移し、カウンタ値が
３以上の場合、遷移状態Ｍ１から遷移状態Ｍ５へ遷移す
る。このカウンタ値が３のとき、遷移状態Ｍ１におい
て、次のクロックでＲＡＳ信号をLow レベル（アクティ
ブ）にし、このＲＡＳ信号の立ち下がりでロウアドレス
が読み込まれる。
イクルと今回のアクセスサイクルの間にＲＡＳ信号のア
イドル状態の期間がない場合、すなわちカウンタ値が０
の場合、遷移状態Ｍ１から遷移状態Ｍ２へ遷移する。前
回のアクセスサイクルと今回のアクセスサイクルの間に
１回のＲＡＳ信号のアイドル状態の期間があった場合、
すなわちカウンタ値が１の場合、遷移状態Ｍ１から遷移
状態Ｍ３へ遷移する。さらに、カウンタ値が２の場合、
遷移状態Ｍ１から遷移状態Ｍ４へ遷移し、カウンタ値が
３以上の場合、遷移状態Ｍ１から遷移状態Ｍ５へ遷移す
る。このカウンタ値が３のとき、遷移状態Ｍ１におい
て、次のクロックでＲＡＳ信号をLow レベル（アクティ
ブ）にし、このＲＡＳ信号の立ち下がりでロウアドレス
が読み込まれる。
【００２２】遷移状態Ｍ２は、状態Ｓ１であり、次のク
ロックでＲＡＳ信号をHighレベルにする。この遷移状態
Ｍ２から遷移状態Ｍ３へ遷移する。遷移状態Ｍ３は、状
態Ｓ２であり、次のクロックでＲＡＳ信号をHighレベル
にする。この遷移状態Ｍ３から遷移状態Ｍ４へ遷移す
る。遷移状態Ｍ４は、状態Ｓ３であり、次のクロックで
ＲＡＳ信号をLow レベルにする。この遷移状態Ｍ４から
遷移状態Ｍ５へ遷移する。そして、ＲＡＳ信号の立ち下
がりでロウアドレスが読み込まれる。
ロックでＲＡＳ信号をHighレベルにする。この遷移状態
Ｍ２から遷移状態Ｍ３へ遷移する。遷移状態Ｍ３は、状
態Ｓ２であり、次のクロックでＲＡＳ信号をHighレベル
にする。この遷移状態Ｍ３から遷移状態Ｍ４へ遷移す
る。遷移状態Ｍ４は、状態Ｓ３であり、次のクロックで
ＲＡＳ信号をLow レベルにする。この遷移状態Ｍ４から
遷移状態Ｍ５へ遷移する。そして、ＲＡＳ信号の立ち下
がりでロウアドレスが読み込まれる。
【００２３】遷移状態Ｍ５は、状態Ｓ４であり、次のク
ロックでＲＡＳ信号をLow レベルにる。この遷移状態Ｍ
５から遷移状態Ｍ６へ遷移する。遷移状態Ｍ６は、状態
Ｓ５であり、次のクロックでＲＡＳ信号をLow レベルに
する。この遷移状態Ｍ６から遷移状態Ｍ７へ遷移する。
遷移状態Ｍ７は、状態Ｓ６であり、次のクロックでＲＡ
Ｓ信号をLow レベルにする。この遷移状態Ｍ７から遷移
状態Ｍ１へ遷移する。再びアクセスサイクルが起動され
るまで、アイドル状態となる。
ロックでＲＡＳ信号をLow レベルにる。この遷移状態Ｍ
５から遷移状態Ｍ６へ遷移する。遷移状態Ｍ６は、状態
Ｓ５であり、次のクロックでＲＡＳ信号をLow レベルに
する。この遷移状態Ｍ６から遷移状態Ｍ７へ遷移する。
遷移状態Ｍ７は、状態Ｓ６であり、次のクロックでＲＡ
Ｓ信号をLow レベルにする。この遷移状態Ｍ７から遷移
状態Ｍ１へ遷移する。再びアクセスサイクルが起動され
るまで、アイドル状態となる。
【００２４】この一実施例のタイミングチャートを図３
に示す。ライトサイクルの後、４クロック分のアイドル
状態を経て（時点Ａ）、リードサイクルが起動した場
合、ＲＡＳ信号が立ち上がったときの状態ＳｗからＲＡ
Ｓ信号監視ブロック３がカウントを開始し、カウンタ値
を１とする。次のクロックで、カウンタ値を２とし、さ
らに次のクロックでカウンタ値を３とする。
に示す。ライトサイクルの後、４クロック分のアイドル
状態を経て（時点Ａ）、リードサイクルが起動した場
合、ＲＡＳ信号が立ち上がったときの状態ＳｗからＲＡ
Ｓ信号監視ブロック３がカウントを開始し、カウンタ値
を１とする。次のクロックで、カウンタ値を２とし、さ
らに次のクロックでカウンタ値を３とする。
【００２５】この実施例では、ＲＡＳ信号のプリチャー
ジ時間は、３クロック分としているので、カウンタ値
は、３を上限とするため、以降のアイドル状態中のクロ
ックにおいてもカウンタ値は３のままである。そして、
時点Ａにおいて、リードサイクルの要求があり、このと
きカウンタ値が３なので、次のクロックでＲＡＳ信号が
アクティブとなる。また、アクセスサイクルの要求があ
ったときにカウンタ値は、０に戻される。
ジ時間は、３クロック分としているので、カウンタ値
は、３を上限とするため、以降のアイドル状態中のクロ
ックにおいてもカウンタ値は３のままである。そして、
時点Ａにおいて、リードサイクルの要求があり、このと
きカウンタ値が３なので、次のクロックでＲＡＳ信号が
アクティブとなる。また、アクセスサイクルの要求があ
ったときにカウンタ値は、０に戻される。
【００２６】このように、アイドル状態のときのクロッ
ク数をカウントしておき、そのカウンタ値が必要なＲＡ
Ｓ信号のプリチャージ時間を満足していることを示す値
であれば、余分なクロックを削減できる。この図３に示
す一例では、カウンタ値が３の場合なので、ＲＡＳ信号
のプリチャージの状態を起動する必要がなく、アクティ
ブな状態へと遷移すれば良い。
ク数をカウントしておき、そのカウンタ値が必要なＲＡ
Ｓ信号のプリチャージ時間を満足していることを示す値
であれば、余分なクロックを削減できる。この図３に示
す一例では、カウンタ値が３の場合なので、ＲＡＳ信号
のプリチャージの状態を起動する必要がなく、アクティ
ブな状態へと遷移すれば良い。
【００２７】また、図３中の期間Ｔは、サイクル上無駄
な期間を示し、この一実施例では、ＲＡＳ信号のプリチ
ャージ時間より長い時間アイドル状態が存在したために
生じたものである。
な期間を示し、この一実施例では、ＲＡＳ信号のプリチ
ャージ時間より長い時間アイドル状態が存在したために
生じたものである。
【００２８】次に、カウンタ値が２となるアイドル状態
の場合を図４に示す。この図４は、この実施例が適用さ
れたときのタイミングチャートであり、リードサイクル
の要求があった時点Ａにおいて、カウンタ値が２となる
ので、ＲＡＳ信号のプリチャージ時間には、１クロック
分不足しているため、図４に示すように１クロック分だ
けプリチャージを行った後、ＲＡＳ信号はアクティブな
状態へと遷移する。すなわち、状態Ｓ１およびＳ２を省
略してリードサイクルを実行することができるため、サ
イクル上無駄な期間が全く生じない。
の場合を図４に示す。この図４は、この実施例が適用さ
れたときのタイミングチャートであり、リードサイクル
の要求があった時点Ａにおいて、カウンタ値が２となる
ので、ＲＡＳ信号のプリチャージ時間には、１クロック
分不足しているため、図４に示すように１クロック分だ
けプリチャージを行った後、ＲＡＳ信号はアクティブな
状態へと遷移する。すなわち、状態Ｓ１およびＳ２を省
略してリードサイクルを実行することができるため、サ
イクル上無駄な期間が全く生じない。
【００２９】カウンタ値が２となるアイドル状態におい
て、この実施例が適用されなかったときのタイミングチ
ャートを図５に示す。図５中の期間Ｔに示すように、サ
イクル上無駄な期間が生じる。
て、この実施例が適用されなかったときのタイミングチ
ャートを図５に示す。図５中の期間Ｔに示すように、サ
イクル上無駄な期間が生じる。
【００３０】さらに、カウンタ値が１となるアイドル状
態の場合を図６に示す。この図６は、この実施例が適用
されたときのタイミングチャートであり、リードサイク
ルの要求があった時点Ａにおいて、カウンタ値が１とな
るので、ＲＡＳ信号のプリチャージ時間には、２クロッ
ク分不足しているため、図６に示すように２クロック分
だけプリチャージを行った場合、ＲＡＳ信号はアクティ
ブな状態へと遷移する。すなわち、状態Ｓ１を省略して
リードサイクルを実行することができるため、サイクル
上無駄な期間が全く生じない。
態の場合を図６に示す。この図６は、この実施例が適用
されたときのタイミングチャートであり、リードサイク
ルの要求があった時点Ａにおいて、カウンタ値が１とな
るので、ＲＡＳ信号のプリチャージ時間には、２クロッ
ク分不足しているため、図６に示すように２クロック分
だけプリチャージを行った場合、ＲＡＳ信号はアクティ
ブな状態へと遷移する。すなわち、状態Ｓ１を省略して
リードサイクルを実行することができるため、サイクル
上無駄な期間が全く生じない。
【００３１】カウンタ値が１となるアイドル状態におい
て、この実施例が適用されなかったときのタイミングチ
ャートを図７に示す。図７中の期間Ｔに示すように、サ
イクル上無駄な期間が生じる。
て、この実施例が適用されなかったときのタイミングチ
ャートを図７に示す。図７中の期間Ｔに示すように、サ
イクル上無駄な期間が生じる。
【００３２】
【発明の効果】この発明に依れば、ＤＲＡＭの状態遷移
を制御する回路において、必要以上に存在するクロック
数を削減でき、このクロック数の削減によって、アクセ
スサイクルの無駄を省き、制御回路としての性能向上が
期待できる。さらには、ＤＲＡＭの制御回路を含んだシ
ステム全体の性能向上も期待できる。
を制御する回路において、必要以上に存在するクロック
数を削減でき、このクロック数の削減によって、アクセ
スサイクルの無駄を省き、制御回路としての性能向上が
期待できる。さらには、ＤＲＡＭの制御回路を含んだシ
ステム全体の性能向上も期待できる。
【図１】この発明が適用された一実施例のブロック図で
ある。
ある。
【図２】この発明の状態遷移図の一実施例である。
【図３】この発明が適用されたタイミングチャートであ
る。
る。
【図４】この発明を説明するためのタイミングチャート
である。
である。
【図５】この発明を説明するためのタイミングチャート
である。
である。
【図６】この発明を説明するためのタイミングチャート
である。
である。
【図７】この発明を説明するためのタイミングチャート
である。
である。
【図８】このＲＡＳ信号の一例を示すタイミングチャー
トである。
トである。
【図９】このＣＡＳ信号の一例を示すタイミングチャー
トである。
トである。
【図１０】従来の状態遷移の状態遷移図である。
【図１１】理想的なＲＡＳ信号とＣＡＳ信号のタイミン
グチャートである。
グチャートである。
【図１２】従来のＲＡＳ信号とＣＡＳ信号のタイミング
チャートである。
チャートである。
１・・・サイクル状態発生ブロック、２・・・ＤＲＡ
Ｍ、３・・・ＲＡＳ信号監視ブロック
Ｍ、３・・・ＲＡＳ信号監視ブロック
Claims (3)
- 【請求項１】 ＤＲＡＭを制御するＤＲＡＭ制御回路に
おいて、 ＲＡＳ信号が非アクティブの状態であり続けるクロック
数をカウントするカウンタ手段と、 上記クロック数に応じて状態遷移を制御する状態遷移手
段とを備え、 上記状態遷移手段は、 有効なアクセスサイクルが起動され、上記クロック数が
上記ＲＡＳ信号に必要なプリチャージ時間以上の時間で
あれば、次のクロックで上記ＲＡＳ信号をアクティブの
状態とし、 上記クロック数が上記ＲＡＳ信号に必要なプリチャージ
時間に満たない時間であれば、残り必要なプリチャージ
時間だけ上記ＲＡＳ信号を非アクティブの状態とするこ
とを特徴とするＤＲＡＭ制御回路。 - 【請求項２】 請求項１に記載のＤＲＡＭ制御回路にお
いて、 上記カウンタ手段は、新たに有効なアクセスサイクルが
起動したときにカウント値を０にすることを特徴とする
ＤＲＡＭ制御回路。 - 【請求項３】 ＤＲＡＭを制御するＤＲＡＭ制御方法に
おいて、 ＲＡＳ信号が非アクティブの状態であり続けるクロック
数をカウントするステップと、 上記クロック数に応じて状態遷移を制御するステップと
を備え、 上記状態遷移を制御するステップは、 有効なアクセスサイクルが起動され、上記クロック数が
上記ＲＡＳ信号に必要なプリチャージ時間以上の時間で
あれば、次のクロックで上記ＲＡＳ信号をアクティブの
状態とし、 上記クロック数が上記ＲＡＳ信号に必要なプリチャージ
時間に満たない時間であれば、残り必要なプリチャージ
時間だけ上記ＲＡＳ信号を非アクティブの状態とするこ
とを特徴とするＤＲＡＭ制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8134289A JPH09297988A (ja) | 1996-05-01 | 1996-05-01 | Ｄｒａｍ制御回路および方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8134289A JPH09297988A (ja) | 1996-05-01 | 1996-05-01 | Ｄｒａｍ制御回路および方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09297988A true JPH09297988A (ja) | 1997-11-18 |
Family
ID=15124807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8134289A Abandoned JPH09297988A (ja) | 1996-05-01 | 1996-05-01 | Ｄｒａｍ制御回路および方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09297988A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6483579B2 (en) | 1999-05-14 | 2002-11-19 | Nec Corporation | Clock synchronization semiconductor memory device |
-
1996
- 1996-05-01 JP JP8134289A patent/JPH09297988A/ja not_active Abandoned
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6483579B2 (en) | 1999-05-14 | 2002-11-19 | Nec Corporation | Clock synchronization semiconductor memory device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050913 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20051017 |