JPH09297988A - Dram制御回路および方法 - Google Patents

Dram制御回路および方法

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JPH09297988A
JPH09297988A JP8134289A JP13428996A JPH09297988A JP H09297988 A JPH09297988 A JP H09297988A JP 8134289 A JP8134289 A JP 8134289A JP 13428996 A JP13428996 A JP 13428996A JP H09297988 A JPH09297988 A JP H09297988A
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JP
Japan
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state
signal
ras signal
cycle
dram
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JP8134289A
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English (en)
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Hideki Hara
英樹 原
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Sony Corp
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Sony Corp
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Abstract

(57)【要約】 【課題】 DRAMの制御において、アクセスサイクル
間にRAS信号が非アクティブの状態となるクロック数
をカウントし、その非アクティブの状態が必要とされる
プリチャージ時間を満たしているとき、RAS信号のプ
リチャージ時間の無駄を無くすために、次のクロックで
RAS信号をアクティブの状態とする。 【解決手段】 サイクル状態発生ブロック1は、DRA
M2に対してRAS信号、CAS信号、WE信号、OE
信号等のDRAM制御信号を供給し、DRAM2を制御
する。また、サイクル状態発生ブロック1からアクセス
サイクルの状態情報がRAS信号監視ブロック3へ発行
される。RAS信号監視ブロック3では、RAS信号の
アイドル状態がカウントされ、そのカウント値に応じて
最適な遷移先情報がサイクル状態発生ブロック1へ供給
される。サイクル状態発生ブロック1では、この遷移先
情報に応じて、DRAM2の制御が行われる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、DRAM(Dyna
mic Random Access Memory)を効率よく使用するための
DRAM制御回路および方法に関する。
【0002】
【従来の技術】DRAMは、MOSFET(Metal Oxid
e Semiconductor Field Efect Transistor)の容量に電
荷が充電されているか否かでデータを記憶する。このこ
とによって、トランジスタの個数が少なくてすみ、記憶
容量を大きくとることができる。しかしながら、定期的
に電荷を再充電する作業(リフレッシュ)や、休みの時
間(プリチャージ時間)が必要となる。さらに、DRA
Mは、データを2次元的にデータを記憶するため、横と
縦のアドレス2回与える必要がある。
【0003】このアドレスは、ROM(Read Only Memo
ry)やスタティックRAMにおけるイネーブル信号(C
E)の代わりに、RAS(Row Address Strobe)信号と
CAS(Column Address Strobe )信号とによって、制
御される。このRAS信号は、MREQ信号とCS信号
とから作られ、CAS信号は、RAS信号を遅延して作
られる。また、MREQ信号とRFSH信号からリフレ
ッシュのためのRAS信号が作られる。
【0004】ここで、RAS信号およびCAS信号を使
用してDRAMにデータを書き込む状態(以下、ライト
サイクルと称する)のタイミングチャートを図8に示
す。クロック信号CLKのS1〜S6は、制御された遷
移の状態を示し、Swは、アイドル(ウェイと)状態を
示す。RAS信号は、この例では、3クロックのプリチ
ャージを行った後、立ち下がり、アクティブとなる。こ
の立ち下がったときに、ロウ(Row )アドレスが読み込
まれ、ロウアドレスに対応する複数のカラム(Column)
アドレスが読み出される。
【0005】そして、CAS信号の立ち下がりにカラム
アドレスが読み込まれ、ロウアドレスによって読み出さ
れた複数のカラムアドレスの中から対応するカラムアド
レスにデータが書き込まれる。そのデータは、書き込み
イネーブル信号(WE:Write Enable)に応じて書き込
まれる。このライトサイクル期間中、出力イネーブル信
号(OE:Output Enable )は、非アクティブの状態と
なっている。
【0006】次に、DRAMからデータを読み出す状態
(以下、リードサイクルと称する)のタイミングチャー
トを図9に示す。クロック信号CLK、RAS信号およ
びCAS信号は、図8と同様に状態が遷移し、OE信号
は、CAS信号の立ち下がりに同期してアクティブとな
る。このリードサイクル期間中、WE信号は、非アクテ
ィブの状態となっている。
【0007】上述したタイミングチャートのクロック信
号CLKに基づいた状態遷移を図10に示す。この状態
遷移図は、ライトサイクルおよびリードサイクル(以
下、アクセスサイクルと称する)において、同様に状態
が遷移する。遷移状態M11は、状態Swであり、次の
クロックでRAS信号をHighレベルにする。この状態S
wのときに、アイドル状態であれば、再び遷移状態M1
1へ遷移するため、状態Swから遷移することはない。
すなわち、RAS信号はHighレベルのまま変化しない。
上述したようにアクセスサイクルが起動された場合、遷
移状態M11から遷移状態M12へ遷移する。
【0008】遷移状態M12は、状態S1であり、次の
クロックでもRAS信号をHighレベルにする。この遷移
状態M12から遷移状態M13へ遷移する。遷移状態M
13は、状態S2であり、次のクロックでもRAS信号
をHighレベルにする。この遷移状態M13から遷移状態
M14へ遷移する。遷移状態M14は、状態S3であ
り、次のクロックでRAS信号をLow レベルにする。こ
の遷移状態M14から遷移状態M15へ遷移する。そし
て、RAS信号が立ち下がりでロウアドレスが読み込ま
れる。
【0009】遷移状態M15は、状態S4であり、次の
クロックでもRAS信号をLow レベルにする。この遷移
状態M15から遷移状態M16へ遷移する。遷移状態M
16は、状態S5であり、次のクロックでもRAS信号
をLow レベルにする。この遷移状態M16から遷移状態
M17へ遷移する。遷移状態M17は、状態S6であ
り、次のクロックでもRAS信号をLow レベルにする。
この遷移状態M17から遷移状態M11へ遷移する。再
びアクセスサイクルが起動されるまで、アイドル状態と
なる。
【0010】ここで、ライトサイクルとリードサイクル
が連続して起動されたときのタイミングチャートを図1
1に示す。クロック信号CLKが状態Swから状態S1
へ遷移し、RAS信号およびCAS信号は、Low レベル
からHighレベルとなる。そして、ライトサイクルでは、
WE信号はアクティブとなり、OE信号は非アクティブ
となるが、リードサイクルでは、WE信号は非アクティ
ブとなり、OE信号はアクティブとなる。
【0011】
【発明が解決しようとする課題】しかしながら、この図
11に示すような理想的な動作が常に起こるとは限らな
い。むしろ現実には、各サイクルはランダムに起こりう
るので、無駄な状態、すなわちアイドル状態がかなりの
確率で存在する。このライトサイクルとリードサイクル
との間にアイドル状態が存在するときのタイミングチャ
ートを図12に示す。この図12に示すように、RAS
信号およびCAS信号がLow レベルからHighレベルとな
り、その後4クロックの間、アイドル状態となる(期間
T)。そして、時点Aでリードサイクルが要求され、リ
ードサイクルの起動が始まる。
【0012】このとき、上述した図11の状態遷移図に
示したように、リードサイクルは、RAS信号のプリチ
ャージの状態から開始されるので、状態Swから状態S
1、状態S2、状態S3、・・・と遷移する。しかしな
がら、アイドル状態が3クロック以上存在するため、3
クロックの余分なプリチャージ時間(オーバーヘッド)
を費やしていることになる。このように、アイドル状態
から新たなアクセスサイクルが起動されたとき、そのア
クセスサイクルは、まずRAS信号のプリチャージ時間
から実行しなければならない。
【0013】このため、アクセスサイクルが要求される
までに、例えば図12中の期間Tで示すようにアイドル
状態で充分なクロック数(時間)が存在したとき、必要
がなくなるはずのプリチャージ時間を実行しなければな
らず、これがアクセスサイクル内でのオーバーヘッドと
なり、DRAM制御回路としての性能が劣る問題があっ
た。
【0014】従って、この発明では、アクセスサイクル
が起動したときに、オーバーヘッドが最小とすることが
できるDRAM制御回路および方法を提供することにあ
る。
【0015】
【課題を解決するための手段】請求項1に記載の発明
は、DRAMを制御するDRAM制御回路において、R
AS信号が非アクティブの状態であり続けるクロック数
をカウントするカウンタ手段と、クロック数に応じて状
態遷移を制御する状態遷移手段とを備え、状態遷移手段
は、有効なアクセスサイクルが起動され、クロック数が
RAS信号に必要なプリチャージ時間以上の時間であれ
ば、次のクロックでRAS信号をアクティブの状態と
し、クロック数がRAS信号に必要なプリチャージ時間
に満たない時間であれば、残り必要なプリチャージ時間
だけRAS信号を非アクティブの状態とすることを特徴
とするDRAM制御回路である。
【0016】また、請求項3に記載の発明は、DRAM
を制御するDRAM制御方法において、RAS信号が非
アクティブの状態であり続けるクロック数をカウントす
るステップと、クロック数に応じて状態遷移を制御する
ステップとを備え、状態遷移を制御するステップは、有
効なアクセスサイクルが起動され、クロック数がRAS
信号に必要なプリチャージ時間以上の時間であれば、次
のクロックでRAS信号をアクティブの状態とし、クロ
ック数がRAS信号に必要なプリチャージ時間に満たな
い時間であれば、残り必要なプリチャージ時間だけRA
S信号を非アクティブの状態とすることを特徴とするD
RAM制御方法である。
【0017】上述したように、この発明では、アクセス
サイクル間に存在するアイドル状態のクロック数(時
間)をカウントし、そのカウント値によって次のアクセ
スサイクルが起動したときに、無駄なプリチャージ時間
を費やすことなくDRAMを制御することができる。
【0018】
【発明の実施の形態】以下、この発明の一実施例につい
て図面を参照して説明する。この発明の一実施例を図1
のブロック図に示す。1で示すサイクル状態発生ブロッ
クは、状態遷移制御回路のメインの部分であり、DRA
M2に対してRAS信号、CAS信号、WE信号、OE
信号等のDRAM制御信号を供給し、DRAM2を制御
する。また、サイクル状態発生ブロック1からアクセス
サイクルの状態情報がRAS信号監視ブロック3へ発行
される。
【0019】RAS信号監視ブロック3では、供給され
たアクセスサイクルの状態情報からRAS信号が監視さ
れる。さらに、RAS信号監視ブロック3では、RAS
信号のアイドル状態の期間(クロック)がカウントさ
れ、そのカウンタ値に応じて遷移可能な最適の遷移先情
報がサイクル状態発生ブロック1へ供給される。サイク
ル状態発生ブロック1では、この遷移先情報に応じて、
DRAM2の制御が行われる。
【0020】このように制御行われれたDRAM2は、
図2に示すように状態遷移が行われる。この状態遷移図
は、クロックに基づいて状態を遷移させるものであり、
遷移状態M1は、状態Swであり、次のクロックでRA
S信号をHighレベル(非アクティブ)にする。このと
き、アイドル状態であれば、状態Swから遷移すること
はない。すなわち、RAS信号はHighレベルのまま変化
しない。そして、有効なアクセスサイクルが起動する
と、遷移状態M1から状態が遷移するが、このアクセス
サイクルが起動するまでのRAS信号のアイドル状態の
期間(クロック)がカウントされ、そのカウンタ値に応
じて遷移先が異なる。
【0021】遷移状態M1において、前回のアクセスサ
イクルと今回のアクセスサイクルの間にRAS信号のア
イドル状態の期間がない場合、すなわちカウンタ値が0
の場合、遷移状態M1から遷移状態M2へ遷移する。前
回のアクセスサイクルと今回のアクセスサイクルの間に
1回のRAS信号のアイドル状態の期間があった場合、
すなわちカウンタ値が1の場合、遷移状態M1から遷移
状態M3へ遷移する。さらに、カウンタ値が2の場合、
遷移状態M1から遷移状態M4へ遷移し、カウンタ値が
3以上の場合、遷移状態M1から遷移状態M5へ遷移す
る。このカウンタ値が3のとき、遷移状態M1におい
て、次のクロックでRAS信号をLow レベル(アクティ
ブ)にし、このRAS信号の立ち下がりでロウアドレス
が読み込まれる。
【0022】遷移状態M2は、状態S1であり、次のク
ロックでRAS信号をHighレベルにする。この遷移状態
M2から遷移状態M3へ遷移する。遷移状態M3は、状
態S2であり、次のクロックでRAS信号をHighレベル
にする。この遷移状態M3から遷移状態M4へ遷移す
る。遷移状態M4は、状態S3であり、次のクロックで
RAS信号をLow レベルにする。この遷移状態M4から
遷移状態M5へ遷移する。そして、RAS信号の立ち下
がりでロウアドレスが読み込まれる。
【0023】遷移状態M5は、状態S4であり、次のク
ロックでRAS信号をLow レベルにる。この遷移状態M
5から遷移状態M6へ遷移する。遷移状態M6は、状態
S5であり、次のクロックでRAS信号をLow レベルに
する。この遷移状態M6から遷移状態M7へ遷移する。
遷移状態M7は、状態S6であり、次のクロックでRA
S信号をLow レベルにする。この遷移状態M7から遷移
状態M1へ遷移する。再びアクセスサイクルが起動され
るまで、アイドル状態となる。
【0024】この一実施例のタイミングチャートを図3
に示す。ライトサイクルの後、4クロック分のアイドル
状態を経て(時点A)、リードサイクルが起動した場
合、RAS信号が立ち上がったときの状態SwからRA
S信号監視ブロック3がカウントを開始し、カウンタ値
を1とする。次のクロックで、カウンタ値を2とし、さ
らに次のクロックでカウンタ値を3とする。
【0025】この実施例では、RAS信号のプリチャー
ジ時間は、3クロック分としているので、カウンタ値
は、3を上限とするため、以降のアイドル状態中のクロ
ックにおいてもカウンタ値は3のままである。そして、
時点Aにおいて、リードサイクルの要求があり、このと
きカウンタ値が3なので、次のクロックでRAS信号が
アクティブとなる。また、アクセスサイクルの要求があ
ったときにカウンタ値は、0に戻される。
【0026】このように、アイドル状態のときのクロッ
ク数をカウントしておき、そのカウンタ値が必要なRA
S信号のプリチャージ時間を満足していることを示す値
であれば、余分なクロックを削減できる。この図3に示
す一例では、カウンタ値が3の場合なので、RAS信号
のプリチャージの状態を起動する必要がなく、アクティ
ブな状態へと遷移すれば良い。
【0027】また、図3中の期間Tは、サイクル上無駄
な期間を示し、この一実施例では、RAS信号のプリチ
ャージ時間より長い時間アイドル状態が存在したために
生じたものである。
【0028】次に、カウンタ値が2となるアイドル状態
の場合を図4に示す。この図4は、この実施例が適用さ
れたときのタイミングチャートであり、リードサイクル
の要求があった時点Aにおいて、カウンタ値が2となる
ので、RAS信号のプリチャージ時間には、1クロック
分不足しているため、図4に示すように1クロック分だ
けプリチャージを行った後、RAS信号はアクティブな
状態へと遷移する。すなわち、状態S1およびS2を省
略してリードサイクルを実行することができるため、サ
イクル上無駄な期間が全く生じない。
【0029】カウンタ値が2となるアイドル状態におい
て、この実施例が適用されなかったときのタイミングチ
ャートを図5に示す。図5中の期間Tに示すように、サ
イクル上無駄な期間が生じる。
【0030】さらに、カウンタ値が1となるアイドル状
態の場合を図6に示す。この図6は、この実施例が適用
されたときのタイミングチャートであり、リードサイク
ルの要求があった時点Aにおいて、カウンタ値が1とな
るので、RAS信号のプリチャージ時間には、2クロッ
ク分不足しているため、図6に示すように2クロック分
だけプリチャージを行った場合、RAS信号はアクティ
ブな状態へと遷移する。すなわち、状態S1を省略して
リードサイクルを実行することができるため、サイクル
上無駄な期間が全く生じない。
【0031】カウンタ値が1となるアイドル状態におい
て、この実施例が適用されなかったときのタイミングチ
ャートを図7に示す。図7中の期間Tに示すように、サ
イクル上無駄な期間が生じる。
【0032】
【発明の効果】この発明に依れば、DRAMの状態遷移
を制御する回路において、必要以上に存在するクロック
数を削減でき、このクロック数の削減によって、アクセ
スサイクルの無駄を省き、制御回路としての性能向上が
期待できる。さらには、DRAMの制御回路を含んだシ
ステム全体の性能向上も期待できる。
【図面の簡単な説明】
【図1】この発明が適用された一実施例のブロック図で
ある。
【図2】この発明の状態遷移図の一実施例である。
【図3】この発明が適用されたタイミングチャートであ
る。
【図4】この発明を説明するためのタイミングチャート
である。
【図5】この発明を説明するためのタイミングチャート
である。
【図6】この発明を説明するためのタイミングチャート
である。
【図7】この発明を説明するためのタイミングチャート
である。
【図8】このRAS信号の一例を示すタイミングチャー
トである。
【図9】このCAS信号の一例を示すタイミングチャー
トである。
【図10】従来の状態遷移の状態遷移図である。
【図11】理想的なRAS信号とCAS信号のタイミン
グチャートである。
【図12】従来のRAS信号とCAS信号のタイミング
チャートである。
【符号の説明】
1・・・サイクル状態発生ブロック、2・・・DRA
M、3・・・RAS信号監視ブロック

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 DRAMを制御するDRAM制御回路に
    おいて、 RAS信号が非アクティブの状態であり続けるクロック
    数をカウントするカウンタ手段と、 上記クロック数に応じて状態遷移を制御する状態遷移手
    段とを備え、 上記状態遷移手段は、 有効なアクセスサイクルが起動され、上記クロック数が
    上記RAS信号に必要なプリチャージ時間以上の時間で
    あれば、次のクロックで上記RAS信号をアクティブの
    状態とし、 上記クロック数が上記RAS信号に必要なプリチャージ
    時間に満たない時間であれば、残り必要なプリチャージ
    時間だけ上記RAS信号を非アクティブの状態とするこ
    とを特徴とするDRAM制御回路。
  2. 【請求項2】 請求項1に記載のDRAM制御回路にお
    いて、 上記カウンタ手段は、新たに有効なアクセスサイクルが
    起動したときにカウント値を0にすることを特徴とする
    DRAM制御回路。
  3. 【請求項3】 DRAMを制御するDRAM制御方法に
    おいて、 RAS信号が非アクティブの状態であり続けるクロック
    数をカウントするステップと、 上記クロック数に応じて状態遷移を制御するステップと
    を備え、 上記状態遷移を制御するステップは、 有効なアクセスサイクルが起動され、上記クロック数が
    上記RAS信号に必要なプリチャージ時間以上の時間で
    あれば、次のクロックで上記RAS信号をアクティブの
    状態とし、 上記クロック数が上記RAS信号に必要なプリチャージ
    時間に満たない時間であれば、残り必要なプリチャージ
    時間だけ上記RAS信号を非アクティブの状態とするこ
    とを特徴とするDRAM制御方法。
JP8134289A 1996-05-01 1996-05-01 Dram制御回路および方法 Abandoned JPH09297988A (ja)

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JP8134289A JPH09297988A (ja) 1996-05-01 1996-05-01 Dram制御回路および方法

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JPH09297988A true JPH09297988A (ja) 1997-11-18

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6483579B2 (en) 1999-05-14 2002-11-19 Nec Corporation Clock synchronization semiconductor memory device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6483579B2 (en) 1999-05-14 2002-11-19 Nec Corporation Clock synchronization semiconductor memory device

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