KR20070103013A - 지시된 자동 리프레시 동기화 - Google Patents

지시된 자동 리프레시 동기화 Download PDF

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Abstract

지시된 자동 리프레시(DARF) 모드에서, 제어기에 의해 리프레시 명령이 발생하고, 리프레시 행 및 뱅크 어드레스가 메모리 모듈에 내부적으로 유지된다. 메모리 내부의 뱅크 어드레스 카운터는 DARF 모드 진입시 미리 결정된 제 1 값으로 초기화된다. 메모리는 DARF 명령에 응답하여 현재 어드레싱되고 있는 뱅크를 리프레시하고 뱅크 어드레스 카운터를 미리 결정된 순서로 증분한다. 제어기는 뱅크 어드레스를 추적하고, 다른 뱅크들에 메모리 액세스 및 리프레시가 지시되면, DARF 동작이 수행되고 있는 동안 하나 이상의 메모리 액세스 명령을 발생시킬 수 있다. 셀프 리프레시 모드 종료시 뱅크 어드레스 카운터는 미리 결정된 제 2 값을 나타낸다. 미리 결정된 제 2 값은 일정할 수도 있고 n+1일 수도 있으며, n은 셀프 리프레시 모드가 초기화될 때 뱅크 어드레스 카운터의 값이다.

Description

지시된 자동 리프레시 동기화{DIRECTED AUTO-REFRESH SYNCHRONIZATION}
본 출원은 2004년 12월 28일자로 제출된 미국 예비 출원 60/640,100호에 대한 우선권을 주장한다.
본 발명은 일반적으로 메모리 분야에 관한 것으로, 특히 제어기와 메모리 사이의 뱅크 어드레스를 지시된 자동 리프레시 모드로 동기화하는 시스템 및 방법에 관한 것이다.
마이크로프로세서, 디지털 신호 프로세서 및 다른 제어기들은 휴대형 전자 기기 등의 임베디드 애플리케이션을 포함하여 다양한 애플리케이션에서 연산 작업을 수행한다. 각 제품 생성에 있어서, 증가한 메모리나 더 계산적으로 강력한 프로세서를 포함하여, 이러한 기기들의 계속해서 확장하는 기능(feature) 세트 및 향상된 기능성이 추세이다. 휴대형 전자 기기의 다른 추세는 계속해서 축소하는 형태 요소이다. 이러한 추세의 주요한 영향은 제어기, 메모리 및 기기의 다른 전자부품들에 전력을 공급하는데 사용되는 배터리 크기를 축소하여, 전력 효율을 더욱더 중요한 설계 목표로 하게 한다. 그러므로 실행 속도를 높이고 전력 소비를 줄이는 제어기 및/또는 메모리의 개선이 휴대형 전자 기기 프로세서에 특히 바람직하다.
동적 랜덤 액세스 메모리(DRAM)가 고체 상태 또는 전자 데이터 저장 기술들 중 가장 비용 효율적인 것으로 잘 알려져 있다. DRAM은 어드레싱 가능한 용량성 회로들을 개별적으로 충전 또는 방전함으로써 이진 데이터를 저장한다. 높은 비트 밀도, 이에 따른 비트당 낮은 비용을 달성하기 위해, 이 전하를 무한대로 유지하는 회로는 DRAM 기술에서 빠진다. 그에 따라 누설 전류로 인해 전하가 소산된다. DRAM에 저장된 데이터의 상태를 보존하기 위해, 비트 값들을 저장하는 용량성 회로는 주기적으로 충전 또는 "리프레시(refresh)"되어야 한다.
DRAM 어레이들은 일반적으로 다수의 행과 열을 포함하는 수형 직각 2차원 어레이로 구현된다. 행 어드레스 및 열 어드레스 스트로브(RAS) 제어 신호를 제공한 다음, 열 어드레스 및 열 어드레스 스트로브(CAS)를 제공함으로써 데이터 비트들이 액세스된다. 한 번 소정의 행이 액세스 또는 "오픈"되면, 열 어드레스를 증분함으로써 상당수의 비트 위치가 액세스될 수 있다. 따라서 많은 행 액세스에 대해, 특히 긴 순차 데이터 액세스에 대해 행 어드레스 및 RAS 신호 제공시의 지연이 상환(amortize)될 수 있다. 이러한 특징은 공지된 바와 같이 고속 페이지 모드(FPM) 및 확장 데이터 아웃(EDO) DRAM 기술에 의해 추가 활용된다. 더 높은 밀도의 DRAM이 모듈에 패키지화될 때 다른 조직의 기술은 메모리의 세그먼트들을 개별적으로 어드레싱 가능한 뱅크들로 분할하는 것이다. 각각의 구현에서, 메모리 어드레스는 하기에 나타낸 바와 같이 DRAM에 매핑될 수 있다:
Figure 112007054966607-PCT00001
하위 비트는 바이트 선택 필드를 포함할 수 있으며, 메모리 모듈은 하나의 액세스에서 여러 바이트를 스패닝(spanning)하는 데이터를 제공한다. 다음 최상위 비트들은 열 어드레스이며, 이는 동일한 행 내의 데이터가 고속으로 액세스되게 한다. 행 어드레스 위에는 뱅크 선택 비트가 있으며, 이는 다수의 DRAM 뱅크(이 예에서는 4개의 뱅크) 중 하나를 개별적으로 어드레싱한다. 행 어드레스는 상위 비트들을 포함한다. 당업자들은 메모리 어드레스가 다양한 방식으로 메모리에 매핑될 수 있으며, 상기 매핑은 예시일 뿐 한정이 아닌 것으로 인지할 것이다.
종래의 DRAM은 제어기의 지시에 따라 명백히 리프레시된다. 제어기는 행의 어드레스를 어드레스 버스 상에서 리프레시되도록 배치하고, 해당 행의 모든 메모리 저장 위치를 리프레시하도록 RAS 신호를 어서트(assert)한다. 리프레시 사이클 동안 모든 메모리 액세스 동작이 정지한다(즉, 리프레시 사이클 동안 읽기 또는 쓰기 동작이 일어나지 않는다). 제어기의 리프레시 카운터는 리프레시 행 어드레스를 제공하고, 카운터는 각 리프레시 사이클에 따라 증분된다. DRAM 어레이의 모든 행은 순차적으로 리프레시될 수 있다. 이는 버스트(burst) 리프레시로 알려져 있으며, 메모리 어레이의 요구되는 전체 리프레시 시간 내에 한 번 실행되어야 한다. 대안으로, 제어기는 분산 리프레시를 구현할 수 있으며, 여기서는 연속한 행들에 지시되는 리프레시 사이클들이 메모리 액세스 사이클 사이에 산재된다. 분산 리프레시 사이클 사이의 평균 허용 가능 지연은 메모리 어레이의 요구되는 전체 리프레시 시간을 행 개수로 나눈 것이다.
CBR(CAS-before-RAS) 리프레시의 출현으로, 제어기는 리프레시 사이클 동안 행 어드레스를 계산하고 공급할 필요성이 완화되었다. CBR 리프레시를 지원하는 메모리 모듈은 내부 행 카운터를 포함하며, 이는 모든 CBR 리프레시 사이클 수신시 증분된다. 제어기는 임의의 소정 시간에 어느 행이 리프레시되고 있는지 알지 못하며, 제어기는 단지 필요한 시간 주기 내에 CBR 리프레시 사이클을 발생시키는 것만 요구된다. CBR 리프레시는 여기서는 자동 리프레시로 넓게 지칭되는 것의 일례이며, 제어기는 메모리에 리프레시 사이클을 발생할 것을 지시하지만, 리프레시되고 있는 특정 행 어드레스를 알지 못한다. 최신 동기 DRAM(SDRAM) 구현에서, 자동 리프레시 사이클은 일반적으로 동시에 어서트되고 있는 RAS 및 CAS 신호에 응답하여 수행된다.
종래의 자동 리프레시 기술(및 추가로, 뱅크가 개별적으로 리프레시되지 않는 경우에 제어기가 리프레시 행 어드레스를 공급하는 종래의 리프레시)의 단점은 제어기가 자동 리프레시 명령을 발하기 전에 메모리 액세스 동작(즉, 읽기 및 쓰기 액세스)에 대한 모든 DRAM 행을 강제로 닫는다는 점이다. 이는 데이터 액세스 및/또는 명령 패치(fetch)를 지연시킴으로써 프로세서 성능에 악영향을 줄 수 있다.
뱅크들이 개별적으로 리프레시되는 경우에 해결책은 제어기가 각 리프레시 명령에 대해 행 어드레스 및 뱅크 선택 정보를 제공함으로써 리프레시 프로세스를 명백히 취급하는 것이다. 이 경우, 제어기는 하나의 DRAM 뱅크에 대해 리프레시 사이클을 지시하는 동시에 나머지 뱅크들에 대한 데이터 액세스 동작을 수행할 수 있다. 정교한 제어기는 이러한 능력을 이용하도록 메모리 동작을 구조화하여 성능을 개선할 수 있다.
그러나 이러한 접근의 단점은 제어기가 휴대형 전자 기기에 특별한 응용 가능성을 갖는 많은 최신 메모리 구현에 의해 제공되는 셀프 리프레시 모드를 이용할 수 없다는 점이다. 셀프 리프레시 모드에서, 비활성 주기 동안 DRAM 어레이에 최소 전력 소비를 가지며 데이터가 유지되고, 데이터 액세스는 허용되지 않는다. 즉, 셀프 리프레시 모드중에 데이터는 DRAM에 기록될 수도 없고 DRAM으로부터 판독될 수도 없다. 셀프 리프레시 모드의 DRAM은 제어기를 포함하여 많은 회로를 비활성 또는 "슬립(sleep)" 모드로 진입하게 하여 배터리 전력을 보존한다.
셀프 리프레시 동안 메모리 모듈은 DRAM 어레이를 순환하여, 데이터를 유지하는데 필요한 최소 리프레시 활동을 수행한다. 이를 위해, 메모리 모듈은 제어기에 대해 액세스 불가능한 내부 행/뱅크 어드레스 카운터를 유지한다. 셀프 리프레시 모드 존재시 카운터는 셀프 리프레시 모드에서 어느 행이 마지막으로 리프레시되었는지 알지 못하고, 결과적으로 처음에 모든 행에 대한 버스트 리프레시를 순서대로 수행하지 않는다면 명백한 리프레시 동작을 계속할 수 없다.
지시된 자동 리프레시(DARF) 모드에서, 제어기에 의해 리프레시 명령이 발생하고, 리프레시 행 및 뱅크 어드레스가 메모리 모듈에 내부적으로 유지된다. 제어기 및 메모리는 DARF 모드 진입시 메모리 내부의 뱅크 어드레스 카운터가 미리 결정된 제 1 값으로 초기화되는 것으로 지정함으로써 뱅크 어드레스에 대해 동기화된다. 메모리는 리프레시 명령 수신시 어드레싱된 뱅크에 지시되는 리프레시 사이클을 수행하고, 리프레시 사이클에 따르는 미리 결정된 순서로 뱅크 어드레스 카운터를 증분한다. 제어기는 뱅크 어드레스를 추적하고, 리프레시되지 않고 있는 뱅크에 메모리 액세스 동작이 지시되면, 리프레시 명령의 실행중에 하나 이상의 메모리 액세스 동작을 발생시킬 수 있다. 셀프 리프레시 모드 동안 잃은 동기화는 뱅크 어드레스 카운터가 미리 결정된 제 2 값을 나타내는 것으로 지정함으로써 셀프 리프레시 모드 종료시 재설정된다. 미리 결정된 제 2 값은 일정할 수도 있고 n+1일 수도 있으며, n은 셀프 리프레시 모드가 초기화될 때 뱅크 어드레스 카운터의 값이다.
일 실시예는 제어기에 의해 리프레시 뱅크 어드레스를 메모리 모듈의 리프레시에 관련된다. 메모리 모듈은 지시된 자동 리프레시 모드로 진입하라는 명령을 받는다. 미리 결정된 제 1 뱅크 어드레스에서 시작하는 메모리에 대해 지시된 자동 리프레시 사이클이 발생한다.
다른 실시예는 메모리 모듈에 의해 다수의 메모리 뱅크를 리프레시하는 방법에 관련된다. 제어기로부터 동기화 명령이 수락된다. 동기화 명령에 응답하여 뱅크 리프레시 카운터가 미리 결정된 뱅크 어드레스로 설정된다.
다른 실시예는 전자 기기에 관련된다. 전자 기기는 메모리 모듈에 대해 데이터를 기록 및 판독하도록 동작하며, 상기 메모리 모듈을 지시된 자동 리프레시 모드가 되게 하고 지시된 자동 리프레시 명령을 발생하도록 동작하는 제어기를 포함한다. 전자 기기는 각각 리프레시 사이클을 수행하기 위해 개별적으로 어드레싱 가능한 적어도 2개의 DRAM 뱅크를 갖는 메모리 모듈을 포함한다. 메모리 모듈은 제어기로부터의 명령에 응답하여, 지시된 자동 리프레시 모드에서 하나의 뱅크에 지시된 리프레시 사이클을 수행하고, 리프레시 사이클이 수행되는 동안 다른 뱅크에 대해 메모리 액세스 사이클을 수행하도록 동작한다. 메모리 모듈 내의 뱅크 어드레스 카운터는 메모리 모듈이 지시된 자동 리프레시 모드로 진입할 때 미리 결정된 제 1 값을 나타내도록 동작한다.
도 1은 제어기 및 메모리 모듈의 기능 블록도이다.
도 2는 다양한 모드에서 뱅크 어드레스 카운터의 리프레시 동작 및 값들을 나타내는 타임라인(timeline)이다.
도 3은 DRAM 리프레시 방법의 흐름도이다.
도 1은 제어기(12) 및 메모리 모듈(14)을 포함하는 전형적인 컴퓨터 시스템을 나타낸다. 제어기(12)는 마이크로프로세서, 디지털 신호 프로세서, FPGA 또는 ASIC로 구현된 정교한 상태 머신, 또는 다른 제어기를 포함할 수 있다. 메모리 모듈(14)은 단일 DRAM 칩, 다중-칩 모듈, DRAM 모듈들의 SIMM 또는 DIMM 어레이 등을 포함할 수 있다. 메모리 모듈(14)은 설명하는 실시예에서는 4개의 DRAM 뱅크(16) 및 하나의 리프레시 회로(18)를 포함하며, 리프레시 회로(18)는 뱅크 어드레스 카운터(20) 및 행 어드레스 카운터(21)를 포함한다. 리프레시 회로(18)는 제어기(12)로부터 리프레시 명령 수신시 지시된 자동 리프레시 모드로, 또는 셀프 리프레시 모드에서 자율적으로 DRAM 뱅크(16)에 대한 리프레시 사이클을 수행한다. 추가로, 리프레시 회로는 공지된 바와 같이 다른 리프레시 모드를 지원할 수도 있다. 메모리 모듈(14)은 또한 행 및 열 어드레스 래치(latch), 센스 앰프, 버스 드라이버, 및 DRAM 메모리에 일반적이며 당업계에 잘 알려진 (도시하지 않은) 각종 다른 회로를 포함한다.
도 1에 나타낸 실시예에서, 제어기(12)는 메모리 모듈(14)에 대한 읽기 및 쓰기 동작을 수행하도록 동작하는 메모리 제어 회로(22)를 포함한다. 이에 따라, 도 1은 제어기(12)의 메모리 제어 회로(22)와 메모리 모듈(14) 사이의 일반적인 어드레스, 데이터 및 제어 신호(예를 들어, RAS, CAS, WE) 접속을 나타낸다. 이들 제어 신호는 대표적인 것일 뿐 전적인 것은 아니며, 임의의 소정 구현에서 제어기(12)와 메모리(14)를 인터페이스 접속할 수 있는 다수의 각종 제어 신호를 포함하지는 않는다.
메모리 제어 회로(22)는 추가로 적어도 하나의 모드에서 메모리 모듈(14)에 대해 RFSH 신호로 나타낸 리프레시 신호를 생성한다. 신호 RFSH는 대표적인 것일 뿐, 임의의 소정 구현에서 메모리 제어 회로(22)는 다른 제어 신호를 통해 자동 리프레시 명령을 발생할 수도 있다. 메모리 제어 회로(22)는 또한 뱅크 어드레스 카운터(23)를 포함하며, 이는 지시된 자동 리프레시 모드에서 메모리 모듈(14)의 뱅크 어드레스 레지스터(20)의 값을 반영한다.
제어기(12)는 추가로 확장 모드 레지스터(EMR)(24)를 포함한다. 이 레지스터는 임의의 소정 구현에서의 필요에 따라 또는 바람직하게 다수의 모드 비트 및 다른 구성 정보를 포함할 수 있다. 일 실시예에서, EMR(24)은 지시된 자동 리프레시(DARF) 비트(26)를 포함한다. EMR(24)은 추가로 자동 리프레시(SR) 비트(28)를 포함한다. 제어기(12)는 공지된 바와 같이 다수의 추가 회로, 레지스터, 및 (도시하지 않은) 다른 성분들을 포함할 수 있다.
일 실시예에 따르면, 메모리 모듈(14)은 DARF 비트(26)를 EMR(24)로 설정하는 제어기(12)에 응답하여 지시된 자동 리프레시 모드에 진입한다. DARF 비트(26)가 설정되면, 메모리 뱅크 어드레스 카운터(20)는 미리 결정된 값으로 설정되고, 제어기 뱅크 어드레스 카운터(23)는 동일한 값으로 설정된다. 일반적으로, 뱅크 어드레스 카운터(20)는 0으로 설정될 수 있다. 그러나 당업자들은 제어기(12)가 이용되는 미리 결정된 값을 알고 있는 한 뱅크 어드레스가 미리 결정된 어떤 값으로도 설정될 수 있는 것으로 인식할 것이다.
각각의 지시된 자동 리프레시 사이클에 따라 증분될 때 뱅크 어드레스 카운터(20)는 미리 결정된 순서로 뱅크 어드레스를 순환하게 된다. 바람직한 실시예에서, 뱅크 어드레스 카운터(20)는 이진 카운트(예를 들어, m개의 뱅크에 대해 0, 1, … , m-1)를 순환한다. 그러나 당업자들은 제어기(12)가 이용되는 특별한 순서를 알고 있는 한 뱅크 어드레스 카운터(20)가 뱅크 어드레스 비트를 임의의 순서로 순환하여 뱅크 어드레스 레지스터(23)가 동일한 순서를 이용할 수 있는 것으로 쉽게 인식할 것이다.
예시적인 일 실시예에서, 지시된 자동 리프레시 모드중에 메모리 모듈(14)은 제어기(12)로부터 리프레시 명령 수신시 해당 카운터(21, 20)에서 행 및 뱅크 어드레스 비트에 대한 리프레시 동작을 수행할 것이다. 그러면 뱅크 어드레스 카운터(20)는 리프레시 동작에 따라 1씩 증분된다. 뱅크 어드레스 카운터(20)가 완전 한 시퀀스를 순환했을 때(즉, 소정 행 어드레스에 대해 각 뱅크에 대한 리프레시 사이클을 발생했을 때) 행 어드레스 카운터(21)가 1씩 증분된다.
제어기(12)는 뱅크 어드레스 카운터(20)를 반영하도록 뱅크 어드레스 카운터(23)를 유지하고, 메모리 모듈(14)에 자동 리프레시 명령이 발생할 때마다 뱅크 어드레스 카운터(23)를 증분한다. 제어기(12) 및 메모리 모듈(14)은 동일한 미리 결정된 뱅크 어드레스로 초기화하여, (각 자동 리프레시 명령에 따라) 대략 동시에 동일한 양만큼 동일한 순서로 뱅크 어드레스를 증분하기 때문에, 제어기(12) 및 메모리 모듈(14)은 지시된 자동 리프레시 모드에서 뱅크 어드레스에 관해 동기화된다.
이 동기화는 리프레시 명령을 발생시킬 때 리프레시되는 뱅크(16)를 알고 있는 제어기(12)가 리프레시되는 뱅크(16) 외에 어떤 DRAM 뱅크(16)에 대해서도 읽기 및 쓰기 액세스를 계속해서 수행하게 한다. 제어기(12)는 리프레시 행 어드레스를 알 필요가 없다는 점에 주목한다. 리프레시 동작 동안 리프레시되는 뱅크(16)에서만 모든 행이 닫혀야 하고, 제어기(12)는 임의의 다른 뱅크(16)에서 임의의 어드레스를 읽거나 쓸 수 있다. 따라서 제어기(12)는 지시된 자동 리프레시 사이클이 메모리 액세스 성능에 영향을 주지 않도록 메모리 액세스들을 스케줄링함으로써 지시된 자동 리프레시 사이클을 "숨길 수 있다".
도 2는 제어기(12)와 메모리 모듈(14) 사이의 리프레시 동작의 타임라인을 나타낸다. 제어기(12)의 동작 및 상태는 타임라인 아래에 나타낸다. 리프레시 사이클은 타임라인 위에 "틱(tick)"으로 표시되고, 뱅크 어드레스 카운터(20)의 값은 타임라인 위에 표시된다. 가장 왼쪽 지점(관련 시간의 시작)에서, 제어기(12)가 리셋된다. 이는 최초 파워업, 소프트웨어 리셋 등에 대응할 수 있다. 제어기(12)가 지시된 자동 리프레시 모드로 진입하여 최대 메모리 액세스 성능을 얻고자 한다면, 제어기(12)는 DARF 비트(26)를 설정한다. 이는 메모리 모듈(14)을 지시된 자동 리프레시 모드로 하고, 뱅크 어드레스 카운터(20)를 도 2에 나타낸 실시예의 0과 같이 미리 결정된 값이 되게 한다.
제어기(12)는 메모리 모듈(14)에 대한 메모리 액세스 동작을 수행하여, 도 2에 화살표로 나타낸 바와 같이 타임라인을 따라 주기적인 지점에서 지시된 자동 리프레시 명령을 주기적으로 발생하도록 진행할 수 있다. 소정 행 내의 모든 DRAM 뱅크(16)가 리프레시되어야 하는 시간은 도 2에서 tREF로 표시된다. 대응하게, 제어기(12)는 표시된 바와 같이 tREF/4의 평균값으로 뱅크별 지시된 자동 리프레시 명령의 간격을 둘 수 있다. 각각의 지시된 자동 리프레시 명령 수신시, 메모리 모듈(14)은 뱅크 어드레스 카운터(20)에 의해 어드레싱된 뱅크에 대한 리프레시를 수행한 다음, 뱅크 어드레스 카운터(20)를 증분한다. 뱅크 어드레스 카운터(20)가 완전한 순서(설명하는 실시예에서는 0, 1, 2, 3)를 순환하면, 행 어드레스(21)가 증분된다. 제어기는 각각의 지시된 자동 리프레시 명령 발생시 뱅크 어드레스 카운터(23)를 증분한다. 따라서 메모리 제어기(22)가 뱅크 어드레스 카운터(20)의 값을 알고, 현재 리프레시되고 있는 뱅크(16) 이외의 DRAM 뱅크(16)에 대한 메모리 액세스를 지시함으로써 지시된 자동 리프레시 활동과 동시에 메모리 모듈(14)에 대 한 읽기 및 쓰기 동작을 수행할 수 있다.
본 발명의 하나 이상의 실시예에 따라, 제어기(12)는 메모리 모듈(14)의 셀프 리프레시 모드를 이용할 수 있다. 특히, 제어기(12)는 예를 들어 EMR(24)에 SR 비트(28)를 설정함으로써 메모리 모듈(14)에 셀프 리프레시 모드로 진입할 것을 지시할 수 있다. 메모리 모듈(14)에 셀프 리프레시 모듈로의 진입 및 종료를 지시하기 위한 SR 비트(28)의 사용은 대표적인 것일 뿐이며, 당업자들은 제어기(12)가 SR 비트(28)의 설정 외에 다양한 방법으로 메모리 모듈에 셀프 리프레시 모드를 전달할 수 있는 것으로 인식할 것이다. 예를 들어, SDRAM을 셀프 리프레시 모드로 지시하기 위한 일반적인 기술은 칩 선택(CS), RAS, CAS 및 클록 인에이블(CKE) 제어 신호를 동시에 로우(low)로 유지하는 것이며, CKE가 하이(high)로 돌아갈 때 셀프 리프레시 종료(exit)가 일어난다.
지시된 자동 리프레시 모드 동안, 메모리 모듈(14)은 행 및 뱅크 어드레스를 리프레시되도록 유지하지만, 제어기(12)에 대한 리프레시 타이밍은 중지한다. 이에 따라, 메모리 모듈(14)은 셀프 리프레시 모드로의 진입 명령을 수신할 때 마지막으로 지시된 자동 리프레시 사이클 후 경과 시간을 알지 못한다. 결과적으로, 일 실시예에 따르면, 메모리 모듈(14)의 리프레시 회로(18)는 셀프 리프레시 모드 진입 즉시 리프레시 사이클을 수행해야 한다. 여기서 사용되는 바와 같이, "즉시"란 용어는 tREF/4에 비해 짧은 미리 결정된 시간 주기 이내를 의미한다. 리프레시 사이클은 현재 어드레싱되는 뱅크에 대해 지시될 수도 있고, 대안적으로 메모리 모 듈(14)이 셀프 리프레시 모드 진입 즉시 모든 DRAM 뱅크를 리프레시할 수도 있다.
셀프 리프레시 모드 동안, 메모리 모듈(14)은 DRAM 뱅크(16)에 데이터를 유지하기 위한 필요에 따라 리프레시 사이클을 계속해서 수행한다. 일반적으로, 셀프 리프레시 모드 리프레시 사이클의 타이밍은 온도에 좌우되며, 리프레시 사이클 사이의 시간은 tREF/4를 초과할 수 있다. 제어기(12)는 리프레시 동작을 알아보지 못하고, 리프레시 사이클 수 또는 타이밍을 알지 못하며, 뱅크 어드레스 카운터(20)의 내용을 추적할 수 없다. 즉, 제어기(12) 및 메모리 모듈(14)은 메모리 모듈(14)이 셀프 리프레시 모드에 있을 때 뱅크 어드레스에 대해 비동기화된다.
셀프 리프레시 모드를 종료할 때 동기를 재설정하기 위해, 뱅크 어드레스 카운터(23)가 동일한 값으로 설정될 수 있도록 뱅크 어드레스 카운터(20)는 미리 결정된 값을 포함해야 한다. 또한, 제어기(12)는 셀프 리프레시 모드에서 마지막 내부 리프레시 사이클이 언제 발생했는지를 알지 못하기 때문에, 리프레시 회로(18)는 셀프 리프레시 모드를 나가라는 명령 검출 즉시(예를 들어, 설명하는 실시예에서는 제어기(12)가 SR 비트(28)를 클리어할 때) 적어도 하나의 리프레시 사이클을 발생한다. 이는 제어기(12)가 데이터 손실의 위험 없이 다른 지시된 자동 리프레시 명령을 발생시키기 위해 tREF/4를 갖는 것을 보장한다.
일 실시예에서, 셀프 리프레시 모드를 나가라는 명령 검출시, 리프레시 회로(18)는 현재 어드레싱되고 있는 뱅크에 대한 리프레시 사이클을 수행하고 뱅크 어드레스 카운터(20)를 증분한다. 뱅크 어드레스 카운터(20)의 내용이 셀프 리프 레시 종료의 미리 결정된 값과 매치하지 않으면, 뱅크 어드레스 카운터(20)는 그 내용이 셀프 리프레시 종료의 미리 결정된 값과 매치할 때까지 그 시퀀스 및 어드레시되는 뱅크들에 대해 수행되는 리프레시 사이클을 통해 증분된다. 뱅크 어드레스 카운터(20)의 값이 셀프 리프레시 종료의 미리 결정된 값으로 설정되면(그리고 뱅크 어드레스 카운터(23)가 이에 대응하여 설정되면), 제어기(12) 및 메모리 모듈(14)은 뱅크 어드레스 동기를 재설정한다. 제어기(12)는 지시된 자동 리프레시 명령을 계속해서 발생시킬 수 있는 동시에, 리프레시되고 있는 뱅크 이외의 뱅크들에 대해 메모리 액세스 동작을 수행할 수 있다.
다른 실시예에서, 메모리 모듈(14)은 뱅크 어드레스 카운터(20)가 자동 리프레시 종료의 미리 결정된 값에 이를 때까지 순차적인 뱅크 리프레시 사이클을 수행하기보다는, 모든 뱅크를 동시에 리프레시할 수 있고, 뱅크 어드레스 카운터(20)를 자동 리프레시 종료의 미리 결정된 값으로 설정할 수 있다. 이러한 접근은 상당수, 예를 들어 8개 이상의 뱅크에 대해 특히 메모리 모듈(14)이 제어기(12)로부터의 메모리 액세스 요청을 수락하여 이행할 준비가 될 때까지 셀프 자동 모드를 종료할 때의 레이턴시(latency)를 줄일 수 있다.
셀프 리프레시 종료의 미리 결정된 뱅크 어드레스에 대한 적어도 2개의 가능성이 있다. 일 실시예에서, 셀프 리프레시 모드를 종료할 때 뱅크 어드레스(20)는 항상 미리 결정된 값, 예를 들어 0으로 설정된다. 그러나 당업자들은 뱅크 어드레스 카운터(23)가 동일한 값으로 설정될 수 있도록, 제어기(12)가 이용되고 있는 값을 아는 한 뱅크 어드레스 카운터(20)가 임의의 미리 결정된 값으로 설정될 수 있 다.
다른 실시예에서, 셀프 리프레시 종료의 미리 결정된 뱅크 어드레스는 셀프 리프레시 모드로 진입할 때의 뱅크 어드레스 카운터(20)의 내용이다. 즉, 셀프 리프레시 모드 전에 지시된 자동 리프레시 모드에서 리프레시된 마지막 뱅크가 n이라면, 셀프 리프레시 종료의 미리 결정된 뱅크 어드레스는 n+1이다. 이 실시예에서, 뱅크 어드레스 카운터(23)가 리셋되거나 미리 결정된 값으로 설정되어야 하는 것이 아니라, 셀프 리프레시 모드에서 동기가 결코 깨지지 않는 것처럼 지시된 자동 리프레시 명령을 계속해서 발생시킬 수 있다.
도 3은 하나 이상의 실시예에 따라 메모리를 리프레시하는 방법의 흐름도를 나타낸다. 메모리(14)는 예를 들어 DARF 비트(26)를 검사함으로써 지시된 자동 리프레시 모드에 대해 체크한다(블록 50). 메모리(14)가 지시된 자동 리프레시 모드가 아니라면, 메모리(14)는 종래의 리프레시 사이클을 수행한다(블록 52). 이는 제어기(12)가 리프레시 행 어드레스를 제공하는 관습적인 리프레시 모드에서 발생할 수도 있고, 메모리 모듈(14)이 행 어드레스를 유지하는 종래의 자동 리프레시 모드에서 발생할 수도 있다. 어떤 경우든, 메모리 모듈(14)은 (관습적인 리프레시 모드의 경우에는 제어기(12)와 메모리(14) 간에 행 어드레스 동기화가 없기 때문에 데이터 손실의 위험이 있지만) 언제라도 지시된 자동 리프레시 모드로의 명령을 받을 수 있다.
지시된 자동 리프레시 모드로의 진입 명령 검출시(블록 50), 메모리 모듈(14)은 뱅크 어드레스 카운터(20)를 예를 들어 0과 같은 미리 결정된 제 1 뱅크 어드레스로 설정한다(블록 54). 메모리 모듈(14)은 제어기(12)에 의한 명령에 따라 DRAM 뱅크(16)에 대해 지시된 자동 리프레시 사이클을 수행한다. 각 리프레시 사이클에 이에, 메모리 모듈(14)은 미리 결정된 순서로 뱅크 어드레스 카운터(20)를 증분한다(블록 56). 이는 제어기(12)가 뱅크 어드레스 카운터(23)를 마찬가지로 증분함으로써 뱅크 어드레스 카운터(20)의 값을 추적할 수 있게 한다.
제어기(12)는 메모리 모듈(14)에 셀프 리프레시 모드로 진입할 것을 명령할 수 있다(블록 58). 메모리 모듈(14)이 셀프 리프레시 모드라면, 최종 지시된 자동 리프레시 사이클 이후의 지연을 알지 못하므로 즉시 리프레시 사이클을 수행한다(블록 60). 메모리 모듈(14)은 메모리에 데이터의 상태를 보존하기 위한 필요에 따라 DRAM 리프레시 사이클을 수행한다. 셀프 리프레시 모드에서는 메모리 액세스 사이클(예를 들어, 읽기 또는 쓰기)이 수행되지 않는다.
셀프 리프레시 모드 종료 명령시(블록 64), 메모리 모듈(14)은 적어도 1회의 리프레시 사이클을 수행해야 한다(블록 66). 이는 셀프 리프레시 모드에서 수행되는 최종 리프레시 사이클의 타이밍을 알지 못하는 제어기(12)가 메모리 모듈(14)에 셀프 리프레시 모드를 종료할 것을 명령한 후 tREF까지 다음 지시된 자동 리프레시를 발생시켜야 한다는 것을 확실히 한다. 필요하다면, 메모리 모듈(14)은 추가 리프레시 사이클을 수행하고, 뱅크 어드레스 카운터(20)를 증분하여 뱅크 어드레스 카운터(20)에 미리 결정된 제 2 값이 남게 한다(블록 68). 이는 제어기(12)와의 동기화에 필수적이며, 뱅크 어드레스 카운터(23)에도 미리 결정된 제 2 값을 가질 것이다. 제어기(12)는 리프레시 뱅크 어드레스에 관해 메모리 모듈(14)과 동기화되고, 지시된 자동 리프레시 사이클을 발생을 계속할 수 있는 동시에, 리프레시되고 있는 것 외의 DRAM 뱅크(16)에 대해 메모리 액세스 사이클을 수행할 수 있다.
여기서는 특정 기능, 형태 및 실시예에 관하여 본 발명이 설명되었지만, 본 발명의 넓은 범위 내에서 무수한 변형, 개조 및 다른 실시예가 가능하며, 이에 따라 모든 변형, 개조 및 실시예들은 발명의 범위 내에 있는 것으로 간주해야 함이 명백할 것이다. 따라서 본 실시예들은 모든 형태에서 한정이 아니라 예시인 것으로 해석되며, 첨부된 청구범위의 의미 및 등가 범위 내에서의 모든 변경이 그 안에 포함되는 것으로 의도된다.

Claims (29)

  1. 제어기에 의해 리프레시 뱅크 어드레스를 메모리 모듈의 리프레시 뱅크 어드레스 카운터에 동기화하는 방법으로서,
    상기 메모리 모듈에 지시된 자동 리프레시 모드로 진입할 것을 명령하는 단계; 및
    미리 결정된 제 1 뱅크 어드레스에서 시작하는 메모리에 대해 지시된 자동 리프레시 사이클을 발생시키는 단계를 포함하는, 동기화 방법.
  2. 제 1 항에 있어서,
    상기 메모리에 대한 각각의 지시된 자동 리프레시 사이클 발생시 상기 뱅크 어드레스를 증분하는 단계를 더 포함하는 것을 특징으로 하는 동기화 방법.
  3. 제 2 항에 있어서,
    지시된 자동 리프레시 사이클이 수행되는 동안 메모리 액세스 동작을 수행하는 단계를 더 포함하며, 상기 메모리 액세스 동작은 상기 지시된 자동 리프레시 사이클에 의해 리프레시되지 않은 뱅크에 대해 어드레싱되는 것을 특징으로 하는 동기화 방법.
  4. 제 1 항에 있어서,
    상기 메모리에 셀프 리프레시 모드로 진입할 것을 지시하는 단계, 및 상기 셀프 리프레시 모드를 종료할 때, 미리 결정된 제 2 뱅크 어드레스에서 시작하는 메모리에 대해 지시된 자동 리프레시 사이클을 발생시키는 단계를 더 포함하는 것을 특징으로 하는 동기화 방법.
  5. 제 4 항에 있어서,
    상기 미리 결정된 제 2 뱅크 어드레스는 일정한 것을 특징으로 하는 동기화 방법.
  6. 제 4 항에 있어서,
    상기 미리 결정된 제 2 뱅크 어드레스는 상기 미리 결정된 제 1 뱅크 어드레스와 같은 것을 특징으로 하는 동기화 방법.
  7. 제 4 항에 있어서,
    상기 미리 결정된 제 2 뱅크 어드레스는 n+1이고, n은 상기 셀프 리프레시 모드 전에 상기 제어기에 의해 발생한 최종 지시된 자동 리프레시 사이클에 대응하는 뱅크 어드레스인 것을 특징으로 하는 동기화 방법.
  8. 메모리 모듈에 의해 다수의 메모리 뱅크를 리프레시하는 방법으로서,
    제어기로부터의 동기화 명령을 수락하는 단계; 및
    상기 동기화 명령에 응답하여 뱅크 리프레시 카운터를 미리 결정된 뱅크 어드레스로 설정하는 단계를 포함하는, 다수의 메모리 뱅크 리프레시 방법.
  9. 제 8 항에 있어서,
    상기 제어기로부터의 지시된 자동 리프레시 명령 수신시, 어드레싱된 메모리 뱅크를 리프레시하고 상기 뱅크 리프레시 카운터를 미리 결정된 순서로 증분하는 단계를 더 포함하는 것을 특징으로 하는 다수의 메모리 뱅크 리프레시 방법.
  10. 제 9 항에 있어서,
    상기 뱅크 리프레시 카운터가 상기 다수의 메모리 뱅크를 모두 순환하면, 행 어드레스 카운터를 증분하는 단계를 더 포함하는 것을 특징으로 하는 다수의 메모리 뱅크 리프레시 방법.
  11. 제 9 항에 있어서,
    상기 다수의 메모리 뱅크 중 하나의 메모리 뱅크에 지시되는 상기 제어기로부터의 지시된 자동 리프레시 명령 및 상기 다수의 메모리 뱅크 중 다른 메모리 뱅크에 지시되는 메모리 액세스 요청의 수신시, 리프레시 및 액세스 동작을 모두 수행하는 단계를 더 포함하는 것을 특징으로 하는 다수의 메모리 뱅크 리프레시 방법.
  12. 제 8 항에 있어서,
    상기 제어기로부터 수신된 셀프 리프레시 명령에 응답하여 셀프 리프레시 모드로 진입하는 단계, 및 상기 제어기로부터의 리프레시 명령을 수신하지 않고 데이터를 유지하기에 충분한 레이트로 상기 메모리 뱅크들을 리프레시하는 단계를 더 포함하는 것을 특징으로 하는 다수의 메모리 뱅크 리프레시 방법.
  13. 제 12 항에 있어서,
    상기 뱅크 어드레스 카운터에 의해 어드레싱되는 메모리 뱅크는 상기 셀프 리프레시 명령 수신 즉시 리프레시되는 것을 특징으로 하는 다수의 메모리 뱅크 리프레시 방법.
  14. 제 12 항에 있어서,
    상기 메모리 뱅크는 모두 상기 셀프 리프레시 명령 수신 즉시 동시에 리프레시되는 것을 특징으로 하는 다수의 메모리 뱅크 리프레시 방법.
  15. 제 12 항에 있어서,
    상기 자동 리프레시 모드 종료시 상기 뱅크 리프레시 카운터를 미리 결정된 제 2 뱅크 어드레스로 설정하는 단계를 더 포함하는 것을 특징으로 하는 다수의 메모리 뱅크 리프레시 방법.
  16. 제 15 항에 있어서,
    상기 뱅크 리프레시 카운터를 미리 결정된 제 2 뱅크 어드레스로 설정하는 단계는 연속적인 리프레시 동작을 수행하고, 상기 뱅크 리프레시 카운터를 상기 미리 결정된 제 2 뱅크 어드레스로 설정하기 위한 필요에 따라 상기 뱅크 리프레시 카운터를 증분하는 단계를 포함하는 것을 특징으로 하는 다수의 메모리 뱅크 리프레시 방법.
  17. 제 15 항에 있어서,
    상기 뱅크 리프레시 카운터를 미리 결정된 제 2 뱅크 어드레스로 설정하는 단계는 모든 뱅크를 동시에 리프레시하고, 상기 뱅크 리프레시 카운터를 상기 미리 결정된 제 2 뱅크 어드레스로 설정하는 단계를 포함하는 것을 특징으로 하는 다수의 메모리 뱅크 리프레시 방법.
  18. 제 15 항에 있어서,
    상기 미리 결정된 제 2 뱅크 어드레스는 일정한 것을 특징으로 하는 다수의 메모리 뱅크 리프레시 방법.
  19. 제 15 항에 있어서,
    상기 미리 결정된 제 2 뱅크 어드레스는 상기 미리 결정된 제 1 뱅크 어드레스와 동일한 것을 특징으로 하는 다수의 메모리 뱅크 리프레시 방법.
  20. 제 15 항에 있어서,
    상기 미리 결정된 제 2 뱅크 어드레스는 n+1이고, n은 상기 셀프 리프레시 모드 전에 상기 제어기로부터 수신된 최종 지시된 자동 리프레시 사이클에 대응하는 뱅크 어드레스인 것을 특징으로 하는 다수의 메모리 뱅크 리프레시 방법.
  21. 전자 기기로서,
    메모리 모듈에 대해 데이터를 기록 및 판독하도록 동작하며, 상기 메모리 모듈을 지시된 자동 리프레시 모드가 되게 하고 지시된 자동 리프레시 명령을 발생하도록 동작하는 제어기;
    각각 리프레시 사이클을 수행하기 위해 개별적으로 어드레싱 가능한 적어도 2개의 DRAM 뱅크를 가지며, 상기 제어기로부터의 명령에 응답하여, 지시된 자동 리프레시 모드에서 하나의 뱅크에 지시된 리프레시 사이클을 수행하고, 상기 리프레시 사이클이 수행되는 동안 다른 뱅크에 대해 메모리 액세스 사이클을 수행하도록 동작하는 메모리 모듈; 및
    상기 메모리 모듈이 지시된 자동 리프레시 모드로 진입할 때 미리 결정된 제 1 값을 나타내도록 동작하는, 상기 메모리 모듈 내의 뱅크 어드레스 카운터를 포함하는, 전자 기기.
  22. 제 21 항에 있어서,
    상기 뱅크 어드레스 카운터는 각각의 지시된 자동 리프레시 사이클에 따르는 미리 결정된 순서로 증분하도록 추가 동작하는 것을 특징으로 하는 전자 기기.
  23. 제 21 항에 있어서,
    상기 제어기는 상기 메모리 모듈을 셀프 리프레시 모드가 되도록 추가 동작하며, 상기 메모리 모듈은 셀프 리프레시 모드 진입 즉시 DRAM 뱅크에 지시되는 리프레시 사이클을 수행하는 것을 특징으로 하는 전자 기기.
  24. 제 23 항에 있어서,
    상기 제어기는 상기 메모리 모듈을 셀프 리프레시 모드로부터 전환하도록 추가 동작하며, 상기 뱅크 어드레스 카운터는 셀프 리프레시 모드 종료시 미리 결정된 제 2 값을 나타내도록 동작하는 것을 특징으로 하는 전자 기기.
  25. 제 24 항에 있어서,
    상기 메모리 모듈은 상기 DRAM 뱅크들에 대해 연속적인 리프레시 동작을 수행하고, 셀프 리프레시 모드 종료시 상기 뱅크 어드레스 카운터를 상기 미리 결정된 제 2 값으로 설정하기 위한 필요에 따라 상기 뱅크 어드레스 카운터를 증분하도록 동작하는 것을 특징으로 하는 전자 기기.
  26. 제 24 항에 있어서,
    상기 메모리 모듈은 모든 DRAM 뱅크를 동시에 리프레시하고, 셀프 리프레시 모드 종료시 상기 뱅크 어드레스를 상기 미리 결정된 제 2 값으로 설정하도록 동작하는 것을 특징으로 하는 전자 기기.
  27. 제 24 항에 있어서,
    상기 미리 결정된 제 2 값은 일정한 것을 특징으로 하는 전자 기기.
  28. 제 24 항에 있어서,
    상기 미리 결정된 제 2 값은 상기 미리 결정된 제 1 뱅크 어드레스와 동일한 것을 특징으로 하는 전자 기기.
  29. 제 24 항에 있어서,
    상기 미리 결정된 제 2 값은 n+1이고, n은 상기 셀프 리프레시 모드 전에 상기 제어기에 의해 발생한 최종 지시된 자동 리프레시 사이클에 대응하는 뱅크 어드레스인 것을 특징으로 하는 전자 기기.
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