JP2003123469A - メモリ制御回路、メモリ制御方法及び情報処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 モード変更時に全データのリフレッシュが必
要なＳＤＲＡＭを効率的に制御できる情報処理装置を、
提供する。 【解決手段】 情報処理装置に、ＳＤＲＡＭを制御する
ためのメモリ制御回路して、ＳＤＲＡＭにセルフ・リフ
レッシュ・モードでの動作を開始させる際には、通常の
周期（1560ns）よりも短い周期(70ns)でリフレッシュ制
御を実行することによりメモリに記憶された全データの
リフレッシュを行なってから、ＳＤＲＡＭにセルフ・リ
フレッシュ・モードでの動作を開始させ（図２
（Ａ））、ＳＤＲＡＭに通常モードでの動作を開始させ
る際には、ＳＤＲＡＭにセルフ・リフレッシュ・モード
での動作を終了させた後に、通常の周期よりも短い周期
でリフレッシュ制御を実行することによりメモリに記憶
された全データのリフレッシュを行なってから、通常の
周期でのリフレッシュ制御の実行を開始する（図２
（Ｂ））回路を、搭載する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、セルフ・リフレッ
シュ・モードを有するメモリに接続されるメモリ制御回
路と、そのようなメモリ制御回路を含む情報処理装置
と、セルフ・リフレッシュ・モードを有するメモリを制
御するためのメモリ制御方法とに、関する。

【０００２】

【従来の技術】近年、市販されているプリンタ、ＦＡ
Ｘ、コンピュータ等（以下、情報処理装置と表記する）
の大部分は、実際の使用がなされていない時間が一定時
間以上続いたときに、省電力モード（待機モード、節電
モードとも呼ばれる）での動作を開始するように、構成
されている。また、そのような情報処理装置の大部分
は、ＳＤＲＡＭが用いられた装置となっている。

【０００３】ＳＤＲＡＭは、セルフ・リフレッシュ・モ
ードと呼ばれる、データをアクセスすることができない
が、消費電力が低い動作モードを有したメモリであるた
め、ＳＤＲＡＭが用いられた情報処理装置では、省電力
モード（待機モード、節電モードとも呼ばれる）での動
作開始時に、ＳＤＲＡＭにセルフ・リフレッシュ・モー
ドでの動作を開始させ、通常モードでの動作開始時に、
ＳＤＲＡＭにセルフ・リフレッシュ・モードでの動作を
終了させる（ＳＤＲＡＭに通常モードでの動作を開始さ
せる）ことが、行なわれている。

【０００４】セルフ・リフレッシュ・モードでの動作を
開始或いは終了させるためには、ＳＤＲＡＭに特定のコ
マンド（制御信号の組み合わせ）を供給してやれば良い
のであるが、ＳＤＲＡＭの中には、セルフ・リフレッシ
ュ・モードでの動作を開始させる前と、セルフ・リフレ
ッシュ・モードでの動作を終了させた際（ＳＤＲＡＭに
対して実際のアクセスを行なう前）とに、全データ（全
Ｒｏｗアドレス）についてリフレッシュを行なわなけれ
ばならないものが、存在している。

【０００５】このため、そのようなＳＤＲＡＭが用いら
れた（或いは、そのようなＳＤＲＡＭが用いられること
がある）情報処理装置は、ＳＤＲＡＭの制御が図４に示
した手順で行なわれるように、構成されている。

【０００６】すなわち、従来の情報処理装置内のＣＰＵ
は、図４（Ａ）に示したように、省電力モードに移行す
べきイベント（例えば、実際の利用がなされていない時
間が規定時間以上経過するといったイベント）が発生し
た場合、メモリ制御回路がＳＤＲＡＭに対してその全Ｒ
ｏｗアドレスの数（図では、4k=4096）と等しい数のリ
フレッシュ・コマンドを供給するのに要する時間（ＳＤ
ＲＡＭ内の全データに関するリフレッシュの完了に要す
る時間：図では、4k×1560ns＝ca.64ms）が経過するの
を待機する。なお、メモリ制御回路とは、ＣＰＵとＳＤ
ＲＡＭとを接続するために（ＳＤＲＡＭをＣＰＵが利用
可能なようにするために）、ＳＤＲＡＭが用いられる装
置には常に設けられる回路のことであり、メモリ制御回
路としては、ＳＤＲＡＭだけを制御可能なものや、他の
素子も制御可能なものが、知られている。また、リフレ
ッシュ・コマンドとは、或るＲｏｗアドレスのデータが
全てリフレッシュされることになるコマンドのことであ
る。

【０００７】そして、上記した全データのリフレッシュ
が完了するのに要する時間（図では、所定時間）が経過
したときに、従来の情報処理装置内のＣＰＵは、メモリ
制御回路に、ＳＤＲＡＭをセルフ・リフレッシュ・モー
ドで動作させることを指示し、その後、省電力モードで
の制御（通常モードに移行すべきイベントの発生を監視
するための制御）を開始する。一方、ＣＰＵからＳＤＲ
ＡＭをセルフ・リフレッシュ・モードで動作させること
が指示されたメモリ制御回路は、ＳＤＲＡＭに、セルフ
・リフレッシュ・モードでの動作を開始させるためのセ
ルフ・リフレッシュ開始コマンドを与え、セルフ・リフ
レッシュ開始コマンドが与えられたＳＤＲＡＭは、セル
フ・リフレッシュ・モードでの動作を開始する。なお、
セルフ・リフレッシュ開始コマンドをＳＤＲＡＭに与え
たメモリ制御回路は、ＳＤＲＡＭへリフレッシュ・コマ
ンドの供給を行なわない状態に移行する。

【０００８】また、従来の情報処理装置内のＣＰＵは、
通常モードに移行すべきイベント（例えば、入力装置に
対する操作や他機器からのデータ受信）が発生した場
合、図４（Ｂ）に示したように、メモリ制御回路に、Ｓ
ＤＲＡＭを通常モードで動作させることを指示する。Ｃ
ＰＵからＳＤＲＡＭを通常モードで動作させることが指
示されたメモリ制御回路は、ＳＤＲＡＭに、セルフ・リ
フレッシュ・モードでの動作を終了させるためのセルフ
・リフレッシュ終了コマンドを与えるとともに、ＳＤＲ
ＡＭに周期的にリフレッシュ・コマンドを供給する状態
に移行する。そして、セルフ・リフレッシュ終了が与え
られたＳＤＲＡＭは、通常モード（リフレッシュ・コマ
ンドの供給が必要なモード）での動作を開始する。

【０００９】

【発明が解決しようとする課題】上記説明から明らかな
ように、上記した従来の情報処理装置は、ＳＤＲＡＭの
動作モードを変更する際（省電力モードへの移行時、省
電力モードの解除時）に、ＳＤＲＡＭの全データがリフ
レッシュされるのを待機するように、構成されている。
ＳＤＲＡＭの全データのリフレッシュに要する時間は、
数十ｍｓ程度であるが、モード移行時にそのようなリフ
レッシュを行なわなくても良いＳＤＲＡＭが存在するこ
とや、この時間が必要とされているが故に、省電力モー
ドで実際に動作する時間が短くなること、省電力モード
の解除に要する時間が長くなることなどを考えると、上
記時間を短縮できることが望まれる。

【００１０】本発明は、このような事情に鑑みなされた
ものであり、本発明の課題は、セルフ・リフレッシュ・
モードを有するメモリをより効率的に制御できるメモリ
制御回路及びメモリ制御方法と、セルフ・リフレッシュ
・モードを有するメモリをより効率的に制御できるメモ
リ制御回路を備えた情報処理装置とを、提供することに
ある。

【００１１】

【課題を解決するための手段】上記課題を解決するため
に、本発明では、通常モード或いはセルフ・リフレッシ
ュ・モードで動作可能なメモリを制御するためのメモリ
制御回路を、メモリが通常モードで動作している場合に
は、メモリに対して、メモリに記憶されているデータを
リフレッシュするためのリフレッシュ制御を所定周期で
実行する通常制御処理を行ない、セルフ・リフレッシュ
・モードで動作しているメモリに通常モードでの動作を
開始させた際には、メモリに対して、リフレッシュ制御
を所定周期よりも短い周期で実行することによりメモリ
に記憶されている全てのデータのリフレッシュを行なっ
た後に通常制御処理を開始するメモリ制御機能を、有す
るものとする。

【００１２】すなわち、本発明のメモリ制御回路は、Ｓ
ＤＲＡＭ等のメモリの動作モードを、セルフ・リフレッ
シュ・モードから通常モードに変更する際に、通常、行
なっているリフレッシュ制御の周期よりも短い周期でリ
フレッシュ制御を繰り返すことにより、メモリに記憶さ
れている全データのリフレッシュを行なう構成を、有す
る。換言すれば、本発明のメモリ制御回路は、通常時に
おけるリフレッシュ制御の実行周期は、メモリアクセス
が遅滞無く行なえるようにする（リフレッシュ制御が行
なわれている時、メモリアクセスは行なえない）ため
に、比較的に長いものとしておかなければならないが、
メモリの動作モードを変更する際には、メモリアクセス
が行なわれることがない（メモリアクセスを行なっては
いけない）ので、この際のリフレッシュ制御の実行周期
を、メモリの仕様上の限界まで短くしても何ら問題が生
じないことに着目したものとなっている。

【００１３】このメモリ制御回路を用いれば、メモリの
動作モードをセルフ・リフレッシュ・モードから通常モ
ードに移行させるために必要とされる時間が、全データ
のリフレッシュに要する時間が短くなる分、短縮される
ことになる。従って、本発明のメモリ制御回路によれ
ば、従来よりも、セルフ・リフレッシュ・モードを有す
るメモリを効率的に制御できることになる。

【００１４】また、本発明のメモリ制御回路を実現する
際には、メモリ制御機能に、メモリに対して、リフレッ
シュ制御を所定周期よりも短い周期で実行することによ
りメモリに記憶されている全てのデータのリフレッシュ
を行なった後に、メモリにセルフ・リフレッシュ・モー
ドでの動作を開始させる機能を、含ませておくことが出
来る。このように本発明のメモリ制御回路を構成してお
けば、メモリの動作モードを通常モードからセルフ・リ
フレッシュ・モードに移行させるために必要とされる時
間も、短縮できることになるので、メモリが実際にセル
フ・リフレッシュ・モードで動作している時間を長くす
ることが可能となる。

【００１５】また、本発明のメモリ制御回路を実現する
際には、メモリ制御機能に、前記リフレッシュ制御を前
記所定周期よりも短い周期で実行することによる前記メ
モリに記憶されている全てのデータのリフレッシュが完
了した際に、その旨を示す情報を出力する機能を含ませ
ておくことも出来る。このように、メモリ制御回路を構
成しておくとともに、当該情報をＣＰＵに入力しておけ
ば、ＣＰＵに、メモリのモード移行が完了したか否かを
簡単に判断させることが可能とになる（ＣＰＵに、メモ
リのモード移行時間が完了したか否かを経過時間で判断
させる必要がなくなる）。

【００１６】そして、本発明のメモリ制御方法では、通
常モード或いはセルフ・リフレッシュ・モードで動作可
能なメモリにセルフ・リフレッシュ・モードでの動作を
開始させる前に、メモリに対して、通常行なっているリ
フレッシュ制御の周期よりも短い周期でリフレッシュ制
御が実行されることにより、メモリに記憶されている全
データのリフレッシュが行われる。また、本発明の他の
態様のメモリ制御方法では、通常モード或いはセルフ・
リフレッシュ・モードで動作可能なメモリに通常モード
での動作を開始させるときに、メモリに対して、通常行
なっているリフレッシュ制御の周期よりも短い周期でリ
フレッシュ制御が実行されることにより、メモリに記憶
されている全データのリフレッシュが行なわれる。

【００１７】従って、本発明のメモリ制御方法を用いれ
ば、メモリの動作モードをセルフ・リフレッシュ・モー
ドから通常モードに、或いは、通常モードからセルフ・
リフレッシュ・モードに、移行させるために必要とされ
る時間を短縮できることになり、その結果として、従来
よりも、セルフ・リフレッシュ・モードを有するメモリ
を効率的に制御できることになる。

【００１８】そして、本発明の情報処理装置は、通常モ
ード或いはセルフ・リフレッシュ・モードで動作可能な
メモリと、制御部と、メモリ及び制御部に接続されるメ
モリ制御回路とを含む情報処理装置であって、メモリ制
御回路として、メモリに対して、メモリに記憶されてい
るデータをリフレッシュさせるためのリフレッシュ制御
を所定周期で行なう通常制御処理を実行する機能と、制
御部から第１指示が与えられたときに、通常制御処理の
実行を停止し、リフレッシュ制御を所定周期よりも短い
周期で実行することによりメモリに記憶された全データ
のリフレッシュを行なった後に、メモリにセルフ・リフ
レッシュ・モードでの動作を開始させる第１移行制御処
理を実行する機能と、制御部から第２指示が与えられた
ときに、メモリにセルフ・リフレッシュ・モードでの動
作を終了させ、リフレッシュ制御を所定周期よりも短い
周期で実行することによりメモリに記憶された全データ
のリフレッシュを行なった後に、通常制御処理の実行を
開始する第２移行制御処理を実行する機能とを、有する
回路を備える。また、情報処理装置は、制御部として、
省電力モードに移行すべきときに、第１指示をメモリ制
御回路に対して与え、通常モードに移行すべきときに、
第２指示をメモリ制御回路に対して与えるものを備え
る。

【００１９】すなわち、本発明の情報処理装置は、本発
明のメモリ制御回路（請求項２記載のもの）と本質的に
は同じ機能を有するメモリ制御回路を、備え、省電力モ
ードでの動作時に、メモリがセルフ・リフレッシュ・モ
ードで動作する装置となっている。従って、本発明の情
報処理装置は、従来の情報処理装置よりも、省電力モー
ドで実際に動作可能な時間は長く、かつ、省電力モード
の解除にかかる時間は短い装置として機能することにな
る。

【００２０】なお、本発明の情報処理装置を実現するに
際しては、第１指示を、メモリ制御回路が、通常制御処
理の実行を停止し、リフレッシュ制御を所定周期よりも
短い周期で実行することによりメモリに記憶された全デ
ータのリフレッシュを行なう処理を実行することになる
指示と、メモリ制御回路が、メモリにセルフ・リフレッ
シュ・モードでの動作を開始させる処理を実行する指示
とからなるもの（順次出される２つの指示からなるも
の）としておいても良い。同様に、第２指示を、メモリ
制御回路が、メモリにセルフ・リフレッシュ・モードで
の動作を終了させる処理を行なうことになる指示と、メ
モリ制御回路が、リフレッシュ制御を所定周期よりも短
い周期で実行することによりメモリに記憶された全デー
タのリフレッシュを行なってから、通常制御処理の実行
を開始することになる指示とからなるものとしておいて
も良い。

【００２１】また、本発明の情報処理装置を実現するに
際しては、メモリ制御回路を、第１移行制御処理の完了
時と第２移行制御処理の完了時とに、移行制御処理が完
了したことを制御部に通知する機能を、さらに、有する
ものとしておき、制御部を、メモリ制御回路から移行制
御処理が完了したことが通知されたときに、第１移行制
御処理或いは第２移行制御処理が完了したことを認識す
るものとしておくことが出来る。

【００２２】

【発明の実施の形態】以下、本発明の実施の形態を、図
面を参照して詳細に説明する。

【００２３】図１に、本発明の一実施形態に係る情報処
理装置のブロック図を示す。

【００２４】本実施形態に係る情報処理装置１０は、い
わゆるレーザビームプリンタであり、主な構成要素とし
て、ＣＰＵ１１、メモリ制御回路１２、ＳＤＲＡＭ１
３、ＲＯＭ１４、ＩＯ制御回路１５、画像処理回路１６
及び印刷エンジン１７を、備える。

【００２５】印刷エンジン１７は、用紙上への印刷を実
際に行なう機構であり、画像処理回路１６は、印刷エン
ジン１７に供給されるべき画像データに、エッジ強調等
の画像処理を施すための回路（ＡＳＩＣ）である。ＩＯ
制御回路１５は、ホストコンピュータとの間のインタフ
ェースであるホストＩ／Ｆ（図示せず）や情報処理装置
１０の上面に設けられている操作パネル（図示せず）等
を制御するための回路（ＡＳＩＣ）である。ＣＰＵ１１
は、各部を統合的に制御することにより、ホストコンピ
ュータから送信されてきた印刷データに応じた印刷を印
刷エンジン１７に行なわせる処理や、操作パネルに対す
る操作を通じてユーザから実行すべき処理についての指
示を取得する処理を行なう制御回路である。本情報処理
装置１０では、このＣＰＵ１１によって、情報処理装置
１０を省電力モードに移行させるための処理や通常モー
ドに戻す処理（詳細は後述）も行なわれる。

【００２６】ＲＯＭ１４は、ＣＰＵ１１が実行するプロ
グラムや、ＣＰＵ１１が利用するフォントデータ等を記
憶した不揮発性メモリである。ＳＤＲＡＭ１３は、受信
された印刷データに基づき印刷エンジン１７（画像処理
回路１６）に供給するデータを生成するために使用され
るメモリである。このＳＤＲＡＭ１３は、プログラムが
実行される（ＲＯＭ１４に記憶されたプログラムが読み
出される）メモリにもなっている。そして、本情報処理
装置１０は、このＳＤＲＡＭ１３として、セルフ・リフ
レッシュ・モードでの動作を開始させる前とセルフ・リ
フレッシュ・モードでの動作を終了させた時とに、所定
回数（本実施形態では、４ｋ＝４０９６回）、リフレッ
シュを行なわなければならないものが使用されることが
ある装置となっている。

【００２７】メモリ制御回路１２は、ＳＤＲＡＭ１３の
制御を行なう機能や、印刷データをＳＤＲＡＭ１３に記
憶させる処理やＳＤＲＡＭ１３上にＣＰＵ１１が用意し
たデータを画像処理回路１６に供給する処理（つまり、
単純なデータ転送処理）を行なう機能を有する回路（Ａ
ＳＩＣ）である。

【００２８】本実施形態に係る情報処理装置１０が備え
るメモリ制御回路１２は、ＳＤＲＡＭ１３に関して、図
２に示したような制御を行なえる回路となっている。

【００２９】すなわち、メモリ制御回路１２は、図２
（Ａ）に示したように、通常の状態では、ＳＤＲＡＭ１
３に対して、記憶しているデータ（Ｒｏｗアドレスが同
一の複数のデータ）をリフレッシュさせるためのリフレ
ッシュ制御（リフレッシュ・コマンドをＳＤＲＡＭ１３
に供給する処理）を、所定周期（本実施形態では、１５
６０ｎｓ）で、行なっている。換言すれば、このメモリ
制御回路１２は、ＳＤＲＡＭ１３の全データのリフレッ
シュを、およそ６４ｍｓかけて行なう回路となってい
る。

【００３０】そして、メモリ制御回路１２は、ＣＰＵ１
１から、ＳＤＲＡＭ１３をセルフ・リフレッシュ・モー
ドで動作させることを命ずるＳＲモード移行指示（第１
指示に相当）が与えられた場合には、上記したリフレッ
シュ制御の実行を停止するとともに、ＳＤＲＡＭ１３に
対して、上記所定周期よりも短い周期で４ｋ回のリフレ
ッシュ制御を行なう。なお、本実施形態の情報処理装置
１０は、１００ＭＨｚのクロック（１０ｎｓ／クロッ
ク）が用いられた装置であるため、この周期として、Ｓ
ＤＲＡＭ１３の仕様（ＰＣ１００仕様）上の限界６５ｎ
ｓに最も近い、１０ｎｓの倍数である７０ｎｓが、用い
られている。

【００３１】４ｋ回のリフレッシュ制御が完了したと
き、メモリ制御回路１２は、ＳＤＲＡＭ１３に対してセ
ルフ・リフレッシュ・モードでの動作を開始させるため
の制御（セルフ・リフレッシュ開始コマンドをＳＤＲＡ
Ｍ１３に供給する処理）を行なう。その後、メモリ制御
回路１２は、指示された制御が完了したことをＣＰＵ１
１に通知する。

【００３２】また、メモリ制御回路１２は、図２（Ｂ）
に示したように、ＣＰＵ１１から、ＳＤＲＡＭ１３を通
常モードで動作させることを命ずる通常モード移行指示
（第２指示に相当）が与えられた場合には、ＳＤＲＡＭ
１３に対してセルフ・リフレッシュ・モードでの動作を
停止させるための制御（セルフ・リフレッシュ終了コマ
ンドをＳＤＲＡＭ１３に供給する処理）を行なう。その
後、メモリ制御回路１２は、上記した所定周期よりも短
い周期（やはり、７０ｎｓ）で４ｋ回のリフレッシュ制
御を実行する。そして、４ｋ回のリフレッシュ制御の完
了後、メモリ制御回路１２は、指示された制御が完了し
たことをＣＰＵ１１に通知する。

【００３３】一方、情報処理装置１０内のＲＯＭ１４に
は、ＣＰＵ１１に、図３にその手順を示した処理を、本
来の処理（受信した印刷データに応じた印刷物を印刷エ
ンジン１７に排出させるための処理やユーザの操作パネ
ルに対する操作に応答する処理等）と並行して実行させ
るためのプログラムが、記録されている。

【００３４】すなわち、電源が投入された場合、ＣＰＵ
１１は、印刷データの受信や操作パネルの操作に即座に
応答する通常動作状態での動作（通常モードでの動作）
を開始する。また、通常動作状態で動作しているＣＰＵ
１１は、印刷データの受信や操作パネルの操作がなされ
ていない状態（以下、待機状態と表記する）が一定時間
以上継続するのを監視する処理（ステップＳ１０１）も
行なっている。

【００３５】そして、ＣＰＵ１１は、待機状態が一定時
間以上継続したことを検出した場合（ステップＳ１０
１；ＹＥＳ）には、メモリ制御回路１２にＳＲモード移
行指示を与えた（ステップＳ１０２）後に、メモリ制御
回路１２から制御の完了が通知されてくるのを待機する
（ステップＳ１０３）。

【００３６】ＳＲモード移行指示が与えられたメモリ制
御回路１２は、図２（Ａ）を用いて既に説明した内容の
動作を行なう。従って、ステップＳ１０２の実行時点か
ら、およそ、２８６μｓ（≒70ns×4k）経過したとき
に、ＳＤＲＡＭ１３は、セルフ・リフレッシュ・モード
での動作を開始し、また、メモリ制御回路１２は、制御
の完了をＣＰＵ１１に通知してくることになる。

【００３７】ＣＰＵ１１は、メモリ制御部１３から制御
の完了が通知されたとき（ステップＳ１０３；ＹＥＳ）
に、省電力動作状態、すなわち、要復帰イベントの発生
（印刷データの受信及び操作パネルの操作）のみを監視
する状態（ステップＳ１０４）での動作を、開始する。

【００３８】この省電力動作状態で動作しているとき
に、要復帰イベントの発生を検出した場合（ステップＳ
１０４；ＹＥＳ）、ＣＰＵ１１は、メモリ制御回路１２
に通常モード移行指示を与えた（ステップＳ１０５）後
に、メモリ制御回路１２から制御の完了が通知されてく
るのを待機する（ステップＳ１０３）。通常モード移行
指示が与えられたメモリ制御回路１２は、図２（Ｂ）を
用いて既に説明した内容の動作を行なう。従って、ステ
ップＳ１０５の実行時点から、およそ、２８６μｓ経過
したときに、ＳＤＲＡＭ１３は、利用可能な（データを
アクセスできる）状態となる。また、メモリ制御回路１
２は、ＳＤＲＡＭ１３が利用可能な状態となったとき
に、制御の完了をＣＰＵ１１に通知してくることにな
る。

【００３９】そして、メモリ制御回路１２に通常モード
移行指示を与えたＣＰＵ１１は、メモリ制御部１３から
制御の完了が通知されたとき（ステップＳ１０６；ＹＥ
Ｓ）に、通常動作状態（ステップＳ１０１の処理が実行
される状態）での動作を、開始する。

【００４０】以上、説明したように、本実施形態に係る
情報処理装置１０は、ＳＤＲＡＭ１３のモード変更時
に、メモリ制御回路１３によって、通常、行なわれてい
るリフレッシュ制御の周期よりも短い周期で、ＳＤＲＡ
Ｍ１３の全データをリフレッシュするためのリフレッシ
ュ制御が行なわれる装置となっている。従って、情報処
理装置１０は、従来の情報処理装置よりも、省電力モー
ドで実際に動作可能な時間は長く、かつ、省電力モード
の解除にかかる時間は短い装置として機能することにな
る。

【００４１】＜変形形態＞本実施形態に係る情報処理装
置１０は、各種の変形を行なうことが出来る。例えば、
メモリ制御回路１２は、１つの指示（ＳＲモード移行指
示、通常モード移行指示）が与えられた際に、４ｋ回の
高速なリフレッシュ制御をＳＤＲＡＭ１３に対して行な
う処理と、モードの変更コマンドをＳＤＲＡＭ１３に対
して供給する処理とを行なう回路であったが、４ｋ回の
高速なリフレッシュ制御をＳＤＲＡＭ１３に対して行な
うことについての指示と、モードの変更コマンドをＳＤ
ＲＡＭ１３に対して供給することについての指示とを、
個別に、受けるように、メモリ制御回路１２を変形して
おいても良い。

【００４２】また、情報処理装置１０は、メモリ制御回
路１２からの完了通知により、ＣＰＵ１１が、ＳＤＲＡ
Ｍ１３のモード移行の完了を認識する装置であったが、
メモリ制御回路１２として完了通知を出力する機能を有
さないものを用い（或いは、ＣＰＵ１１に完了通知を無
視させて）、ＣＰＵ１１が、ＳＤＲＡＭ１３のモード移
行の完了を、モード移行指示コマンド送出時点からの経
過時間に基づき判断するように（４ｋ回の高速なリフレ
ッシュ制御の完了に要する時間が経過したときにモード
移行が完了したと判断するように）、情報処理装置１０
を構成しても良い。

【００４３】また、実施形態にかかる情報処理装置１０
は、ＳＤＲＡＭ１３を備えたレーザービームプリンタで
あったが、情報処理装置１０で用いられている技術を、
セルフ・リフレッシュ・モードを有するＳＤＲＡＭ１３
以外のメモリに適用しても良く、レーザービームプリン
タとは異なる装置に適用しても良い。また、リフレッシ
ュ制御の実行周期を、上記した情報処理装置１０のそれ
とは異なるものとしておいても良い。

【００４４】

【発明の効果】本発明のメモリ制御回路、メモリ制御方
法を用いれば、セルフ・リフレッシュ・モードを有する
メモリをより効率的に制御できることになるり、本発明
の情報処理装置の構成を採用すれば、省電力モードで実
際に動作する時間が長く、省電力モードの解除にかかる
時間は短い情報処理装置が得られることになる。

【図面の簡単な説明】

【図１】 本発明の一実施形態に係る情報処理装置の構
成を示すブロック図である。

【図２】 実施形態に係る情報処理装置が備えるメモリ
制御回路の動作を説明するためのシーケンス図である。

【図３】 実施形態に係る情報処理装置の動作モード移
行制御に関する動作手順を示した流れ図である。

【図４】 従来の、ＳＤＲＡＭを備えた情報処理装置の
動作を説明するためのシーケンス図である。

【符号の説明】

１０ 情報処理装置 １１ ＣＰＵ １２ メモリ制御回路 １３ ＳＤＲＡＭ １４ ＲＯＭ １５ ＩＯ制御回路 １６ 画像処理回路 １７ 印刷エンジン

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/407 Ｇ１１Ｃ 11/34 ３６２Ｓ

Claims (7)

【特許請求の範囲】
1. 【請求項１】 通常モード或いはセルフ・リフレッシュ
   ・モードで動作可能なメモリを制御するためのメモリ制
   御回路であって、 前記メモリが通常モードで動作している場合には、前記
   メモリに対して、前記メモリに記憶されているデータを
   リフレッシュするためのリフレッシュ制御を所定周期で
   実行する通常制御処理を行ない、セルフ・リフレッシュ
   ・モードで動作している前記メモリに通常モードでの動
   作を開始させた際には、前記メモリに対して、前記リフ
   レッシュ制御を前記所定周期よりも短い周期で実行する
   ことにより前記メモリに記憶されている全てのデータの
   リフレッシュを行なった後に前記通常制御処理を開始す
   るメモリ制御機能を、有することを特徴とするメモリ制
   御回路。
2. 【請求項２】 前記メモリ制御機能には、前記メモリに
   対して、前記リフレッシュ制御を前記所定周期よりも短
   い周期で実行することにより前記メモリに記憶されてい
   る全てのデータのリフレッシュを行なった後に、前記メ
   モリにセルフ・リフレッシュ・モードでの動作を開始さ
   せる機能が、含まれることを特徴とする請求項１記載の
   メモリ制御回路。
3. 【請求項３】 前記メモリ制御機能には、前記リフレッ
   シュ制御を前記所定周期よりも短い周期で実行すること
   による前記メモリに記憶されている全てのデータのリフ
   レッシュが完了した際に、その旨を示す情報を出力する
   機能が、含まれることを特徴とする請求項１又は２記載
   のメモリ制御回路。
4. 【請求項４】 通常モード或いはセルフ・リフレッシュ
   ・モードで動作可能なメモリを制御するためのメモリ制
   御方法であって、 通常モードで動作している前記メモリにセルフ・リフレ
   ッシュ・モードでの動作を開始させる前に、前記メモリ
   に対して、通常行なっているリフレッシュ制御の周期よ
   りも短い周期でリフレッシュ制御を行なうことにより、
   前記メモリに記憶されている全データのリフレッシュを
   行なうことを特徴とするメモリ制御方法。
5. 【請求項５】 通常モード或いはセルフ・リフレッシュ
   ・モードで動作可能なメモリを制御するためのメモリ制
   御方法であって、 セルフ・リフレッシュ・モードで動作している前記メモ
   リに通常モードでの動作を開始させるときに、前記メモ
   リに対して、通常行なっているリフレッシュ制御の周期
   よりも短い周期でリフレッシュ制御を行なうことによ
   り、前記メモリに記憶されている全データのリフレッシ
   ュを行なうことを特徴とするメモリ制御方法。
6. 【請求項６】 通常モード或いはセルフ・リフレッシュ
   ・モードで動作可能なメモリと、制御部と、前記メモリ
   及び前記制御部に接続されるメモリ制御回路とを含む情
   報処理装置であって、 前記メモリ制御回路は、 前記メモリに対して、前記メモリに記憶されているデー
   タをリフレッシュさせるためのリフレッシュ制御を所定
   周期で行なう通常制御処理を実行する機能と、 前記制御部から第１指示が与えられたときに、前記通常
   制御処理の実行を停止し、前記リフレッシュ制御を前記
   所定周期よりも短い周期で実行することにより前記メモ
   リに記憶された全データのリフレッシュを行なった後
   に、前記メモリにセルフ・リフレッシュ・モードでの動
   作を開始させる第１移行制御処理を実行する機能と、 前記制御部から第２指示が与えられたときに、前記メモ
   リにセルフ・リフレッシュ・モードでの動作を終了さ
   せ、前記リフレッシュ制御を前記所定周期よりも短い周
   期で実行することにより前記メモリに記憶された全デー
   タのリフレッシュを行なった後に、前記通常制御処理の
   実行を開始する第２移行制御処理を実行する機能とを、
   有し、 前記制御部は、省電力モードに移行すべきときに、前記
   第１指示を前記メモリ制御回路に対して与え、通常モー
   ドに移行すべきときに、前記第２指示を前記メモリ制御
   回路に対して与えることを特徴とする情報処理装置。
7. 【請求項７】 前記メモリ制御回路は、前記第１移行制
   御処理の完了時と前記第２移行制御処理の完了時とに、
   移行制御処理が完了したことを前記制御部に通知する機
   能を、さらに、有し、 前記制御部は、前記メモリ制御回路から移行制御処理が
   完了したことが通知されたときに、前記第１移行制御処
   理或いは前記第２移行制御処理が完了したことを認識す
   ることを特徴とする請求項６記載の情報処理装置。