JP4501868B2 - メモリシステムの制御方法 - Google Patents

Description

本発明は、電源の遮断中は、バックアップ電源に接続したシンクロナスＤＲＡＭをセルフリフレッシュモードに保って、記憶しているデータを保持させるようにしたメモリシステムの制御方法に関する。

従来、ファクシミリ複合機などの装置のメモリシステムは、複数のシンクロナスＤＲＡＭ（以下、ＳＤＲＡＭという）デバイスで構成される場合が多い。そのような構成では、電源の遮断によって、記憶している画像データなど失わないよう、メモリシステムの全てのＳＤＲＡＭをバックアップ電源に接続し、セルフリフレッシュモードにする方法が採られていた。

ここで、ＳＤＲＡＭについて簡単に説明すると、ＳＤＲＡＭは、外部バスインターフェースが一定周期のクロック信号に同期して動作するよう改良されたＤＲＡＭのことで、クロックに同期して、制御コマンドを入力することにより動作するようになっている。
図６として、その制御コマンドの一覧表を示す。

なお、次の特許文献１には、ＳＤＲＡＭのバックアップ制御機能を有するＳＤＲＡＭコントローラが開示され、ＣＫＥ信号の元信号とバックアップ状態を示す信号ＢＵＰとＣＫＥセットフラグとからＣＫＥ信号のレベルを決定することが記載されている。
特開２００４−２０６６６１号公報

しかし、上記全てのＳＤＲＡＭをバックアップ電源に接続し、セルフリフレッシュモードにする方法では、全てのＳＤＲＡＭが常にバックアップされるため、バックアップ電源によるデータ保持時間が短くなるという問題があった。この問題は、大容量の電池を採用すれることよって回避は可能であるが、その分コストが上昇し、また、部品実装面積も多く必要になるという問題があった。本発明は、そのような問題を解決することを目的としている。

すなわち、請求項１に記載のメモリシステムの制御方法は、電源の遮断中は、バックアップ電源に接続したＳＤＲＡＭをセルフリフレッシュモードに保って、記憶しているデータを保持させるメモリシステムの制御方法において、バックアップ電源に接続していない第１のＳＤＲＡＭと、バックアップ電源に接続した第２のＳＤＲＡＭとを、共通のバス上で互いに異なるアドレス領域に配置しておき、第１、第２のＳＤＲＡＭを同時にセルフリフレッシュモードにしてから、バックアップ電源以外の電源を遮断させる電源遮断ステップと、遮断された電源が再投入されると、第２のＳＤＲＡＭをセルフリフレッシュモードに保ったまま、第１のＳＤＲＡＭの初期化を行い、その後、第２のＳＤＲＡＭのリフレッシュモードを解除させる電源再投入ステップとを実行することを特徴とする。

そして、請求項２では、請求項１において、第２のＳＤＲＡＭには、所定の検証用データを記憶させておき、電源再投入ステップを実行したあと、検証用データが正常に読出せるか否かを判別するデータ検証ステップを更に実行することを特徴とする。

請求項３では、請求項２において、データ検証ステップで、検証用データが正常に読出せないことを判別した場合には、第２のＳＤＲＡＭの初期化を更に行うことを特徴とする。

請求項１〜３によれば、一部のＳＤＲＡＭだけをバックアップの対象としているので、バックアップ電源として、全てのＳＤＲＡＭに対応した大容量の電池ではなく、より小型の電池が採用できるようになる。また逆に、電池の容量を従来と同じとするならば、全体としてより多くのＳＤＲＡＭデバイス、つまりより大きなメモリ容量に対応できる。

特に請求項２、３によれば、検証用データが正常に読出せるか否かを判別することにより、バックアップが正常に行われずに破壊されたデータを、正常なデータとして処理するような誤動作が防止される。

本発明によるメモリシステムの制御方法は、電源の遮断中は、バックアップ電源に接続した一部のＳＤＲＡＭだけをセルフリフレッシュモードに保って、記憶しているデータを保持させるものである。この方法は、例えば、ファクシミリ複合機のメモリシステムであれば、受信した画像データを保持するためなど用いられるが、それに限定されず、電源の遮断中に何らかのデータを保持する必要がある装置のメモリシステムに適用することができる。

図１は、本発明による方法が適用されるメモリシステムの概略構成を説明するブロック図である。この図のシステムＳは、第１のＳＤＲＡＭ１（＃１、＃２）と、第２のＳＤＲＡＭ２（＃１、＃２）と、メモリコントローラ３とで構成されている。

ここで、第１のＳＤＲＡＭ１と、メモリコントローラ３は、電源Ｖに接続されているが、バックアップ電源Ｖｂには接続されていない。これに対して、第２のＳＤＲＡＭ２は、ダイオードＤ１を通じて電源Ｖに接続され、更に、ダイオードＤ２を通じてバックアップ電源Ｖｂにも接続されている。なお、バックアップ電源Ｖｂは、例えば電池などから供給されるものである。

メモリコントローラ３は、コマンド、アドレス生成手段３１や、ＣＫＥ信号生成手段３２などからなり、図示しないＣＰＵと、第１のＳＤＲＡＭ１、第２のＳＤＲＡＭ２との間に介在する。そして、図に示すように、各制御信号線、共通アドレスバス、共通データバスによって、第１のＳＤＲＡＭ１、第２のＳＤＲＡＭ２と接続されている。

コマンド、アドレス生成手段３１は、基本機能として、上記ＣＰＵのリード、ライト要求に応じて、また、ＳＤＲＡＭのリフレッシュのために、信号／ＣＳ、ＢＡ、／ＲＡＳ、／ＣＡＳ等からなるＳＤＲＡＭの制御コマンド（図６参照）を生成し、また、リード、ライト要求で指定されたアドレスをマルチプレクスして、各制御信号線や、共通アドレスバスを通じて、第１のＳＤＲＡＭ１、第２のＳＤＲＡＭ２へ出力する。また、ＣＫＥ信号生成手段３２は、コマンド、アドレス生成手段３１と協働し、第１のＳＤＲＡＭ１に対する信号ＣＫＥ＃１と、第２のＳＤＲＡＭ２に対する信号ＣＫＥ＃２を独立に生成して出力する。

図２は、システムＳのアドレス空間を示している。第１のＳＤＲＡＭ１と、第２のＳＤＲＡＭ２は、共通アドレスバス、共通データバスに接続され、かつ、図２に示すアドレス空間の互いに異なる領域１１、１２に配置されている。このような構成では、リード、ライト時に、第１のＳＤＲＡＭ１に対する信号／ＣＳ＃１と、第２のＳＤＲＡＭ２に対する信号／ＣＳ＃２とを独立、排他的に制御することになるが、そうすることによって、そのいずれか一方を、リード、ライトの対象として自由に選択することができる。

なお、図１のシステムＳでは、第１のＳＤＲＡＭ１、第２のＳＤＲＡＭ２は、それぞれ２個のＳＤＲＡＭデバイスで構成され、その一方が上位ワード側、他方が下位ワード側というように並列に共通データバスに接続されている。しかし、これは例示にすぎず、思想的には、バックアップ電源Ｖｂに接続していない第１のＳＤＲＡＭ１と、バックアップ電源Ｖｂに接続した第２のＳＤＲＡＭ２とが、共通のバス上で互いに異なるアドレス領域に配置されていればよい。すなわち、本発明は、第１、第２のＳＤＲＡＭ１、２の容量や、ＳＤＲＡＭデバイスの個数などには限定されない。

次いで、本発明の方法の特徴である、電源の遮断中のデータ保持について説明する。この方法は、このシステムＳのように、バックアップ電源に接続していない第１のＳＤＲＡＭと、バックアップ電源に接続した第２のＳＤＲＡＭとを、共通のバス上で互いに異なるアドレス領域に配置したシステムに適用され、第１、第２のＳＤＲＡＭを同時にセルフリフレッシュモードにしてから、バックアップ電源以外の電源を遮断させる電源遮断ステップと、電源が再投入されると、第２のＳＤＲＡＭをセルフリフレッシュモードに保ったまま、第１のＳＤＲＡＭの初期化を行い、その後、第２のＳＤＲＡＭのリフレッシュモードを解除させる電源再投入ステップとを実行する。

以下、これらステップの動作の例を説明する。
図３、図４は、それぞれ、電源遮断ステップ、電源再投入ステップに対応したフローチャートになっている。

電源遮断ステップのうち、電源Ｖの監視は、システムＳが稼働している限り常時実行される部分である。そして、メモリコントローラ３は、電源Ｖの降下を検出すると、第１のＳＤＲＡＭ１と、第２のＳＤＲＡＭ２を同時にセルフリフレッシュモードにする。そのためには、ＲＥＦコマンドを発行し、そのタイミングで、信号ＣＫＥ＃１、ＣＫＥ＃２を同時に立ち下げればよい。その後、電源Ｖが遮断されるため、第１のＳＤＲＡＭ１は、動作不能になり、記憶しているデータは失われるが、第２のＳＤＲＡＭ２は、バックアップ電源Ｖｂにより、セルフリフレッシュモードに保たれて、記憶しているデータを保持することができる。なお、信号ＣＫＥ＃２は、電源Ｖが遮断されている間も、バックアップ電源Ｖｂで動作するＡＮＤゲート４によって、ローレベルに維持されている（ステップ１０１、１０２）。

一方、電源再投入ステップは、電源Ｖが再投入されて、図示しないリセットＩＣが出力する信号／ＲＳＴ（リセット）が立ち上がったときに開始される。すると、メモリコントローラ３が動作を再開し、まず、信号ＣＫＥ＃１を立ち上げてから、所定のコマンド列を発行して、第１のＳＤＲＡＭ１の初期化を行う。この初期化の間、信号ＣＫＥ＃２は、ローレベルに維持されている。そして、その初期化が終ると、信号ＣＫＥ＃２を立ち上げて、第２のＳＤＲＡＭ２のセルフリフレッシュモードを解除する（ステップ２０１、２０２）。

次いで、第２のＳＤＲＡＭ２に記憶させておいた所定の検証用データ１２ａ（例えば１６進数で「５５」など）が正常に読出せるか否かを判別するデータ検証ステップを更に実行してもよい。この検証用データ１２ａは、例えば、電源遮断ステップの開始時に、第２のＳＤＲＡＭ２の、所定のアドレスに書込んでおけばよい。そして、その検証用データ１２ａが正常に読出せることを判別した場合、あるいは、読出せないことを判別した場合には、その結果をエラーフラグに反映させて、第１のＳＤＲＡＭ１に記憶させればよい。１１ａは、そのエラーフラグを示している。そうしておけば、ＣＰＵが、そのフラグを後で参照し、必要な処理、つまりデータの消失を報知する等を行うことが可能になる（ステップ２０３〜２０６）。

なお、データ検証ステップで、検証用データ１２ａが正常に読出せないことを判別した場合には、第２のＳＤＲＡＭ２を自動的に初期化するようにしてもよい。この場合には、第１のＳＤＲＡＭ１と第２のＳＤＲＡＭ２の双方を同時に初期化しても構わない。

図５は、電源遮断ステップ、電源再投入ステップにおける各信号の変化を例示するタイミングチャートで、電源Ｖ、クロック信号ＣＬＫ、制御コマンドＣＭＤ、信号ＣＫＥ＃１、第１のＳＤＲＡＭ１の状態＃１、信号ＣＫＥ＃２、第２のＳＤＲＡＭ２の状態＃２、信号／ＲＳＴの時間変化を示している。

このタイミングチャートでは、時刻Ｔ１〜Ｔ３のサイクルが電源遮断ステップに対応しており、時刻Ｔ１のサイクルで、電源Ｖの降下が始まり、それにより、時刻Ｔ２のサイクルでは、ＲＥＦコマンドが発行され、更に、信号ＣＫＥ＃１、ＣＫＥ＃２が同時に立ち下げられている。これにより、第１のＳＤＲＡＭ１、第２のＳＤＲＡＭ２の双方が、セルフリフレッシュモードになる。そして、時刻Ｔ３のサイクルでは、電源Ｖが遮断され、第１のＳＤＲＡＭ１は、電源オフ状態になっている。しかしながら、第２のＳＤＲＡＭ２は、バックアップ電源Ｖｂにより、セルフリフレッシュモードのまま保たれている。

その後、時刻Ｔ４のサイクルで電源Ｖが再投入されているが、電源再投入ステップに対応するのは、時刻Ｔ５〜Ｔ９のサイクルである。まず、その時刻Ｔ５のサイクルでは、信号ＣＫＥ＃１が立ち上げられ、それに続く時刻Ｔ６〜Ｔ８のサイクルでは、ＰＡＬＬコマンドと、８回以上のＲＥＦコマンドと、ＭＲＳコマンドからなるコマンド列によって、第１のＳＤＲＡＭ１が初期化されている。次いで、時刻Ｔ９のサイクルでは、信号ＣＫＥ＃２が立ち上げられることにより、第２のＳＤＲＡＭ２のセルフリフレッシュモードが解除されている。

本発明が適用されるメモリシステムの概略構成を説明するブロック図。 第１のＳＤＲＡＭ、第２のＳＤＲＡＭを配置するアドレス空間の図。 電源遮断ステップに対応したフローチャート。 電源再投入ステップに対応したフローチャート。 電源遮断ステップ、電源再投入ステップにおける各信号の変化を説明するタイミングチャート。 ＳＤＲＡＭの制御コマンドの一覧表。

符号の説明

１ 第１のＳＤＲＡＭ
２ 第２のＳＤＲＡＭ
１２ａ 検証用データ
Ｖ 電源
Ｖｂ バックアップ電源

Claims (3)

1. 電源の遮断中は、バックアップ電源に接続したＳＤＲＡＭをセルフリフレッシュモードに保って、記憶しているデータを保持させるメモリシステムの制御方法において、
   バックアップ電源に接続していない第１のＳＤＲＡＭと、バックアップ電源に接続した第２のＳＤＲＡＭとを、共通のバス上で互いに異なるアドレス領域に配置しておき、
   上記第１、第２のＳＤＲＡＭを同時にセルフリフレッシュモードにしてから、上記バックアップ電源以外の電源を遮断させる電源遮断ステップと、
   遮断された上記電源が再投入されると、上記第２のＳＤＲＡＭをセルフリフレッシュモードに保ったまま、上記第１のＳＤＲＡＭの初期化を行い、その後、上記第２のＳＤＲＡＭのリフレッシュモードを解除させる電源再投入ステップとを実行することを特徴とするメモリシステムの制御方法。
2. 請求項１において、
   上記第２のＳＤＲＡＭには、所定の検証用データを記憶させておき、
   上記電源再投入ステップを実行したあと、上記検証用データが正常に読出せるか否かを判別するデータ検証ステップを更に実行することを特徴とするメモリシステムの制御方法。
3. 請求項２において、
   上記データ検証ステップで、上記検証用データが正常に読出せないことを判別した場合には、上記第２のＳＤＲＡＭの初期化を更に行うことを特徴とするメモリシステムの制御方法。
   

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