JP4501868B2 - メモリシステムの制御方法 - Google Patents
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Description
図6として、その制御コマンドの一覧表を示す。
図3、図4は、それぞれ、電源遮断ステップ、電源再投入ステップに対応したフローチャートになっている。
2 第2のSDRAM
12a 検証用データ
V 電源
Vb バックアップ電源
Claims (3)
- 電源の遮断中は、バックアップ電源に接続したSDRAMをセルフリフレッシュモードに保って、記憶しているデータを保持させるメモリシステムの制御方法において、
バックアップ電源に接続していない第1のSDRAMと、バックアップ電源に接続した第2のSDRAMとを、共通のバス上で互いに異なるアドレス領域に配置しておき、
上記第1、第2のSDRAMを同時にセルフリフレッシュモードにしてから、上記バックアップ電源以外の電源を遮断させる電源遮断ステップと、
遮断された上記電源が再投入されると、上記第2のSDRAMをセルフリフレッシュモードに保ったまま、上記第1のSDRAMの初期化を行い、その後、上記第2のSDRAMのリフレッシュモードを解除させる電源再投入ステップとを実行することを特徴とするメモリシステムの制御方法。 - 請求項1において、
上記第2のSDRAMには、所定の検証用データを記憶させておき、
上記電源再投入ステップを実行したあと、上記検証用データが正常に読出せるか否かを判別するデータ検証ステップを更に実行することを特徴とするメモリシステムの制御方法。 - 請求項2において、
上記データ検証ステップで、上記検証用データが正常に読出せないことを判別した場合には、上記第2のSDRAMの初期化を更に行うことを特徴とするメモリシステムの制御方法。
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