KR100909411B1 - 반도체 기억 장치 - Google Patents

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후지쯔 마이크로일렉트로닉스 가부시키가이샤
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Abstract

겸용 단자는 어드레스 신호 및 데이터 신호를 수신한다. 어드레스 밸리드 단자는 겸용 단자에 공급되는 신호가 어드레스 신호인 것을 나타내는 어드레스 밸리드 신호를 수신한다. 아비터는 외부 액세스 요구 및 내부 리프레시 요구 중 어느 것을 우선할지를 결정한다. 아비터는 칩 인에이블 신호 및 어드레스 밸리드 신호가 모두 유효 레벨이 된 것(외부 액세스 요구)에 응답하여 내부 리프레시 요구의 접수를 금지한다. 아비터는 판독 동작 또는 기록 동작의 완료에 응답하여 내부 리프레시 요구의 접수를 허가한다. 이 결과, 어드레스 신호 및 데이터 신호를 수신하는 겸용 단자를 포함하는 반도체 기억 장치에 있어서, 판독 동작 및 기록 동작과, 내부 리프레시 요구에 응답하는 리프레시 동작이 경합하는 것을 방지하여 오동작을 방지한다.
Figure R1020087023993
어드레스 신호, 데이터 신호, 리프레시 동작, 반도체

Description

반도체 기억 장치{SEMICONDUCTOR STORAGE DEVICE}
본 발명은 어드레스 신호 및 데이터 신호를 수신하는 겸용 단자를 포함하며, 메모리 셀의 리프레시를 자동적으로 실행하는 반도체 기억 장치에 관한 것이다.
최근, 의사 SRAM(Pseudo-SRAM)이라 불리는 반도체 메모리가 주목받고 있다. 의사 SRAM은 DRAM의 메모리 셀(다이나믹 메모리 셀)을 가지며, 메모리 셀의 리프레시 동작을 내부에서 자동적으로 실행함으로써 SRAM으로서 동작한다. 다이나믹 메모리 셀은 면적이 작다. 이 때문에, 비트 비용이 낮아 대용량의 의사 SRAM을 개발할 수 있다.
의사 SRAM은 리프레시 동작을 실행하기 위한 내부 리프레시 요구를 외부 액세스 요구(판독 요구 또는 기록 요구)와 무관(비동기)하게 소정 주기로 발생한다. 일본 특허 공개 제2001-243765호 공보에는 리프레시 동작과 액세스 동작이 충돌하는 것을 방지하기 위해서, 내부 리프레시 요구와 외부 액세스 요구의 우선 순위를 결정하는 아비터를 내장한 의사 SRAM이 기재되어 있다.
한편, 어드레스 신호와 데이터 신호를 동일한 단자로 수신하는 반도체 기억 장치가 제안되고 있다. 겸용 단자를 형성함으로써, 단자수가 적어지기 때문에, 칩 사이즈는 작아지고, 제품 비용은 낮아진다. 이러한 종류의 반도체 기억 장치는 겸용 단자에 어드레스 단자가 공급되고 있는 것을 인식하기 위한 어드레스 밸리드 신호를 수신하는 어드레스 밸리드 단자를 포함하고 있다. 반도체 기억 장치를 액세스하는 시스템은 어드레스 신호를 겸용 단자에 공급할 때, 어드레스 밸리드 단자를 유효 레벨로 설정하고, 데이터 신호를 겸용 단자에 공급할 때, 어드레스 밸리드 단자를 무효 레벨로 설정한다.
특허 문헌 1: 일본 특허 공개 제2001-243765호 공보
본 발명은 어드레스 신호 및 데이터 신호를 수신하는 겸용 단자를 의사 SRAM에 제공하는 경우에 발생하는 이하의 문제점을 해결하기 위해서 이루어졌다.
일반적으로, 의사 SRAM은 칩 인에이블 신호가 활성화되었을 때에, 외부 액세스 요구를 인식한다. 또한, 유사 SRAM을 액세스하는 시스템은 외부 액세스 요구시에 액세스 어드레스를 공급할 필요가 있다. 따라서, 의사 SRAM에 겸용 단자가 형성되는 경우, 시스템은 유사 SRAM을 액세스할 때에, 칩 인에이블 단자와 함께 어드레스 밸리드 단자를 유효 레벨로 설정할 필요가 있다. 바꾸어 말하면, 칩 인에이블 단자를 유효 레벨로 고정한 상태에서는, 어드레스 밸리드 신호가 외부 액세스 요구로서 인식된다.
그러나, 의사 SRAM의 상기 아비터는 외부 액세스 요구를 칩 인에이블 신호로만 인식하고 있다. 이 때문에, 칩 인에이블 신호가 유효 레벨로 고정된 경우, 아비터는 외부 액세스 요구를 인식할 수 없고, 리프레시 요구를 계속해서 우선하게 된다. 이 결과, 리프레시 동작과 액세스 동작이 경합하여 의사 SRAM은 오동작한다.
어드레스 신호를 겸용 단자로 수신하는 경우, 어드레스 신호의 확정 기간은 짧아진다. 잘못된 어드레스 신호를 수신하면, 반도체 기억 장치는 오동작한다. 또한, 확정 기간이 짧은 어드레스 신호를 이용하여 반도체 기억 장치의 내부 회로를 동작시키는 경우, 내부 회로의 타이밍 마진이 감소되어 회로 설계가 어렵게 된다. 타이밍 마진이 감소되면, 제조 조건의 변동의 영향을 받기 쉽게 되어 수율은 저하 된다.
의사 SRAM에서는, 액세스 동작을 실행할지 리프레시 동작을 실행할지에 따라 메모리 셀 어레이에 공급하는 어드레스 신호로서, 외부 어드레스 신호 또는 내부에서 생성되는 리프레시 어드레스 신호를 선택할 필요가 있다. 외부 어드레스의 확정 기간이 짧은 경우, 어드레스 신호를 선택하기 위한 타이밍 마진은 감소한다. 잘못된 어드레스 신호를 선택하면, 반도체 기억 장치는 오동작한다.
어드레스 신호 및 데이터 신호를 수신하는 겸용 단자를 포함하는 반도체 기억 장치를 신규로 설계하는 경우, 설계 비용 및 포토마스크 등의 제조 비용이 새롭게 필요하게 된다. 이미 있는 설계 자산을 유용함으로써, 이들 비용은 삭감된다.
본 발명의 목적은 어드레스 신호 및 데이터 신호를 수신하는 겸용 단자를 포함하며, 리프레시를 자동적으로 실행하는 반도체 기억 장치에 있어서, 리프레시 동작과 액세스 동작이 경합하는 것을 방지하여 오동작을 방지하는 데에 있다.
본 발명의 다른 목적은 어드레스 신호 및 데이터 신호를 수신하는 겸용 단자에 공급되는 어드레스 신호를 확실하게 수신하여 반도체 기억 장치의 오동작을 방지하는 데에 있다.
본 발명의 또 다른 목적은 겸용 단자를 통해 수신하는 어드레스 신호와, 반도체 기억 장치의 내부에서 발생하는 리프레시 어드레스 신호를 확실하게 전환하여 액세스 동작 및 리프레시 동작을 실행하는 데에 있다.
또한, 본 발명의 다른 목적은 어드레스 신호 및 데이터 신호를 수신하는 겸용 단자를 포함하는 반도체 기억 장치를 용이하게 제조하는 데에 있다.
본 발명의 반도체 기억 장치의 제1 형태에서는, 겸용 단자는 어드레스 신호 및 데이터 신호를 수신한다. 어드레스 밸리드 단자는 겸용 단자에 공급되는 신호가 어드레스 신호인 것을 나타내는 어드레스 밸리드 신호를 수신한다. 액세스 검출 회로는 칩 인에이블 신호 및 어드레스 밸리드 신호가 모두 유효 레벨이 되었을 때에, 어드레스 신호가 나타내는 다이나믹 메모리 셀에 대한 외부 액세스 요구를 검출한다.
아비터는 외부 액세스 요구 및 내부 리프레시 요구 중 어느 것을 우선할지를 결정한다. 아비터는 액세스 검출 회로에 의한 검출에 응답하여 리프레시 요구 회로가 발생하는 내부 리프레시 요구의 접수를 금지한다. 또한, 아비터는 수신한 칩 인에이블 신호 및 어드레스 밸리드 신호에 대응하는 판독 동작 또는 기록 동작의 완료에 응답하여 내부 리프레시 요구의 접수를 허가한다. 이 때문에, 어드레스 신호 및 데이터 신호를 수신하는 겸용 단자와, 어드레스 밸리드 단자를 포함하는 반도체 기억 장치에 있어서, 판독 동작 및 기록 동작과, 내부 리프레시 요구에 응답하는 리프레시 동작이 경합하는 것을 방지할 수 있어, 오동작하는 것을 방지할 수 있다.
본 발명의 반도체 기억 장치의 제1 형태에 있어서의 바람직한 예에서는, 액세스 커맨드 단자는 메모리 셀로부터 데이터를 판독하는 판독 커맨드 및 메모리 셀에 데이터를 기록하는 기록 커맨드 중 적어도 어느 하나를 수신한다. 래치 신호 생성 회로는 액세스 검출 회로에 의한 검출에 응답하여 제1 어드레스 래치 신호를 활성화한다. 제1 어드레스 래치 회로는 제1 어드레스 래치 신호의 활성화에 응답하여 어드레스 신호를 수신하여 래치하고, 외부 어드레스 신호로서 출력한다. 제2 어드레스 래치 회로는 판독 커맨드 또는 기록 커맨드의 수신에 동기하여 외부 어드레스 신호를 래치하고, 래치한 신호를 메모리 셀 어레이에 출력한다.
겸용 단자를 통해 어드레스 신호를 수신하는 경우, 어드레스 신호의 확정 기간은 전용 단자를 이용하는 경우에 비하여 짧다. 겸용 단자로 수신하는 어드레스 신호를 제1 어드레스 래치 회로에서 일단 래치함으로써, 어드레스 신호의 확정 기간이 짧은 경우에도, 어드레스 신호를 확실하게 수신하여 확정 기간이 긴 외부 어드레스 신호를 생성할 수 있다. 이 결과, 어드레스 신호의 오류 래치에 따른 반도체 기억 장치의 오동작을 방지할 수 있다. 또한, 겸용 단자에 입력되는 어드레스 신호의 셋업 시간 및 홀딩 시간을 최소한으로 설정할 수 있기 때문에, 액세스 시간을 단축할 수 있다.
본 발명의 반도체 기억 장치의 제2 형태에서는, 어드레스 전용 단자는 어드레스 신호를 수신한다. 아비터는 외부 액세스 요구 및 내부 리프레시 요구 중 어느 것을 우선할지를 결정한다. 사양 설정부는 동작 사양을 제1 사양 및 제2 사양 중 어느 하나로 설정한다.
제1 사양으로 설정된 반도체 기억 장치는 어드레스 밸리드 단자를 무효로 하여 겸용 단자로 데이터 신호만을 수신하여 어드레스 전용 단자를 유효하게 한다. 아비터는 칩 인에이블 신호가 유효 레벨인 것을 검출했을 때에 내부 리프레시 요구의 접수를 금지한다. 또한, 아비터는 수신한 칩 인에이블 신호에 대응하는 판독 동작 또는 기록 동작의 완료에 응답하여 내부 리프레시 요구의 접수를 허가한다.
제2 사양으로 설정된 반도체 기억 장치는 전술한 제1 형태와 동일한 동작을 한다. 이 때문에, 판독 동작 및 기록 동작과, 내부 리프레시 요구에 응답하는 리프레시 동작이 경합하는 것을 방지할 수 있어, 오동작하는 것을 방지할 수 있다. 또한, 이 반도체 기억 장치에서는, 사양 설정부의 설정 내용에 따라 동작 사양을 변경할 수 있기 때문에, 하나의 설계 데이터로부터 동작 사양이 상이한 2개의 제품을 용이하게 제조할 수 있다. 이 결과, 반도체 기억 장치의 개발 비용 및 제조 비용을 삭감할 수 있다.
본 발명의 반도체 기억 장치의 제2 형태에 있어서의 바람직한 예에서는, 반도체 기억 장치는 전술한 제1 형태와 동일한 기능을 갖는 액세스 커맨드 단자, 래치 신호 생성 회로, 제1 및 제2 어드레스 래치 회로를 포함한다. 제2 어드레스 래치 회로는 제1 사양에서는, 어드레스 신호를 래치하고, 제2 사양에서는, 외부 어드레스 신호를 래치한다. 따라서, 제2 사양으로 설정된 반도체 기억 장치는 전술한 제1 형태와 동일한 특징을 갖는다. 즉, 어드레스 신호의 오류 래치에 따른 반도체 기억 장치의 오동작을 방지할 수 있어, 액세스 시간을 단축할 수 있다.
본 발명의 반도체 기억 장치의 제2 형태에 있어서의 바람직한 예에서는, 사양 설정부는 반도체 제조 공정에서 사용하는 포토마스크의 패턴 형상에 대응하여 반도체 기판 상의 소정 위치에 형성되는 도전막을 구비한다. 동작 사양은 도전막에 의해 형성되는 신호 경로에 따라 제1 사양 또는 제2 사양으로 설정된다. 따라서, 반도체 기억 장치의 제품 사양(동작 사양)을 사용하는 포토마스크에 따라 최적으로 전환할 수 있다. 동작 사양을 전환하는 회로가 불필요하기 때문, 반도체 기억 장치 의 칩 사이즈를 최소한으로 할 수 있다.
본 발명의 반도체 기억 장치의 제2 형태에 있어서의 바람직한 예에서는, 사양 설정부는 프로그램 회로를 구비한다. 동작 사양은 프로그램 회로에 프로그램된 정보에 따라 제1 사양 또는 제2 사양으로 설정된다. 따라서, 반도체 기억 장치의 제품 사양(동작 사양)을, 반도체 기억 장치를 제조한 후에 설정할 수 있다. 제1 또는 제2 사양으로 전환되는 반도체 기억 장치를 미리 제조할 수 있기 때문에, 제조 후의 생산 계획(출하 계획)의 변경에도 신속히 대응할 수 있다.
본 발명의 반도체 기억 장치의 제2 형태에 있어서의 바람직한 예에서는, 테스트 모드 단자는 테스트 모드 신호를 수신한다. 테스트 단자는 테스트 신호를 수신한다. 사양 설정부는 테스트 모드 신호가 유효 레벨을 나타낼 때에, 프로그램 회로의 설정 상태에 관계없이 테스트 신호의 논리 레벨에 따라 동작 사양을 제1 사양 또는 제2 사양 중 어느 하나로 전환한다. 따라서, 반도체 기억 장치를 프로그램 회로의 설정 상태에 관계없이 제1 사양 및 제2 사양으로 전환하여 테스트할 수 있다. 예컨대, 제1 사양으로서 동작하지만 제2 사양에서는 동작하지 않는 것이 테스트에 의해 판명되었을 때에, 그 반도체 기억 장치를 프로그램 회로에 의해 제1 사양으로 설정함으로써, 불량을 구제할 수 있다. 이 결과, 수율을 향상시킬 수 있어, 제조 비용을 삭감할 수 있다.
본 발명의 반도체 기억 장치의 제2 형태에 있어서의 바람직한 예에서는, 테스트 제어 회로는 통상 동작에서는 사용하지 않는 조합의 신호를 수신했을 때에, 반도체 기억 장치의 동작 상태를 테스트 모드로 이행한다. 사양 설정부는 동작 사 양을 테스트 모드 중에, 프로그램 회로의 설정 상태에 관계없이 테스트 신호에 따라 제1 사양 또는 제2 사양 중 어느 하나로 전환한다. 이 반도체 기억 장치에 있어서도, 전술한 바와 같이, 수율을 향상시킬 수 있어, 제조 비용을 삭감할 수 있다.
본 발명의 반도체 기억 장치의 제1 및 제2 형태에 있어서의 바람직한 예에서는, 리프레시 어드레스 카운터는 리프레시하는 메모리 셀을 나타내는 리프레시 어드레스 신호를 내부 리프레시 요구에 동기하여 순차적으로 생성한다. 멀티플렉서는 제1 어드레스 래치 회로와 제2 어드레스 래치 회로 사이에 배치되며, 외부 어드레스 신호 또는 리프레시 어드레스 신호 중 어느 하나를 제2 어드레스 래치 회로에 공급한다. 제2 어드레스 래치 회로는 멀티플렉서에 의해 선택된 어드레스 신호를 래치한다. 일반적으로, 내부 리프레시 요구의 발생 주기는 액세스 시간에 비하여 충분히 길기 때문에, 리프레시 어드레스 신호의 확정 기간은 길다. 이 때문에, 멀티플렉서를 제1 어드레스 래치 회로와 제2 어드레스 래치 회로 사이에 배치함으로써, 멀티플렉서는 여유를 가지고 어드레스 신호를 전환할 수 있다. 내부 회로의 타이밍 마진을 확보할 수 있기 때문에, 반도체 기억 장치의 오동작을 방지할 수 있어, 수율을 향상시킬 수 있다. 또한, 회로 설계를 용이하게 행할 수 있다.
이하, 본 발명의 실시 형태를 도면을 이용하여 설명한다. 도면 중의 ◎은 외부 단자를 나타내고 있다. 도면에 굵은 선으로 나타낸 신호선은 복수 라인으로 구성되어 있다. 또한, 굵은 선이 접속되어 있는 블록의 일부는 복수의 회로로 구성되 어 있다. 외부 단자를 통해 공급되는 신호에는 단자명과 동일한 부호를 사용한다. 또한, 신호가 전달되는 신호선에는 신호명과 동일한 부호를 사용한다. 말미에 "Z"가 붙는 신호는 정 논리를 나타내고 있다. 선두에 "/"가 붙는 신호 및 말미에 "X"가 붙는 신호는 부 논리를 나타내고 있다.
도 1은 본 발명의 반도체 기억 장치의 제1 실시 형태를 나타내고 있다. 이 반도체 기억 장치는 실리콘 기판 상에 CMOS 프로세스를 사용하여 의사 SRAM으로서 형성되어 있다. 의사 SRAM은 예컨대 휴대전화 등의 휴대기기에 탑재되는 워크 메모리에 사용된다.
의사 SRAM은 입력 버퍼(10, 12, 14), 출력 버퍼(16), 커맨드 입력 회로(18), 파워 컨트롤(20), 아비터(22)를 갖는 타이밍 컨트롤(24), 지연 회로(DLY1-3), 리프레시 타이머(리프레시 요구 회로)(26), 리프레시 어드레스 카운터(28), 제1 어드레스 래치 회로(30), 멀티플렉서(32), 제2 어드레스 래치 회로(34, 36), 로우 디코더(38), 입력 데이터 래치 회로(40), 출력 데이터 컨트롤(42), 컨피규레이션 레지스터(44), 칼럼 디코더(46), 센스 앰프/스위치(48), 메모리 셀 어레이(50) 및 복수의 사양 설정부(S1)를 구비하고 있다.
각 사양 설정부(S1)는 반도체 제조 공정에서 사용하는 포토마스크의 패턴 형상에 대응하여 실리콘 기판 상의 소정 위치에 형성되는 도전막에 의해 구성되어 있다. 이 실시 형태에서는, 포토마스크의 전환에 의해 동작 사양(제품 사양)이 제1 사양 또는 제2 사양의 의사 SRAM 중 어느 하나가 제조된다. 도전막은 사양 설정부(S1)의 단자(○표)를 접속하는 선으로 나타내고 있다. 이 예에서는, 각 사양 설 정부(S1)의 도전 패턴은 2번 단자에 접속되어 있고, 동작 사양이 제2 사양으로 설정되어 있을 때를 나타내고 있다. 제1 사양의 의사 SRAM은 1번 단자에 접속되는 도전 패턴에 의해 각 사양 설정부(S1)를 구성함으로써 제조된다.
입력 버퍼(10)는 어드레스 입력 인에이블 신호(AINENZ)가 고레벨인 기간에 활성화되고, 어드레스 단자(A19-16)를 통해 공급되는 어드레스 신호(A19-16)를 수신하며, 수신한 신호를 지연 회로(DLY1)에 출력한다. 어드레스 입력 인에이블 신호(AINENZ)는 후술하는 바와 같이 칩 인에이블 신호(/CE)와 어드레스 밸리드 신호(/ADV)가 모두 저레벨(유효 레벨, 활성화 기간)일 때에 활성화된다. 어드레스 단자(A19-16)는 액세스하는 메모리 셀(MC)을 나타내는 어드레스 신호(A19-0)만을 수신하는 어드레스 전용 단자이다.
입력 버퍼(12)는 어드레스 입력 인에이블 신호(AINENZ)가 고레벨인 기간에 활성화되고, 어드레스 단자(A15-0)를 통해 공급되는 어드레스 신호(A15-0)를 수신하며, 수신한 신호를 지연 회로(DLY2)에 출력한다. 어드레스 단자(A15-0)는 액세스하는 메모리 셀(MC)을 나타내는 어드레스 신호(A15-0)만을 수신하는 어드레스 전용 단자이다.
입력 버퍼(12)의 입력에 접속된 사양 설정부(S1)는 동작 사양(제품 사양)이 제1 사양으로 설정되어 있을 때에, 입력 버퍼(12)에 접지 전압(고정 레벨)을 공급하고, 동작 사양이 제2 사양으로 설정되어 있을 때에, 입력 버퍼(12)를 각 어드레스 단자(A15-0)에 접속한다. 이와 같이, 입력 버퍼(12)는 사양 설정부(S1)에 의해 동작 사양(제품 사양)이 제1 사양으로 설정되어 있을 때만 사용되며, 어드레스 신 호(A15-0)를 수신한다.
입력 버퍼(14)는 동작 사양이 제1 사양으로 설정되었을 때, 메모리 셀(MC)에 기록하는 데이터 신호(DQ15-8, DQ7-0)만을 수신하고, 동작 사양이 제2 사양으로 설정되었을 때, 어드레스 신호(A15-8, A7-0) 및 데이터 신호(DQ15-8, DQ7-0)를 수신한다. 즉, 단자(A/DQ15-0)는 제1 사양에서는 데이터 신호(DQ)의 전용 단자로서 기능하고, 제2 사양에서는 어드레스 신호(A) 및 데이터 신호(DQ)의 겸용 단자로서 기능한다. 입력 버퍼(14)는 입력 인에이블 신호(INENZ)가 고레벨인 기간에 활성화되고, 겸용 단자(A/DQ15-8, A/DQ7-0)를 통해 공급되는 어드레스 신호(A15-0) 및 데이터 신호(DQ15-0)를 수신하며, 수신한 신호를 지연 회로(DLY3)에 출력한다. 입력 인에이블 신호(INENZ)는 어드레스 입력 인에이블 신호(AINENZ)의 활성화 기간과, 기록 제어 신호(WRPX)의 활성화 기간을 OR한 신호이다.
출력 버퍼(16)는 메모리 셀(MC)로부터 판독되는 데이터 등을 겸용 단자(A/DQ15-8, A/DQ7-0)를 통해 의사 SRAM의 외부로 출력한다. 출력 버퍼(16)는 아웃풋 인에이블 신호(/OE)의 활성화 중에 데이터 신호(DQ)를 출력한다.
커맨드 입력 회로(18)는 외부 단자(커맨드 단자)를 통해 공급되는 커맨드 신호를 수신하고, 수신한 신호를 내부 커맨드 신호로서 파워 컨트롤(20) 및 타이밍 컨트롤(24)에 출력한다. 외부 단자는 판독 커맨드 및 기록 커맨드를 수신하는 액세스 단자로서 기능한다. 커맨드 신호로서 파워 다운 신호(/RP), 어드레스 밸리드 신호(/ADV), 칩 인에이블 신호(/CE), 라이트 인에이블 신호(/WE), 아웃풋 인에이블 신호(/OE), 업퍼(upper) 바이트 컨트롤 신호(/UB) 및 로우워(lower) 바이트 컨트롤 신호(/LB)가 있다. 내부 커맨드 신호로서 내부 어드레스 밸리드 신호(ADVX, ADVZ), 내부 칩 인에이블 신호(CEX), 내부 라이트 인에이블 신호(WEX), 내부 아웃풋 인에이블 신호(OEX), 내부 업퍼 바이트 컨트롤 신호(UBX) 및 내부 로우워 바이트 컨트롤 신호(LBX) 등이 있다.
칩 인에이블 신호(/CE)는 메모리 셀 어레이(50)를 액세스할 때에 활성화된다. 어드레스 밸리드 신호(/ADV)는 겸용 단자(A/DQ)에 공급되는 신호가 어드레스 신호(A15-0)일 때에 활성화된다. 기록 인에이블 신호(/WE)는 기록 동작을 실행할 때에 활성화된다. 아웃풋 인에이블 신호(/OE)는 판독 동작을 실행할 때에 활성화된다. 업퍼 바이트 컨트롤 신호(/UB)는 데이터 신호(DQ15-8)를 유효하게 할 때에 활성화된다. 로우워 바이트 컨트롤 신호(/LB)는 데이터 신호(DQ7-0)를 유효하게 할 때에 활성화된다.
파워 컨트롤(20)은 파워 다운 신호(/RP)의 활성화에 응답하여 의사 SRAM을 파워 다운 모드로 이행하기 때문에, 타이밍 컨트롤(24), 입력 버퍼(10, 12, 14), 출력 버퍼(16)에 제어 신호를 출력한다. 파워 다운 신호(/RP)가 활성화되고 있는 기간, 의사 SRAM은 칩의 상태를 통상 동작 모드로부터 파워 다운 모드로 이행한다. 파워 다운 모드 중, 메모리 셀(MC)에 데이터는 유지되지 않고, 의사 SRAM의 내부 회로는 커맨드 입력 회로(18)를 제거하여 동작을 정지한다. 이 때문에, 파워 다운 모드 중의 소비 전류는 수~수십 μA로 억제된다.
타이밍 컨트롤(24)은 커맨드 신호에 따라 메모리 셀 어레이(50) 및 다른 내부 회로의 동작을 제어하기 위한 제어 신호를 출력한다. 제어 신호로서 어드레스 입력 인에이블 신호(AINENZ), 제1 어드레스 래치 신호(ALATZ), 판독 제어 신호(RDPX), 기록 제어 신호(WRPX), 리프레시 제어 신호(REFPX), 레지스터 래치 신호(CREGLZ), 레지스터 판독 신호(CREGRZ) 등이 있다. 타이밍 컨트롤(24)의 아비터(22)는 외부 액세스 요구(판독 커맨드 및 기록 커맨드) 및 내부 리프레시 요구[리프레시 요구 신호(RREQZ)] 중 어느 것을 우선할지를 결정한다.
지연 회로(DLY1-3)는 동일한 지연 시간을 갖고 있다. 지연 회로(DLY1-3)는 어드레스 신호(A19-0)를 제1 어드레스 래치 회로(30)에 확실하게 래치시키기 위해서 어드레스 신호(A19-0)를 소정 시간 지연시켜 지연 어드레스 신호(DA19-0)로서 출력한다.
리프레시 타이머(26)는 리프레시 요구 신호(내부 리프레시 요구)(RREQZ)를, 예컨대 수십 μs의 주기로 발생한다. 리프레시 어드레스 카운터(28)는 리프레시하는 메모리 셀(MC)을 나타내는 리프레시 어드레스 신호(REFAD)를, 리프레시 요구 신호(RREQZ)에 동기하여 순차적으로 생성한다.
제1 어드레스 래치 회로(30)는 제1 어드레스 래치 신호(ALATZ)의 고레벨 기간에 지연 어드레스 신호(DA)를 외부 어드레스 신호(EA)로서 멀티플렉서(32)에 전송하고, 제1 어드레스 래치 신호(ALATZ)의 하강 엣지에 동기하여 지연 어드레스 신호(DA)를 래치한다. 래치한 신호는 외부 어드레스 신호(EA)로서 출력된다.
멀티플렉서(32)는 판독 동작 또는 기록 동작을 실행할 때에 외부 어드레스 신호(EA)[보다 상세하게는, 로우 어드레스에 대응하는 상위 비트(IA19-8)]를 선택하고, 리프레시 동작을 실행할 때에 리프레시 어드레스 신호(REFAD)를 선택하며, 선택한 신호를 내부 로우 어드레스 신호(IRA19-8)로서 제2 어드레스 래치 회로(34)에 출력한다.
제2 어드레스 래치 회로(34)는 멀티플렉서(32)로부터 출력되는 내부 로우 어드레스 신호(IRA19-8)를 판독 제어 신호(RDPX), 기록 제어 신호(WRPX) 또는 리프레시 제어 신호(REFPX)의 하강 엣지(활성화 엣지)에 동기하여 래치하고, 래치한 신호를 로우 어드레스 신호(RA19-8)로서 출력한다.
제2 어드레스 래치 회로(36)는 외부 어드레스 신호(EA19-0) 중 하위 비트의 내부 칼럼 어드레스 신호(ICA7-0)를 판독 제어 신호(RDPX), 기록 제어 신호(WRPX) 또는 리프레시 제어 신호(REFPX)의 하강 엣지에 동기하여 래치하고, 래치한 신호를 칼럼 어드레스 신호(CA7-0)로서 출력한다.
로우 디코더(38)는 로우 어드레스 신호(RA19-8)를 디코드하여 로우 디코드 신호를 생성하고, 메모리 셀 어레이(50)에 출력한다. 칼럼 디코더(46)는 칼럼 어드레스 신호(CA7-0)를 디코드하여 칼럼 디코드 신호를 생성하고, 센스 앰프/스위치(48)에 출력한다.
입력 데이터 래치 회로(40)는 입력 버퍼(14)를 통해 공급되는 데이터 신호(DQ15-0)(기록 데이터)를 기록 제어 신호(WRPX)에 동기하여 래치하고, 래치한 신호를 입력 데이터 신호(IDQ15-0)로서 센스 앰프/스위치(48)에 출력한다.
출력 데이터 컨트롤(42)은 센스 앰프/스위치(48) 및 컨피규레이션 레지스터(44)로부터 출력되는 출력 데이터 신호(ODQ15-0)를 유지하고, 소정의 타이밍으로 출력 버퍼(16)로 출력한다.
컨피규레이션 레지스터(44)는 의사 SRAM이 제2 사양으로 설정되어 있을 때에 유효해지며, 메모리 셀 어레이의 사용 영역을 설정하기 위해서 사용된다. 이 실시 형태에서는, 메모리 셀 어레이의 사용 영역은 2비트의 데이터 신호(DQ3-2)의 논리 레벨에 따라 풀 영역, 1/2, 1/4, 1/8 중 어느 하나로 설정된다. 제1 사양에서는, 컨피규레이션 레지스터(44)는 액세스할 수 없게 되며, 메모리 셀 어레이의 사용 영역은 항상 풀 영역으로 설정된다.
제2 사양에 있어서, 메모리 셀 어레이의 사용 영역은 의사 SRAM을 탑재하는 시스템의 사양에 따라 설정된다. 구체적으로는, 의사 SRAM은 파워 업 후에 컨피규레이션 레지스터 기록 커맨드(이하, CR 기록 커맨드)를 수신함으로써 레지스터 래치 신호(CREGLZ)가 활성화하고, 이 때의 겸용 단자(A/DQ3-2)의 논리값을 컨피규레이션 레지스터(44)에 기록한다. 시스템은, 예컨대 시스템 기판 상에 의사 SRAM 및 마이크로컴퓨터 등을 탑재함으로써 구성되며, 의사 SRAM은 마이크로컴퓨터에 의해 액세스된다.
CR 기록 커맨드는 어드레스 밸리드 단자(/ADV), 업퍼 바이트 컨트롤 신호(/UB), 로우워 바이트 컨트롤 신호(/LB) 및 아웃풋 인에이블 신호(/OE)를 고레벨로 유지하고, 칩 인에이블 신호(/CE) 및 라이트 인에이블 신호(/WE)를 저레벨로 유지함으로써 인식된다.
컨피규레이션 레지스터(44)에 설정된 값은 컨피규레이션 레지스터 판독 커맨드(이하, CR 판독 커맨드)를 의사 SRAM에 공급하고, 레지스터 판독 신호(CREGRZ)를 활성화함으로써 판독할 수 있다. CR 판독 커맨드는 어드레스 밸리드 단자(/ADV), 업퍼 바이트 컨트롤 신호(/UB), 로우워 바이트 컨트롤 신호(/LB) 및 라이트 인에이블 신호(/WE)를 고레벨로 유지하고, 칩 인에이블 신호(/CE) 및 아웃풋 인에이블 신호(/OE)를 저레벨로 유지함으로써 인식된다.
센스 앰프/스위치(48)는 도시하지 않은 센스 앰프 및 칼럼 스위치를 구비하고 있다. 센스 앰프는 판독 동작, 기록 동작 및 리프레시 동작 중에 동작하고, 상보의 비트선(BL, /BL)의 전압차를 증폭한다. 칼럼 스위치는 판독 동작 및 기록 동작 중에 칼럼 어드레스 신호(CA7-0)에 따라 온하고, 비트선(BL, /BL)과 도시하지 않은 데이터 버스선을 접속한다.
메모리 셀 어레이(50)는 매트릭스형으로 배치된 복수의 다이나믹 메모리 셀(MC)과, 메모리 셀(MC)에 접속된 복수의 워드선(WL) 및 복수의 비트선쌍(BL, /BL)을 구비하고 있다. 다이나믹 메모리 셀(MC)은 일반 DRAM의 메모리 셀과 동일하고, 데이터를 전하로서 유지하기 위한 커패시터와, 이 커패시터와 비트선[BL(또는 /BL)] 사이에 배치된 전송 트랜지스터를 구비하고 있다. 전송 트랜지스터의 게이트는 워드선(WL)에 접속되어 있다.
도 2는 도 1에 도시된 타이밍 컨트롤(24)을 상세하게 나타내고 있다. 타이밍 컨트롤(24)은 컨피규레이션 레지스터 제어 회로(52), 액세스 검출 회로(54), 글리치 필터(56, 58), 래치 신호 생성 회로(60), 입력 인에이블 생성 회로(62), 코어 제어 회로(64) 및 전술한 아비터(22)를 구비하고 있다.
컨피규레이션 레지스터 제어 회로(52)는 전술한 바와 같이 제2 사양에 있어서, 소정 조합의 커맨드 신호를 수신했을 때에, 컨피규레이션 레지스터(44)에 데이 터를 기록하기 위해서 레지스터 래치 신호(CREGLZ)를 활성화한다. 또한, 컨피규레이션 레지스터 제어 회로(52)는 제2 사양에 있어서, 별도의 소정 조합의 커맨드 신호를 수신했을 때에, 컨피규레이션 레지스터(44)로부터 데이터를 판독하기 위해서 레지스터 판독 신호(CREGRZ)를 활성화한다. 컨피규레이션 레지스터 제어 회로(52)는 제1 사양에서는, 사양 설정부(S1)의 설정에 의해 동작이 금지된다. 이 때, 레지스터 래치 신호(CREGLZ) 및 레지스터 판독 신호(CREGRZ)는 항상 저레벨로 비활성화된다.
액세스 검출 회로(54)는 칩 인에이블 신호(/CE) 및 어드레스 밸리드 신호(/ADV)가 모두 유효 레벨(저레벨)이 되었을 때에 외부 액세스 요구를 검출하고, 액세스 요구 신호(ACCX)를 활성화한다.
글리치 필터(56)는 내부 어드레스 밸리드 신호(ADVX)의 상승 엣지(후연(後緣); trailing edge)를 지연시켜 내부 어드레스 밸리드 신호(ADVDX)로서 출력한다. 글리치 필터(58)는 내부 칩 인에이블 신호(CEX)의 상승 엣지(후연)를 지연시켜 내부 칩 인에이블 신호(CEDX)로서 출력한다.
래치 신호 생성 회로(60)는 액세스 요구 신호(ACCX)를 반전하여 제1 어드레스 래치 신호(ALATZ)를 생성한다. 즉, 제1 어드레스 래치 신호(ALATZ)는 액세스 검출 회로(54)에 의한 외부 액세스 요구의 검출에 응답하여 활성화된다. 이 때, 래치 신호 생성 회로(60)는 도 1에 도시된 지연 회로(DLY1-3)에 대응하는 시간, 제1 어드레스 래치 신호(ALATZ)의 활성화를 지연시킨다. 보다 상세하게는, 제1 어드레스 래치 신호(ALATZ)의 활성화 타이밍은 어드레스 입력 인에이블 신호(AINENZ)의 활성 화 타이밍보다 느리게 설정된다.
입력 인에이블 생성 회로(62)는 내부 칩 인에이블 신호(CEDX) 및 내부 어드레스 밸리드 신호(ADVDX)가 모두 유효 레벨(저레벨)인 기간에 어드레스 입력 인에이블 신호(AINENZ)를 활성화한다. 내부 칩 인에이블 신호(CEDX) 및 내부 어드레스 밸리드 신호(ADVDX)의 후연은 글리치 필터(56, 58)에 의해 지연되고 있기 때문에, 어드레스 입력 인에이블 신호(AINENZ)의 비활성화 타이밍은 제1 어드레스 래치 신호(ALATZ)의 비활성화 타이밍보다 지연된다.
아비터(22)는 리프레시 동작을 실행할 때에, 리프레시 개시 신호(REFSZ)를 활성화하고, 액세스 동작(판독 동작 또는 기록 동작)을 실행할 때에, 액세스 개시 신호(ACTSZ)를 활성화한다. 아비터(22)의 상세한 것은 후술하는 도 3에서 설명한다.
코어 제어 회로(64)는 판독 동작을 실행할 때에 판독 제어 신호(RDPX)를 활성화하고, 기록 동작을 실행할 때에 기록 제어 신호(WRPX)를 활성화하며, 리프레시 동작을 실행할 때에 리프레시 제어 신호(REFPX)를 활성화한다. 코어 제어 회로(64)는 리프레시 동작의 완료에 응답하여 리프레시 종료 신호(REFSZ)를 활성화하고, 액세스 동작의 완료에 응답하여 액세스 종료 신호(ACTEZ)를 활성화한다. 또한, 코어 제어 회로(64)는 리프레시 동작 중 및 액세스 동작 중을 나타내는 로우 제어 신호(RASZ)를 아비터(22)에 출력한다.
도 3은 도 2에 도시된 아비터(22)를 상세하게 나타내고 있다. 아비터(22)는 래치 회로(66), 리프레시 유지 회로(68), 리프레시 마스크 회로(70), 리프레시 개 시 회로(72) 및 액세스 개시 회로(74)를 구비하고 있다.
래치 회로(66)는 플립플롭으로 구성되어 있고, 액세스 요구 신호(ACCX)의 활성화에 동기하여 리프레시 금지 신호(REFDISX)를 활성화하고, 액세스 종료 신호(ACTEZ)의 활성화에 동기하여 리프레시 금지 신호(REFDISX)를 비활성화한다. 후술하는 바와 같이, 리프레시 금지 신호(REFDISX)에 의해 리프레시 요구의 접수는 도 2에 도시된 액세스 검출 회로(54)에 의한 외부 액세스 요구의 검출로부터, 이 외부 액세스 요구에 대응하는 판독 동작 또는 기록 동작의 완료까지 금지된다.
리프레시 유지 회로(68)는 플립플롭으로 구성되어 있고, 리프레시 요구 신호(RREQZ)의 활성화에 동기하여 리프레시 유지 신호(REFHZ)를 활성화하며, 리프레시 종료 신호(REFEZ)의 활성화에 동기하여 리프레시 유지 신호(REFHZ)를 비활성화한다.
리프레시 마스크 회로(70)는 플립플롭으로 구성되어 있고, 리프레시 금지 신호(REFDISX)가 저레벨인 기간(리프레시 금지 기간), 리프레시 개시 신호(REFSOZ)의 출력을 금지한다. 리프레시 마스크 회로(70)는 리프레시 유지 회로(68)에 리프레시 요구가 유지되어 있는 경우, 리프레시 금지 신호(REFDISX)의 고레벨로의 변화(리프레시 금지로부터 리프레시 허가로의 천이)에 응답하여 리프레시 개시 신호(REFSOZ)를 활성화한다.
리프레시 개시 회로(72)는 리프레시 개시 신호(REFSOZ)의 활성화에 동기하여 리프레시 개시 신호(REFSZ)를 활성화하고, 리프레시 종료 신호(REFEZ)의 활성화에 동기하여 리프레시 개시 신호(REFSZ)를 비활성화한다. 도 2에 도시된 코어 제어 회 로(64)는 리프레시 개시 신호(REFSZ)를 활성화에 응답하여 리프레시 동작의 실행을 시작한다.
액세스 개시 회로(74)는 래치 회로(74a) 및 마스크 회로(74b)를 구비하고 있다. 래치 회로(74a)는 리프레시 금지 신호(REFDISX)의 저레벨로의 변화에 동기하여 설정되며, 액세스 요구 신호(AREQZ)를 활성화한다. 래치 회로(74a)는 액세스 개시 신호(ACTSZ)의 활성화에 동기하여 리셋되며, 액세스 요구 신호(AREQZ)를 비활성화한다. 마스크 회로(74b)는 리프레시 개시 신호(REFSZ)가 활성화 중에 액세스 요구 신호(AREQZ)에 응답하여 액세스 개시 신호(ACTSZ)를 활성화하는 것을 마스크한다. 마스크 회로(74b)는 리프레시 개시 신호(REFSZ)의 비활성화 중에 액세스 요구 신호(AREQZ)에 응답하여 액세스 개시 신호(ACTSZ)를 활성화한다.
도 4는 제1 실시 형태에 있어서, 제2 사양으로 설정된 의사 SRAM의 아비터(22)의 동작을 나타내고 있다. 이 예에서는, 의사 SRAM은 액세스 요구[판독 커맨드(RD) 또는 기록 커맨드(WD)]를 수신하기 직전에 리프레시 요구(RREQZ)를 발생한다.
우선, 리프레시 요구(RREQZ)에 응답하여 리프레시 유지 신호(REFHZ)는 고레벨로 활성화된다[도 4(a)]. 이 때, 액세스 요구는 발생하지 않기 때문에, 리프레시 금지 신호(REFDISX)는 비활성화 상태에 있다. 즉, 리프레시 요구(RREQZ)의 접수는 허가되어 있다. 따라서, 리프레시 요구(RREQZ)에 응답하여 리프레시 개시 신호(REFSOZ, REFSZ)가 순차적으로 활성화되고[도 4(b)], 리프레시 동작(REF)이 실행된다[도 4(c)].
리프레시 요구(RREQZ)가 발생한 후, 액세스 요구가 공급되며, 액세스 요구 신호(ACCX)가 저레벨로 활성화된다[도 4(d)]. 액세스 요구 신호(ACCX)의 활성화에 응답하여 리프레시 금지 신호(REFDISX)가 저레벨로 활성화된다[도 4(e)]. 리프레시 금지 신호(REFDISX)가 활성화되고 있는 기간, 리프레시 요구(RREQZ)의 접수는 금지된다. 리프레시 금지 신호(REFDISX)의 활성화에 동기하여 액세스 요구 신호(AREQZ)가 활성화된다[도 4(f)]. 이 때, 리프레시 개시 신호(REFSZ)가 활성화되고 있기 때문에, 액세스 개시 신호(ACTSZ)는 활성화되지 않는다.
리프레시 동작(REF)의 실행 완료에 동기하여 리프레시 종료 신호(REFEZ)가 출력된다[도 4(g)]. 리프레시 종료 신호(REFEZ)에 동기하여 리프레시 유지 신호(REFHZ)가 비활성화된다[도 4(h)]. 동시에, 리프레시 개시 신호(REFSOZ, REFSZ)는 비활성화된다[도 4(i)]. 리프레시 종료 신호(REFEZ)의 비활성화에 응답하여 액세스 개시 신호(ACTSZ)가 활성화되고[도 4(j)], 판독 동작(RD) 또는 기록 동작(WR)이 실행된다[도 4(k)]. 액세스 개시 신호(ACTSZ)의 활성화에 동기하여 액세스 요구 신호(AREQZ)가 비활성화되며, 액세스 개시 신호(ACTSZ)는 자기 리셋된다[도 4(1)]. 이 후, 판독 동작(RD) 또는 기록 동작(WR)의 종료에 응답하여 액세스 종료 신호(ACTEX)가 활성화된다[도 4(m)]. 액세스 종료 신호(ACTEX)의 활성화에 동기하여 리프레시 금지 신호(REFDISX)가 고레벨로 비활성화되고, 리프레시 요구 신호(RREQZ)의 접수가 다시 시작된다[도 4(n)].
도 5는 제1 실시 형태에 있어서, 제2 사양으로 설정된 의사 SRAM의 아비터(22)의 다른 동작을 나타내고 있다. 도 4와 동일한 동작에 대해서는 상세한 설명 을 생략한다. 이 예에서는, 의사 SRAM은 액세스 요구[판독 커맨드(RD) 또는 기록 커맨드(WR)]를 수신한 직후에 리프레시 요구(RREQZ)를 발생한다.
우선, 액세스 요구가 공급되어 액세스 요구 신호(ACCX)가 저레벨로 활성화되고[도 5(a)], 리프레시 금지 신호(REFDISX)가 활성화된다[도 5(b)]. 리프레시 금지 신호(REFDISX)의 활성화에 동기하여 액세스 요구 신호(AREQZ)가 활성화된다[도 5(c)]. 이 때, 리프레시 개시 신호(REFSZ는 비활성화되고 있기 때문에, 액세스 요구 신호(AREQZ)에 동기하여 액세스 개시 신호(ACTSZ)는 활성화된다[도 5(d)]. 그리고, 판독 동작(RD) 또는 기록 동작(WR)이 실행된다[도 5(e)]. 리프레시 금지 신호(REFDISX)가 활성화되고 있는 기간, 리프레시 요구(RREQZ)의 접수는 금지된다.
한편, 액세스 요구 신호(ACCX)가 활성화된 후에 리프레시 요구(RREQZ)가 활성화되고[도 5(f)], 리프레시 유지 신호(REFHZ)가 활성화된다[도 5(g)]. 이 때, 리프레시 금지 신호(REFDISX)는 활성화되고 있기 때문에, 리프레시 개시 신호(REFSOZ)는 활성화되지 않는다. 다음에, 판독 동작(RD) 또는 기록 동작(WR)의 종료에 응답하여 액세스 종료 신호(ACTEX)가 활성화되고[도 5(h)], 리프레시 금지 신호(REFDISX)가 비활성화된다[도 5(i)].
리프레시 유지 신호(REFHZ)가 활성화되고 있기 때문에, 리프레시 금지 신호(REFDISX)의 비활성화에 응답하여 리프레시 개시 신호(REFSOZ, REFSZ)가 활성화되고[도 5(j)], 리프레시 동작(REF)이 실행된다[도 5(k)]. 리프레시 동작(REF)의 실행 완료에 동기하여 리프레시 종료 신호(REFEZ)가 출력되며[도 5(1)], 리프레시 유지 신호(REFHZ)가 비활성화된다[도 5(m)]. 동시에, 리프레시 개시 신호(REFSOZ, REFSZ)가 비활성화된다[도 5(n)].
도 6은 제1 실시 형태에 있어서, 제2 사양으로 설정된 의사 SRAM의 동작을 나타내고 있다. 이 예에서는, 전술한 도 4와 마찬가지로 의사 SRAM은 기록 커맨드(액세스 요구)를 수신하기 직전에 리프레시 요구(RREQZ)를 발생한다. 도 4와 동일한 동작에 대해서는 상세한 설명을 생략한다. 또한, 제2 사양에서는, 칩 인에이블 신호(/CE)와 어드레스 밸리드 신호(/ADV)가 모두 유효 레벨(저레벨)일 때에, 액세스 요구가 인식된다.
예컨대, 의사 SRAM이 탑재되는 시스템의 어드레스 맵 상에 의사 SRAM을 포함하여 복수의 반도체 기억 장치가 할당될 때, 시스템은 어드레스를 디코드하여 칩 인에이블 신호를 생성하고, 칩 인에이블 단자(/CE)에 공급한다. 한편, 시스템의 어드레스 맵 상에 의사 SRAM만이 할당될 때, 시스템은 칩 인에이블 단자(/CE)를 저레벨로 고정할 수 있다. 이 실시 형태에서는, 타이밍 컨트롤러(24) 내에 액세스 검출 회로(54) 및 래치 회로(66)를 형성함으로써, 칩 인에이블 단자(/CE)가 저레벨로 고정된 경우에도, 의사 SRAM은 판독 동작 및 기록 동작을 올바르게 실행할 수 있다.
우선, 스탠바이 상태에 있어서 리프레시 요구 신호(RREQZ)가 활성화된다[도 6(a)]. 리프레시 금지 신호(REFDISX)는 비활성화되고 있기 때문에, 리프레시 요구(RREQZ)에 응답하여 리프레시 개시 신호(REFSZ)가 활성화된다[도 6(b)]. 도 1에 도시된 멀티플렉서(32)는 리프레시 개시 신호(REFSZ)가 활성화되고 나서 소정 기간, 리프레시 어드레스 신호(REFAD)를 내부 로우 어드레스 신호(IRA)로서 출력한다[도 6(c)]. 그리고, 리프레시 어드레스 신호(REFAD)가 나타내는 메모리 셀(MC)에 대한 리프레시 동작(REF)이 실행된다[도 6(d)].
리프레시 요구(RREQZ)가 발생한 후, 어드레스 밸리드 신호(/ADV)가 소정 기간 저레벨로 활성화된다[도 6(e)]. 어드레스 밸리드 신호(/ADV)의 활성화 기간에 대응하여 겸용 단자(A/DQ)에 어드레스 신호(ADD)가 공급된다[도 6(f)]. 이 때, 칩 인에이블 신호(/CE)도 저레벨로 활성화되고 있기 때문에, 외부 액세스 요구가 인식되고, 액세스 요구 신호(ACCX)가 저레벨로 활성화된다[도 6(g)]. 어드레스 밸리드 신호(/ADV)가 비활성화된 후, 라이트 인에이블 신호(/WL), 업퍼 바이트 컨트롤 신호(/UB) 및 로우워 바이트 컨트롤 신호(/LB)의 활성화에 대응하여 기록 데이터(DIN)가 겸용 단자(A/DQ)에 공급된다[도 6(h)]. 또한, 외부 액세스 요구가 기록 요구 또는 판독 동작 중 어느 것인지는 라이트 인에이블 신호(/WE) 또는 아웃풋 인에이블 신호(/OE)의 활성화에 의해 결정한다. 이 예에서는 라이트 인에이블 신호(/WE)가 활성화되기 때문에, 기록 동작이 실행된다.
어드레스 밸리드 신호(/ADV)의 활성화에 응답하여 어드레스 입력 인에이블 신호(AINENZ)가 소정 기간 활성화된다[도 6(i)]. 액세스 요구 신호(ACCX)의 활성화에 응답하여 어드레스 래치 신호(ALATZ)가 소정 기간 활성화된다[도 6(j)]. 어드레스 래치 신호(ALATZ)의 활성화 기간은 어드레스 입력 인에이블 신호(AINENZ)의 활성화 기간에 포함되어 있다.
어드레스 입력 인에이블 신호(AINENZ)의 활성화에 의해 도 1에 도시한 입력 버퍼(10, 12, 14)가 활성화되고, 겸용 단자(A/DQ)에 공급되어 있는 어드레스 신호(ADD)는 지연 어드레스 신호선(DA)에 공급된다[도 6(k)]. 어드레스 래치 신 호(ALATZ)의 활성화 기간에 지연 어드레스 신호(DA)는 도 1에 도시된 제1 어드레스 래치 회로(30)를 통과하여 외부 어드레스 신호(EA)로서 공급되며, 어드레스 래치 신호(ALATZ)의 비활성화에 동기하여 제1 어드레스 래치 회로(30)에 래치된다[도 6(1)]. 제1 어드레스 래치 회로(30)에 의해 겸용 단자(A/DQ)를 통해 공급되고, 확정 기간이 짧은 어드레스 신호(A19-0)를 확정 기간이 긴 외부 어드레스 신호(EA)로 변환할 수 있다. 따라서, 외부 어드레스 신호(EA)를 수신하는 멀티플렉서(32) 등의 내부 회로의 타이밍 마진을 향상시킬 수 있어, 메모리 셀(MC)을 확실하게 액세스할 수 있다.
멀티플렉서(32)는 리프레시 어드레스 신호(REFAD) 대신에 어드레스 신호(ADD를 선택하고, 내부 로우 어드레스 신호(IRA)로서 출력한다. 제2 어드레스 래치 회로(34, 36)는 내부 로우 어드레스 신호(IRA) 및 내부 칼럼 어드레스 신호(ICA)를 기록 제어 신호(WRPX)의 활성화에 동기하여 래치하고, 래치한 신호를 로우 디코더(38) 및 칼럼 디코더(46)를 통해 메모리 셀 어레이(50)에 출력한다[도 6(m)].
한편, 도 4와 마찬가지로 액세스 요구 신호(ACCX)의 활성화에 응답하여 리프레시 금지 신호(REFDISX)가 활성화되고, 리프레시 요구(RREQZ)의 접수는 금지된다[도 6(n)]. 리프레시 동작(REF)의 실행의 완료에 동기하여 리프레시 개시 신호(REFSZ)가 비활성화되고, 액세스 개시 신호(ACTSZ)가 활성화된다[도 6(o)]. 그리고, 기록 동작(WR)이 실행된다[도 6(p)]. 리프레시 금지 신호(REFDISX)는 기록 동작의 완료에 응답하여 비활성화된다[도 6(q)].
전술한 동작은 판독 커맨드가 공급되는 경우도 마찬가지로 실행된다. 판독 커맨드가 공급되는 경우, 라이트 인에이블 신호(/WE) 대신에 아웃풋 인에이블 신호(/OE)가 활성화되고, 겸용 단자(A/DQ)에는 메모리 셀(MC)로부터 판독된 데이터가 도 1에 도시된 출력 버퍼(16)를 통해 출력된다. 제2 어드레스 래치 회로(34, 36)는 판독 제어 신호(RDPX)에 동기하여 동작한다. 그 밖의 동작은 도 6에 도시된 기록 동작과 동일하다.
도 7은 제1 실시 형태에 있어서의 제2 사양으로 설정된 의사 SRAM의 다른 동작을 나타내고 있다. 도 4 내지 도 6과 동일한 동작에 대해서는 상세한 설명을 생략한다. 이 예에서는 전술한 도 5와 마찬가지로 의사 SRAM은 기록 커맨드(WR)(액세스 요구)를 수신한 직후에 리프레시 요구(RREQZ)를 발생한다. 칩 인에이블 신호(/CE)는 액세스마다 활성화되거나 또는 항상 활성화된다.
우선, 스탠바이 상태에 있어서 어드레스 밸리드 신호(/ADV)가 활성화되고 (액세스 요구), 액세스 요구 신호(ACCX)가 활성화된다[도 7(a)]. 어드레스 밸리드 신호(/ADV) 및 액세스 요구 신호(ACCX)의 활성화에 응답하여 어드레스 입력 인에이블 신호(AINENZ) 및 어드레스 래치 신호(ALATZ)가 소정 기간 활성화되고[도 7(b)], 도 6과 마찬가지로 제1 어드레스 래치 회로(30)에 어드레스 신호(ADD)가 래치된다[도 7(c)].
또한, 액세스 요구 신호(ACCX)의 활성화에 응답하여 리프레시 금지 신호(REFDISX)가 활성화된다[도 7(d)]. 이 때, 리프레시 개시 신호(REFSZ)는 비활성화되고 있다. 이 때문에, 리프레시 금지 신호(REFDISX)의 활성화에 응답하여 액세스 개시 신호(ACTSZ)는 활성화되고, 기록 동작(WR)이 실행된다[도 7(e)].
기록 동작(WR)의 완료에 응답하여 리프레시 금지 신호(REFDISX)가 비활성화된다[도 7(f)]. 리프레시 금지 신호(REFDISX)의 비활성화에 응답하여 리프레시 개시 신호(REFSZ)가 활성화된다[도 7(g)]. 리프레시 개시 신호(REFSZ)가 활성화되고 나서 소정 기간, 리프레시 어드레스 신호(REFAD)가 내부 로우 어드레스 신호(IRA)로서 출력된다[도 7(h)]. 리프레시 동작(REF)이 실행된다[도 7(i)].
전술한 동작은 도 6과 마찬가지로 판독 커맨드가 공급되는 경우도 동일하게 실행된다. 판독 커맨드가 공급되는 경우, 기록 인에이블 신호(/WE) 대신에 출력 인에이블 신호(/OE)가 활성화되고, 겸용 단자(A/DQ)에는 메모리 셀(MC)로부터 판독된 데이터가 도 1에 도시된 출력 버퍼(16)를 통해 출력된다. 제2 어드레스 래치 회로(34, 36)는 판독 제어 신호(RDPX)에 동기하여 동작한다. 그 밖의 동작은 기록 동작과 동일하다.
도 8은 제1 실시 형태의 의사 SRAM에 있어서, 제1 사양으로 설정된 상태를 나타내고 있다. 도시를 생략하고 있지만, 각 사양 설정부(S1)의 도전 패턴은 1번 단자에 접속되어 있다. 이 때문에, 입력 버퍼(12)는 유효해지고, 어드레스 신호(AD15-0)를 수신하며, 입력 버퍼(14) 및 출력 버퍼(16)에 접속된 겸용 단자(A/DQ)는 데이터 신호(DQ15-0)의 전용 단자로서 사용된다.
지연 회로(DLY1-2)로부터 출력되는 지연 어드레스 신호(DA19-0)는 제1 어드레스 래치 회로(30)를 통하지 않고서 멀티플렉서(32) 및 제2 어드레스 래치 회로(36)에 직접 공급된다. 제1 사양으로 설정된 의사 SRAM은 어드레스 신호(A19-0) 및 데이터 신호(DQ15-0)를 각각 전용 단자로 수신하기 때문에 어드레스 신호(A19- 0)의 확정 기간을 칩 인에이블 신호(/CE)의 활성화 기간과 동등한 길이로 할 수 있다. 따라서, 어드레스 신호(A19-0)를 일시적으로 유지하는 제1 어드레스 래치 회로(30)는 불필요하다.
제1 사양에서는, 어드레스 신호(A19-0) 및 데이터 신호(DQ15-0)는 각각 전용 단자에 공급되기 때문에, 어드레스 신호(A19-0)와 데이터 신호(DQ15-0)를 식별하기 위한 어드레스 밸리드 단자(/ADV)는 불필요하게 된다. 이 때문에, 접지 전압이 어드레스 밸리드 신호(/ADV)로서 커맨드 입력 회로(18)에 공급된다.
도 9는 제1 실시 형태에 있어서, 제1 사양으로 설정된 의사 SRAM의 타이밍 컨트롤(24)을 나타내고 있다. 제1 사양에서는, 어드레스 밸리드 신호(/ADV)의 경로가 접지 전압으로 고정되기 때문에, 액세스 요구 신호(ACCX), 제1 어드레스 래치 신호(ALATZ) 및 어드레스 입력 인에이블 신호(AINENZ)는 칩 인에이블 신호(/CE)만의 활성화에 응답하여 생성된다. 즉, 제1 사양에서는, 칩 인에이블 신호(/CE)만이 유효 레벨(저레벨)일 때에, 외부 액세스 요구가 인식된다. 레지스터 래치 신호(CREGLZ) 및 레지스터 판독 신호(CREGRZ)는 항상 비활성화된다. 따라서, 제1 사양에서는, 컨피규레이션 레지스터(44)는 액세스되지 않고, 무효 상태가 된다.
도 10은 제1 실시 형태에 있어서, 제1 사양으로 설정된 의사 SRAM의 아비터(22)의 동작을 나타내고 있다. 이 예에서는, 전술한 도 4와 마찬가지로 의사 SRAM은 액세스 요구[판독 커맨드(RD) 또는 기록 커맨드(WR)]를 수신하기 직전에 리프레시 요구(RREQZ)를 발생한다. 도 4와 동일한 동작에 대해서는 상세한 설명을 생략한다.
의사 SRAM을 탑재하는 시스템은 의사 SRAM을 액세스할 때에 칩 인에이블 신호(/CE)를 소정 기간 활성화한다[도 10(a)]. 액세스 요구 신호(ACCX) 및 리프레시 금지 신호(REFDISX)는 칩 인에이블 신호(/CE)만의 활성화에 동기하여 활성화된다[도 10(b)]. 그 밖의 동작은 도 4(제2 사양)와 동일하다.
도 11은 제1 실시 형태에 있어서, 제1 사양으로 설정된 의사 SRAM의 동작을 나타내고 있다. 이 예에서는, 전술한 도 6과 마찬가지로 의사 SRAM은 기록 커맨드(액세스 요구)를 수신하기 직전에 리프레시 요구(RREQZ)를 발생한다. 제1 사양에서는, 액세스 요구 신호(ACCX) 및 어드레스 입력 인에이블 신호(AINENZ)는 칩 인에이블 신호(/CE)에만 응답하여 활성화된다[도 11(a)]. 그 밖의 동작은 도 6과 동일하므로, 설명을 생략한다.
이상, 제1 실시 형태에서는, 칩 인에이블 신호(/CE) 및 어드레스 밸리드 신호(/ADV)가 모두 유효 레벨이 되었을 때에 외부 액세스 요구를 검출하고, 이 검출로부터 액세스 동작이 완료될 때까지 동안, 리프레시 요구(RREQZ)의 접수를 금지한다. 이 때문에, 어드레스 신호(A15-0)와 데이터 신호(DQ15-0)를 수신하는 겸용 단자(A/DQ15-0)를 포함하며, 어드레스 밸리드 신호(/ADV)에 의해 어드레스 신호의 공급을 식별하는 의사 SRAM에 있어서, 판독 동작(RD) 및 기록 동작(WR)과, 리프레시 요구(RREQZ)에 응답하는 리프레시 동작(REF)이 경합하는 것을 방지할 수 있다. 이 결과, 의사 SRAM이 오동작하는 것을 방지할 수 있다.
어드레스 신호(A19-0)를 외부 액세스 요구에 대응하여 생성되는 액세스 요구 신호(ACCX)에 응답하여 제1 어드레스 래치 회로(30)에 의해 래치한다. 이 때문에, 겸용 단자(A/DQ)에 공급되는 확정 기간이 짧은 어드레스 신호를 확정 기간이 긴 외부 어드레스 신호(EA)로 변환할 수 있다. 외부 어드레스 신호(EA)를 이용하여 판독 동작 및 기록 동작을 실행함으로써, 어드레스 신호를 처리하는 회로[멀티플렉서(32), 제2 어드레스 래치 회로(34, 36) 등]의 타이밍 마진을 확보할 수 있다. 이 결과, 어드레스 신호를 확실하게 수신할 수 있고, 오류 래치 등에 따른 의사 SRAM의 오동작을 방지할 수 있다. 타이밍 마진을 확보할 수 있기 때문에, 회로 설계가 용이해진다. 또한, 제조 조건의 변동의 영향을 쉽게 받지 않게 되기 때문에, 수율을 향상시킬 수 있다. 또한, 겸용 단자(A/DQ)에 공급되는 어드레스 신호의 셋업 시간 및 홀딩 시간을 최소한으로 설정할 수 있기 때문에, 액세스 시간을 단축할 수 있다.
리프레시 어드레스 신호(REFAD) 또는 외부 어드레스 신호(EA)를 선택하는 멀티플렉서(32)는 제1 어드레스 래치 회로(30)와 제2 어드레스 래치 회로(34) 사이에 배치된다. 이 때문에, 멀티플렉서(32)는 제1 어드레스 래치 회로(30)에 의해 래치된 어드레스 신호(A15-0)와, 리프레시 어드레스 카운터(28)로부터 출력되는 리프레시 어드레스 신호(REFAD)를 여유를 갖고 선택하여, 전환할 수 있다. 내부 회로의 타이밍에 마진이 생기기 때문에, 회로 설계를 용이하게 행할 수 있어 수율도 향상된다.
또한, 멀티플렉서(32)를 제1 어드레스 래치 회로(30)의 입력측에 배치하는 경우, 확정 기간이 긴 리프레시 어드레스 신호(REFAD)와, 확정 기간이 짧은 어드레스 신호(A19-8)를 전환할 필요가 있다. 이 때, 멀티플렉서(32)는 확정 기간이 짧은 어드레스 신호에 맞추어 동작시킬 필요가 있어, 충분한 타이밍 마진을 확보할 수 없다. 멀티플렉서(32)를 제2 어드레스 래치 회로(34)의 출력측에 배치하는 경우, 판독 제어 신호(RDPX) 등으로 래치한 로우 어드레스 신호를 멀티플렉서(32)에 의해 더 선택할 필요가 있다. 이 때문에, 메모리 셀 어레이(50)로의 어드레스 신호의 공급이 지연되게 된다.
의사 SRAM의 제품 사양(동작 사양)은 포토마스크의 패턴 형상에 대응하여 반도체 기판 상의 소정 위치에 형성되는 도전막(사양 설정부 S1)의 접속 목적지에 따라 제1 사양 또는 제2 사양으로 설정된다. 따라서, 제품 사양을 전환하는 회로가 불필요하게 되어 의사 SRAM의 칩 사이즈를 최소한으로 할 수 있다. 사양 설정부(S1)의 설정 내용에 따라 제품 사양을 변경할 수 있기 때문에, 하나의 설계 데이터로부터 동작 사양이 상이한 2개의 제품을 제조할 수 있다. 이 결과, 의사 SRAM의 개발 비용 및 제조 비용을 삭감할 수 있다.
이미 제1 사양의 의사 SRAM이 개발되어 있는 경우, 이 의사 SRAM을 개량하여 제1 사양 및 제2 사양으로 전환할 수 있는 의사 SRAM을 설계함으로써, 이미 있는 설계 자산을 유효하게 활용할 수 있다. 이 결과, 설계 비용을 삭감할 수 있다. 또한, 포토마스크는 제품을 제조하기 위한 1 세트에 배선 공정의 1장을 추가함으로써, 상이한 2개의 제품을 제조할 수 있다. 이 때문에, 제조 비용을 삭감할 수 있다.
도 12는 본 발명의 반도체 기억 장치의 제2 실시 형태를 나타내고 있다. 제1 실시 형태와 동일한 요소에 대해서는 동일한 부호를 붙이고, 상세한 설명은 생략한 다. 이 반도체 기억 장치는 실리콘 기판 상에 CMOS 프로세스를 사용하여 의사 SRAM으로서 형성되어 있다. 의사 SRAM은 예컨대 휴대전화 등의 휴대기기에 탑재되는 워크 메모리에 사용된다.
이 실시 형태의 사양 설정부(S1)는 퓨즈 회로(프로그램 회로)로 구성되어 있다. 또한, 의사 SRAM은 테스트 모드 단자(TM), 테스트 단자(TEST) 및 테스트 제어 회로(76)를 구비하고 있다. 단자 TM, TEST는 의사 SRAM의 테스트 공정에 있어서, 프로브를 접촉시키기 위한 패드로서 형성되어 있다. 이 때문에, 단자 TM, TEST는 출하되는 의사 SRAM의 외부 단자에는 존재하지 않는다.
테스트 제어 회로(76)는 테스트 모드 단자(TM)에 고레벨이 공급되고 있는 기간동안, 액세스 동작을 실행하는 통상 동작 모드로부터 테스트 모드로 이행한다. 이 때, 사양 설정부(S1)는 테스트 제어 회로(76)로부터 출력되는 테스트 제어 신호(TCN)에 의해 퓨즈 회로의 프로그램 상태에 관계없이 테스트 단자(TEST)의 논리 레벨에 따라 제1 사양 또는 제2 사양으로 전환한다. 예컨대, 테스트 단자(TEST)에 저레벨이 공급되고 있는 동안, 의사 SRAM은 제1 사양으로 설정된다. 테스트 단자(TEST)에 고레벨이 공급되고 있는 동안 의사 SRAM은 제2 사양으로 설정된다.
이상, 제2 실시 형태에 있어서도 제1 실시 형태와 동일한 효과를 얻을 수 있다. 사양 설정부(S1)를 퓨즈 회로로 더 구성함으로써, 퓨즈의 프로그램에 따라 제품 사양을 제1 사양 또는 제2 사양으로 설정할 수 있다. 즉, 의사 SRAM의 제조 후에 제품 사양을 설정할 수 있다. 따라서, 미리 제조된 의사 SRAM을 생산 계획에 맞추어 제1 사양품 또는 제2 사양품으로 분류할 수 있다. 제조 후의 생산 계획의 변 경에도 신속히 대응할 수 있다.
테스트 모드 단자(TM), 테스트 신호(TEST) 및 테스트 제어 회로(76)를 설치함으로써, 퓨즈의 프로그램 상태에 관계없이 제품 사양을 일시적으로 제1 사양 또는 제2 사양 중 어느 하나로 전환할 수 있다. 즉, 퓨즈의 프로그램 상태에 관계없이 의사 SRAM을 제1 사양 및 제2 사양으로 전환하여 테스트할 수 있다. 예컨대, 테스트에 의해 의사 SRAM이 제1 사양으로서 동작하지만 제2 사양에서는 동작하지 않는 것이 판명되었을 때에, 그 의사 SRAM을 퓨즈 회로(사양 설정부 S1)에 의해 제1 사양으로 설정함으로써, 불량을 구제할 수 있다. 이 결과, 수율을 향상시킬 수 있어, 제조 비용을 삭감할 수 있다. 동작 사양을 자유자재로 전환할 수 있기 때문에, 불량 해석도 용이해진다.
도 13은 본 발명의 반도체 기억 장치의 제3 실시 형태를 나타내고 있다. 제1 실시 형태와 동일한 요소에 대해서는 동일한 부호를 붙이고, 상세한 설명은 생략한다. 이 반도체 기억 장치는 실리콘 기판 상에 CMOS 프로세스를 사용하여 의사 SRAM으로서 형성되어 있다. 의사 SRAM은 예컨대 휴대전화 등의 휴대기기에 탑재되는 워크 메모리에 사용된다.
이 실시 형태의 사양 설정부(S1)는 퓨즈 회로(프로그램 회로)로 구성되어 있다. 또한, 의사 SRAM은 테스트 제어 회로(78)를 구비하고 있다. 테스트 제어 회로(78)는 통상 동작에서는 사용하지 않는 조합의 커맨드 신호(/CE, /WE, /UB, /LB)를 수신했을 때에, 테스트 커맨드를 인식하고, 액세스 동작을 실행하는 통상 동작 모드로부터 테스트 모드로 이행하거나 또는 테스트 모드로부터 통상 동작 모드로 이행한다. 사양 설정부(S1)는 테스트 제어 회로(78)로부터 출력되는 테스트 제어 신호(TCN)에 의해 퓨즈 회로의 프로그램 상태에 관계없이 테스트 커맨드의 내용에 따라 제1 사양 또는 제2 사양으로 전환한다.
이상, 제3 실시 형태에 있어서도 제1 및 제2 실시 형태와 동일한 효과를 얻을 수 있다. 또한, 테스트 커맨드에 따라 의사 SRAM을 일시적으로 제1 사양 또는 제2 사양으로 설정할 수 있다. 이 때문에, 의사 SRAM 칩을 패키징한 후, 또는 출하한 후에도 퓨즈 회로(사양 설정부 S1)의 프로그램 상태에 관계없이 의사 SRAM의 동작 사양을 제1 사양 또는 제2 사양으로 전환할 수 있다.
또한, 전술한 제1 실시 형태에서는, 포토마스크의 전환에 따라 의사 SRAM의 동작 사양을 제1 사양 또는 제2 사양으로 전환하는 예에 대해서 설명하였다. 본 발명은 이러한 실시 형태에 한정되지 않는다. 예컨대, 사양 설정부(S1)를 공급되는 전압값에 따라 동작 사양이 전환되도록 설계해 두고, 의사 SRAM의 조립 공정에 있어서, 일단이 사양 설정부(S1)에 접속되는 본딩 와이어의 타단을 전원선(VDD) 또는 접지선(VSS)에 접속함으로써, 동작 사양을 제1 사양 또는 제2 사양으로 설정하여도 좋다. 이 때, 제2 또는 제3 실시 형태에서 설명한 바와 같이, 설정한 동작 사양을 일시적으로 무효로 하여 동작 사양을 테스트 제어 회로에 의해 제1 사양 또는 제2 사양으로 전환되도록 하여도 좋다.
전술한 제2 실시 형태에서는, 사양 설정부(S1)를 퓨즈를 이용하여 구성하는 예에 대해서 설명하였다. 본 발명은 이러한 실시 형태에 한정되지 않는다. 예컨대, 퓨즈 대신에 EPROM, EEPROM 또는 FeRAM 등의 전기적으로 프로그램 가능한 메모리 셀을 이용하여 사양 설정부(S1)를 구성하여도 좋다.
이상, 본 발명에 대해서 상세히 설명하여 왔지만, 상기한 실시 형태 및 그 변형예는 발명의 일례에 불과하며, 본 발명은 이것에 한정되지 않는다. 본 발명을 일탈하지 않는 범위에서 변형 가능한 것은 분명하다.
본 발명을 어드레스 밸리드 단자를 가지며, 리프레시를 자동적으로 실행하는 반도체 기억 장치에 적용함으로써, 리프레시 동작과 액세스 동작이 경합함에 따른 반도체 기억 장치의 오동작을 방지할 수 있다.
도 1은 본 발명의 반도체 기억 장치의 제1 실시 형태를 도시한 블록도.
도 2는 도 1에 도시된 타이밍 컨트롤을 상세하게 도시한 블록도.
도 3은 도 2에 도시된 아비터를 상세하게 도시한 회로도.
도 4는 제1 실시 형태에 있어서, 제2 사양으로 설정된 의사 SRAM의 아비터의 동작을 도시한 타이밍도.
도 5는 제1 실시 형태에 있어서, 제2 사양으로 설정된 의사 SRAM의 아비터의 다른 동작을 도시한 타이밍도.
도 6은 제1 실시 형태에 있어서, 제2 사양으로 설정된 의사 SRAM의 동작을 도시한 타이밍도.
도 7은 제1 실시 형태에 있어서, 제2 사양으로 설정된 의사 SRAM의 다른 동작을 도시한 타이밍도.
도 8은 제1 실시 형태의 의사 SRAM에 있어서, 제1 사양으로 설정된 상태를 도시한 블록도.
도 9는 제1 실시 형태의 의사 SRAM의 타이밍 컨트롤에 있어서, 제1 사양으로 설정된 상태를 도시한 블록도.
도 10은 제1 실시 형태에 있어서, 제1 사양으로 설정된 의사 SRAM의 아비터(22)의 동작을 도시한 타이밍도.
도 11은 제1 실시 형태에 있어서, 제1 사양으로 설정된 의사 SRAM의 동작을 도시한 타이밍도.
도 12는 본 발명의 반도체 기억 장치의 제2 실시 형태를 도시한 블록도.
도 13은 본 발명의 반도체 기억 장치의 제3 실시 형태를 도시한 블록도.

Claims (3)

  1. 다이나믹 메모리 셀을 갖는 메모리 셀 어레이와,
    내부 리프레시 요구를 소정 주기로 발생하는 리프레시 요구 회로와,
    액세스할 메모리 셀을 나타내는 어드레스 신호 및 메모리 셀에 기록할 데이터 신호를 수신하는 겸용 단자와,
    상기 메모리 셀 어레이를 액세스할 때에 유효하게 되는 칩 인에이블 신호를 수신하는 칩 인에이블 단자와,
    상기 겸용 단자에 공급되는 신호가 상기 어드레스 신호인 것을 나타내는 어드레스 밸리드 신호를 수신하는 어드레스 밸리드 단자와,
    상기 칩 인에이블 신호 및 상기 어드레스 밸리드 신호가 모두 유효 레벨이 되었을 때에 외부 액세스 요구를 검출하는 액세스 검출 회로와,
    상기 외부 액세스 요구 및 상기 내부 리프레시 요구 중 어느 것을 우선할지를 결정하고, 상기 액세스 검출 회로에 의한 검출에 응답하여 상기 내부 리프레시 요구의 접수를 금지하고, 수신한 상기 칩 인에이블 신호 및 상기 어드레스 밸리드 신호에 대응하는 판독 동작 또는 기록 동작의 완료에 응답하여 상기 내부 리프레시 요구의 접수를 허가하는 아비터와,
    제1 어드레스 래치 신호에 응답하여 상기 어드레스 신호를 래치하고, 외부 어드레스 신호로서 출력하는 제1 어드레스 래치 회로와,
    리프레시할 메모리 셀을 나타내는 리프레시 어드레스 신호를, 상기 내부 리프레시 요구에 동기하여 순차적으로 생성하는 리프레시 어드레스 카운터와,
    상기 제1 어드레스 래치 회로의 출력에 접속되어, 상기 외부 어드레스 신호 또는 상기 리프레시 어드레스 신호 중 어느 하나를 선택하여 출력하는 멀티플렉서와,
    상기 멀티플렉서의 출력에 접속되어, 상기 제1 어드레스 래치 신호와는 상이하고 상기 외부 액세스 요구가 검출된 경우의 판독 커맨드 또는 기록 커맨드의 수신에 동기하는 제2 어드레스 래치 신호에 응답하여 상기 멀티플렉서부터의 상기 외부 어드레스 신호 또는 상기 내부 리프레쉬 어드레스 신호 중 어느 하나를 래치하고, 상기 메모리 셀 어레이에 출력하는 제2 어드레스 래치 회로
    를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 제1 어드레스 래치 신호는, 상기 액세스 검출 회로의 출력에 응답하여 활성화되는 신호인 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항 또는 제2항에 있어서,
    메모리 셀로부터 데이터를 판독하는 판독 커맨드 및 메모리 셀에 데이터를 기록하는 기록 커맨드 중 적어도 어느 하나를 수신하는 액세스 커맨드 단자와,
    상기 액세스 검출 회로에 의한 검출에 응답하여 상기 제1 어드레스 래치 신호를 활성화하는 래치 신호 생성 회로
    를 구비하고 있는 것을 특징으로 하는 반도체 기억 장치.
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