JPWO2006008796A1 - 半導体記憶装置 - Google Patents

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Abstract

兼用端子は、アドレス信号およびデータ信号を受信する。アドレスバリッド端子は、兼用端子に供給される信号がアドレス信号であることを示すアドレスバリッド信号を受信する。アービタは、外部アクセス要求および内部リフレッシュ要求のいずれを優先するかを決定する。アービタは、チップイネーブル信号およびアドレスバリッド信号が共に有効レベルになったこと（外部アクセス要求）に応答して内部リフレッシュ要求の受け付けを禁止する。アービタは、読み出し動作または書き込み動作の完了に応答して内部リフレッシュ要求の受け付けを許可する。この結果、アドレス信号およびデータ信号を受信する兼用端子を有する半導体記憶装置において、読み出し動作および書き込み動作と、内部リフレッシュ要求に応答するリフレッシュ動作とが競合することを防止し、誤動作を防止する。

Description

本発明は、アドレス信号およびデータ信号を受信する兼用端子を有し、メモリセルのリフレッシュを自動的に実行する半導体記憶装置に関する。
近年、擬似ＳＲＡＭ（Ｐｓｅｕｄｏ-ＳＲＡＭ）と呼ばれる半導体メモリが注目されている。擬似ＳＲＡＭは、ＤＲＡＭのメモリセル（ダイナミックメモリセル）を有し、メモリセルのリフレッシュ動作を内部で自動的に実行することでＳＲＡＭとして動作する。ダイナミックメモリセルは、面積が小さい。このため、ビットコストが低く、大容量の擬似ＳＲＡＭを開発できる。
擬似ＳＲＡＭは、リフレッシュ動作を実行するための内部リフレッシュ要求を、外部アクセス要求（読み出し要求または書き込み要求）と無関係（非同期）に所定の周期で発生する。特開２００１−２４３７６５号公報には、リフレッシュ動作とアクセス動作とが衝突することを防止するために、内部リフレッシュ要求と外部アクセス要求との優先順を決めるアービタを内蔵した擬似ＳＲＡＭが記載されている。
一方、アドレス信号とデータ信号を同じ端子で受信する半導体記憶装置が提案されている。兼用端子を形成することで、端子数が少なくなるため、チップサイズは小さくなり、製品コストは下がる。この種の半導体記憶装置は、兼用端子にアドレス端子が供給されていることを認識するためのアドレスバリッド信号を受けるアドレスバリッド端子を有している。半導体記憶装置をアクセスするシステムは、アドレス信号を兼用端子に供給するとき、アドレスバリッド端子を有効レベルに設定し、データ信号を兼用端子に供給するとき、アドレスバリッド端子を無効レベルに設定する。
特開２００１−２４３７６５号公報
本発明は、アドレス信号およびデータ信号を受信する兼用端子を、擬似ＳＲＡＭに提供する場合に発生する以下の問題点を解決するためになされた。
一般に、擬似ＳＲＡＭは、チップイネーブル信号の活性化を受けたときに、外部アクセス要求を認識する。また、疑似ＳＲＡＭをアクセスするシステムは、外部アクセス要求時にアクセスアドレスを供給する必要がある。したがって、擬似ＳＲＡＭに兼用端子が形成される場合、システムは、疑似ＳＲＡＭをアクセスするときに、チップイネーブル端子とともにアドレスバリッド端子を有効レベルに設定する必要がある。換言すれば、チップイネーブル端子を有効レベルに固定した状態では、アドレスバリッド信号が外部アクセス要求として認識される。
しかし、擬似ＳＲＡＭの上記アービタは、外部アクセス要求をチップイネーブル信号のみで認識している。このため、チップイネーブル信号が有効レベルに固定された場合、アービタは、外部アクセス要求を認識できず、リフレッシュ要求を優先し続けてしまう。この結果、リフレッシュ動作とアクセス動作が競合し、擬似ＳＲＡＭは、誤動作する。
アドレス信号を兼用端子で受信する場合、アドレス信号の確定期間は短くなる。誤ったアドレス信号を取り込むと、半導体記憶装置は誤動作する。また、確定期間の短いアドレス信号を用いて、半導体記憶装置の内部回路を動作させる場合、内部回路のタイミングマージンが減少し、回路設計が難しくなる。タイミングマージンが減少すると、製造条件の変動の影響を受けやすくなり、歩留は低下する。
擬似ＳＲＡＭでは、アクセス動作を実行するかリフレッシュ動作を実行するかにより、メモリセルアレイに供給するアドレス信号として、外部アドレス信号または内部で生成されるリフレッシュアドレス信号を選択するする必要がある。外部アドレスの確定期間が短い場合、アドレス信号を選択するためのタイミングマージンは減少する。誤ったアドレス信号を選択すると、半導体記憶装置は誤動作する。
アドレス信号およびデータ信号を受信する兼用端子を有する半導体記憶装置を新規に設計する場合、設計コストおよびホトマスクなどの製造コストが新たに必要になる。既にある設計資産を流用することで、これ等コストは削減される。
本発明の目的は、アドレス信号およびデータ信号を受信する兼用端子を有し、リフレッシュを自動的に実行する半導体記憶装置において、リフレッシュ動作とアクセス動作とが競合することを防止し、誤動作を防止することにある。
本発明の別の目的は、アドレス信号およびデータ信号を受信する兼用端子に供給されるアドレス信号を確実に受信し、半導体記憶装置の誤動作を防止することにある。
さらに、本発明の別の目的は、兼用端子を介して受信するアドレス信号と、半導体記憶装置の内部で発生するリフレッシュアドレス信号とを確実に切り替え、アクセス動作およびリフレッシュ動作を実行することにある。
また、本発明の別の目的は、アドレス信号およびデータ信号を受信する兼用端子を有する半導体記憶装置を容易に製造することにある。
本発明の半導体記憶装置の第１の形態では、兼用端子は、アドレス信号およびデータ信号を受信する。アドレスバリッド端子は、兼用端子に供給される信号がアドレス信号であることを示すアドレスバリッド信号を受信する。アクセス検出回路は、チップイネーブル信号およびアドレスバリッド信号が共に有効レベルになったときに、アドレス信号が示すダイナミックメモリセルに対する外部アクセス要求を検出する。
アービタは、外部アクセス要求および内部リフレッシュ要求のいずれを優先するかを決定する。アービタは、アクセス検出回路による検出に応答してリフレッシュ要求回路が発生する内部リフレッシュ要求の受け付けを禁止する。また、アービタは、受信したチップイネーブル信号およびアドレスバリッド信号に対応する読み出し動作または書き込み動作の完了に応答して内部リフレッシュ要求の受け付けを許可する。このため、アドレス信号およびデータ信号を受信する兼用端子と、アドレスバリッド端子とを有する半導体記憶装置において、読み出し動作および書き込み動作と、内部リフレッシュ要求に応答するリフレッシュ動作とが競合することを防止でき、誤動作することを防止できる。
本発明の半導体記憶装置の第１の形態における好ましい例では、アクセスコマンド端子は、メモリセルからデータを読み出す読み出しコマンドおよびメモリセルにデータを書き込む書き込みコマンドの少なくともいずれかを受信する。ラッチ信号生成回路は、アクセス検出回路による検出に応答して、第１アドレスラッチ信号を活性化する。第１アドレスラッチ回路は、第１アドレスラッチ信号の活性化に応答してアドレス信号を受信してラッチし、外部アドレス信号として出力する。第２アドレスラッチ回路は、読み出しコマンドまたは書き込みコマンドの受信に同期して外部アドレス信号をラッチし、ラッチした信号をメモリセルアレイに出力する。
兼用端子を介してアドレス信号を受信する場合、アドレス信号の確定期間は、専用端子を用いる場合に比べ短い。兼用端子で受信するアドレス信号を、第１アドレスラッチ回路で一旦ラッチすることで、アドレス信号の確定期間が短い場合にも、アドレス信号を確実に受信し、確定期間の長い外部アドレス信号を生成できる。この結果、アドレス信号の誤ラッチによる半導体記憶装置の誤動作を防止できる。さらに、兼用端子に入力されるアドレス信号のセットアップ時間およびホールド時間を最小限に設定できるため、アクセス時間を短縮できる。
本発明の半導体記憶装置の第２の形態では、アドレス専用端子は、アドレス信号を受信する。アービタは、外部アクセス要求および内部リフレッシュ要求のいずれを優先するかを決定する。仕様設定部は、動作仕様を第１仕様および第２仕様のいずれかに設定する。
第１仕様に設定された半導体記憶装置は、アドレスバリッド端子を無効にして兼用端子でデータ信号のみを受信し、アドレス専用端子を有効にする。アービタは、チップイネーブル信号が有効レベルであることを検出したときに内部リフレッシュ要求の受け付けを禁止する。また、アービタは、受信したチップイネーブル信号に対応する読み出し動作または書き込み動作の完了に応答して内部リフレッシュ要求の受け付けを許可する。
第２仕様に設定された半導体記憶装置は、上述した第１の形態と同じ動作をする。このため、読み出し動作および書き込み動作と、内部リフレッシュ要求に応答するリフレッシュ動作とが競合することを防止でき、誤動作することを防止できる。さらに、この半導体記憶装置では、仕様設定部の設定内容に応じて動作仕様を変更できるため、１つの設計データから動作仕様の異なる２つの製品を容易に製造できる。この結果、半導体記憶装置の開発コストおよび製造コストを削減できる。
本発明の半導体記憶装置の第２の形態における好ましい例では、半導体記憶装置は、上述した第１の形態と同じ機能を有するアクセスコマンド端子、ラッチ信号生成回路、第１および第２アドレスラッチ回路を有する。第２アドレスラッチ回路は、第１仕様では、アドレス信号をラッチし、第２仕様では、外部アドレス信号をラッチする。したがって、第２仕様に設定された半導体記憶装置は、上述した第１の形態と同じ特徴を有する。すなわち、アドレス信号の誤ラッチによる半導体記憶装置の誤動作を防止でき、アクセス時間を短縮できる。
本発明の半導体記憶装置の第２の形態における好ましい例では、仕様設定部は、半導体製造工程で使用するホトマスクのパターン形状に対応して半導体基板上の所定の位置に形成される導電膜を有する。動作仕様は、導電膜により形成される信号経路に応じて、第１仕様または第２仕様に設定される。したがって、半導体記憶装置の製品仕様（動作仕様）を、使用するホトマスクに応じて最適に切り替えることができる。動作仕様を切り替える回路が不要なため、半導体記憶装置のチップサイズを最小限にできる。
本発明の半導体記憶装置の第２の形態における好ましい例では、仕様設定部は、プログラム回路を有する。動作仕様は、プログラム回路にプログラムされた情報に応じて、第１仕様または第２仕様に設定される。したがって、半導体記憶装置の製品仕様（動作仕様）を、半導体記憶装置を製造した後に設定できる。第１または第２仕様に切り替えられる半導体記憶装置を予め製造できるため、製造後の生産計画（出荷計画）の変更にも迅速に対応できる。
本発明の半導体記憶装置の第２の形態における好ましい例では、テストモード端子は、テストモード信号を受信する。テスト端子は、テスト信号を受信する。仕様設定部は、テストモード信号が有効レベルを示すときに、プログラム回路の設定状態にかかわらず、テスト信号の論理レベルに応じて、動作仕様を第１仕様または第２仕様のいずれかに切り替える。したがって、半導体記憶装置を、プログラム回路の設定状態にかかわらず、第１仕様および第２仕様に切り替えてテストできる。例えば、第１仕様として動作するが第２仕様では動作しないことがテストにより判明したときに、その半導体記憶装置をプログラム回路により第１仕様に設定することで、不良を救済できる。この結果、歩留を向上でき、製造コストを削減できる。
本発明の半導体記憶装置の第２の形態における好ましい例では、テスト制御回路は、通常動作では使用しない組み合わせの信号を受けたときに、半導体記憶装置の動作状態をテストモードに移行する。仕様設定部は、動作仕様をテストモード中に、プログラム回路の設定状態にかかわらずテスト信号に応じて第１仕様または第２仕様のいずれかに切り替える。この半導体記憶装置においても、上述と同様に、歩留を向上でき、製造コストを削減できる。
本発明の半導体記憶装置の第１および第２の形態における好ましい例では、リフレッシュアドレスカウンタは、フレッシュするメモリセルを示すリフレッシュアドレス信号を、内部リフレッシュ要求に同期して順次生成する。マルチプレクサは、第１アドレスラッチ回路と第２アドレスラッチ回路との間に配置され、外部アドレス信号またはリフレッシュアドレス信号のいずれかを第２アドレスラッチ回路に供給する。第２アドレスラッチ回路は、マルチプレクサにより選択されたアドレス信号をラッチする。一般的に、内部リフレッシュ要求の発生周期は、アクセス時間に比べて十分に長いため、リフレッシュアドレス信号の確定期間は長い。このため、マルチプレクサを第１アドレスラッチ回路と第２アドレスラッチ回路との間に配置することで、マルチプレクサは、余裕を持ってアドレス信号を切り替えることができる。内部回路のタイミングマージンを確保できるため、半導体記憶装置の誤動作を防止でき、歩留を向上できる。また、回路設計を容易に行うことができる。
本発明の半導体記憶装置の第１の実施形態を示すブロック図である。 図１に示したタイミングコントロールの詳細を示すブロック図である。 図２に示したアービタの詳細を示す回路図である。 第１の実施形態において、第２仕様に設定された擬似ＳＲＡＭのアービタの動作を示すタイミング図である。 第１の実施形態において、第２仕様に設定された擬似ＳＲＡＭのアービタの別の動作を示すタイミング図である。 第１の実施形態において、第２仕様に設定された擬似ＳＲＡＭの動作を示すタイミング図である。 第１の実施形態において、第２仕様に設定された擬似ＳＲＡＭの別の動作を示すタイミング図である。 第１の実施形態の擬似ＳＲＡＭにおいて、第１仕様に設定された状態を示すブロック図である。 第１の実施形態の擬似ＳＲＡＭのタイミングコントロールにおいて、第１仕様に設定された状態を示すブロック図である。 第１の実施形態において、第１仕様に設定された擬似ＳＲＡＭのアービタ２２の動作を示すタイミング図である。 第１の実施形態において、第１仕様に設定された擬似ＳＲＡＭの動作を示すタイミング図である。 本発明の半導体記憶装置の第２の実施形態を示すブロック図である。 本発明の半導体記憶装置の第３の実施形態を示すブロック図である。
以下、本発明の実施形態を図面を用いて説明する。図中の二重丸は、外部端子を示している。図に太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。外部端子を介して供給される信号には、端子名と同じ符号を使用する。また、信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”Ｚ”の付く信号は、正論理を示している。先頭に”／”の付く信号および末尾に”Ｘ”の付く信号は、負論理を示している。
図１は、本発明の半導体記憶装置の第１の実施形態を示している。この半導体記憶装置は、シリコン基板上にＣＭＯＳプロセスを使用して擬似ＳＲＡＭとして形成されている。擬似ＳＲＡＭは、例えば、携帯電話等の携帯機器に搭載されるワークメモリに使用される。
擬似ＳＲＡＭは、入力バッファ１０、１２、１４、出力バッファ１６、コマンド入力回路１８、パワーコントロール２０、アービタ２２を有するタイミングコントロール２４、遅延回路ＤＬＹ１−３、リフレッシュタイマ（リフレッシュ要求回路）２６、リフレッシュアドレスカウンタ２８、第１アドレスラッチ回路３０、マルチプレクサ３２、第２アドレスラッチ回路３４、３６、ロウデコーダ３８、入力データラッチ回路４０、出力データコントロール４２、コンフィギュレーションレジスタ４４、コラムデコーダ４６、センスアンプ／スイッチ４８、メモリセルアレイ５０および複数の仕様設定部Ｓ１を有している。
各仕様設定部Ｓ１は、半導体製造工程で使用するホトマスクのパターン形状に対応してシリコン基板上の所定の位置に形成される導電膜により構成されている。この実施形態では、ホトマスクの切り替えにより、動作仕様（製品仕様）が第１仕様または第２仕様の擬似ＳＲＡＭのいずれかが製造される。導電膜は、仕様設定部Ｓ１の端子（丸印）を接続する線で示している。この例では、各仕様設定部Ｓ１の導電パターンは２番の端子に接続されており、動作仕様が第２仕様に設定されているときを示している。第１仕様の擬似ＳＲＡＭは、１番の端子に接続される導電パターンにより各仕様設定部Ｓ１を構成することで製造される。
入力バッファ１０は、アドレス入力イネーブル信号ＡＩＮＥＮＺが高レベルの期間に活性化され、アドレス端子Ａ１９−１６を介して供給されるアドレス信号Ａ１９−１６を受信し、受信した信号を遅延回路ＤＬＹ１に出力する。アドレス入力イネーブル信号ＡＩＮＥＮＺは、後述するように、チップイネーブル信号／ＣＥとアドレスバリッド信号／ＡＤＶとが共に低レベル（有効レベル、活性化期間）のときに活性化される。アドレス端子Ａ１９−１６は、アクセスするメモリセルＭＣを示すアドレス信号Ａ１９−０のみを受信するアドレス専用端子である。
入力バッファ１２は、アドレス入力イネーブル信号ＡＩＮＥＮＺが高レベルの期間に活性化され、アドレス端子Ａ１５−０を介して供給されるアドレス信号Ａ１５−０を受信し、受信した信号を遅延回路ＤＬＹ２に出力する。アドレス端子Ａ１５−０は、アクセスするメモリセルＭＣを示すアドレス信号Ａ１５−０のみを受信するアドレス専用端子である。
入力バッファ１２の入力に接続された仕様設定部Ｓ１は、動作仕様（製品仕様）が第１仕様に設定されているときに、入力バッファ１２に接地電圧（固定レベル）を供給し、動作仕様が第２仕様に設定されているときに、入力バッファ１２を各アドレス端子Ａ１５−０に接続する。このように、入力バッファ１２は、仕様設定部Ｓ１により動作仕様（製品仕様）が第１仕様に設定されているときのみ使用され、アドレス信号Ａ１５−０を受信する。
入力バッファ１４は、動作仕様が第１仕様に設定されたとき、メモリセルＭＣに書き込むデータ信号ＤＱ１５−８、ＤＱ７−０のみを受信し、動作仕様が第２仕様に設定されたとき、アドレス信号Ａ１５−８、Ａ７−０およびデータ信号ＤＱ１５−８、ＤＱ７−０を受信する。すなわち、端子Ａ／ＤＱ１５−０は、第１仕様ではデータ信号ＤＱの専用端子として機能し、第２仕様ではアドレス信号Ａおよびデータ信号ＤＱの兼用端子として機能する。入力バッファ１４は、入力イネーブル信号ＩＮＥＮＺが高レベルの期間に活性化され、兼用端子Ａ／ＤＱ１５−８、Ａ／ＤＱ７−０を介して供給されるアドレス信号Ａ１５−０およびデータ信号ＤＱ１５−０を受信し、受信した信号を遅延回路ＤＬＹ３に出力する。入力イネーブル信号ＩＮＥＮＺは、アドレス入力イネーブル信号ＡＩＮＥＮＺの活性化期間と、書き込み制御信号ＷＲＰＸの活性化期間をオアした信号である。
出力バッファ１６は、メモリセルＭＣから読み出されるデータ等を兼用端子Ａ／ＤＱ１５−８、Ａ／ＤＱ７−０を介して、擬似ＳＲＡＭの外部に出力する。出力バッファ１６は、アウトプットイネーブル／ＯＥの活性化中に、データ信号ＤＱを出力する。
コマンド入力回路１８は、外部端子（コマンド端子）を介して供給されるコマンド信号を受信し、受信した信号を内部コマンド信号としてパワーコントロール２０およびタイミングコントロール２４に出力する。外部端子は、読み出しコマンドおよび書き込みコマンドを受信するアクセス端子として機能する。コマンド信号として、パワーダウン信号／ＲＰ、アドレスバリッド信号／ＡＤＶ、チップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥ、アウトプットイネーブル信号／ＯＥ、アッパーバイトコントロール信号／ＵＢおよびロウアーバイトコントロール信号／ＬＢがある。内部コマンド信号として、内部アドレスバリッド信号ＡＤＶＸ、ＡＤＶＺ、内部チップイネーブル信号ＣＥＸ、内部ライトイネーブル信号ＷＥＸ、内部アウトプットイネーブル信号ＯＥＸ、内部アッパーバイトコントロール信号ＵＢＸおよび内部ロウアーバイトコントロール信号ＬＢＸ等がある。
チップイネーブル信号／ＣＥは、メモリセルアレイ５０をアクセスするときに活性化される。アドレスバリッド信号／ＡＤＶは、兼用端子Ａ／ＤＱに供給される信号がアドレス信号Ａ１５−０であるときに活性化される。ライトイネーブル信号／ＷＥは、書き込み動作を実行するときに活性化される。アウトプットイネーブル信号／ＯＥは、読み出し動作を実行するときに活性化される。アッパーバイトコントロール信号／ＵＢは、データ信号ＤＱ１５−８を有効にするときに活性化される。ロウアーバイトコントロール信号／ＬＢは、データ信号ＤＱ７−０を有効にするときに活性化される。
パワーコントロール２０は、パワーダウン信号／ＲＰの活性化に応答して、擬似ＳＲＡＭをパワーダウンモードに移行するため、タイミングコントロール２４、入力バッファ１０、１２、１４、出力バッファ１６に制御信号を出力する。パワーダウン信号／ＲＰが活性化されている期間、擬似ＳＲＡＭは、チップの状態を通常動作モードからパワーダウンモードに移行する。パワーダウンモード中、メモリセルＭＣにデータは保持されず、擬似ＳＲＡＭの内部回路は、コマンド入力回路１８を除き動作を停止する。このため、パワーダウンモード中の消費電流は、数〜数十μＡに抑えられる。
タイミングコントロール２４は、コマンド信号に応じてメモリセルアレイ５０および他の内部回路の動作を制御するための制御信号を出力する。制御信号として、アドレス入力イネーブル信号ＡＩＮＥＮＺ、第１アドレスラッチ信号ＡＬＡＴＺ、読み出し制御信号ＲＤＰＸ、書き込み制御信号ＷＲＰＸ、リフレッシュ制御信号ＲＥＦＰＸ、レジスタラッチ信号ＣＲＥＧＬＺ、レジスタ読み出し信号ＣＲＥＧＲＺ等がある。タイミングコントロール２４のアービタ２２は、外部アクセス要求（読み出しコマンドおよび書き込みコマンド）および内部リフレッシュ要求（リフレッシュ要求信号ＲＲＥＱＺ）のいずれを優先するかを決定する。
遅延回路ＤＬＹ１−３は、同じ遅延時間を有している。遅延回路ＤＬＹ１−３は、アドレス信号Ａ１９−０を第１アドレスラッチ回路３０に確実にラッチさせるために、アドレス信号Ａ１９−０を所定時間遅らせて遅延アドレス信号ＤＡ１９−０として出力する。
リフレッシュタイマ２６は、リフレッシュ要求信号（内部リフレッシュ要求）ＲＲＥＱＺを、例えば、数十μｓの周期で発生する。リフレッシュアドレスカウンタ２８は、リフレッシュするメモリセルＭＣを示すリフレッシュアドレス信号ＲＥＦＡＤを、リフレッシュ要求信号ＲＲＥＱＺに同期して順次生成する。
第１アドレスラッチ回路３０は、第１アドレスラッチ信号ＡＬＡＴＺの高レベル期間に遅延アドレス信号ＤＡを外部アドレス信号ＥＡとしてマルチプレクサ３２に転送し、第１アドレスラッチ信号ＡＬＡＴＺの立ち下がりエッジに同期して遅延アドレス信号ＤＡをラッチする。ラッチした信号は、外部アドレス信号ＥＡとして出力される。
マルチプレクサ３２は、読み出し動作または書き込み動作を実行するときに外部アドレス信号ＥＡ（より詳細には、ロウアドレスに対応する上位ビットＩＡ１９−８）を選択し、リフレッシュ動作を実行するときにリフレッシュアドレス信号ＲＥＦＡＤを選択し、選択した信号を内部ロウアドレス信号ＩＲＡ１９−８として第２アドレスラッチ回路３４に出力する。
第２アドレスラッチ回路３４は、マルチプレクサ３２から出力される内部ロウアドレス信号ＩＲＡ１９−８を、読み出し制御信号ＲＤＰＸ、書き込み制御信号ＷＲＰＸまたはリフレッシュ制御信号ＲＥＦＰＸの立ち下がりエッジ（活性化エッジ）に同期してラッチし、ラッチした信号をロウアドレス信号ＲＡ１９−８として出力する。
第２アドレスラッチ回路３６は、外部アドレス信号ＥＡ１９−０のうち下位ビットの内部コラムアドレス信号ＩＣＡ７−０を、読み出し制御信号ＲＤＰＸ、書き込み制御信号ＷＲＰＸまたはリフレッシュ制御信号ＲＥＦＰＸの立ち下がりエッジに同期してラッチし、ラッチした信号をコラムアドレス信号ＣＡ７−０として出力する。
ロウデコーダ３８は、ロウアドレス信号ＲＡ１９−８をデコードしてロウデコード信号を生成し、メモリセルアレイ５０に出力する。コラムデコーダ４６は、コラムアドレス信号ＣＡ７−０をデコードしてコラムデコード信号を生成し、センスアンプ／スイッチ４８に出力する。
入力データラッチ回路４０は、入力バッファ１４を介して供給されるデータ信号ＤＱ１５−０（書き込みデータ）を、書き込み制御信号ＷＲＰＸに同期してラッチし、ラッチした信号を入力データ信号ＩＤＱ１５−０としてセンスアンプ／スイッチ４８に出力する。
出力データコントロール４２は、センスアンプ／スイッチ４８およびコンフィギュレーションレジスタ４４から出力される出力データ信号ＯＤＱ１５−０を保持し、所定のタイミングで出力バッファ１６に出力する。
コンフィギュレーションレジスタ４４は、擬似ＳＲＡＭが第２仕様に設定されているときに有効になり、メモリセルアレイの使用領域を設定するために使用される。この実施形態では、メモリセルアレイの使用領域は、２ビットのデータ信号ＤＱ３−２の論理レベルに応じて、フル領域、１／２、１／４、１／８のいずれかに設定される。第１仕様では、コンフィギュレーションレジスタ４４はアクセスできなくなり、メモリセルアレイの使用領域は、常にフル領域に設定される。
第２仕様において、メモリセルアレイの使用領域は、擬似ＳＲＡＭを搭載するシステムの仕様に応じて設定される。具体的には、擬似ＳＲＡＭは、パワーアップ後にコンフィギュレーションレジスタ書き込みコマンド（以下、ＣＲ書き込みコマンド）を受けることで、レジスタラッチ信号ＣＲＥＧＬＺが活性化し、このときの兼用端子Ａ／ＤＱ３−２の論理値をコンフィギュレーションレジスタ４４に書き込む。システムは、例えば、システム基板上に擬似ＳＲＡＭおよびマイクロコンピュータ等を搭載することで構成され、擬似ＳＲＡＭは、マイクロコンピュータによりアクセスされる。
ＣＲ書き込みコマンドは、アドレスバリッド端子／ＡＤＶ、アッパーバイトコントロール信号／ＵＢ、ロウアーバイトコントロール信号／ＬＢおよびアウトプットイネーブル信号／ＯＥを高レベルに保持し、チップイネーブル信号／ＣＥおよびライトイネーブル信号／ＷＥを低レベルに保持することで認識される。
コンフィギュレーションレジスタ４４に設定された値は、コンフィギュレーションレジスタ読み出しコマンド（以下、ＣＲ読み出しコマンド）を擬似ＳＲＡＭに供給し、レジスタ読み出し信号ＣＲＥＧＲＺを活性化することで読み出すことができる。ＣＲ読み出しコマンドは、アドレスバリッド端子／ＡＤＶ、アッパーバイトコントロール信号／ＵＢ、ロウアーバイトコントロール信号／ＬＢおよびライトイネーブル信号／ＷＥを高レベルに保持し、チップイネーブル信号／ＣＥおよびアウトプットイネーブル信号／ＯＥを低レベルに保持することで認識される。
センスアンプ／スイッチ４８は、図示しないセンスアンプおよびコラムスイッチを有している。センスアンプは、読み出し動作、書き込み動作およびリフレッシュ動作中に動作し、相補のビット線ＢＬ、／ＢＬの電圧差を増幅する。コラムスイッチは、読み出し動作および書き込み動作中にコラムアドレス信号ＣＡ７−０に応じてオンし、ビット線ＢＬ、／ＢＬと図示しないデータバス線とを接続する。
メモリセルアレイ５０は、マトリックス状に配置された複数のダイナミックメモリセルＭＣと、メモリセルＭＣに接続された複数のワード線ＷＬおよび複数のビット線対ＢＬ、／ＢＬを有している。ダイナミックメモリセルＭＣは、一般のＤＲＡＭのメモリセルと同じであり、データを電荷として保持するためのキャパシタと、このキャパシタとビット線ＢＬ（または／ＢＬ）との間に配置された転送トランジスタとを有している。転送トランジスタのゲートは、ワード線ＷＬに接続されている。
図２は、図１に示したタイミングコントロール２４の詳細を示している。タイミングコントロール２４は、コンフィギュレーションレジスタ制御回路５２、アクセス検出回路５４、グリッチフィルタ５６、５８、ラッチ信号生成回路６０、入力イネーブル生成回路６２、コア制御回路６４および上述したアービタ２２を有している。
コンフィギュレーションレジスタ制御回路５２は、上述したように、第２仕様において、所定の組み合わせのコマンド信号を受けたときに、コンフィギュレーションレジスタ４４にデータを書き込むために、レジスタラッチ信号ＣＲＥＧＬＺを活性化する。また、コンフィギュレーションレジスタ制御回路５２は、第２仕様において、別の所定の組み合わせのコマンド信号を受けたときに、コンフィギュレーションレジスタ４４からデータを読み出すために、レジスタ読み出し信号ＣＲＥＧＲＺを活性化する。コンフィギュレーションレジスタ制御回路５２は、第１仕様では、仕様設定部Ｓ１の設定により動作が禁止される。このとき、レジスタラッチ信号ＣＲＥＧＬＺおよびレジスタ読み出し信号ＣＲＥＧＲＺは、常に低レベルに非活性化される。
アクセス検出回路５４は、チップイネーブル信号／ＣＥおよびアドレスバリッド信号／ＡＤＶが共に有効レベル（低レベル）になったときに外部アクセス要求を検出し、アクセス要求信号ＡＣＣＸを活性化する。
グリッチフィルタ５６は、内部アドレスバリッド信号ＡＤＶＸの立ち上がりエッジ（後縁）を遅延させ、内部アドレスバリッド信号ＡＤＶＤＸとして出力する。グリッチフィルタ５８は、内部チップイネーブル信号ＣＥＸの立ち上がりエッジ（後縁）を遅延させ、内部チップイネーブル信号ＣＥＤＸとして出力する。
ラッチ信号生成回路６０は、アクセス要求信号ＡＣＣＸを反転して、第１アドレスラッチ信号ＡＬＡＴＺを生成する。すなわち、第１アドレスラッチ信号ＡＬＡＴＺは、アクセス検出回路５４による外部アクセス要求の検出に応答して活性化される。この際、ラッチ信号生成回路６０は、図１に示した遅延回路ＤＬＹ１−３に対応する時間、第１アドレスラッチ信号ＡＬＡＴＺの活性化を遅らせる。より詳細には、第１アドレスラッチ信号ＡＬＡＴＺの活性化タイミングは、アドレス入力イネーブル信号ＡＩＮＥＮＺの活性化タイミングより遅く設定される。
入力イネーブル生成回路６２は、内部チップイネーブル信号ＣＥＤＸおよび内部アドレスバリッド信号ＡＤＶＤＸが共に有効レベル（低レベル）の期間に、アドレス入力イネーブル信号ＡＩＮＥＮＺを活性化する。内部チップイネーブル信号ＣＥＤＸおよび内部アドレスバリッド信号ＡＤＶＤＸの後縁は、グリッチフィルタ５６、５８により遅延しているため、アドレス入力イネーブル信号ＡＩＮＥＮＺの非活性化タイミングは、第１アドレスラッチ信号ＡＬＡＴＺの非活性化タイミングより遅れる。
アービタ２２は、リフレッシュ動作を実行するときに、リフレッシュ開始信号ＲＥＦＳＺを活性化し、アクセス動作（読み出し動作または書き込み動作）を実行するときに、アクセス開始信号ＡＣＴＳＺを活性化する。アービタ２２の詳細は、後述する図３で説明する。
コア制御回路６４は、読み出し動作を実行するときに読み出し制御信号ＲＤＰＸを活性化し、書き込み動作を実行するときに書き込み制御信号ＷＲＰＸを活性化し、リフレッシュ動作を実行するときにリフレッシュ制御信号ＲＥＦＰＸを活性化する。コア制御回路６４は、リフレッシュ動作の完了に応答してリフレッシュ終了信号ＲＥＦＳＺを活性化し、アクセス動作の完了に応答してアクセス終了信号ＡＣＴＥＺを活性化する。また、コア制御回路６４は、リフレッシュ動作中およびアクセス動作中を示すロウ制御信号ＲＡＳＺをアービタ２２に出力する。
図３は、図２に示したアービタ２２の詳細を示している。アービタ２２は、ラッチ回路６６、リフレッシュ保持回路６８、リフレッシュマスク回路７０、リフレッシュ開始回路７２およびアクセス開始回路７４を有している。
ラッチ回路６６は、フリップフロップで構成されており、アクセス要求信号ＡＣＣＸの活性化に同期してリフレッシュ禁止信号ＲＥＦＤＩＳＸを活性化し、アクセス終了信号ＡＣＴＥＺの活性化に同期してリフレッシュ禁止信号ＲＥＦＤＩＳＸを非活性化する。後述するように、リフレッシュ禁止信号ＲＥＦＤＩＳＸにより、リフレッシュ要求の受け付けは、図２に示したアクセス検出回路５４による外部アクセス要求の検出から、この外部アクセス要求に対応する読み出し動作または書き込み動作の完了まで禁止される。
リフレッシュ保持回路６８は、フリップフロップで構成されており、リフレッシュ要求信号ＲＲＥＱＺの活性化に同期してリフレッシュ保持信号ＲＥＦＨＺを活性化し、リフレッシュ終了信号ＲＥＦＥＺの活性化に同期してリフレッシュ保持信号ＲＥＦＨＺを非活性化する。
リフレッシュマスク回路７０は、フリップフロップで構成されており、リフレッシュ禁止信号ＲＥＦＤＩＳＸが低レベルの期間（リフレッシュ禁止期間）、リフレッシュ開始信号ＲＥＦＳ０Ｚの出力を禁止する。リフレッシュマスク回路７０は、リフレッシュ保持回路７０にリフレッシュ要求が保持されている場合、リフレッシュ禁止信号ＲＥＦＤＩＳＸの高レベルへの変化（リフレッシュ禁止からリフレッシュ許可への遷移）に応答して、リフレッシュ開始信号ＲＥＦＳ０Ｚを活性化する。
リフレッシュ開始回路７２は、リフレッシュ開始信号ＲＥＦＳ０Ｚの活性化に同期してリフレッシュ開始信号ＲＥＦＳＺを活性化し、リフレッシュ終了信号ＲＥＦＥＺの活性化に同期してリフレッシュ開始信号ＲＥＦＳＺを非活性化する。図２に示したコア制御回路６４は、リフレッシュ開始信号ＲＥＦＳＺを活性化に応答してリフレッシュ動作の実行を開始する。
アクセス開始回路７４は、ラッチ回路７４ａおよびマスク回路７４ｂを有している。ラッチ回路７４ａは、リフレッシュ禁止信号ＲＥＦＤＩＳＸの低レベルへの変化に同期してセットされ、アクセス要求信号ＡＲＥＱＺを活性化する。ラッチ回路７４ａは、アクセス開始信号ＡＣＴＳＺの活性化に同期してリセットされ、アクセス要求信号ＡＲＥＱＺを非活性化する。マスク回路７４ｂは、リフレッシュ開始信号ＲＥＦＳＺが活性化中に、アクセス要求信号ＡＲＥＱＺに応答してアクセス開始信号ＡＣＴＳＺを活性化することをマスクする。マスク回路７４ｂは、リフレッシュ開始信号ＲＥＦＳＺの非活性化中に、アクセス要求信号ＡＲＥＱＺに応答してアクセス開始信号ＡＣＴＳＺを活性化する。
図４は、第１の実施形態において、第２仕様に設定された擬似ＳＲＡＭのアービタ２２の動作を示している。この例では、擬似ＳＲＡＭは、アクセス要求（読み出しコマンドＲＤまたは書き込みコマンドＷＲ）を受ける直前に、リフレッシュ要求ＲＲＥＱＺを発生する。
まず、リフレッシュ要求ＲＲＥＱＺに応答して、リフレッシュ保持信号ＲＥＦＨＺは高レベルに活性化される（図４（ａ））。このとき、アクセス要求は発生していないため、リフレッシュ禁止信号ＲＥＦＤＩＳＸは非活性化状態にある。すなわち、リフレッシュ要求ＲＲＥＱＺの受け付けは許可されている。したがって、リフレッシュ要求ＲＲＥＱＺに応答してリフレッシュ開始信号ＲＥＦＳ０Ｚ、ＲＥＦＳＺが順次活性化され（図４（ｂ））、リフレッシュ動作ＲＥＦが実行される（図４（ｃ））。
リフレッシュ要求ＲＲＥＱＺが発生した後、アクセス要求が供給され、アクセス要求信号ＡＣＣＸが低レベルに活性化される（図４（ｄ））。アクセス要求信号ＡＣＣＸの活性化に応答してリフレッシュ禁止信号ＲＥＦＤＩＳＸが低レベルに活性化される（図４（ｅ））。リフレッシュ禁止信号ＲＥＦＤＩＳＸが活性化されている期間、リフレッシュ要求ＲＲＥＱＺの受け付けは禁止される。リフレッシュ禁止信号ＲＥＦＤＩＳＸの活性化に同期して、アクセス要求信号ＡＲＥＱＺが活性化される（図４（ｆ））。このとき、リフレッシュ開始信号ＲＥＦＳＺが活性化されているため、アクセス開始信号ＡＣＴＳＺは活性化されない。
リフレッシュ動作ＲＥＦの実行の完了に同期してリフレッシュ終了信号ＲＥＦＥＺが出力される（図４（ｇ））。リフレッシュ終了信号ＲＥＦＥＺに同期してリフレッシュ保持信号ＲＥＦＨＺが非活性化される（図４（ｈ））。同時に、リフレッシュ開始信号ＲＥＦＳ０Ｚ、ＲＥＦＳＺは、非活性化される（図４（ｉ））。リフレッシュ終了信号ＲＥＦＥＺの非活性化に応答してアクセス開始信号ＡＣＴＳＺが活性化され（図４（ｊ））、読み出し動作ＲＤまたは書き込み動作ＷＲが実行される（図４（ｋ））。アクセス開始信号ＡＣＴＳＺの活性化に同期してアクセス要求信号ＡＲＥＱＺが非活性化され、アクセス開始信号ＡＣＴＳＺは自己リセットされる（図４（ｌ））。この後、読み出し動作ＲＤまたは書き込み動作ＷＲの終了に応答してアクセス終了信号ＡＣＴＥＸが活性化される（図４（ｍ））。アクセス終了信号ＡＣＴＥＸの活性化に同期してリフレッシュ禁止信号ＲＥＦＤＩＳＸが高レベルに非活性化され、リフレッシュ要求信号ＲＲＥＱＺの受け付けが再び開始される（図４（ｎ））。
図５は、第１の実施形態において、第２仕様に設定された擬似ＳＲＡＭのアービタ２２の別の動作を示している。図４と同じ動作については、詳細な説明を省略する。この例では、擬似ＳＲＡＭは、アクセス要求（読み出しコマンドＲＤまたは書き込みコマンドＷＲ）を受けた直後に、リフレッシュ要求ＲＲＥＱＺを発生する。
まず、アクセス要求が供給され、アクセス要求信号ＡＣＣＸが低レベルに活性化され（図５（ａ））、リフレッシュ禁止信号ＲＥＦＤＩＳＸが活性化される（図５（ｂ））。リフレッシュ禁止信号ＲＥＦＤＩＳＸの活性化に同期して、アクセス要求信号ＡＲＥＱＺが活性化される（図５（ｃ））。このとき、リフレッシュ開始信号ＲＥＦＳＺは非活性化されているため、アクセス要求信号ＡＲＥＱＺに同期してアクセス開始信号ＡＣＴＳＺは活性化される（図５（ｄ））。そして、読み出し動作ＲＤまたは書き込み動作ＷＲが実行される（図５（ｅ））。リフレッシュ禁止信号ＲＥＦＤＩＳＸが活性化されている期間、リフレッシュ要求ＲＲＥＱＺの受け付けは禁止される。
一方、アクセス要求信号ＡＣＣＸが活性化された後にリフレッシュ要求ＲＲＥＱＺが活性化され（図５（ｆ））、リフレッシュ保持信号ＲＥＦＨＺが活性化される（図５（ｇ））。このとき、リフレッシュ禁止信号ＲＥＦＤＩＳＸは活性化されているため、リフレッシュ開始信号ＲＥＦＳ０Ｚは活性化されない。次に、読み出し動作ＲＤまたは書き込み動作ＷＲの終了に応答してアクセス終了信号ＡＣＴＥＸが活性化され（図５（ｈ））、リフレッシュ禁止信号ＲＥＦＤＩＳＸが非活性化される（図５（ｉ））。
リフレッシュ保持信号ＲＥＦＨＺが活性化されているため、リフレッシュ禁止信号ＲＥＦＤＩＳＸの非活性化に応答してリフレッシュ開始信号ＲＥＦＳ０Ｚ、ＲＥＦＳＺが活性化され（図５（ｊ））、リフレッシュ動作ＲＥＦが実行される（図５（ｋ））。リフレッシュ動作ＲＥＦの実行の完了に同期してリフレッシュ終了信号ＲＥＦＥＺが出力され（図５（ｌ））、リフレッシュ保持信号ＲＥＦＨＺが非活性化される（図５（ｍ））。同時に、リフレッシュ開始信号ＲＥＦＳ０Ｚ、ＲＥＦＳＺが非活性化される（図５（ｎ））。
図６は、第１の実施形態において、第２仕様に設定された擬似ＳＲＡＭの動作を示している。この例では、上述した図４と同様に、擬似ＳＲＡＭは、書き込みコマンド（アクセス要求）を受ける直前に、リフレッシュ要求ＲＲＥＱＺを発生する。図４と同じ動作については、詳細な説明を省略する。なお、第２仕様では、チップイネーブル信号／ＣＥとアドレスバリッド信号／ＡＤＶが共に有効レベル（低レベル）のときに、アクセス要求が認識される。
例えば、擬似ＳＲＡＭが搭載されるシステムのアドレスマップ上に擬似ＳＲＡＭを含めて複数の半導体記憶装置が割り当てられるとき、システムは、アドレスをデコードしてチップイネーブル信号を生成し、チップイネーブル端子／ＣＥに供給する。一方、システムのアドレスマップ上に擬似ＳＲＡＭのみが割り当てられるとき、システムは、チップイネーブル端子／ＣＥを低レベルに固定できる。この実施形態では、タイミングコントローラ２４内にアクセス検出回路５４およびラッチ回路６６を形成することで、チップイネーブル端子／ＣＥが低レベルに固定された場合にも、擬似ＳＲＡＭは、読み出し動作および書き込み動作を正しく実行できる。
まず、スタンバイ状態においてリフレッシュ要求信号ＲＲＥＱＺが活性化される（図６（ａ））。リフレッシュ禁止信号ＲＥＦＤＩＳＸは非活性化されているため、リフレッシュ要求ＲＲＥＱＺに応答してリフレッシュ開始信号ＲＥＦＳＺが活性化される（図６（ｂ））。図１に示したマルチプレクサ３２は、リフレッシュ開始信号ＲＥＦＳＺが活性化してから所定の期間、リフレッシュアドレス信号ＲＥＦＡＤを内部ロウアドレス信号ＩＲＡとして出力する（図６（ｃ））。そして、リフレッシュアドレス信号ＲＥＦＡＤが示すメモリセルＭＣに対するリフレッシュ動作ＲＥＦが実行される（図６（ｄ））。
リフレッシュ要求ＲＲＥＱＺが発生した後、アドレスバリッド信号／ＡＤＶが所定期間低レベルに活性化される（図６（ｅ））。アドレスバリッド信号／ＡＤＶの活性化期間に対応して、兼用端子Ａ／ＤＱにアドレス信号ＡＤＤが供給される（図６（ｆ））。このとき、チップイネーブル信号／ＣＥも低レベルに活性化されているため、外部アクセス要求が認識され、アクセス要求信号ＡＣＣＸが低レベルに活性化される（図６（ｇ））。アドレスバリッド信号／ＡＤＶが非活性化された後、ライトイネーブル信号／ＷＥ、アッパーバイトコントロール信号／ＵＢおよびロウアーバイトコントロール信号／ＬＢの活性化に対応して、書き込みデータＤＩＮが兼用端子Ａ／ＤＱに供給される（図６（ｈ））。なお、外部アクセス要求が、書き込み要求または読み出し動作の何れであるかは、ライトイネーブル信号／ＷＥまたはアウトプットイネーブル／ＯＥの活性化により決定する。この例では、ライトイネーブル信号／ＷＥが活性化されるため、書き込み動作が実行される、
アドレスバリッド信号／ＡＤＶの活性化に応答してアドレス入力イネーブル信号ＡＩＮＥＮＺが所定の期間活性化される（図６（ｉ））。アクセス要求信号ＡＣＣＸの活性化に応答してアドレスラッチ信号ＡＬＡＴＺが所定の期間活性化される（図６（ｊ））。アドレスラッチ信号ＡＬＡＴＺの活性化期間は、アドレス入力イネーブル信号ＡＩＮＥＮＺの活性化期間に含まれている。
アドレス入力イネーブル信号ＡＩＮＥＮＺの活性化により、図１に示した入力バッファ１０、１２、１４が活性化され、兼用端子Ａ／ＤＱに供給されているアドレス信号ＡＤＤは、遅延アドレス信号線ＤＡに供給される（図６（ｋ））。アドレスラッチ信号ＡＬＡＴＺの活性化期間に、遅延アドレス信号ＤＡは、図１に示した第１アドレスラッチ回路３０をスルーして外部アドレス信号ＥＡとして供給され、アドレスラッチ信号ＡＬＡＴＺの非活性化に同期して、第１アドレスラッチ回路３０にラッチされる（図６（ｌ））。第１アドレスラッチ回路３０により、兼用端子Ａ／ＤＱを介して供給され、確定期間が短いアドレス信号Ａ１９−０を確定期間の長い外部アドレス信号ＥＡに変換できる。したがって、外部アドレス信号ＥＡを受けるマルチプレクサ３２等の内部回路のタイミングマージンを向上でき、メモリセルＭＣを確実にアクセスできる。
マルチプレクサ３２は、リフレッシュアドレス信号ＲＥＦＡＤに代えてアドレス信号ＡＤＤを選択し、内部ロウアドレス信号ＩＲＡとして出力する。第２アドレスラッチ回路３４、３６は、内部ロウアドレス信号ＩＲＡおよび内部コラムアドレス信号ＩＣＡを、書き込み制御信号ＷＲＰＸの活性化に同期してラッチし、ラッチした信号をロウデコーダ３８およびコラムデコーダ４６を介してメモリセルアレイ５０に出力する（図６（ｍ））。
一方、図４と同様に、アクセス要求信号ＡＣＣＸの活性化に応答してリフレッシュ禁止信号ＲＥＦＤＩＳＸが活性化され、リフレッシュ要求ＲＲＥＱＺの受け付けは禁止される（図６（ｎ））。リフレッシュ動作ＲＥＦの実行の完了に同期してリフレッシュ開始信号ＲＥＦＳＺが非活性化され、アクセス開始信号ＡＣＴＳＺが活性化される（図６（ｏ））。そして、書き込み動作ＷＲが実行される（図６（ｐ））。リフレッシュ禁止信号ＲＥＦＤＩＳＸは、書き込み動作の完了に応答して非活性化される（図６（ｑ））。
上述した動作は、読み出しコマンドが供給される場合も同様に実行される。読み出しコマンドが供給される場合、ライトイネーブル信号／ＷＥの代わりにアウトプットイネーブル信号／ＯＥが活性化され、兼用端子Ａ／ＤＱには、メモリセルＭＣから読み出されたデータが、図１に示した出力バッファ１６を介して出力される。第２アドレスラッチ回路３４、３６は、読み出し制御信号ＲＤＰＸに同期して動作する。その他の動作は、図６に示した書き込み動作と同じである。
図７は、第１の実施形態における第２仕様に設定された擬似ＳＲＡＭの別の動作を示している。図４〜図６と同じ動作については、詳細な説明を省略する。この例では、上述した図５と同様に、擬似ＳＲＡＭは、書き込みコマンドＷＲ（アクセス要求）を受けた直後に、リフレッシュ要求ＲＲＥＱＺを発生する。チップイネーブル信号／ＣＥは、アクセス毎に活性化され、あるいは常時活性化される。
まず、スタンバイ状態においてアドレスバリッド信号／ＡＤＶが活性化され（アクセス要求）、アクセス要求信号ＡＣＣＸが活性化される（図７（ａ））。アドレスバリッド信号／ＡＤＶおよびアクセス要求信号ＡＣＣＸの活性化に応答してアドレス入力イネーブル信号ＡＩＮＥＮＺおよびアドレスラッチ信号ＡＬＡＴＺが所定期間活性化され（図７（ｂ））、図６と同様に第１アドレスラッチ回路３０にアドレス信号ＡＤＤがラッチされる（図７（ｃ））。
また、アクセス要求信号ＡＣＣＸの活性化に応答してリフレッシュ禁止信号ＲＥＦＤＩＳＸが活性化される（図７（ｄ））。このとき、リフレッシュ開始信号ＲＥＦＳＺは非活性化されている。このため、リフレッシュ禁止信号ＲＥＦＤＩＳＸの活性化に応答してアクセス開始信号ＡＣＴＳＺは活性化され、書き込み動作ＷＲが実行される（図７（ｅ））。
書き込み動作ＷＲの完了に応答してリフレッシュ禁止信号ＲＥＦＤＩＳＸが非活性化される（図７（ｆ））。リフレッシュ禁止信号ＲＥＦＤＩＳＸの非活性化に応答してリフレッシュ開始信号ＲＥＦＳＺが活性化される（図７（ｇ））。リフレッシュ開始信号ＲＥＦＳＺが活性化してから所定の期間、リフレッシュアドレス信号ＲＥＦＡＤが内部ロウアドレス信号ＩＲＡとして出力され（図７（ｈ））。リフレッシュ動作ＲＥＦが実行される（図７（ｉ））。
上述した動作は、図６と同様に、読み出しコマンドが供給される場合も同様に実行される。読み出しコマンドが供給される場合、ライトイネーブル信号／ＷＥの代わりにアウトプットイネーブル信号／ＯＥが活性化され、兼用端子Ａ／ＤＱには、メモリセルＭＣから読み出されたデータが、図１に示した出力バッファ１６を介して出力される。第２アドレスラッチ回路３４、３６は、読み出し制御信号ＲＤＰＸに同期して動作する。その他の動作は、書き込み動作と同じである。
図８は、第１の実施形態の擬似ＳＲＡＭにおいて、第１仕様に設定された状態を示している。図示を省略しているが、各仕様設定部Ｓ１の導電パターンは１番の端子に接続されている。このため、入力バッファ１２は有効になり、アドレス信号ＡＤ１５−０を受信し、入力バッファ１４および出力バッファ１６に接続された兼用端子Ａ／ＤＱは、データ信号ＤＱ１５−０の専用端子として使用される。
遅延回路ＤＬＹ１−２から出力される遅延アドレス信号ＤＡ１９−０は、第１アドレスラッチ回路３０を介さずに、マルチプレクサ３２および第２アドレスラッチ回路３６に直接供給される。第１仕様に設定された擬似ＳＲＡＭは、アドレス信号Ａ１９−０およびデータ信号ＤＱ１５−０をそれぞれ専用端子で受信するため、アドレス信号Ａ１９−０の確定期間を、チップイネーブル信号／ＣＥの活性化期間と同等の長さにできる。したがって、アドレス信号Ａ１９−０を一時的に保持する第１アドレスラッチ回路３０は不要である。
第１仕様では、アドレス信号Ａ１９−０およびデータ信号ＤＱ１５−０は、それぞれ専用端子に供給されるため、アドレス信号Ａ１９−０とデータ信号ＤＱ１５−０とを識別するためのアドレスバリッド端子／ＡＤＶは不要になる。このため、接地電圧が、アドレスバリッド信号／ＡＤＶとしてコマンド入力回路１８に供給される。
図９は、第１の実施形態において、第１仕様に設定された擬似ＳＲＡＭのタイミングコントロール２４を示している。第１仕様では、アドレスバリッド信号／ＡＤＶの経路が接地電圧に固定されるため、アクセス要求信号ＡＣＣＸ、第１アドレスラッチ信号ＡＬＡＴＺおよびアドレス入力イネーブル信号ＡＩＮＥＮＺは、チップイネーブル信号／ＣＥのみの活性化に応答して生成される。すなわち、第１仕様では、チップイネーブル信号／ＣＥのみが有効レベル（低レベル）のときに、外部アクセス要求が認識される。レジスタラッチ信号ＣＲＥＧＬＺおよびレジスタ読み出し信号ＣＲＥＧＲＺは、常に非活性化される。したがって、第１仕様では、コンフィギュレーションレジスタ４４はアクセスされず、無効状態になる。
図１０は、第１の実施形態において、第１仕様に設定された擬似ＳＲＡＭのアービタ２２の動作を示している。この例では、上述した図４と同様に、擬似ＳＲＡＭは、アクセス要求（読み出しコマンドＲＤまたは書き込みコマンドＷＲ）を受ける直前に、リフレッシュ要求ＲＲＥＱＺを発生する。図４と同じ動作については、詳細な説明を省略する。
擬似ＳＲＡＭを搭載するシステムは、擬似ＳＲＡＭをアクセスするときにチップイネーブル信号／ＣＥを所定期間活性化する（図１０（ａ））。アクセス要求信号ＡＣＣＸおよびリフレッシュ禁止信号ＲＥＦＤＩＳＸは、チップイネーブル信号／ＣＥのみの活性化に同期して活性化される（図１０（ｂ））。その他の動作は、図４（第２仕様）と同じである。
図１１は、第１の実施形態において、第１仕様に設定された擬似ＳＲＡＭの動作を示している。この例では、上述した図６と同様に、擬似ＳＲＡＭは、書き込みコマンド（アクセス要求）を受ける直前に、リフレッシュ要求ＲＲＥＱＺを発生する。第１仕様では、アクセス要求信号ＡＣＣＸおよびアドレス入力イネーブル信号ＡＩＮＥＮＺは、チップイネーブル信号／ＣＥのみに応答して活性化される（図１１（ａ））。その他の動作は、図６と同じであるため、説明を省略する。
以上、第１の実施形態では、チップイネーブル信号／ＣＥおよびアドレスバリッド信号／ＡＤＶが共に有効レベルになったときに外部アクセス要求を検出し、この検出からアクセス動作が完了するまでの間、リフレッシュ要求ＲＲＥＱＺの受け付けを禁止する。このため、アドレス信号Ａ１５−０とデータ信号ＤＱ１５−０を受信する兼用端子Ａ／ＤＱ１５−０を有し、アドレスバリッド信号／ＡＤＶによりアドレス信号の供給を識別する擬似ＳＲＡＭにおいて、読み出し動作ＲＤおよび書き込み動作ＷＲと、リフレッシュ要求ＲＲＥＱＺに応答するリフレッシュ動作ＲＥＦとが競合することを防止できる。この結果、擬似ＳＲＡＭが誤動作することを防止できる。
アドレス信号Ａ１９−０を、外部アクセス要求に対応して生成されるアクセス要求信号ＡＣＣＸに応答して第１アドレスラッチ回路３０によりラッチする。このため、兼用端子Ａ／ＤＱに供給される確定期間の短いアドレス信号を確定期間の長い外部アドレス信号ＥＡに変換できる。外部アドレス信号ＥＡを用いて読み出し動作および書き込み動作を実行することで、アドレス信号を処理する回路（マルチプレクサ３２、第２アドレスラッチ回路３４、３６等）のタイミングマージンを確保できる。この結果、アドレス信号を確実に受信でき、誤ラッチ等による擬似ＳＲＡＭの誤動作を防止できる。タイミングマージンを確保できるため、回路設計が容易になる。また、製造条件の変動の影響を受け難くなるため、歩留を向上できる。さらに、兼用端子Ａ／ＤＱに供給されるアドレス信号のセットアップ時間およびホールド時間を最小限に設定できるため、アクセス時間を短縮できる。
リフレッシュアドレスＲＥＦＡＤまたは外部アドレス信号ＥＡを選択するマルチプレクサ３２は、第１アドレスラッチ回路３０と第２アドレスラッチ回路３４との間に配置される。このため、マルチプレクサ３２は、第１アドレスラッチ回路３０によりラッチされたアドレス信号Ａ１５−０と、リフレッシュアドレスカウンタ２８から出力されるリフレッシュアドレスＲＥＦＡＤとを余裕を持って選択し、切り替えできる。内部回路のタイミングにマージンができるため、回路設計を容易に行うことができ、歩留も向上する。
なお、マルチプレクサ３２を第１アドレスラッチ回路３０の入力側に配置する場合、確定期間の長いリフレッシュアドレス信号ＲＥＦＡＤと、確定期間の短いアドレス信号（Ａ１９−８）とを切り替える必要がある。このとき、マルチプレクサ３２は、確定期間の短いアドレス信号に合わせて動作させる必要があり、十分なタイミングマージンを確保できない。マルチプレクサ３２を第２アドレスラッチ回路３４の出力側に配置する場合、読み出し制御信号ＲＤＰＸ等でラッチしたロウアドレス信号を、さらにマルチプレクサ３２により選択する必要がある。このため、メモリセルアレイ５０へのアドレス信号の供給が遅くなってしまう。
擬似ＳＲＡＭの製品仕様（動作仕様）は、ホトマスクのパターン形状に対応して半導体基板上の所定の位置に形成される導電膜（仕様設定部Ｓ１）の接続先に応じて、第１仕様または第２仕様に設定される。したがって、製品仕様を切り替える回路が不要になり、擬似ＳＲＡＭのチップサイズを最小限にできる。仕様設定部Ｓ１の設定内容に応じて製品仕様を変更できるため、１つの設計データから動作仕様の異なる２つの製品を製造できる。この結果、擬似ＳＲＡＭの開発コストおよび製造コストを削減できる。
既に第１仕様の擬似ＳＲＡＭが開発されている場合、この擬似ＳＲＡＭを改良して第１仕様および第２仕様に切り替え可能な擬似ＳＲＡＭを設計することで、既にある設計資産を有効活用できる。この結果、設計コストを削減できる。また、ホトマスクは、製品を製造するための１セットに、配線工程の１枚を追加することで、異なる２つの製品を製造できる。このため、製造コストを削減できる。
図１２は、本発明の半導体記憶装置の第２の実施形態を示している。第１の実施形態と同じ要素については、同じ符号を付し、詳細な説明は省略する。この半導体記憶装置は、シリコン基板上にＣＭＯＳプロセスを使用して擬似ＳＲＡＭとして形成されている。擬似ＳＲＡＭは、例えば、携帯電話等の携帯機器に搭載されるワークメモリに使用される。
この実施形態の仕様設定部Ｓ１は、ヒューズ回路（プログラム回路）で構成されている。また、擬似ＳＲＡＭは、テストモード端子ＴＭ、テスト端子ＴＥＳＴおよびテスト制御回路７６を有している。端子ＴＭ、ＴＥＳＴは、擬似ＳＲＡＭのテスト工程において、プローブを接触させるためのパッドとして形成されている。このため、端子ＴＭ、ＴＥＳＴは、出荷される擬似ＳＲＡＭの外部端子には存在しない。
テスト制御回路７６は、テストモード端子ＴＭに高レベルを受けている期間、アクセス動作を実行する通常動作モードからテストモードに移行する。このとき、仕様設定部Ｓ１は、テスト制御回路７６から出力されるテスト制御信号ＴＣＮにより、ヒューズ回路のプログラム状態に関わらず、テスト端子ＴＥＳＴの論理レベルに応じて第１仕様または第２仕様に切り替わる。例えば、テスト端子ＴＥＳＴに低レベルが供給されている間、擬似ＳＲＡＭは第１仕様に設定される。テスト端子ＴＥＳＴに高レベルが供給されている間、擬似ＳＲＡＭは第２仕様に設定される。
以上、第２の実施形態においても第１の実施形態と同様の効果を得ることができる。さらに、仕様設定部Ｓ１をヒューズ回路で構成することで、ヒューズのプログラムに応じて、製品仕様を第１仕様または第２仕様に設定できる。すなわち、擬似ＳＲＡＭの製造後に製品仕様を設定できる。したがって、予め製造された擬似ＳＲＡＭを、生産計画に合わせて第１仕様品または第２仕様品に振り分けることができる。製造後の生産計画の変更にも迅速に対応できる。
テストモード端子ＴＭ、テスト信号ＴＥＳＴおよびテスト制御回路７６を設けることで、ヒューズのプログラム状態にかかわらず、製品仕様を一時的に第１仕様または第２仕様のいずれかに切り替えることができる。すなわち、ヒューズのプログラム状態にかかわらず、擬似ＳＲＡＭを第１仕様および第２仕様に切り替えてテストできる。例えば、テストにより、擬似ＳＲＡＭが第１仕様として動作するが第２仕様では動作しないことが判明したときに、その擬似ＳＲＡＭをヒューズ回路（仕様設定部Ｓ１）により第１仕様に設定することで、不良を救済できる。この結果、歩留を向上でき、製造コストを削減できる。動作仕様を自在に切り替えられるため、不良解析も容易になる。
図１３は、本発明の半導体記憶装置の第３の実施形態を示している。第１の実施形態と同じ要素については、同じ符号を付し、詳細な説明は省略する。この半導体記憶装置は、シリコン基板上にＣＭＯＳプロセスを使用して擬似ＳＲＡＭとして形成されている。擬似ＳＲＡＭは、例えば、携帯電話等の携帯機器に搭載されるワークメモリに使用される。
この実施形態の仕様設定部Ｓ１は、ヒューズ回路（プログラム回路）で構成されている。また、擬似ＳＲＡＭは、テスト制御回路７８を有している。テスト制御回路７８は、通常動作では使用しない組み合わせのコマンド信号（／ＣＥ、／ＷＥ、／ＵＢ、／ＬＢ）を受けたときに、テストコマンドを認識し、アクセス動作を実行する通常動作モードからテストモードに移行し、あるいはテストモードから通常動作モードに移行する。仕様設定部Ｓ１は、テスト制御回路７８から出力されるテスト制御信号ＴＣＮにより、ヒューズ回路のプログラム状態に関わらず、テストコマンドの内容に応じて第１仕様または第２仕様に切り替わる。
以上、第３の実施形態においても第１および第２の実施形態と同様の効果を得ることができる。さらに、テストコマンドに応じて、擬似ＳＲＡＭを一時的に第１仕様または第２仕様に設定できる。このため、擬似ＳＲＡＭチップをパッケージングした後、あるいは出荷した後でも、ヒューズ回路（仕様設定部Ｓ１）のプログラム状態に関わらず、擬似ＳＲＡＭの動作仕様を第１仕様または第２仕様に切り替えることができる。
なお、上述した第１実施形態では、ホトマスクの切り替えに応じて、擬似ＳＲＡＭの動作仕様を第１仕様または第２仕様に切り替える例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、仕様設定部Ｓ１を、供給される電圧値に応じて動作仕様が切り替わるように設計しておき、擬似ＳＲＡＭの組立工程において、一端が仕様設定部Ｓ１に接続されるボンディングワイヤの他端を電源線ＶＤＤまたは接地線ＶＳＳに接続することで、動作仕様を第１仕様または第２仕様に設定してもよい。この際、第２または第３の実施形態で述べたように、設定した動作仕様を一時的に無効にして、動作仕様を、テスト制御回路により第１仕様または第２仕様に切り替えられるようにしてもよい。
上述した第２実施形態では、仕様設定部Ｓ１をヒューズを用いて構成する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、ヒューズの代わりに、ＥＰＲＯＭ、ＥＥＰＲＯＭあるいはＦｅＲＡＭ等の電気的にプログラム可能なメモリセルを用いて仕様設定部Ｓ１を構成してもよい。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
本発明を、アドレスバリッド端子を有し、リフレッシュを自動的に実行する半導体記憶装置に適用することで、リフレッシュ動作とアクセス動作とが競合することによる半導体記憶装置の誤動作を防止できる。
本発明は、アドレス信号およびデータ信号を受信する兼用端子を有し、メモリセルのリフレッシュを自動的に実行する半導体記憶装置に関する。
近年、擬似ＳＲＡＭ（Ｐｓｅｕｄｏ-ＳＲＡＭ）と呼ばれる半導体メモリが注目されている。擬似ＳＲＡＭは、ＤＲＡＭのメモリセル（ダイナミックメモリセル）を有し、メモリセルのリフレッシュ動作を内部で自動的に実行することでＳＲＡＭとして動作する。ダイナミックメモリセルは、面積が小さい。このため、ビットコストが低く、大容量の擬似ＳＲＡＭを開発できる。
擬似ＳＲＡＭは、リフレッシュ動作を実行するための内部リフレッシュ要求を、外部アクセス要求（読み出し要求または書き込み要求）と無関係（非同期）に所定の周期で発生する。特開２００１−２４３７６５号公報には、リフレッシュ動作とアクセス動作とが衝突することを防止するために、内部リフレッシュ要求と外部アクセス要求との優先順を決めるアービタを内蔵した擬似ＳＲＡＭが記載されている。
一方、アドレス信号とデータ信号を同じ端子で受信する半導体記憶装置が提案されている。兼用端子を形成することで、端子数が少なくなるため、チップサイズは小さくなり、製品コストは下がる。この種の半導体記憶装置は、兼用端子にアドレス信号が供給されていることを認識するためのアドレスバリッド信号を受けるアドレスバリッド端子を有している。半導体記憶装置をアクセスするシステムは、アドレス信号を兼用端子に供給するとき、アドレスバリッド端子を有効レベルに設定し、データ信号を兼用端子に供給するとき、アドレスバリッド端子を無効レベルに設定する。
特開２００１−２４３７６５号公報
本発明は、アドレス信号およびデータ信号を受信する兼用端子を、擬似ＳＲＡＭに提供する場合に発生する以下の問題点を解決するためになされた。
一般に、擬似ＳＲＡＭは、チップイネーブル信号の活性化を受けたときに、外部アクセス要求を認識する。また、疑似ＳＲＡＭをアクセスするシステムは、外部アクセス要求時にアクセスアドレスを供給する必要がある。したがって、擬似ＳＲＡＭに兼用端子が形成される場合、システムは、疑似ＳＲＡＭをアクセスするときに、チップイネーブル端子とともにアドレスバリッド端子を有効レベルに設定する必要がある。換言すれば、チップイネーブル端子を有効レベルに固定した状態では、アドレスバリッド信号が外部アクセス要求として認識される。
しかし、擬似ＳＲＡＭの上記アービタは、外部アクセス要求をチップイネーブル信号のみで認識している。このため、チップイネーブル信号が有効レベルに固定された場合、アービタは、外部アクセス要求を認識できず、リフレッシュ要求を優先し続けてしまう。この結果、リフレッシュ動作とアクセス動作が競合し、擬似ＳＲＡＭは、誤動作する。
アドレス信号を兼用端子で受信する場合、アドレス信号の確定期間は短くなる。誤ったアドレス信号を取り込むと、半導体記憶装置は誤動作する。また、確定期間の短いアドレス信号を用いて、半導体記憶装置の内部回路を動作させる場合、内部回路のタイミングマージンが減少し、回路設計が難しくなる。タイミングマージンが減少すると、製造条件の変動の影響を受けやすくなり、歩留は低下する。
擬似ＳＲＡＭでは、アクセス動作を実行するかリフレッシュ動作を実行するかにより、メモリセルアレイに供給するアドレス信号として、外部アドレス信号または内部で生成されるリフレッシュアドレス信号を選択するする必要がある。外部アドレス信号の確定期間が短い場合、アドレス信号を選択するためのタイミングマージンは減少する。誤ったアドレス信号を選択すると、半導体記憶装置は誤動作する。
アドレス信号およびデータ信号を受信する兼用端子を有する半導体記憶装置を新規に設計する場合、設計コストおよびホトマスクなどの製造コストが新たに必要になる。既にある設計資産を流用することで、これ等コストは削減される。
本発明の目的は、アドレス信号およびデータ信号を受信する兼用端子を有し、リフレッシュを自動的に実行する半導体記憶装置において、リフレッシュ動作とアクセス動作とが競合することを防止し、誤動作を防止することにある。
本発明の別の目的は、アドレス信号およびデータ信号を受信する兼用端子に供給されるアドレス信号を確実に受信し、半導体記憶装置の誤動作を防止することにある。
さらに、本発明の別の目的は、兼用端子を介して受信するアドレス信号と、半導体記憶装置の内部で発生するリフレッシュアドレス信号とを確実に切り替え、アクセス動作およびリフレッシュ動作を実行することにある。
また、本発明の別の目的は、アドレス信号およびデータ信号を受信する兼用端子を有する半導体記憶装置を容易に製造することにある。
本発明の半導体記憶装置の第１の形態では、兼用端子は、アドレス信号およびデータ信号を受信する。アドレスバリッド端子は、兼用端子に供給される信号がアドレス信号であることを示すアドレスバリッド信号を受信する。アクセス検出回路は、チップイネーブル信号およびアドレスバリッド信号が共に有効レベルになったときに、アドレス信号が示すダイナミックメモリセルに対する外部アクセス要求を検出する。
アービタは、外部アクセス要求および内部リフレッシュ要求のいずれを優先するかを決定する。アービタは、アクセス検出回路による検出に応答してリフレッシュ要求回路が発生する内部リフレッシュ要求の受け付けを禁止する。また、アービタは、受信したチップイネーブル信号およびアドレスバリッド信号に対応する読み出し動作または書き込み動作の完了に応答して内部リフレッシュ要求の受け付けを許可する。このため、アドレス信号およびデータ信号を受信する兼用端子と、アドレスバリッド端子とを有する半導体記憶装置において、読み出し動作および書き込み動作と、内部リフレッシュ要求に応答するリフレッシュ動作とが競合することを防止でき、誤動作することを防止できる。
本発明の半導体記憶装置の第１の形態における好ましい例では、アクセスコマンド端子は、メモリセルからデータを読み出す読み出しコマンドおよびメモリセルにデータを書き込む書き込みコマンドの少なくともいずれかを受信する。ラッチ信号生成回路は、アクセス検出回路による検出に応答して、第１アドレスラッチ信号を活性化する。第１アドレスラッチ回路は、第１アドレスラッチ信号の活性化に応答してアドレス信号を受信してラッチし、外部アドレス信号として出力する。第２アドレスラッチ回路は、読み出しコマンドまたは書き込みコマンドの受信に同期して外部アドレス信号をラッチし、ラッチした信号をメモリセルアレイに出力する。
兼用端子を介してアドレス信号を受信する場合、アドレス信号の確定期間は、専用端子を用いる場合に比べ短い。兼用端子で受信するアドレス信号を、第１アドレスラッチ回路で一旦ラッチすることで、アドレス信号の確定期間が短い場合にも、アドレス信号を確実に受信し、確定期間の長い外部アドレス信号を生成できる。この結果、アドレス信号の誤ラッチによる半導体記憶装置の誤動作を防止できる。さらに、兼用端子に入力されるアドレス信号のセットアップ時間およびホールド時間を最小限に設定できるため、アクセス時間を短縮できる。
本発明の半導体記憶装置の第２の形態では、アドレス専用端子は、アドレス信号を受信する。アービタは、外部アクセス要求および内部リフレッシュ要求のいずれを優先するかを決定する。仕様設定部は、動作仕様を第１仕様および第２仕様のいずれかに設定する。
第１仕様に設定された半導体記憶装置は、アドレスバリッド端子を無効にして兼用端子でデータ信号のみを受信し、アドレス専用端子を有効にする。アービタは、チップイネーブル信号が有効レベルであることを検出したときに内部リフレッシュ要求の受け付けを禁止する。また、アービタは、受信したチップイネーブル信号に対応する読み出し動作または書き込み動作の完了に応答して内部リフレッシュ要求の受け付けを許可する。
第２仕様に設定された半導体記憶装置は、上述した第１の形態と同じ動作をする。このため、読み出し動作および書き込み動作と、内部リフレッシュ要求に応答するリフレッシュ動作とが競合することを防止でき、誤動作することを防止できる。さらに、この半導体記憶装置では、仕様設定部の設定内容に応じて動作仕様を変更できるため、１つの設計データから動作仕様の異なる２つの製品を容易に製造できる。この結果、半導体記憶装置の開発コストおよび製造コストを削減できる。
本発明の半導体記憶装置の第２の形態における好ましい例では、半導体記憶装置は、上述した第１の形態と同じ機能を有するアクセスコマンド端子、ラッチ信号生成回路、第１および第２アドレスラッチ回路を有する。第２アドレスラッチ回路は、第１仕様では、アドレス信号をラッチし、第２仕様では、外部アドレス信号をラッチする。したがって、第２仕様に設定された半導体記憶装置は、上述した第１の形態と同じ特徴を有する。すなわち、アドレス信号の誤ラッチによる半導体記憶装置の誤動作を防止でき、アクセス時間を短縮できる。
本発明の半導体記憶装置の第２の形態における好ましい例では、仕様設定部は、半導体製造工程で使用するホトマスクのパターン形状に対応して半導体基板上の所定の位置に形成される導電膜を有する。動作仕様は、導電膜により形成される信号経路に応じて、第１仕様または第２仕様に設定される。したがって、半導体記憶装置の製品仕様（動作仕様）を、使用するホトマスクに応じて最適に切り替えることができる。動作仕様を切り替える回路が不要なため、半導体記憶装置のチップサイズを最小限にできる。
本発明の半導体記憶装置の第２の形態における好ましい例では、仕様設定部は、プログラム回路を有する。動作仕様は、プログラム回路にプログラムされた情報に応じて、第１仕様または第２仕様に設定される。したがって、半導体記憶装置の製品仕様（動作仕様）を、半導体記憶装置を製造した後に設定できる。第１または第２仕様に切り替えられる半導体記憶装置を予め製造できるため、製造後の生産計画（出荷計画）の変更にも迅速に対応できる。
本発明の半導体記憶装置の第２の形態における好ましい例では、テストモード端子は、テストモード信号を受信する。テスト端子は、テスト信号を受信する。仕様設定部は、テストモード信号が有効レベルを示すときに、プログラム回路の設定状態にかかわらず、テスト信号の論理レベルに応じて、動作仕様を第１仕様または第２仕様のいずれかに切り替える。したがって、半導体記憶装置を、プログラム回路の設定状態にかかわらず、第１仕様および第２仕様に切り替えてテストできる。例えば、第１仕様として動作するが第２仕様では動作しないことがテストにより判明したときに、その半導体記憶装置をプログラム回路により第１仕様に設定することで、不良を救済できる。この結果、歩留を向上でき、製造コストを削減できる。
本発明の半導体記憶装置の第２の形態における好ましい例では、テスト制御回路は、通常動作では使用しない組み合わせの信号を受けたときに、半導体記憶装置の動作状態をテストモードに移行する。仕様設定部は、動作仕様をテストモード中に、プログラム回路の設定状態にかかわらずテスト信号に応じて第１仕様または第２仕様のいずれかに切り替える。この半導体記憶装置においても、上述と同様に、歩留を向上でき、製造コストを削減できる。
本発明の半導体記憶装置の第１および第２の形態における好ましい例では、リフレッシュアドレスカウンタは、リフレッシュするメモリセルを示すリフレッシュアドレス信号を、内部リフレッシュ要求に同期して順次生成する。マルチプレクサは、第１アドレスラッチ回路と第２アドレスラッチ回路との間に配置され、外部アドレス信号またはリフレッシュアドレス信号のいずれかを第２アドレスラッチ回路に供給する。第２アドレスラッチ回路は、マルチプレクサにより選択されたアドレス信号をラッチする。一般的に、内部リフレッシュ要求の発生周期は、アクセス時間に比べて十分に長いため、リフレッシュアドレス信号の確定期間は長い。このため、マルチプレクサを第１アドレスラッチ回路と第２アドレスラッチ回路との間に配置することで、マルチプレクサは、余裕を持ってアドレス信号を切り替えることができる。内部回路のタイミングマージンを確保できるため、半導体記憶装置の誤動作を防止でき、歩留を向上できる。また、回路設計を容易に行うことができる。
本発明の半導体記憶装置の第１の実施形態を示すブロック図である。 図１に示したタイミングコントロールの詳細を示すブロック図である。 図２に示したアービタの詳細を示す回路図である。 第１の実施形態において、第２仕様に設定された擬似ＳＲＡＭのアービタの動作を示すタイミング図である。 第１の実施形態において、第２仕様に設定された擬似ＳＲＡＭのアービタの別の動作を示すタイミング図である。 第１の実施形態において、第２仕様に設定された擬似ＳＲＡＭの動作を示すタイミング図である。 第１の実施形態において、第２仕様に設定された擬似ＳＲＡＭの別の動作を示すタイミング図である。 第１の実施形態の擬似ＳＲＡＭにおいて、第１仕様に設定された状態を示すブロック図である。 第１の実施形態の擬似ＳＲＡＭのタイミングコントロールにおいて、第１仕様に設定された状態を示すブロック図である。 第１の実施形態において、第１仕様に設定された擬似ＳＲＡＭのアービタ２２の動作を示すタイミング図である。 第１の実施形態において、第１仕様に設定された擬似ＳＲＡＭの動作を示すタイミング図である。 本発明の半導体記憶装置の第２の実施形態を示すブロック図である。 本発明の半導体記憶装置の第３の実施形態を示すブロック図である。
以下、本発明の実施形態を図面を用いて説明する。図中の二重丸は、外部端子を示している。図に太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。外部端子を介して供給される信号には、端子名と同じ符号を使用する。また、信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”Ｚ”の付く信号は、正論理を示している。先頭に”／”の付く信号および末尾に”Ｘ”の付く信号は、負論理を示している。
図１は、本発明の半導体記憶装置の第１の実施形態を示している。この半導体記憶装置は、シリコン基板上にＣＭＯＳプロセスを使用して擬似ＳＲＡＭとして形成されている。擬似ＳＲＡＭは、例えば、携帯電話等の携帯機器に搭載されるワークメモリに使用される。
擬似ＳＲＡＭは、入力バッファ１０、１２、１４、出力バッファ１６、コマンド入力回路１８、パワーコントロール２０、アービタ２２を有するタイミングコントロール２４、遅延回路ＤＬＹ１−３、リフレッシュタイマ（リフレッシュ要求回路）２６、リフレッシュアドレスカウンタ２８、第１アドレスラッチ回路３０、マルチプレクサ３２、第２アドレスラッチ回路３４、３６、ロウデコーダ３８、入力データラッチ回路４０、出力データコントロール４２、コンフィギュレーションレジスタ４４、コラムデコーダ４６、センスアンプ／スイッチ４８、メモリセルアレイ５０および複数の仕様設定部Ｓ１を有している。
各仕様設定部Ｓ１は、半導体製造工程で使用するホトマスクのパターン形状に対応してシリコン基板上の所定の位置に形成される導電膜により構成されている。この実施形態では、ホトマスクの切り替えにより、動作仕様（製品仕様）が第１仕様または第２仕様の擬似ＳＲＡＭのいずれかが製造される。導電膜は、仕様設定部Ｓ１の端子（丸印）を接続する線で示している。この例では、各仕様設定部Ｓ１の導電パターンは２番の端子に接続されており、動作仕様が第２仕様に設定されているときを示している。第１仕様の擬似ＳＲＡＭは、１番の端子に接続される導電パターンにより各仕様設定部Ｓ１を構成することで製造される。
入力バッファ１０は、アドレス入力イネーブル信号ＡＩＮＥＮＺが高レベルの期間に活性化され、アドレス端子Ａ１９−１６を介して供給されるアドレス信号Ａ１９−１６を受信し、受信した信号を遅延回路ＤＬＹ１に出力する。アドレス入力イネーブル信号ＡＩＮＥＮＺは、後述するように、チップイネーブル信号／ＣＥとアドレスバリッド信号／ＡＤＶとが共に低レベル（有効レベル、活性化期間）のときに活性化される。アドレス端子Ａ１９−１６は、アクセスするメモリセルＭＣを示すアドレス信号Ａ１９−１６のみを受信するアドレス専用端子である。
入力バッファ１２は、アドレス入力イネーブル信号ＡＩＮＥＮＺが高レベルの期間に活性化され、アドレス端子Ａ１５−０を介して供給されるアドレス信号Ａ１５−０を受信し、受信した信号を遅延回路ＤＬＹ２に出力する。アドレス端子Ａ１５−０は、アクセスするメモリセルＭＣを示すアドレス信号Ａ１５−０のみを受信するアドレス専用端子である。
入力バッファ１２の入力に接続された仕様設定部Ｓ１は、動作仕様（製品仕様）が第２仕様に設定されているときに、入力バッファ１２に接地電圧（固定レベル）を供給し、動作仕様が第１仕様に設定されているときに、入力バッファ１２を各アドレス端子Ａ１５−０に接続する。このように、入力バッファ１２は、仕様設定部Ｓ１により動作仕様（製品仕様）が第１仕様に設定されているときのみ使用され、アドレス信号Ａ１５−０を受信する。
入力バッファ１４は、動作仕様が第１仕様に設定されたとき、メモリセルＭＣに書き込むデータ信号ＤＱ１５−８、ＤＱ７−０のみを受信し、動作仕様が第２仕様に設定されたとき、アドレス信号Ａ１５−８、Ａ７−０およびデータ信号ＤＱ１５−８、ＤＱ７−０を受信する。すなわち、端子Ａ／ＤＱ１５−０は、第１仕様ではデータ信号ＤＱの専用端子として機能し、第２仕様ではアドレス信号Ａおよびデータ信号ＤＱの兼用端子として機能する。入力バッファ１４は、入力イネーブル信号ＩＮＥＮＺが高レベルの期間に活性化され、兼用端子Ａ／ＤＱ１５−８、Ａ／ＤＱ７−０を介して供給されるアドレス信号Ａ１５−０およびデータ信号ＤＱ１５−０を受信し、受信した信号を遅延回路ＤＬＹ３に出力する。入力イネーブル信号ＩＮＥＮＺは、アドレス入力イネーブル信号ＡＩＮＥＮＺの活性化期間と、書き込み制御信号ＷＲＰＸの活性化期間をオアした信号である。
出力バッファ１６は、メモリセルＭＣから読み出されるデータ等を兼用端子Ａ／ＤＱ１５−８、Ａ／ＤＱ７−０を介して、擬似ＳＲＡＭの外部に出力する。出力バッファ１６は、アウトプットイネーブル信号／ＯＥの活性化中に、データ信号ＤＱを出力する。
コマンド入力回路１８は、外部端子（コマンド端子）を介して供給されるコマンド信号を受信し、受信した信号を内部コマンド信号としてパワーコントロール２０およびタイミングコントロール２４に出力する。外部端子は、読み出しコマンドおよび書き込みコマンドを受信するアクセス端子として機能する。コマンド信号として、パワーダウン信号／ＲＰ、アドレスバリッド信号／ＡＤＶ、チップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥ、アウトプットイネーブル信号／ＯＥ、アッパーバイトコントロール信号／ＵＢおよびロウアーバイトコントロール信号／ＬＢがある。内部コマンド信号として、内部アドレスバリッド信号ＡＤＶＸ、ＡＤＶＺ、内部チップイネーブル信号ＣＥＸ、内部ライトイネーブル信号ＷＥＸ、内部アウトプットイネーブル信号ＯＥＸ、内部アッパーバイトコントロール信号ＵＢＸおよび内部ロウアーバイトコントロール信号ＬＢＸ等がある。
チップイネーブル信号／ＣＥは、メモリセルアレイ５０をアクセスするときに活性化される。アドレスバリッド信号／ＡＤＶは、兼用端子Ａ／ＤＱに供給される信号がアドレス信号Ａ１５−０であるときに活性化される。ライトイネーブル信号／ＷＥは、書き込み動作を実行するときに活性化される。アウトプットイネーブル信号／ＯＥは、読み出し動作を実行するときに活性化される。アッパーバイトコントロール信号／ＵＢは、データ信号ＤＱ１５−８を有効にするときに活性化される。ロウアーバイトコントロール信号／ＬＢは、データ信号ＤＱ７−０を有効にするときに活性化される。
パワーコントロール２０は、パワーダウン信号／ＲＰの活性化に応答して、擬似ＳＲＡＭをパワーダウンモードに移行するため、タイミングコントロール２４、入力バッファ１０、１２、１４、出力バッファ１６に制御信号を出力する。パワーダウン信号／ＲＰが活性化されている期間、擬似ＳＲＡＭは、チップの状態を通常動作モードからパワーダウンモードに移行する。パワーダウンモード中、メモリセルＭＣにデータは保持されず、擬似ＳＲＡＭの内部回路は、コマンド入力回路１８を除き動作を停止する。このため、パワーダウンモード中の消費電流は、数〜数十μＡに抑えられる。
タイミングコントロール２４は、コマンド信号に応じてメモリセルアレイ５０および他の内部回路の動作を制御するための制御信号を出力する。制御信号として、アドレス入力イネーブル信号ＡＩＮＥＮＺ、第１アドレスラッチ信号ＡＬＡＴＺ、読み出し制御信号ＲＤＰＸ、書き込み制御信号ＷＲＰＸ、リフレッシュ制御信号ＲＥＦＰＸ、レジスタラッチ信号ＣＲＥＧＬＺ、レジスタ読み出し信号ＣＲＥＧＲＺ等がある。タイミングコントロール２４のアービタ２２は、外部アクセス要求（読み出しコマンドおよび書き込みコマンド）および内部リフレッシュ要求（リフレッシュ要求信号ＲＲＥＱＺ）のいずれを優先するかを決定する。
遅延回路ＤＬＹ１−３は、同じ遅延時間を有している。遅延回路ＤＬＹ１−３は、アドレス信号Ａ１９−０を第１アドレスラッチ回路３０に確実にラッチさせるために、アドレス信号Ａ１９−０を所定時間遅らせて遅延アドレス信号ＤＡ１９−０として出力する。
リフレッシュタイマ２６は、リフレッシュ要求信号（内部リフレッシュ要求）ＲＲＥＱＺを、例えば、数十μｓの周期で発生する。リフレッシュアドレスカウンタ２８は、リフレッシュするメモリセルＭＣを示すリフレッシュアドレス信号ＲＥＦＡＤを、リフレッシュ要求信号ＲＲＥＱＺに同期して順次生成する。
第１アドレスラッチ回路３０は、第１アドレスラッチ信号ＡＬＡＴＺの高レベル期間に遅延アドレス信号ＤＡを外部アドレス信号ＥＡとしてマルチプレクサ３２に転送し、第１アドレスラッチ信号ＡＬＡＴＺの立ち下がりエッジに同期して遅延アドレス信号ＤＡをラッチする。ラッチした信号は、外部アドレス信号ＥＡとして出力される。
マルチプレクサ３２は、読み出し動作または書き込み動作を実行するときに外部アドレス信号ＥＡ（より詳細には、ロウアドレスに対応する上位ビットＩＡ１９−８）を選択し、リフレッシュ動作を実行するときにリフレッシュアドレス信号ＲＥＦＡＤを選択し、選択した信号を内部ロウアドレス信号ＩＲＡ１９−８として第２アドレスラッチ回路３４に出力する。
第２アドレスラッチ回路３４は、マルチプレクサ３２から出力される内部ロウアドレス信号ＩＲＡ１９−８を、読み出し制御信号ＲＤＰＸ、書き込み制御信号ＷＲＰＸまたはリフレッシュ制御信号ＲＥＦＰＸの立ち下がりエッジ（活性化エッジ）に同期してラッチし、ラッチした信号をロウアドレス信号ＲＡ１９−８として出力する。
第２アドレスラッチ回路３６は、外部アドレス信号ＥＡ１９−０のうち下位ビットの内部コラムアドレス信号ＩＣＡ７−０を、読み出し制御信号ＲＤＰＸ、書き込み制御信号ＷＲＰＸまたはリフレッシュ制御信号ＲＥＦＰＸの立ち下がりエッジに同期してラッチし、ラッチした信号をコラムアドレス信号ＣＡ７−０として出力する。
ロウデコーダ３８は、ロウアドレス信号ＲＡ１９−８をデコードしてロウデコード信号を生成し、メモリセルアレイ５０に出力する。コラムデコーダ４６は、コラムアドレス信号ＣＡ７−０をデコードしてコラムデコード信号を生成し、センスアンプ／スイッチ４８に出力する。
入力データラッチ回路４０は、入力バッファ１４を介して供給されるデータ信号ＤＱ１５−０（書き込みデータ）を、書き込み制御信号ＷＲＰＸに同期してラッチし、ラッチした信号を入力データ信号ＩＤＱ１５−０としてセンスアンプ／スイッチ４８に出力する。
出力データコントロール４２は、センスアンプ／スイッチ４８およびコンフィギュレーションレジスタ４４から出力される出力データ信号ＯＤＱ１５−０を保持し、所定のタイミングで出力バッファ１６に出力する。
コンフィギュレーションレジスタ４４は、擬似ＳＲＡＭが第２仕様に設定されているときに有効になり、メモリセルアレイの使用領域を設定するために使用される。この実施形態では、メモリセルアレイの使用領域は、２ビットのデータ信号ＤＱ３−２の論理レベルに応じて、フル領域、１／２、１／４、１／８のいずれかに設定される。第１仕様では、コンフィギュレーションレジスタ４４はアクセスできなくなり、メモリセルアレイの使用領域は、常にフル領域に設定される。
第２仕様において、メモリセルアレイの使用領域は、擬似ＳＲＡＭを搭載するシステムの仕様に応じて設定される。具体的には、擬似ＳＲＡＭは、パワーアップ後にコンフィギュレーションレジスタ書き込みコマンド（以下、ＣＲ書き込みコマンド）を受けることで、レジスタラッチ信号ＣＲＥＧＬＺが活性化し、このときの兼用端子Ａ／ＤＱ３−２の論理値をコンフィギュレーションレジスタ４４に書き込む。システムは、例えば、システム基板上に擬似ＳＲＡＭおよびマイクロコンピュータ等を搭載することで構成され、擬似ＳＲＡＭは、マイクロコンピュータによりアクセスされる。
ＣＲ書き込みコマンドは、アドレスバリッド信号／ＡＤＶ、アッパーバイトコントロール信号／ＵＢ、ロウアーバイトコントロール信号／ＬＢおよびアウトプットイネーブル信号／ＯＥを高レベルに保持し、チップイネーブル信号／ＣＥおよびライトイネーブル信号／ＷＥを低レベルに保持することで認識される。
コンフィギュレーションレジスタ４４に設定された値は、コンフィギュレーションレジスタ読み出しコマンド（以下、ＣＲ読み出しコマンド）を擬似ＳＲＡＭに供給し、レジスタ読み出し信号ＣＲＥＧＲＺを活性化することで読み出すことができる。ＣＲ読み出しコマンドは、アドレスバリッド信号／ＡＤＶ、アッパーバイトコントロール信号／ＵＢ、ロウアーバイトコントロール信号／ＬＢおよびライトイネーブル信号／ＷＥを高レベルに保持し、チップイネーブル信号／ＣＥおよびアウトプットイネーブル信号／ＯＥを低レベルに保持することで認識される。
センスアンプ／スイッチ４８は、図示しないセンスアンプおよびコラムスイッチを有している。センスアンプは、読み出し動作、書き込み動作およびリフレッシュ動作中に動作し、相補のビット線ＢＬ、／ＢＬの電圧差を増幅する。コラムスイッチは、読み出し動作および書き込み動作中にコラムアドレス信号ＣＡ７−０に応じてオンし、ビット線ＢＬ、／ＢＬと図示しないデータバス線とを接続する。
メモリセルアレイ５０は、マトリックス状に配置された複数のダイナミックメモリセルＭＣと、メモリセルＭＣに接続された複数のワード線ＷＬおよび複数のビット線対ＢＬ、／ＢＬを有している。ダイナミックメモリセルＭＣは、一般のＤＲＡＭのメモリセルと同じであり、データを電荷として保持するためのキャパシタと、このキャパシタとビット線ＢＬ（または／ＢＬ）との間に配置された転送トランジスタとを有している。転送トランジスタのゲートは、ワード線ＷＬに接続されている。
図２は、図１に示したタイミングコントロール２４の詳細を示している。タイミングコントロール２４は、コンフィギュレーションレジスタ制御回路５２、アクセス検出回路５４、グリッチフィルタ５６、５８、ラッチ信号生成回路６０、入力イネーブル生成回路６２、コア制御回路６４および上述したアービタ２２を有している。
コンフィギュレーションレジスタ制御回路５２は、上述したように、第２仕様において、所定の組み合わせのコマンド信号を受けたときに、コンフィギュレーションレジスタ４４にデータを書き込むために、レジスタラッチ信号ＣＲＥＧＬＺを活性化する。また、コンフィギュレーションレジスタ制御回路５２は、第２仕様において、別の所定の組み合わせのコマンド信号を受けたときに、コンフィギュレーションレジスタ４４からデータを読み出すために、レジスタ読み出し信号ＣＲＥＧＲＺを活性化する。コンフィギュレーションレジスタ制御回路５２は、第１仕様では、仕様設定部Ｓ１の設定により動作が禁止される。このとき、レジスタラッチ信号ＣＲＥＧＬＺおよびレジスタ読み出し信号ＣＲＥＧＲＺは、常に低レベルに非活性化される。
アクセス検出回路５４は、チップイネーブル信号／ＣＥおよびアドレスバリッド信号／ＡＤＶが共に有効レベル（低レベル）になったときに外部アクセス要求を検出し、アクセス要求信号ＡＣＣＸを活性化する。
グリッチフィルタ５６は、内部アドレスバリッド信号ＡＤＶＸの立ち上がりエッジ（後縁）を遅延させ、内部アドレスバリッド信号ＡＤＶＤＸとして出力する。グリッチフィルタ５８は、内部チップイネーブル信号ＣＥＸの立ち上がりエッジ（後縁）を遅延させ、内部チップイネーブル信号ＣＥＤＸとして出力する。
ラッチ信号生成回路６０は、アクセス要求信号ＡＣＣＸを反転して、第１アドレスラッチ信号ＡＬＡＴＺを生成する。すなわち、第１アドレスラッチ信号ＡＬＡＴＺは、アクセス検出回路５４による外部アクセス要求の検出に応答して活性化される。この際、ラッチ信号生成回路６０は、図１に示した遅延回路ＤＬＹ１−３に対応する時間、第１アドレスラッチ信号ＡＬＡＴＺの活性化を遅らせる。より詳細には、第１アドレスラッチ信号ＡＬＡＴＺの活性化タイミングは、アドレス入力イネーブル信号ＡＩＮＥＮＺの活性化タイミングより遅く設定される。
入力イネーブル生成回路６２は、内部チップイネーブル信号ＣＥＤＸおよび内部アドレスバリッド信号ＡＤＶＤＸが共に有効レベル（低レベル）の期間に、アドレス入力イネーブル信号ＡＩＮＥＮＺを活性化する。内部チップイネーブル信号ＣＥＤＸおよび内部アドレスバリッド信号ＡＤＶＤＸの後縁は、グリッチフィルタ５６、５８により遅延しているため、アドレス入力イネーブル信号ＡＩＮＥＮＺの非活性化タイミングは、第１アドレスラッチ信号ＡＬＡＴＺの非活性化タイミングより遅れる。
アービタ２２は、リフレッシュ動作を実行するときに、リフレッシュ開始信号ＲＥＦＳＺを活性化し、アクセス動作（読み出し動作または書き込み動作）を実行するときに、アクセス開始信号ＡＣＴＳＺを活性化する。アービタ２２の詳細は、後述する図３で説明する。
コア制御回路６４は、読み出し動作を実行するときに読み出し制御信号ＲＤＰＸを活性化し、書き込み動作を実行するときに書き込み制御信号ＷＲＰＸを活性化し、リフレッシュ動作を実行するときにリフレッシュ制御信号ＲＥＦＰＸを活性化する。コア制御回路６４は、リフレッシュ動作の完了に応答してリフレッシュ終了信号ＲＥＦＥＺを活性化し、アクセス動作の完了に応答してアクセス終了信号ＡＣＴＥＺを活性化する。また、コア制御回路６４は、リフレッシュ動作中およびアクセス動作中を示すロウ制御信号ＲＡＳＺをアービタ２２に出力する。
図３は、図２に示したアービタ２２の詳細を示している。アービタ２２は、ラッチ回路６６、リフレッシュ保持回路６８、リフレッシュマスク回路７０、リフレッシュ開始回路７２およびアクセス開始回路７４を有している。
ラッチ回路６６は、フリップフロップで構成されており、アクセス要求信号ＡＣＣＸの活性化に同期してリフレッシュ禁止信号ＲＥＦＤＩＳＸを活性化し、アクセス終了信号ＡＣＴＥＺの活性化に同期してリフレッシュ禁止信号ＲＥＦＤＩＳＸを非活性化する。後述するように、リフレッシュ禁止信号ＲＥＦＤＩＳＸにより、リフレッシュ要求の受け付けは、図２に示したアクセス検出回路５４による外部アクセス要求の検出から、この外部アクセス要求に対応する読み出し動作または書き込み動作の完了まで禁止される。
リフレッシュ保持回路６８は、フリップフロップで構成されており、リフレッシュ要求信号ＲＲＥＱＺの活性化に同期してリフレッシュ保持信号ＲＥＦＨＺを活性化し、リフレッシュ終了信号ＲＥＦＥＺの活性化に同期してリフレッシュ保持信号ＲＥＦＨＺを非活性化する。
リフレッシュマスク回路７０は、フリップフロップで構成されており、リフレッシュ禁止信号ＲＥＦＤＩＳＸが低レベルの期間（リフレッシュ禁止期間）、リフレッシュ開始信号ＲＥＦＳ０Ｚの出力を禁止する。リフレッシュマスク回路７０は、リフレッシュ保持回路６８にリフレッシュ要求が保持されている場合、リフレッシュ禁止信号ＲＥＦＤＩＳＸの高レベルへの変化（リフレッシュ禁止からリフレッシュ許可への遷移）に応答して、リフレッシュ開始信号ＲＥＦＳ０Ｚを活性化する。
リフレッシュ開始回路７２は、リフレッシュ開始信号ＲＥＦＳ０Ｚの活性化に同期してリフレッシュ開始信号ＲＥＦＳＺを活性化し、リフレッシュ終了信号ＲＥＦＥＺの活性化に同期してリフレッシュ開始信号ＲＥＦＳＺを非活性化する。図２に示したコア制御回路６４は、リフレッシュ開始信号ＲＥＦＳＺを活性化に応答してリフレッシュ動作の実行を開始する。
アクセス開始回路７４は、ラッチ回路７４ａおよびマスク回路７４ｂを有している。ラッチ回路７４ａは、リフレッシュ禁止信号ＲＥＦＤＩＳＸの低レベルへの変化に同期してセットされ、アクセス要求信号ＡＲＥＱＺを活性化する。ラッチ回路７４ａは、アクセス開始信号ＡＣＴＳＺの活性化に同期してリセットされ、アクセス要求信号ＡＲＥＱＺを非活性化する。マスク回路７４ｂは、リフレッシュ開始信号ＲＥＦＳＺが活性化中に、アクセス要求信号ＡＲＥＱＺに応答してアクセス開始信号ＡＣＴＳＺを活性化することをマスクする。マスク回路７４ｂは、リフレッシュ開始信号ＲＥＦＳＺの非活性化中に、アクセス要求信号ＡＲＥＱＺに応答してアクセス開始信号ＡＣＴＳＺを活性化する。
図４は、第１の実施形態において、第２仕様に設定された擬似ＳＲＡＭのアービタ２２の動作を示している。この例では、擬似ＳＲＡＭは、アクセス要求（読み出しコマンドＲＤまたは書き込みコマンドＷＲ）を受ける直前に、リフレッシュ要求ＲＲＥＱＺを発生する。
まず、リフレッシュ要求ＲＲＥＱＺに応答して、リフレッシュ保持信号ＲＥＦＨＺは高レベルに活性化される（図４（ａ））。このとき、アクセス要求は発生していないため、リフレッシュ禁止信号ＲＥＦＤＩＳＸは非活性化状態にある。すなわち、リフレッシュ要求ＲＲＥＱＺの受け付けは許可されている。したがって、リフレッシュ要求ＲＲＥＱＺに応答してリフレッシュ開始信号ＲＥＦＳ０Ｚ、ＲＥＦＳＺが順次活性化され（図４（ｂ））、リフレッシュ動作ＲＥＦが実行される（図４（ｃ））。
リフレッシュ要求ＲＲＥＱＺが発生した後、アクセス要求が供給され、アクセス要求信号ＡＣＣＸが低レベルに活性化される（図４（ｄ））。アクセス要求信号ＡＣＣＸの活性化に応答してリフレッシュ禁止信号ＲＥＦＤＩＳＸが低レベルに活性化される（図４（ｅ））。リフレッシュ禁止信号ＲＥＦＤＩＳＸが活性化されている期間、リフレッシュ要求ＲＲＥＱＺの受け付けは禁止される。リフレッシュ禁止信号ＲＥＦＤＩＳＸの活性化に同期して、アクセス要求信号ＡＲＥＱＺが活性化される（図４（ｆ））。このとき、リフレッシュ開始信号ＲＥＦＳＺが活性化されているため、アクセス開始信号ＡＣＴＳＺは活性化されない。
リフレッシュ動作ＲＥＦの実行の完了に同期してリフレッシュ終了信号ＲＥＦＥＺが出力される（図４（ｇ））。リフレッシュ終了信号ＲＥＦＥＺに同期してリフレッシュ保持信号ＲＥＦＨＺが非活性化される（図４（ｈ））。同時に、リフレッシュ開始信号ＲＥＦＳ０Ｚ、ＲＥＦＳＺは、非活性化される（図４（ｉ））。リフレッシュ終了信号ＲＥＦＥＺの非活性化に応答してアクセス開始信号ＡＣＴＳＺが活性化され（図４（ｊ））、読み出し動作ＲＤまたは書き込み動作ＷＲが実行される（図４（ｋ））。アクセス開始信号ＡＣＴＳＺの活性化に同期してアクセス要求信号ＡＲＥＱＺが非活性化され、アクセス開始信号ＡＣＴＳＺは自己リセットされる（図４（ｌ））。この後、読み出し動作ＲＤまたは書き込み動作ＷＲの終了に応答してアクセス終了信号ＡＣＴＥＸが活性化される（図４（ｍ））。アクセス終了信号ＡＣＴＥＸの活性化に同期してリフレッシュ禁止信号ＲＥＦＤＩＳＸが高レベルに非活性化され、リフレッシュ要求信号ＲＲＥＱＺの受け付けが再び開始される（図４（ｎ））。
図５は、第１の実施形態において、第２仕様に設定された擬似ＳＲＡＭのアービタ２２の別の動作を示している。図４と同じ動作については、詳細な説明を省略する。この例では、擬似ＳＲＡＭは、アクセス要求（読み出しコマンドＲＤまたは書き込みコマンドＷＲ）を受けた直後に、リフレッシュ要求ＲＲＥＱＺを発生する。
まず、アクセス要求が供給され、アクセス要求信号ＡＣＣＸが低レベルに活性化され（図５（ａ））、リフレッシュ禁止信号ＲＥＦＤＩＳＸが活性化される（図５（ｂ））。リフレッシュ禁止信号ＲＥＦＤＩＳＸの活性化に同期して、アクセス要求信号ＡＲＥＱＺが活性化される（図５（ｃ））。このとき、リフレッシュ開始信号ＲＥＦＳＺは非活性化されているため、アクセス要求信号ＡＲＥＱＺに同期してアクセス開始信号ＡＣＴＳＺは活性化される（図５（ｄ））。そして、読み出し動作ＲＤまたは書き込み動作ＷＲが実行される（図５（ｅ））。リフレッシュ禁止信号ＲＥＦＤＩＳＸが活性化されている期間、リフレッシュ要求ＲＲＥＱＺの受け付けは禁止される。
一方、アクセス要求信号ＡＣＣＸが活性化された後にリフレッシュ要求ＲＲＥＱＺが活性化され（図５（ｆ））、リフレッシュ保持信号ＲＥＦＨＺが活性化される（図５（ｇ））。このとき、リフレッシュ禁止信号ＲＥＦＤＩＳＸは活性化されているため、リフレッシュ開始信号ＲＥＦＳ０Ｚは活性化されない。次に、読み出し動作ＲＤまたは書き込み動作ＷＲの終了に応答してアクセス終了信号ＡＣＴＥＸが活性化され（図５（ｈ））、リフレッシュ禁止信号ＲＥＦＤＩＳＸが非活性化される（図５（ｉ））。
リフレッシュ保持信号ＲＥＦＨＺが活性化されているため、リフレッシュ禁止信号ＲＥＦＤＩＳＸの非活性化に応答してリフレッシュ開始信号ＲＥＦＳ０Ｚ、ＲＥＦＳＺが活性化され（図５（ｊ））、リフレッシュ動作ＲＥＦが実行される（図５（ｋ））。リフレッシュ動作ＲＥＦの実行の完了に同期してリフレッシュ終了信号ＲＥＦＥＺが出力され（図５（ｌ））、リフレッシュ保持信号ＲＥＦＨＺが非活性化される（図５（ｍ））。同時に、リフレッシュ開始信号ＲＥＦＳ０Ｚ、ＲＥＦＳＺが非活性化される（図５（ｎ））。
図６は、第１の実施形態において、第２仕様に設定された擬似ＳＲＡＭの動作を示している。この例では、上述した図４と同様に、擬似ＳＲＡＭは、書き込みコマンド（アクセス要求）を受ける直前に、リフレッシュ要求ＲＲＥＱＺを発生する。図４と同じ動作については、詳細な説明を省略する。なお、第２仕様では、チップイネーブル信号／ＣＥとアドレスバリッド信号／ＡＤＶが共に有効レベル（低レベル）のときに、アクセス要求が認識される。
例えば、擬似ＳＲＡＭが搭載されるシステムのアドレスマップ上に擬似ＳＲＡＭを含めて複数の半導体記憶装置が割り当てられるとき、システムは、アドレスをデコードしてチップイネーブル信号を生成し、チップイネーブル端子／ＣＥに供給する。一方、システムのアドレスマップ上に擬似ＳＲＡＭのみが割り当てられるとき、システムは、チップイネーブル端子／ＣＥを低レベルに固定できる。この実施形態では、タイミングコントローラ２４内にアクセス検出回路５４およびラッチ回路６６を形成することで、チップイネーブル端子／ＣＥが低レベルに固定された場合にも、擬似ＳＲＡＭは、読み出し動作および書き込み動作を正しく実行できる。
まず、スタンバイ状態においてリフレッシュ要求信号ＲＲＥＱＺが活性化される（図６（ａ））。リフレッシュ禁止信号ＲＥＦＤＩＳＸは非活性化されているため、リフレッシュ要求ＲＲＥＱＺに応答してリフレッシュ開始信号ＲＥＦＳＺが活性化される（図６（ｂ））。図１に示したマルチプレクサ３２は、リフレッシュ開始信号ＲＥＦＳＺが活性化してから所定の期間、リフレッシュアドレス信号ＲＥＦＡＤを内部ロウアドレス信号ＩＲＡとして出力する（図６（ｃ））。そして、リフレッシュアドレス信号ＲＥＦＡＤが示すメモリセルＭＣに対するリフレッシュ動作ＲＥＦが実行される（図６（ｄ））。
リフレッシュ要求ＲＲＥＱＺが発生した後、アドレスバリッド信号／ＡＤＶが所定期間低レベルに活性化される（図６（ｅ））。アドレスバリッド信号／ＡＤＶの活性化期間に対応して、兼用端子Ａ／ＤＱにアドレス信号ＡＤＤが供給される（図６（ｆ））。このとき、チップイネーブル信号／ＣＥも低レベルに活性化されているため、外部アクセス要求が認識され、アクセス要求信号ＡＣＣＸが低レベルに活性化される（図６（ｇ））。アドレスバリッド信号／ＡＤＶが非活性化された後、ライトイネーブル信号／ＷＥ、アッパーバイトコントロール信号／ＵＢおよびロウアーバイトコントロール信号／ＬＢの活性化に対応して、書き込みデータＤＩＮが兼用端子Ａ／ＤＱに供給される（図６（ｈ））。なお、外部アクセス要求が、書き込み要求または読み出し要求の何れであるかは、ライトイネーブル信号／ＷＥまたはアウトプットイネーブル信号／ＯＥの活性化により決定する。この例では、ライトイネーブル信号／ＷＥが活性化されるため、書き込み動作が実行される、
アドレスバリッド信号／ＡＤＶの活性化に応答してアドレス入力イネーブル信号ＡＩＮＥＮＺが所定の期間活性化される（図６（ｉ））。アクセス要求信号ＡＣＣＸの活性化に応答してアドレスラッチ信号ＡＬＡＴＺが所定の期間活性化される（図６（ｊ））。アドレスラッチ信号ＡＬＡＴＺの活性化期間は、アドレス入力イネーブル信号ＡＩＮＥＮＺの活性化期間に含まれている。
アドレス入力イネーブル信号ＡＩＮＥＮＺの活性化により、図１に示した入力バッファ１０、１２、１４が活性化され、兼用端子Ａ／ＤＱに供給されているアドレス信号ＡＤＤは、遅延アドレス信号線ＤＡに供給される（図６（ｋ））。アドレスラッチ信号ＡＬＡＴＺの活性化期間に、遅延アドレス信号ＤＡは、図１に示した第１アドレスラッチ回路３０をスルーして外部アドレス信号ＥＡとして供給され、アドレスラッチ信号ＡＬＡＴＺの非活性化に同期して、第１アドレスラッチ回路３０にラッチされる（図６（ｌ））。第１アドレスラッチ回路３０により、兼用端子Ａ／ＤＱを介して供給され、確定期間が短いアドレス信号Ａ１９−０を確定期間の長い外部アドレス信号ＥＡに変換できる。したがって、外部アドレス信号ＥＡを受けるマルチプレクサ３２等の内部回路のタイミングマージンを向上でき、メモリセルＭＣを確実にアクセスできる。
マルチプレクサ３２は、リフレッシュアドレス信号ＲＥＦＡＤに代えてアドレス信号ＡＤＤを選択し、内部ロウアドレス信号ＩＲＡとして出力する。第２アドレスラッチ回路３４、３６は、内部ロウアドレス信号ＩＲＡおよび内部コラムアドレス信号ＩＣＡを、書き込み制御信号ＷＲＰＸの活性化に同期してラッチし、ラッチした信号をロウデコーダ３８およびコラムデコーダ４６を介してメモリセルアレイ５０に出力する（図６（ｍ））。
一方、図４と同様に、アクセス要求信号ＡＣＣＸの活性化に応答してリフレッシュ禁止信号ＲＥＦＤＩＳＸが活性化され、リフレッシュ要求ＲＲＥＱＺの受け付けは禁止される（図６（ｎ））。リフレッシュ動作ＲＥＦの実行の完了に同期してリフレッシュ開始信号ＲＥＦＳＺが非活性化され、アクセス開始信号ＡＣＴＳＺが活性化される（図６（ｏ））。そして、書き込み動作ＷＲが実行される（図６（ｐ））。リフレッシュ禁止信号ＲＥＦＤＩＳＸは、書き込み動作の完了に応答して非活性化される（図６（ｑ））。
上述した動作は、読み出しコマンドが供給される場合も同様に実行される。読み出しコマンドが供給される場合、ライトイネーブル信号／ＷＥの代わりにアウトプットイネーブル信号／ＯＥが活性化され、兼用端子Ａ／ＤＱには、メモリセルＭＣから読み出されたデータが、図１に示した出力バッファ１６を介して出力される。第２アドレスラッチ回路３４、３６は、読み出し制御信号ＲＤＰＸに同期して動作する。その他の動作は、図６に示した書き込み動作と同じである。
図７は、第１の実施形態における第２仕様に設定された擬似ＳＲＡＭの別の動作を示している。図４〜図６と同じ動作については、詳細な説明を省略する。この例では、上述した図５と同様に、擬似ＳＲＡＭは、書き込みコマンドＷＲ（アクセス要求）を受けた直後に、リフレッシュ要求ＲＲＥＱＺを発生する。チップイネーブル信号／ＣＥは、アクセス毎に活性化され、あるいは常時活性化される。
まず、スタンバイ状態においてアドレスバリッド信号／ＡＤＶが活性化され（アクセス要求）、アクセス要求信号ＡＣＣＸが活性化される（図７（ａ））。アドレスバリッド信号／ＡＤＶおよびアクセス要求信号ＡＣＣＸの活性化に応答してアドレス入力イネーブル信号ＡＩＮＥＮＺおよびアドレスラッチ信号ＡＬＡＴＺが所定期間活性化され（図７（ｂ））、図６と同様に第１アドレスラッチ回路３０にアドレス信号ＡＤＤがラッチされる（図７（ｃ））。
また、アクセス要求信号ＡＣＣＸの活性化に応答してリフレッシュ禁止信号ＲＥＦＤＩＳＸが活性化される（図７（ｄ））。このとき、リフレッシュ開始信号ＲＥＦＳＺは非活性化されている。このため、リフレッシュ禁止信号ＲＥＦＤＩＳＸの活性化に応答してアクセス開始信号ＡＣＴＳＺは活性化され、書き込み動作ＷＲが実行される（図７（ｅ））。
書き込み動作ＷＲの完了に応答してリフレッシュ禁止信号ＲＥＦＤＩＳＸが非活性化される（図７（ｆ））。リフレッシュ禁止信号ＲＥＦＤＩＳＸの非活性化に応答してリフレッシュ開始信号ＲＥＦＳＺが活性化される（図７（ｇ））。リフレッシュ開始信号ＲＥＦＳＺが活性化してから所定の期間、リフレッシュアドレス信号ＲＥＦＡＤが内部ロウアドレス信号ＩＲＡとして出力され（図７（ｈ））。リフレッシュ動作ＲＥＦが実行される（図７（ｉ））。
上述した動作は、図６と同様に、読み出しコマンドが供給される場合も同様に実行される。読み出しコマンドが供給される場合、ライトイネーブル信号／ＷＥの代わりにアウトプットイネーブル信号／ＯＥが活性化され、兼用端子Ａ／ＤＱには、メモリセルＭＣから読み出されたデータが、図１に示した出力バッファ１６を介して出力される。第２アドレスラッチ回路３４、３６は、読み出し制御信号ＲＤＰＸに同期して動作する。その他の動作は、書き込み動作と同じである。
図８は、第１の実施形態の擬似ＳＲＡＭにおいて、第１仕様に設定された状態を示している。図示を省略しているが、各仕様設定部Ｓ１の導電パターンは１番の端子に接続されている。このため、入力バッファ１２は有効になり、アドレス信号ＡＤ１５−０を受信し、入力バッファ１４および出力バッファ１６に接続された兼用端子Ａ／ＤＱは、データ信号ＤＱ１５−０の専用端子として使用される。
遅延回路ＤＬＹ１−２から出力される遅延アドレス信号ＤＡ１９−０は、第１アドレスラッチ回路３０を介さずに、マルチプレクサ３２および第２アドレスラッチ回路３６に直接供給される。第１仕様に設定された擬似ＳＲＡＭは、アドレス信号Ａ１９−０およびデータ信号ＤＱ１５−０をそれぞれ専用端子で受信するため、アドレス信号Ａ１９−０の確定期間を、チップイネーブル信号／ＣＥの活性化期間と同等の長さにできる。したがって、アドレス信号Ａ１９−０を一時的に保持する第１アドレスラッチ回路３０は不要である。
第１仕様では、アドレス信号Ａ１９−０およびデータ信号ＤＱ１５−０は、それぞれ専用端子に供給されるため、アドレス信号Ａ１９−０とデータ信号ＤＱ１５−０とを識別するためのアドレスバリッド端子／ＡＤＶは不要になる。このため、接地電圧が、アドレスバリッド信号／ＡＤＶとしてコマンド入力回路１８に供給される。
図９は、第１の実施形態において、第１仕様に設定された擬似ＳＲＡＭのタイミングコントロール２４を示している。第１仕様では、アドレスバリッド信号／ＡＤＶの経路が接地電圧に固定されるため、アクセス要求信号ＡＣＣＸ、第１アドレスラッチ信号ＡＬＡＴＺおよびアドレス入力イネーブル信号ＡＩＮＥＮＺは、チップイネーブル信号／ＣＥのみの活性化に応答して生成される。すなわち、第１仕様では、チップイネーブル信号／ＣＥのみが有効レベル（低レベル）のときに、外部アクセス要求が認識される。レジスタラッチ信号ＣＲＥＧＬＺおよびレジスタ読み出し信号ＣＲＥＧＲＺは、常に非活性化される。したがって、第１仕様では、コンフィギュレーションレジスタ４４はアクセスされず、無効状態になる。
図１０は、第１の実施形態において、第１仕様に設定された擬似ＳＲＡＭのアービタ２２の動作を示している。この例では、上述した図４と同様に、擬似ＳＲＡＭは、アクセス要求（読み出しコマンドＲＤまたは書き込みコマンドＷＲ）を受ける直前に、リフレッシュ要求ＲＲＥＱＺを発生する。図４と同じ動作については、詳細な説明を省略する。
擬似ＳＲＡＭを搭載するシステムは、擬似ＳＲＡＭをアクセスするときにチップイネーブル信号／ＣＥを所定期間活性化する（図１０（ａ））。アクセス要求信号ＡＣＣＸおよびリフレッシュ禁止信号ＲＥＦＤＩＳＸは、チップイネーブル信号／ＣＥのみの活性化に同期して活性化される（図１０（ｂ））。その他の動作は、図４（第２仕様）と同じである。
図１１は、第１の実施形態において、第１仕様に設定された擬似ＳＲＡＭの動作を示している。この例では、上述した図６と同様に、擬似ＳＲＡＭは、書き込みコマンド（アクセス要求）を受ける直前に、リフレッシュ要求ＲＲＥＱＺを発生する。第１仕様では、アクセス要求信号ＡＣＣＸおよびアドレス入力イネーブル信号ＡＩＮＥＮＺは、チップイネーブル信号／ＣＥのみに応答して活性化される（図１１（ａ））。その他の動作は、図６と同じであるため、説明を省略する。
以上、第１の実施形態では、チップイネーブル信号／ＣＥおよびアドレスバリッド信号／ＡＤＶが共に有効レベルになったときに外部アクセス要求を検出し、この検出からアクセス動作が完了するまでの間、リフレッシュ要求ＲＲＥＱＺの受け付けを禁止する。このため、アドレス信号Ａ１５−０とデータ信号ＤＱ１５−０を受信する兼用端子Ａ／ＤＱ１５−０を有し、アドレスバリッド信号／ＡＤＶによりアドレス信号の供給を識別する擬似ＳＲＡＭにおいて、読み出し動作ＲＤおよび書き込み動作ＷＲと、リフレッシュ要求ＲＲＥＱＺに応答するリフレッシュ動作ＲＥＦとが競合することを防止できる。この結果、擬似ＳＲＡＭが誤動作することを防止できる。
アドレス信号Ａ１９−０を、外部アクセス要求に対応して生成されるアクセス要求信号ＡＣＣＸに応答して第１アドレスラッチ回路３０によりラッチする。このため、兼用端子Ａ／ＤＱに供給される確定期間の短いアドレス信号を確定期間の長い外部アドレス信号ＥＡに変換できる。外部アドレス信号ＥＡを用いて読み出し動作および書き込み動作を実行することで、アドレス信号を処理する回路（マルチプレクサ３２、第２アドレスラッチ回路３４、３６等）のタイミングマージンを確保できる。この結果、アドレス信号を確実に受信でき、誤ラッチ等による擬似ＳＲＡＭの誤動作を防止できる。タイミングマージンを確保できるため、回路設計が容易になる。また、製造条件の変動の影響を受け難くなるため、歩留を向上できる。さらに、兼用端子Ａ／ＤＱに供給されるアドレス信号のセットアップ時間およびホールド時間を最小限に設定できるため、アクセス時間を短縮できる。
リフレッシュアドレスＲＥＦＡＤまたは外部アドレス信号ＥＡを選択するマルチプレクサ３２は、第１アドレスラッチ回路３０と第２アドレスラッチ回路３４との間に配置される。このため、マルチプレクサ３２は、第１アドレスラッチ回路３０によりラッチされたアドレス信号Ａ１５−０と、リフレッシュアドレスカウンタ２８から出力されるリフレッシュアドレスＲＥＦＡＤとを余裕を持って選択し、切り替えできる。内部回路のタイミングにマージンができるため、回路設計を容易に行うことができ、歩留も向上する。
なお、マルチプレクサ３２を第１アドレスラッチ回路３０の入力側に配置する場合、確定期間の長いリフレッシュアドレス信号ＲＥＦＡＤと、確定期間の短いアドレス信号（Ａ１９−８）とを切り替える必要がある。このとき、マルチプレクサ３２は、確定期間の短いアドレス信号に合わせて動作させる必要があり、十分なタイミングマージンを確保できない。マルチプレクサ３２を第２アドレスラッチ回路３４の出力側に配置する場合、読み出し制御信号ＲＤＰＸ等でラッチしたロウアドレス信号を、さらにマルチプレクサ３２により選択する必要がある。このため、メモリセルアレイ５０へのアドレス信号の供給が遅くなってしまう。
擬似ＳＲＡＭの製品仕様（動作仕様）は、ホトマスクのパターン形状に対応して半導体基板上の所定の位置に形成される導電膜（仕様設定部Ｓ１）の接続先に応じて、第１仕様または第２仕様に設定される。したがって、製品仕様を切り替える回路が不要になり、擬似ＳＲＡＭのチップサイズを最小限にできる。仕様設定部Ｓ１の設定内容に応じて製品仕様を変更できるため、１つの設計データから動作仕様の異なる２つの製品を製造できる。この結果、擬似ＳＲＡＭの開発コストおよび製造コストを削減できる。
既に第１仕様の擬似ＳＲＡＭが開発されている場合、この擬似ＳＲＡＭを改良して第１仕様および第２仕様に切り替え可能な擬似ＳＲＡＭを設計することで、既にある設計資産を有効活用できる。この結果、設計コストを削減できる。また、ホトマスクは、製品を製造するための１セットに、配線工程の１枚を追加することで、異なる２つの製品を製造できる。このため、製造コストを削減できる。
図１２は、本発明の半導体記憶装置の第２の実施形態を示している。第１の実施形態と同じ要素については、同じ符号を付し、詳細な説明は省略する。この半導体記憶装置は、シリコン基板上にＣＭＯＳプロセスを使用して擬似ＳＲＡＭとして形成されている。擬似ＳＲＡＭは、例えば、携帯電話等の携帯機器に搭載されるワークメモリに使用される。
この実施形態の仕様設定部Ｓ１は、ヒューズ回路（プログラム回路）で構成されている。また、擬似ＳＲＡＭは、テストモード端子ＴＭ、テスト端子ＴＥＳＴおよびテスト制御回路７６を有している。端子ＴＭ、ＴＥＳＴは、擬似ＳＲＡＭのテスト工程において、プローブを接触させるためのパッドとして形成されている。このため、端子ＴＭ、ＴＥＳＴは、出荷される擬似ＳＲＡＭの外部端子には存在しない。
テスト制御回路７６は、テストモード端子ＴＭに高レベルを受けている期間、アクセス動作を実行する通常動作モードからテストモードに移行する。このとき、仕様設定部Ｓ１は、テスト制御回路７６から出力されるテスト制御信号ＴＣＮにより、ヒューズ回路のプログラム状態に関わらず、テスト端子ＴＥＳＴの論理レベルに応じて第１仕様または第２仕様に切り替わる。例えば、テスト端子ＴＥＳＴに低レベルが供給されている間、擬似ＳＲＡＭは第１仕様に設定される。テスト端子ＴＥＳＴに高レベルが供給されている間、擬似ＳＲＡＭは第２仕様に設定される。
以上、第２の実施形態においても第１の実施形態と同様の効果を得ることができる。さらに、仕様設定部Ｓ１をヒューズ回路で構成することで、ヒューズのプログラムに応じて、製品仕様を第１仕様または第２仕様に設定できる。すなわち、擬似ＳＲＡＭの製造後に製品仕様を設定できる。したがって、予め製造された擬似ＳＲＡＭを、生産計画に合わせて第１仕様品または第２仕様品に振り分けることができる。製造後の生産計画の変更にも迅速に対応できる。
テストモード端子ＴＭ、テスト信号ＴＥＳＴおよびテスト制御回路７６を設けることで、ヒューズのプログラム状態にかかわらず、製品仕様を一時的に第１仕様または第２仕様のいずれかに切り替えることができる。すなわち、ヒューズのプログラム状態にかかわらず、擬似ＳＲＡＭを第１仕様および第２仕様に切り替えてテストできる。例えば、テストにより、擬似ＳＲＡＭが第１仕様として動作するが第２仕様では動作しないことが判明したときに、その擬似ＳＲＡＭをヒューズ回路（仕様設定部Ｓ１）により第１仕様に設定することで、不良を救済できる。この結果、歩留を向上でき、製造コストを削減できる。動作仕様を自在に切り替えられるため、不良解析も容易になる。
図１３は、本発明の半導体記憶装置の第３の実施形態を示している。第１の実施形態と同じ要素については、同じ符号を付し、詳細な説明は省略する。この半導体記憶装置は、シリコン基板上にＣＭＯＳプロセスを使用して擬似ＳＲＡＭとして形成されている。擬似ＳＲＡＭは、例えば、携帯電話等の携帯機器に搭載されるワークメモリに使用される。
この実施形態の仕様設定部Ｓ１は、ヒューズ回路（プログラム回路）で構成されている。また、擬似ＳＲＡＭは、テスト制御回路７８を有している。テスト制御回路７８は、通常動作では使用しない組み合わせのコマンド信号（／ＣＥ、／ＷＥ、／ＵＢ、／ＬＢ）を受けたときに、テストコマンドを認識し、アクセス動作を実行する通常動作モードからテストモードに移行し、あるいはテストモードから通常動作モードに移行する。仕様設定部Ｓ１は、テスト制御回路７８から出力されるテスト制御信号ＴＣＮにより、ヒューズ回路のプログラム状態に関わらず、テストコマンドの内容に応じて第１仕様または第２仕様に切り替わる。
以上、第３の実施形態においても第１および第２の実施形態と同様の効果を得ることができる。さらに、テストコマンドに応じて、擬似ＳＲＡＭを一時的に第１仕様または第２仕様に設定できる。このため、擬似ＳＲＡＭチップをパッケージングした後、あるいは出荷した後でも、ヒューズ回路（仕様設定部Ｓ１）のプログラム状態に関わらず、擬似ＳＲＡＭの動作仕様を第１仕様または第２仕様に切り替えることができる。
なお、上述した第１実施形態では、ホトマスクの切り替えに応じて、擬似ＳＲＡＭの動作仕様を第１仕様または第２仕様に切り替える例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、仕様設定部Ｓ１を、供給される電圧値に応じて動作仕様が切り替わるように設計しておき、擬似ＳＲＡＭの組立工程において、一端が仕様設定部Ｓ１に接続されるボンディングワイヤの他端を電源線ＶＤＤまたは接地線ＶＳＳに接続することで、動作仕様を第１仕様または第２仕様に設定してもよい。この際、第２または第３の実施形態で述べたように、設定した動作仕様を一時的に無効にして、動作仕様を、テスト制御回路により第１仕様または第２仕様に切り替えられるようにしてもよい。
上述した第２実施形態では、仕様設定部Ｓ１をヒューズを用いて構成する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、ヒューズの代わりに、ＥＰＲＯＭ、ＥＥＰＲＯＭあるいはＦｅＲＡＭ等の電気的にプログラム可能なメモリセルを用いて仕様設定部Ｓ１を構成してもよい。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
本発明を、アドレスバリッド端子を有し、リフレッシュを自動的に実行する半導体記憶装置に適用することで、リフレッシュ動作とアクセス動作とが競合することによる半導体記憶装置の誤動作を防止できる。

Claims (10)

  1. ダイナミックメモリセルを有するメモリセルアレイと、
    内部リフレッシュ要求を所定の周期で発生するリフレッシュ要求回路と、
    アクセスするメモリセルを示すアドレス信号およびメモリセルに書き込むデータ信号を受信する兼用端子と、
    前記メモリセルアレイをアクセスするときに有効にされるチップイネーブル信号を受信するチップイネーブル端子と、
    前記兼用端子に供給される信号が前記アドレス信号であることを示すアドレスバリッド信号を受信するアドレスバリッド端子と、
    前記チップイネーブル信号および前記アドレスバリッド信号が共に有効レベルになったときに外部アクセス要求を検出するアクセス検出回路と、
    前記外部アクセス要求および前記内部リフレッシュ要求のいずれを優先するかを決定するとともに、前記アクセス検出回路による検出に応答して前記内部リフレッシュ要求の受け付けを禁止し、受信した前記チップイネーブル信号および前記アドレスバリッド信号に対応する読み出し動作または書き込み動作の完了に応答して前記内部リフレッシュ要求の受け付けを許可するアービタとを備えていることを特徴とする半導体記憶装置。
  2. 請求項１記載の半導体記憶装置において、
    メモリセルからデータを読み出す読み出しコマンドおよびメモリセルにデータを書き込む書き込みコマンドの少なくともいずれかを受信するアクセスコマンド端子と、
    前記アクセス検出回路による検出に応答して第１アドレスラッチ信号を活性化するラッチ信号生成回路と、
    前記第１アドレスラッチ信号の活性化に応答して前記アドレス信号を受信してラッチし、外部アドレス信号として出力する第１アドレスラッチ回路と、
    前記読み出しコマンドまたは前記書き込みコマンドの受信に同期して前記外部アドレス信号をラッチし、ラッチした信号を前記メモリセルアレイに出力する第２アドレスラッチ回路とを備えていることを特徴とする半導体記憶装置。
  3. 請求項１記載の半導体記憶装置において、
    リフレッシュするメモリセルを示すリフレッシュアドレス信号を、前記内部リフレッシュ要求に同期して順次生成するリフレッシュアドレスカウンタと、
    前記第１アドレスラッチ回路と前記第２アドレスラッチ回路との間に配置され、前記外部アドレス信号または前記リフレッシュアドレス信号のいずれかを前記第２アドレスラッチ回路に供給するマルチプレクサとを備え、
    前記第２アドレスラッチ回路は、前記マルチプレクサにより選択されたアドレス信号をラッチすることを特徴とする半導体記憶装置。
  4. ダイナミックメモリセルを有するメモリセルアレイと、
    内部リフレッシュ要求を所定の周期で発生するリフレッシュ要求回路と、
    アクセスするメモリセルを示すアドレス信号およびメモリセルに書き込むデータ信号を受信する兼用端子と、
    アドレス信号のみを受信するアドレス専用端子と、
    前記メモリセルアレイをアクセスするときに有効にされるチップイネーブル信号を受信するチップイネーブル端子と、
    前記兼用端子に供給される信号が前記アドレス信号であることを示すアドレスバリッド信号を受信するアドレスバリッド端子と、
    前記チップイネーブル信号および前記アドレスバリッド信号が共に有効レベルになったときに外部アクセス要求を検出するアクセス検出回路と、
    前記外部アクセス要求および前記内部リフレッシュ要求のいずれを優先するかを決定するアービタと、
    動作仕様を第１仕様および第２仕様のいずれかに設定する仕様設定部とを備え、
    前記第１仕様では、
    前記アドレスバリッド端子を無効にして前記兼用端子で前記データ信号のみを受信し、
    前記アドレス専用端子を有効にし、
    前記アービタは、前記チップイネーブル信号が有効レベルであることを検出したときに前記内部リフレッシュ要求の受け付けを禁止し、受信した前記チップイネーブル信号に対応する読み出し動作または書き込み動作の完了に応答して前記内部リフレッシュ要求の受け付けを許可し、
    前記第２仕様では、
    前記アドレスバリッド端子を有効にして前記兼用端子で前記アドレス信号および前記データ信号を受信し、
    前記アドレス専用端子を無効にし、
    前記アービタは、前記アクセス検出回路による検出に応答して前記内部リフレッシュ要求の受け付けを禁止し、受信した前記チップイネーブル信号および前記アドレスバリッド信号に対応する読み出し動作または書き込み動作の完了に応答して前記内部リフレッシュ要求の受け付けを許可することを特徴とする半導体記憶装置。
  5. 請求項４記載の半導体記憶装置において、
    メモリセルからデータを読み出す読み出しコマンドおよびメモリセルにデータを書き込む書き込みコマンドの少なくともいずれかを受信するアクセスコマンド端子と、
    前記アクセス検出回路による検出に応答して第１アドレスラッチ信号を活性化するラッチ信号生成回路と、
    前記第１アドレスラッチ信号の活性化に応答して前記アドレス信号を受信してラッチし、外部アドレス信号として出力する第１アドレスラッチ回路と、
    前記読み出しコマンドまたは書き込みコマンドの受信に同期して、前記アドレス信号または前記外部アドレス信号のいずれかをラッチし、ラッチした信号を前記メモリセルアレイに出力する第２アドレスラッチ回路とを備え、
    前記第２アドレスラッチ回路は、前記第１仕様では、前記アドレス信号をラッチし、前記第２仕様では、前記外部アドレス信号をラッチすることを特徴とする半導体記憶装置。
  6. 請求項４または請求項５記載の半導体記憶装置において、
    前記仕様設定部は、半導体製造工程で使用するホトマスクのパターン形状に対応して半導体基板上の所定の位置に形成される導電膜を備え、
    前記動作仕様は、前記導電膜により形成される信号経路に応じて、前記第１仕様または前記第２仕様に設定されることを特徴とする半導体記憶装置。
  7. 請求項４または請求項５記載の半導体記憶装置において、
    前記仕様設定部は、プログラム回路を備え、
    前記動作仕様は、前記プログラム回路にプログラムされた情報に応じて、前記第１仕様または前記第２仕様に設定されることを特徴とする半導体記憶装置。
  8. 請求項７記載の半導体記憶装置において、
    テストモード信号を受信するテストモード端子と、
    テスト信号を受信するテスト端子とを備え、
    前記仕様設定部は、前記テストモード信号が有効レベルを示すときに、前記プログラム回路の設定状態にかかわらず、前記テスト信号の論理レベルに応じて、前記動作仕様を前記第１仕様または前記第２仕様のいずれかに切り替えることを特徴とする半導体記憶装置。
  9. 請求項７記載の半導体記憶装置において、
    通常動作では使用しない組み合わせの信号を受けたときに、動作状態をテストモードに移行するテスト制御回路を備え、
    前記仕様設定部は、前記テストモード中に、前記プログラム回路の設定状態にかかわらず、前記動作仕様をテスト信号に応じて前記第１仕様または前記第２仕様のいずれかに切り替えることを特徴とする半導体記憶装置。
  10. 請求項４記載の半導体記憶装置において、
    リフレッシュするメモリセルを示すリフレッシュアドレス信号を、前記内部リフレッシュ要求に同期して順次生成するリフレッシュアドレスカウンタと、
    前記第１アドレスラッチ回路と前記第２アドレスラッチ回路との間に配置され、前記外部アドレス信号または前記リフレッシュアドレス信号のいずれかを前記第２アドレスラッチ回路に供給するマルチプレクサとを備え、
    前記第２アドレスラッチ回路は、前記マルチプレクサにより選択されたアドレス信号をラッチすることを特徴とする半導体記憶装置。
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