CN100550196C - 半导体存储装置 - Google Patents

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Abstract

共用端子接收地址信号和数据信号。地址有效端子接收表示供给共用端子的信号是地址信号的地址有效信号。判优器决定优先外部存取请求和内部刷新请求中的哪一个。判优器响应芯片使能信号和地址有效信号的同为有效电平(外部存取请求)来禁止接收内部刷新请求。判优器响应读出操作或者写入操作的结束来允许接收内部刷新请求。其结果是，在具有接收地址信号和数据信号的共用端子的半导体存储装置中，能够防止读出操作以及写入操作和响应内部刷新请求的刷新操作相互冲突，从而防止误操作。

Description

半导体存储装置
技术领域
本发明涉及具有接收地址信号和数据信号的共用端子、并自动执行存储单元的刷新的半导体存储装置。
背景技术
近年来，被称作虚拟SRAM(Pseudo-SRAM)的半导体存储器备受瞩目。虚拟SRAM具有DRAM的存储单元(动态存储单元)，通过在内部自动执行存储单元的刷新操作而作为SRAM来进行工作。动态存储单元面积较小。因此，可以降低位成本，从而能够开发大容量的虚拟SRAM。
0003
虚拟SRAM与外部存取请求(读出请求或写入请求)无关地(非同步地)以预定周期产生用于执行刷新操作的内部刷新请求。在日本专利文献特开2001-243765号公报中记载了下述虚拟SRAM，在该虚拟SRAM中，为了防止刷新操作和存取操作相冲突而内置有对内部刷新请求和外部存取请求的优先顺序进行确定的判优器。
0004
另一方面提议有用同一端子接收地址信号和数据信号的半导体存储装置。由于通过形成共用端子可以减少端子数目，因此可以减小芯片大小，降低产品成本。所述类型的半导体存储装置具有接收地址有效信号的地址有效端子，其中该地址有效信号用于识别向共用端子提供地址信号的状况。当向共用端子提供地址信号时，存取半导体存储装置的系统将地址有效端子设定为有效电平，当向共用端子提供数据信号时，存取半导体存储装置的系统将地址有效端子设定为无效电平。
专利文献1：日本专利文献特开2001-243765号公报。
发明内容
本发明是为了解决在将接收地址信号和数据信号的共用端子提供给虚拟SRAM时所发生的下述问题而作出的。
一般地，当接收芯片使能信号的激活时，虚拟SRAM识别外部存取请求。另外，存取虚拟SRAM的系统在外部存取请求时需要提供存取地址。因此，在虚拟SRAM中形成共用端子的情况下，当存取虚拟SRAM时，系统需要将芯片使能端子和地址有效端子一起设定为有效电平。换言之，在将芯片使能端子固定为有效电平的状态下，将地址有效信号识别为外部存取请求。
但是，虚拟SRAM的上述判优器仅使用芯片使能信号来识别外部存取请求。因此，当将芯片使能信号固定为有效电平时，判优器不会识别外部存取请求，而是优先并继续刷新请求。其结果是，刷新操作和存取操作相互冲突，从而使虚拟SRAM发生误操作。
当通过共用端子来接收地址信号时，地址信号的确定期间变短。如果取入错误的地址信号，则半导体存储装置会发生误操作。另外，当使用确定期间短的地址信号来使半导体存储装置的内部电路进行操作时，内部电路的定时容限(timing margin)会减少，并且电路设计变难。当定时容限减少时，容易受到制造条件变动的影响，从而使成品率降低。
根据是执行存取操作还是执行刷新操作，在虚拟SRAM中需要选择外部地址信号或者在内部生成的刷新地址信号来作为提供给存储单元阵列的地址信号。当外部地址的确定期间短时，用于选择地址信号的定时容限减少。如果选择错误的地址信号，则半导体存储装置会产生误操作。
当新设计具有接收地址信号和数据信号的共用端子的半导体存储装置时，需要新的设计成本以及光掩膜等制造成本。而通过利用已有的设计资源，则可削减上述成本。
本发明的目的在于，在具有接收地址信号和数据信号的共用端子、并自动执行刷新的半导体存储装置中，防止刷新操作和存取操作冲突，从而防止误操作。
本发明的另一目的在于，可靠地接收被提供给接收地址信号和数据信号的共用端子的地址信号，从而防止半导体存储装置的误操作。
另外，本发明的又一目的在于，可靠地切换经由共用端子接收的地址信号和在半导体存储装置的内部发生的刷新地址信号，执行存取操作和刷新操作。
另外，本发明的又一目的在于，容易制造具有接收地址信号和数据信号的共用端子的半导体存储装置。
在本发明的半导体存储装置的第一方式中，共用端子接收地址信号和数据信号。地址有效端子接收表示供给共用端子的信号是地址信号的地址有效信号。存取检测电路在芯片使能信号和地址有效信号同为有效电平时，检测对地址信号所表示的动态存储单元的外部存取请求。
判优器决定优先外部存取请求和所述内部刷新请求中的哪一个。判优器响应存取检测电路的检测来禁止接收刷新请求电路所发生的内部刷新请求。另外，判优器响应与接收到的芯片使能信号和地址有效信号对应的读出操作或者写入操作的结束来允许接收内部刷新请求。因此，在具有接收地址信号和数据信号的共用端子以及地址有效端子的半导体存储装置中，可以防止读出操作以及写入操作和响应内部刷新请求的刷新操作相互冲突，从而可以防止误操作。
在本发明的半导体存储装置的第一方式的优选示例中，存取命令端子接收从存储单元读出数据的读出命令和向存储单元写入数据的写入命令中的至少某一个。锁存信号生成电路响应存取检测电路的检测来激活第一地址锁存信号。第一地址锁存电路响应第一地址锁存信号的激活来接收并锁存地址信号，并作为外部地址信号进行输出。第二地址锁存电路与读出命令或者写入命令的接收同步地锁存外部地址信号，并将锁存的信号输出给存储单元阵列。
当经由共用端子来接收地址信号时，地址信号的确定期间要短于使用专用端子的情况。通过在第一地址锁存电路锁存用专用端子接收的地址信号，即使在地址信号的确定期间比较短的情况下，也能够可靠地接收地址信号，生成确定期间比较长的外部地址信号。其结果是，可以防止由地址信号的误锁存所引起的半导体存储装置的误操作。另外，由于能够最小限度地设定输入到共用端子的地址信号的设置时间以及保持时间，因此可以缩短存取时间。
在本发明的半导体存储装置的第二方式中，地址专用端子接收地址信号。判优器决定优先外部存取请求和内部刷新请求中的某一个。规格设定部将工作规格设定成第一规格和第二规格中的某一个。
设定成第一规格的半导体存储装置通过使地址有效端子无效而在共用端子仅接收数据信号，使地址专用端子有效。判优器在检测到芯片使能信号是有效电平时，禁止接收内部刷新请求。另外，判优器响应与接收的芯片使能信号对应的读出操作或者写入操作的结束来允许接收内部刷新请求。
设定成第二规格的半导体存储装置进行和上述的第一实施方式相同的操作。因此，可以防止读出操作以及写入操作和响应内部刷新请求的刷新操作相互冲突，从而可以防止误操作。另外，在该半导体存储装置中，由于能够根据规格设定部的设定内容来改变工作规格，因此可以从一套设计数据制造出工作规格不同的两种产品。其结果是，可以削减半导体存储装置的开发成本及制造成本。
在本发明的半导体存储装置的第二方式的优选示例中，半导体存储装置包括：具有功能和上述第一方式相同的存取命令端子、锁存信号生成电路、第一以及第二地址锁存电路。第二地址锁存电路在第一规格中锁存地址信号，在第二规格中锁存外部地址信号。因此，设定成第二规格的半导体存储装置具有和上述的第一方式相同的特征。即，可以防止由地址信号的误锁存所引起的半导体存储装置的误操作，从而可以缩短存取时间。
在本发明的半导体存储装置的第二方式的优选示例中，规格设定部具备导电膜，该导电膜与在半导体制造工序中使用的光掩膜的图案形状对应地形成在半导体衬底上的预定位置处。根据由导电膜形成的信号路径将工作规格设定成第一规格或者第二规格。因此，能够根据使用的光掩膜来对半导体存储装置的产品规格(工作规格)进行最恰当地切换。由于不需要对工作规格进行切换的电路，因此可以将半导体存储装置的芯片大小限制在最小限度。
在本发明的半导体存储装置的第二方式的优选示例中，规格设定部具备程序电路。根据在程序电路中编设的信息，将工作规格设定成第一规格或者第二规格。因此，可以在制造半导体存储装置之后来设定半导体存储装置的产品规格(工作规格)。由于可以预先制造切换成第一或者第二规格的半导体存储装置，因此能够迅速应对制造后生产计划(出厂计划)的变化。
在本发明的半导体存储装置的第二方式的优选示例中，测试模式端子接收测试模式信号。测试端子接收测试信号。当测试模式信号表示有效电平时，规格设定部与程序电路的设定状态无关地根据测试信号的逻辑电平来将工作规格切换成第一规格或者第二规格中的某一个。因此，半导体存储装置可以与程序电路的设定状态无关地切换成第一规格或者第二规格来进行测试。例如，当通过测试判明是作为第一规格进行操作而不是作为第二规格进行操作时，可以通过程序电路将该半导体存储装置设定成第一规格来对不良进行补救。其结果是，可以提高生产率，削减制造成本。
在本发明的半导体存储装置的第二方式的优选示例中，当接收在通常工作中不使用的组合信号时，测试控制电路将半导体存储装置的工作状态转变成测试模式。规格设定部在测试模式中与程序电路的设定状态无关地根据测试信号来将工作规格切换成第一规格或者第二规格中的某一个。和上述的一样，在该半导体存储装置中也能够提高生产率，削减制造成本。
在本发明的半导体存储装置的第一和第二方式的优选示例中，刷新地址计数器与内部刷新请求同步地顺次生成表示要刷新的存储单元的刷新地址信号。多路器配置在第一地址锁存电路和第二地址锁存电路之间，并将外部地址信号或者刷新地址信号中的某一个供给第二地址锁存电路。第二地址锁存电路锁存由多路器选择的地址信号。一般地，由于内部刷新请求的发生周期比存取时间长很多，因此刷新地址信号的确定期间比较长。从而可以通过将多路器配置在第一地址锁存电路和第二地址锁存电路之间，使得多路器可以有余地地切换地址信号。由于可以确保内部电路的定时容限，因此能够防止半导体存储装置的误操作，提高生产率。并且能够容易地进行电路设计。
附图说明
图1是示出本发明的半导体存储装置的第一实施方式的框图；
图2是详细示出图1所示的定时控制器的框图；
图3是详细示出图2所示的判优器的电路图；
图4是示出在第一实施方式中被设定成第二规格的虚拟SRAM的判优器的操作的时序图；
图5是示出在第一实施方式中被设定成第二规格的虚拟SRAM的判优器的其他操作的时序图；
图6是示出在第一实施方式中被设定成第二规格的虚拟SRAM的操作的时序图；
图7是示出在第一实施方式中被设定成第二规格的虚拟SRAM的其他操作的时序图；
图8是示出在第一实施方式的虚拟SRAM中被设定成第一规格的状态的框图；
图9是示出在第一实施方式的虚拟SRAM的定时控制器中被设定成第一规格的状态的框图；
图10是示出在第一实施方式中被设定成第一规格的虚拟SRAM的判优器22的操作的时序图；
图11是示出在第一实施方式中被设定成第一规格的虚拟SRAM的操作的时序图；
图12是示出本发明的半导体存储装置的第二实施方式的框图；
图13是示出本发明的半导体存储装置的第三实施方式的框图。
具体实施方式
下面参照附图说明本发明的实施方式。图中的双重圆表示外部端子。图中用粗线表示的信号线由多条信号线构成。另外，粗线所连接的块的一部分由多个电路构成。对经由外部端子供给的信号使用与端子名称相同的标号。另外，对传输信号的信号线使用与信号名称相同的标号。在末尾标以“Z”的信号表示正逻辑。在前端标以“/”的信号以及在末尾标以“X”的信号表示负逻辑。
图1示出了本发明的半导体存储装置的第一实施方式。该半导体存储装置是作为虚拟SRAM而在硅衬底上使用CMOS工艺来形成的。虚拟SRAM例如被用作安装在便携式电话机等便携式机器上的工作存储器。
虚拟SRAM包括：输入缓冲器10、12、14；输出缓冲器16；命令输入电路18；电源控制器20；具有判优器22的定时控制器24；延迟电路DLY1-3；刷新定时器(刷新请求电路)26；刷新地址计数器28；第一地址锁存电路30；多路器32；第二地址锁存电路34、36；行译码器38；输入数据锁存电路40；输出数据控制器42；配置寄存器(configurationregister)44；列译码器46；读出放大器/开关48；存储单元阵列50；以及多个规格设定部S1。
各个规格设定部S1由导电膜形成，该导电膜与在半导体制造工序中所使用的光掩膜的图案形状对应地形成在硅衬底上的规定位置处。在本实施方式中，通过光掩膜的切换来制造工作规格(产品规格)为第一规格或者第二规格的虚拟SRAM。导电膜用与规格设定部S1的端子(圆标记)连接的线来表示。在该示例中，各个规格设定部S1的导电图案与第二个端子连接，并表示工作规格被设定为第二规格时的情况。连接第一个端子的导电图案构成各个规格设定部S1，由此来制造第一规格的虚拟SRAM。
输入缓冲器10在地址输入使能信号AINENZ为高电平期间被激活，经由地址端子A19-16来接收所供给的地址信号A19-16，并将接收到的信号输出给延迟电路DLY1。如后所述，地址输入使能信号AINENZ在芯片使能信号/CE和地址有效信号/ADV同为低电平(有效电平、激活期间)时被激活。地址端子A19-16是只接收表示要存取的存储单元MC的地址信号A19-0的地址专用端子。
输入缓冲器12在地址输入使能信号AINENZ为高电平期间被激活，接收经由地址端子A15-0所供给的地址信号A15-0，并将接收的信号输出给延迟电路DLY2。地址端子A15-0是只接收表示要存取的存储单元MC的地址信号A15-0的地址专用端子。
与输入缓冲器12的输入连接的规格设定部S1在工作规格(产品规格)被设定为第一规格时，向输入缓冲器12供给接地电压(固定电平)，而在工作规格被设定为第二规格时，将输入缓冲器12连接到各个地址端子A15-0上。这样，仅在规格设定部S1将工作规格(产品规格)设定成第一规格时才使用输入缓冲器12，并接收地址信号A15-0。
输入缓冲器14在工作规格被设定成第一规格时，只接收写入存储单元MC的数据信号DQ15-8、DQ7-0，而在工作规格被设定成第二规格时接收地址信号A15-8、A7-0以及数据信号DQ15-8、DQ7-0。即，端子A/DQ15-0在第一规格中作为数据信号DQ的专用端子来发挥作用，而在第二规格中作为地址信号A以及数据信号DQ的共用端子来发挥作用。输入缓冲器14在输入使能信号INENZ为高电平期间被激活，接收经由共用端子A/DQ15-8、A/DQ7-0所供给的地址信号A15-0以及数据信号DQ15-0，并将接收到的信号输出给延迟电路DLY3。输入使能信号INENZ是对地址输入使能信号AINENZ的激活期间和写入控制信号WRPX的激活期间进行“或操作”的信号。
输出缓冲器16经由共用端子A/DQ15-8、A/DQ7-0来向虚拟SRAM的外部输出从存储单元MC读出的数据等。输出缓冲器16在输出使能/OE的激活期间输出数据信号DQ。
命令输入电路18接收经由外部端子(命令端子)所供给的命令信号，并将接收到的信号作为内部命令信号而输出给电源控制器20以及定时控制器24。外部端子作为接收读出命令和写入命令的存取端子来发挥作用。作为命令信号，有掉电(power down)信号/RP、地址有效信号/ADV、芯片使能信号/CE、写使能信号/WE、输出使能信号/OE、高位字节控制信号/UB、以及低位字节控制信号/LB。作为内部命令信号，有内部地址有效信号ADVX、ADVZ、内部芯片使能信号CEX、内部写使能信号WEX、内部输出使能信号OEX、内部高位字节控制信号UBX、以及内部低位字节控制信号LBX。
芯片使能信号/CE在存取存储单元阵列50时被激活。地址有效信号/ADV在供应给共用端子A/DQ的信号为地址信号A15-0时被激活。写使能信号/WE在执行写入操作时被激活。输出使能信号/OE在执行读出操作时被激活。高位字节控制信号/UB在数据信号DQ15-8为有效时被激活。低位字节控制信号/LB在数据信号DQ7-0为有效时被激活。
由于电源控制器20响应掉电信号/RP的激活，将虚拟SRAM转变成掉电模式，因此将控制信号输出给定时控制器24、输入缓冲器10、12、14、输出缓冲器16。在掉电信号/RP被激活期间，虚拟SRAM将芯片状态从普通工作模式转变成掉电模式。在掉电模式中，在存储单元MC中不保持数据，虚拟SRAM的内部电路中除了命令输入电路18之外的电路停止工作。因此，掉电模式中的消耗电流被抑制在几个到几十个μA。
定时控制器24输出控制信号，该控制信号响应命令信号来控制存储单元阵列50以及其他内部电路的工作。作为控制信号，有地址输入使能信号AINENZ、第一地址锁存信号ALATZ、读出控制信号RDPX、写入控制信号WRPX、刷新控制信号REFPX、寄存器锁存信号CREGLZ、寄存器读出信号CREGRZ等。定时控制器24的判优器22决定是优先外部存取请求(读出命令和写入命令)还是优先内部刷新请求(刷新请求信号RREQZ)。
延迟电路DLY1-3具有相同的延迟时间。为了将地址信号A19-0可靠地锁存在第一地址锁存电路30中，延迟电路DLY1-3延迟规定时间输出地址信号A19-0来作为延迟地址信号DA19-0。
刷新定时器26例如以几十个μs的周期来发生刷新请求信号(内部刷新请求)RREQZ。刷新地址计数器28与刷新请求信号RREQZ同步地顺次生成表示要刷新的存储单元MC的刷新地址信号REFAD。
第一地址锁存电路30在第一地址锁存信号ALATZ为高电平期间，将延迟地址信号DA作为外部地址信号EA而传输给多路器32，并与第一地址锁存信号ALATZ的下降沿同步地锁存延迟地址信号DA。输出锁存了的信号来作为外部地址信号EA。
多路器32在执行读出操作或写入操作时选择外部地址信号EA(更为详细地说是对应行地址的高位字节IA19-8)，在执行刷新操作时选择刷新地址信号REFAD，并将选择的信号作为内部行地址信号IRA19-8而输出给第二地址锁存电路34。
第二地址锁存电路34与读出控制信号RDPX、写入控制信号WRPX或者刷新控制信号REFPX的下降沿(激活沿)同步地锁存从多路器32输出的内部行地址信号IRA19-8，并将锁存的信号作为行地址信号RA19-8来输出。
第二地址锁存电路36与读出控制信号RDPX、写入控制信号WRPX或者刷新控制信号REFPX的下降沿同步地锁存外部地址信号EA19-0中的低阶位的内部列地址信号ICA7-0，并将锁存的信号作为列地址信号CA7-0输出。
行译码器38对行地址信号RA19-8进行译码来生成行译码信号，并将其输出给存储单元阵列50。列译码器46对列地址信号CA7-0进行译码来生成列译码信号，并将其输出给读出放大器/开关48。
输入数据锁存电路40与写入控制信号WRPX同步地来锁存经由输入缓冲器14提供的数据信号DQ15-0(写入数据)，并将锁存的信号作为输入数据信号IDQ15-0输出给读出放大器/开关48。
输出数据控制器42保持从读出放大器/开关48和配置寄存器44输出的输出数据信号ODQ15-0，并以规定的定时将其输出给输出缓冲器16。
配置寄存器44在虚拟SRAM被设定成第二规格时为有效，用于设定存储单元阵列的使用区域。在本实施方式中，根据2位的数据信号DQ3-2的逻辑电平而将存储单元阵列的使用区域设定成全区域、1/2、1/4、1/8区域中的某一个。在第一规格中，配置寄存器44无法进行存取，存储单元阵列的使用区域通常被设定成全区域。
在第二规格中，根据安装了虚拟SRAM的系统的规格来设定存储单元阵列的使用区域。具体来说，虚拟SRAM通过在加电(power up)后接收配置寄存器写入命令(以下称为CR写入命令)来激活寄存器锁存信号CREGLZ，并将此时的共用端子A/DQ3-2的逻辑值写入配置寄存器44中。例如，通过在系统衬底上安装虚拟SRAM和微型计算机来构成系统，并通过微型计算机来存取虚拟SRAM。
通过将地址有效端子/ADV、高位字节控制信号/UB、低位字节控制信号/LB以及输出使能信号/OE保持在高电平，将芯片使能信号/CE以及写使能信号/WE保持在低电平来识别CR写入命令。
将配置寄存器读出命令(以下称为CR读出命令)提供给虚拟SRAM来激活寄存器读出信号CREGRZ，由此可以读出在配置寄存器44中设定的值。通过将地址有效端子/ADV、高位字节控制信号/UB、低位字节控制信号/LB以及写使能信号/WE保持在高电平，将芯片使能信号/CE以及输出使能信号/OE保持在低电平来识别CR读出命令。
读出放大器/开关48具有图中未示出的读出放大器和列开关。读出放大器在读出操作、写入操作以及刷新操作期间进行工作，对互补的位线BL、/BL的电压差进行放大。在读出操作和写入操作中根据列地址信号CA7-0来闭合列开关，从而连接位线BL、/BL和图中未示出的数据总线。
存储单元阵列50具有：配置成矩阵状的多个动态存储单元MC；以及与存储单元MC连接的多条字线WL和多条位线对BL、/BL。动态存储单元MC和一般的DRAM的存储单元相同，具有：用于将数据作为电荷进行保持的电容器；以及配置在该电容器和位线BL(或/BL)之间的传输晶体管。传输晶体管的栅极与字线WL连接。
图2详细示出了图1所示的定时控制器24。定时控制器24包括：配置寄存器控制电路52；存取检测电路54；干扰信号滤波器(glitch filter)56、58；锁存信号生成电路60；输入使能生成电路62；核心控制电路64；以及上述判优器22。
如上所述，在第二规格中，为了在接收预定组合的命令信号时将数据写入配置寄存器44中，配置寄存器控制电路52激活寄存器锁存信号CREGLZ。另外，在第二规格中，为了在接收其他预定组合的命令信号时从配置寄存器44中读出数据，配置寄存器控制电路52激活寄存器读出信号CREGRZ。在第一规格中，通过规格设定部S1的设定来禁止配置寄存器控制电路52工作。此时，寄存器锁存信号CREGLZ和寄存器读出信号CREGRZ通常被去除激活为低电平。
存取检测电路54在芯片使能信号/CE和地址有效信号/ADV同为有效电平(低电平)时检测外部存取请求，并激活存取请求信号ACCX。
干扰信号滤波器56使内部地址有效信号ADVX的上升沿(后沿)延迟，并作为内部地址有效信号ADVDX输出。干扰信号滤波器58使内部芯片使能信号CEX的上升沿(后沿)延迟，并作为内部芯片使能信号CEDX输出。
锁存信号生成电路60使存取请求信号ACCX反相，并生成第一地址锁存信号ALATZ。即，响应存取检测电路54对外部存取请求的检测来激活第一地址锁存信号ALATZ。此时，锁存信号生成电路60使对应于图1所示的延迟电路DLY1-3的时间、第一地址锁存信号ALATZ的激活延迟。更为详细的说，第一地址锁存信号ALATZ的激活定时被设定得迟于地址输入使能信号AINENZ的激活定时。
输入使能生成电路62在内部芯片使能信号CEDX和内部地址有效信号ADVDX同为有效电平(低电平)期间，激活地址输入使能信号AINENZ。由于通过干扰信号滤波器56、58来延迟内部芯片使能信号CEDX和内部地址有效信号ADVDX的后沿，因此，地址输入使能信号AINENZ的去除激活定时迟于第一地址锁存信号ALATZ的去除激活定时。
在执行刷新操作时，判优器22激活刷新开始信号REFSZ，而在执行存取操作(读出操作或者写入操作)时，判优器22激活存取开始信号ACTSZ。判优器22的详情将在后述的图3中进行说明。
核心控制电路64在执行读出操作时激活读出控制信号RDPX，在执行写入操作时激活写入控制信号WRPX，在执行刷新操作时激活刷新控制信号REFPX。核心控制电路64响应刷新操作的结束来激活刷新结束信号REFSZ，并响应存取操作的结束来激活存取结束信号ACTEZ。另外，核心控制电路64向判优器22输出表示刷新操作正在进行以及存取操作正在进行的行控制信号RASZ。
图3详细示出了图2所示的判优器22。判优器22包括：锁存电路66、刷新保持电路68、刷新屏蔽电路70、刷新开始电路72、以及存取开始电路74。
锁存电路66由触发器构成，并与存取请求信号ACCX的激活同步地激活刷新禁止信号REFDISX，与存取结束信号ACTEZ的激活同步地使刷新禁止信号REFDISX去除激活。如后所述，根据刷新禁止信号REFDISX，从图2所示的存取检测电路54对外部存取请求的检测开始到对应该外部存取请求的读出操作或写入操作的结束为止，禁止接收刷新请求。
刷新保持电路68由触发器构成，并与刷新请求信号RREQZ的激活同步地激活刷新保持信号REFHZ，与刷新结束信号REFEZ的激活同步地使刷新保持信号REFHZ去除激活。
刷新屏蔽电路70由触发器构成，在刷新禁止信号REFDISX为低电平(刷新禁止期间)期间，禁止输出刷新开始信号REFS0Z。当在刷新保持电路70中保持有刷新请求时，刷新屏蔽电路70响应刷新禁止信号REFDISX向高电平的变化(从禁止刷新向允许刷新跃迁)来激活刷新开始信号REFS0Z。
刷新开始电路72与刷新开始信号REFS0Z的激活同步地激活刷新开始信号REFSZ，与刷新结束信号REFEZ的激活同步地使刷新开始信号REFSZ去除激活。图2所示的核心控制电路64响应对刷新开始信号REFSZ的激活而开始刷执行刷新操作。
存取开始电路74具有锁存电路74a和屏蔽电路74b。与刷新禁止信号REFDISX向低电平的变化同步地来设置锁存电路74a，并激活存取请求信号AREQZ。与存取开始信号ACTSZ的激活同步地来复位锁存电路74a，并使存取请求信号AREQZ去除激活。在刷新开始信号REFSZ激活期间，屏蔽电路74b进行屏蔽以免响应存取请求信号AREQZ而激活存取开始信号ACTSZ。在刷新开始信号REFSZ去除激活期间，屏蔽电路74b响应存取请求信号AREQZ来激活存取开始信号ACTSZ。
图4示出了在第一实施方式中设定成第二规格的虚拟SRAM的判优器22的工作。在该示例中，虚拟SRAM在接收存取请求(读出命令RD或者写入命令WR)之前产生刷新请求RREQZ。
首先，响应刷新请求RREQZ，将刷新保持信号REFHZ激活为高电平(图4中的(a))。此时，由于没有发生存取请求，因此刷新禁止信号REFDISX处于去除激活状态。即，允许接收刷新请求RREQZ。从而响应刷新请求RREQZ来顺次激活刷新开始信号REFS0Z、REFSZ(图4中的(b))，执行刷新操作REF(图4中的(c))。
在发生刷新请求RREQZ之后，供给存取请求，并将存取请求信号ACCX激活为低电平(图4中的(d))。响应存取请求信号ACCX的激活来将刷新禁止信号REFDISX激活为低电平(图4中的(e))。在刷新禁止信号REFDISX被激活期间，禁止接收刷新请求RREQZ。与刷新禁止信号REFDISX的激活同步地来激活存取请求信号AREQZ(图4中的(f))。此时，由于刷新开始信号REFSZ被激活，因此不会激活存取开始信号ACTSZ。
与刷新操作REF的执行结束同步地来输出刷新结束信号REFEZ(图4中的(g))。与刷新结束信号REFEZ同步地使刷新保持信号REFHZ去除激活(图4中的(h))。同时，刷新开始信号REFS0Z、REFSZ被去除激活(图4中的(i))。响应刷新结束信号REFEZ的去除激活来激活存取开始信号ACTSZ(图4中的(j))，执行读出操作RD或者写入操作WR(图4中的(k))。与存取开始信号ACTSZ的激活同步地使存取请求信号AREQZ去除激活，存取开始信号ACTSZ自动复位(图4中的(1))。之后，响应读出操作RD或者写入操作WR的结束来激活存取结束信号ACTEX(图4中的(m))。与存取结束信号ACTEX的激活同步地将刷新禁止信号REFDISX去除激活为高电平，并重新开始接收刷新请求信号RREQZ(图4中的(n))。
图5示出在第一实施方式中被设定成第二规格的虚拟SRAM的判优器22的其他操作。对与图4相同的操作省略其详细说明。在该示例中，虚拟SRAM在接收存取请求(读出命令RD或者写入命令WR)之后发生刷新请求RREQZ。
首先供给存取请求，将存取请求信号ACCX激活为低电平(图5中的(a))，并激活刷新禁止信号REFDISX(图5中的(b))。与刷新禁止信号REFDISX的激活同步地来激活存取请求信号AREQZ(图5中的(c))。此时，由于刷新开始信号REFSZ被去除激活，因此与存取请求信号AREQZ同步地来激活存取开始信号ACTSZ(图5中的(d))。然后执行读出操作RD或者写入操作WR(图5中的(e))。在刷新禁止信号REFDISX被激活期间，禁止接收刷新请求RREQZ。
另一方面，在激活存取请求信号ACCX之后激活刷新请求RREQZ(图5中的(f))，并激活刷新保持信号REFHZ(图5中的(g))。此时，由于刷新禁止信号REFDISX被激活，因此不会激活刷新开始信号REFS0Z。接着，响应读出操作RD或者写入操作WR的结束来激活存取结束信号ACTEX(图5中的(h))，并使刷新禁止信号REFDISX去除激活(图5中的(i))。
由于刷新保持信号REFHZ被激活，因此，响应刷新禁止信号REFDISX的去除激活来激活刷新开始信号REFS0Z、REFSZ(图5中的(j))，从而执行刷新操作REF(图5中的(k))。与刷新操作REF的执行结束同步地输出刷新结束信号REFEZ(图5中的(1))，并使刷新保持信号REFHZ去除激活(图5中的(m))。同时使刷新开始信号REFS0Z、REFSZ去除激活(图5中的(n))。
图6示出了在第一实施方式中被设定成第二规格的虚拟SRAM的操作。在该示例中，与上述的图4相同，虚拟SRAM在接收写入命令(存取请求)之前发生刷新请求RREQZ。对与图4相同的操作省略详细说明。在第二规格中，当芯片使能信号/CE和地址有效信号/ADV同时为有效电平(低电平)时，存取请求被识别。
例如，当将虚拟SRAM和多个半导体存储装置分配给安装了虚拟SRAM的系统的地址映射(address map)上时，系统对地址进行译码，生成芯片使能信号，并将其提供给芯片使能端子/CE。而当仅将虚拟SRAM分配给系统的地址映射上时，系统可以将芯片使能端子/CE固定为低电平。在本实施方式中，通过在定时控制器24内形成存取检测电路54和锁存电路66，即使在芯片使能端子/CE被固定为低电平的情况下，虚拟SRAM也可以正确地执行读出操作和写入操作。
首先在待机状态中激活刷新请求信号RREQZ(图6中的(a))。由于刷新禁止信号REFDISX被去除激活，因此，响应刷新请求RREQZ来激活刷新开始信号REFSZ(图6中的(b))。图1所示的多路器32在从刷新开始信号REFSZ被激活开始的预定期间，输出刷新地址信号REFAD来作为内部行地址信号IRA(图6中的(c))。然后，对刷新地址信号REFAD所表示的存储单元MC执行刷新操作REF(图6中的(d))。
刷新请求RREQZ发生之后，地址有效信号/ADV在预定期间被激活为低电平(图6中的(e))。对应地址有效信号/ADV的激活期间来向共用端子A/DQ供应地址信号ADD(图6中的(f))。此时，由于芯片使能信号/CE也被激活为低电平，因此识别外部存取请求，并将存取请求信号ACCX激活为低电平(图6中的(g))。在使地址有效信号/ADV去除激活后，对应写使能信号/WE、高位字节控制信号/UB以及低位字节控制信号/LB的激活，将写入数据DIN供给共用端子A/DQ(图6中的(h))。根据写使能信号/WE或者输出使能/OE的激活来确定外部地址请求是写入请求还是读出操作。在该示例中，由于激活写使能信号/WE，因此执行写入操作。响应地址有效信号/ADV的激活来激活地址输入使能信号AINENZ预定期间(图6中的(i))。响应存取请求信号ACCX的激活将地址锁存信号ALATZ激活预定期间(图6中的(j))。地址锁存信号ALATZ的激活期间包含在地址输入使能信号AINENZ的激活期间内。
根据地址输入使能信号AINENZ的激活，激活图1所示的输入缓冲器10、12、14，并将供给共用端子A/DQ的地址信号ADD供给延迟地址信号线DA(图6中的(k))。在地址锁存信号ALATZ的激活期间，通过图1所示的第一地址锁存电路30来提供延迟地址信号DA以作为外部地址信号EA，并将其与地址锁存信号ALATZ的去除激活同步地锁存在第一地址锁存电路30中(图6中的(1))。通过第一地址锁存电路30，能够将经由共用端子A/DQ供给的、且确定期间短的地址信号A19-0转换成确定期间较长的外部地址信号EA。从而可以提高接收外部地址信号EA的多路器32等内部电路的定时容限，并能够可靠地存取存储单元MC。
多路器32选择地址信号ADD而不是刷新地址信号REFAD，并将其作为内部行地址信号IRA来进行输出。第二地址锁存电路34、36与写入控制信号WRPX的激活同步地锁存内部行地址信号IRA以及内部列地址信号ICA，并将锁存的信号经由行译码器38和列译码器46输出给存储单元阵列50(图6中的(m))。
另一方面，和图4一样，响应存取请求信号ACCX的激活来激活刷新禁止信号REFDISX，禁止接收刷新请求RREQZ(图6中的(n))。与刷新操作REF的执行结束同步地使刷新开始信号REFSZ去除激活，并激活存取开始信号ACTSZ(图6中的(o))。然后，执行写入操作WR(图6中的(p))。响应写入操作的结束使刷新禁止信号REFDISX去除激活(图6中的(q))。
在供给读出命令的情况下同样执行上述操作。当供给了读出命令时，激活输出使能信号/OE而不是写使能信号/WE，并将从存储单元MC读出的数据通过图1所示的输出缓冲器16输出给共用端子A/DQ。第二地址锁存电路34、36与读出控制信号RDPX同步地进行操作。其他操作和图6所示的写入操作相同。
图7示出了在第一实施方式中被设定成第二规格的虚拟SRAM的其他操作。对与图4至图6相同的操作省略详细说明。在该示例中，和上述的图5相同，虚拟SRAM在接收到写入命令WR(存取请求)之后产生刷新请求RREQZ。芯片使能信号/CE在每次存取时被激活，或者一直被激活。
首先，在待机状态中激活地址有效信号/ADV(存取请求)，并激活存取请求信号ACCX(图7中的(a))。响应地址有效信号/ADV和存取请求信号ACCX的激活将地址输入使能信号AINENZ和地址锁存信号ALATZ激活预定期间(图7中的(b))，和图6一样，将地址信号ADD锁存在第一地址锁存电路30中(图7中的(c))。
另外，响应存取请求信号ACCX的激活来激活刷新禁止信号REFDISX(图7中的(d))。此时，刷新开始信号REFSZ被去除激活。因此，响应刷新禁止信号REFDISX的激活来激活存取开始信号ACTSZ，执行写入操作WR(图7中的(e))。
响应写入操作WR的结束来使刷新禁止信号REFDISX去除激活(图7中的(f))。响应刷新禁止信号REFDISX的去除激活来激活刷新开始信号REFSZ(图7中的(g))。在从刷新开始信号REFSZ被激活开始的预定期间中，输出刷新地址信号REFAD以作为内部行地址信号IRA(图7中的(h))。执行刷新操作REF(图7中的(i))。
和图6相同，在供给读出命令时也同样执行上述操作。当供给读出命令时，激活输出使能信号/OE而不是写使能信号/WE，并将从存储单元MC读出的数据通过图1所示的输出缓冲器16输出给共用端子A/DQ。第二地址锁存电路34、36与读出控制信号RDPX同步地进行操作。其他操作和写入操作相同。
图8示出了在第一实施方式的虚拟SRAM中被设定成第一规格的状态。虽然省略了图示，但各个规格设定部S1的导电图案与第一端子连接。因此，输入缓冲器12有效，接收地址信号AD15-0，与输入缓冲器14和输出缓冲器16连接的共用端子A/DQ被用作数据信号DQ15-0的专用端子。
从延迟电路DLY1-2输出的延迟地址信号DA19-0被直接供给多路器32和第二地址锁存电路36，而不经由第一地址锁存电路30。在被设定成第一规格的虚拟SRAM中，由于用专用端子来分别接收地址信号A19-0和数据信号DQ15-0，因此，可以使地址信号A19-0的确定期间的长度与芯片使能信号/CE的激活期间相等。从而不需要临时保持地址信号A19-0的第一地址锁存电路30。
在第一规格中，由于地址信号A19-0和数据信号DQ15-0被分别提供给专用端子，因此不需要用于识别地址信号A19-0和数据信号DQ15-0的地址有效端子/ADV。因此，接地电压作为地址有效信号/ADV而被输入命令输入电路18。
图9示出了在第一实施方式中被设定成第一规格的虚拟SRAM的定时控制器24。在第一规格中，由于地址有效信号/ADV的路径被固定为接地电压，因此，仅响应芯片使能信号/CE的激活来生成存取请求信号ACCX、第一地址锁存信号ALATZ以及地址输入使能信号AINENZ。即，在第一规格中，当只有芯片使能信号/CE为有效电平(低电平)时才会识别外部存取请求。总是使寄存器锁存信号CREGLZ和寄存器读出信号CREGRZ去除激活。因此在第一规格中，配置寄存器44不被存取，处于无效状态。
图10示出了在第一实施方式中设定成第一规格的虚拟SRAM的判优器22的操作。在该示例中，和上述的图4相同，虚拟SRAM在接收存取请求(读出命令RD或者写入命令WR)之前发生刷新请求RREQZ。对与图4相同的操作省略详细说明。
安装了虚拟SRAM的系统在存取虚拟SRAM时将芯片使能信号/CE激活预定期间(图10中的(a))。仅与芯片使能信号/CE的激活同步地激活存取请求信号ACCX和刷新禁止信号REFDISX。其他操作和图4(第二规格)相同。
图11示出了在第一实施方式中被设定成第一规格的虚拟SRAM的操作。在该示例中，和上述的图6相同，虚拟SRAM在接收写入命令(存取请求)之前产生刷新请求RREQZ。在第一规格中，仅响应芯片使能信号/CE来激活存取请求信号ACCX和地址输入使能信号AINENZ(图11中的(a))。其他操作和图6相同，故省略说明。
以上，在第一实施方式中，当芯片使能信号/CE和地址有效信号/ADV同时为有效电平时，检测外部存取请求，并在从该检测开始到存取操作结束为止的这一期间，禁止接收刷新请求RREQZ。因此，在具有接收地址信号A15-0和数据信号DQ15-0的共用端子A/DQ15-0、并通过地址有效信号/ADV来识别地址信号的供给的虚拟SRAM中，能够防止读出操作RD和写入操作WR与响应刷新请求RREQZ的刷新操作REF相互冲突。其结果是，可以防止虚拟SRAM误操作。
响应存取请求信号ACCX而由第一地址锁存电路30来锁存地址信号A19-0，其中所述存取请求信号ACCX是对应外部存取请求而生成的。因此，可以将供给共用端子A/DQ的确定期间短的地址信号转换成确定期间长的外部地址信号EA。通过使用外部地址信号EA来执行读出操作和写入操作，可以确保处理地址信号的电路(多路器32、第二地址锁存电路34、36等)的定时容限。其结果是，可以可靠地接收地址信号，防止由于误锁存而引起虚拟SRAM误操作。由于可以确保定时容限，因此易于进行电路设计。另外，由于不容易受到制造条件的变动的影响，因此能够提高成品率。另外，由于能够将供给共用端子A/DQ的地址信号的设置时间和保存时间设定在最小限度，因此可以缩短存取时间。
选择刷新地址REFAD或者外部地址信号EA的多路器32被配置在第一地址锁存电路30和第二地址锁存电路34之间。因此，多路器32可以有余地地选择并切换由第一地址锁存电路30锁存的地址信号A15-0和从刷新地址计数器28输出的刷新地址REFAD。由于可以给内部电路的定时设置容限(margin)，因此能够容易地进行电路设计，提高成品率。
当将多路器32配置在第一地址锁存电路30的输入侧时，需要切换确定期间长的刷新地址信号REFAD和确定期间短的地址信号(A19-8)。此时，需要使多路器32配合确定期间短的地址信号来进行操作，从而无法确保足够的定时容限。而当将多路器32配置在第二地址锁存电路34的输出侧时，还需要通过多路器32来选择由读出控制信号RDPX等锁存的行地址信号。因此使向存储单元阵列50的地址信号的供给发生延迟。
根据导电膜(规格设定部S1)的连接目的地来将虚拟SRAM的产品规格(工作规格)设定成第一规格或者第二规格，所述导电膜对应光掩膜的图案形状而形成在半导体衬底上的预定位置处。因此，能够在无需切换产品规格的电路的情况下将虚拟SRAM的芯片大小限制在最小限度。由于能够根据规格设定部S1的设定内容来改变产品规格，因此，可以从一套设计数据制造出工作规格不同的两种产品。其结果是，可以削减虚拟SRAM的开发成本及制造成本。
在已经开始开发第一规格的虚拟SRAM的情况下，通过改良该虚拟SRAM来设计可切换成第一规格和第二规格的虚拟SRAM，可以有效利用已有的设计资源。其结果是可以削减设计成本。另外，通过在用于制造产品的一套光掩膜上追加用于布线工序的一片光掩膜，可以制造两种不同的产品。从而可以削减制造成本。
图12示出了本发明的半导体存储装置的第二实施方式。对与第一实施方式相同的要素标以相同的标号，并省略详细说明。该半导体存储装置是作为虚拟SRAM而在硅衬底上使用CMOS工艺来形成的。虚拟SRAM例如被用作安装在便携式电话机等便携式机器上的工作存储器。
该实施方式的规格设定部S1由熔丝电路(程序电路)构成。另外，虚拟SRAM具有测试模式端子TM、测试端子TEST以及测试控制电路76。端子TM、TEST被形成为在虚拟SRAM的测试工序中用于使探针接触的触点。因此，端子TM、TEST不会存在于出厂的虚拟SRAM的外部端子中。
在测试模式端子TM接收高电平期间，测试控制电路76从执行存取操作的普通操作模式转变成测试模式。此时，规格设定部S 1根据从测试控制电路76输出的测试控制信号TCN，并与熔丝电路的编设状态无关地根据测试端子TEST的逻辑电平来切换成第一规格或者第二规格。例如，在向测试端子TEST供给低电平期间，虚拟SRAM被设定成第一规格。而在向测试端子TEST供给高电平期间，虚拟SRAM被设定成第二规格。
以上，在第二实施方式中也能够取得和第一实施方式相同的效果。另外，通过用熔丝电路构成规格设定部S1，可以根据熔丝的编设来将产品规格设定成第一规格或者第二规格。即，能够在虚拟SRAM的制造之后设定产品规格。从而可以配合生产计划将预先制造的虚拟SRAM分配给第一规格品或第二规格品。也能够迅速应对制造后的生产计划的改变。
通过设置测试模式端子TM、测试信号TEST以及测试控制电路76，可以与熔丝的编设状态无关地将产品规格临时切换成第一规格或者第二规格中的某一种。即，可以与熔丝的编设状态无关地将虚拟SRAM切换成第一规格和第二规格来进行测试。例如，当通过测试判断虚拟SRAM是作为第一规格进行操作而不是作为第二规格进行操作时，通过熔丝电路(规格设定部S1)将该虚拟SRAM设定成第一规格，由此可以对不良进行补救。其结果是，可以提高成品率，削减制造成本。由于可以自由切换工作规格，因此也能够容易地进行不良分析。
图13示出了本发明的半导体存储装置的第三实施方式。对与第一实施方式相同的要素标以相同的标号，并省略其详细说明。该半导体存储装置是作为虚拟SRAM而在硅衬底上使用CMOS工艺来形成的。虚拟SRAM例如被用作安装在便携式电话机等便携式机器上的工作存储器。
该实施方式的规格设定部S1由熔丝电路(程序电路)构成。另外，虚拟SRAM具有测试控制电路78。当接收在通常工作中不使用的组合命令信号(/CE、/WE、/UB、/LB)时，测试控制电路78识别测试命令，并从执行存取操作的普通操作模式转变成测试模式，或者从测试模式转变成普通操作模式。规格设定部S1根据从测试控制电路78输出的测试控制信号TCN，并与熔丝电路的编设状态无关地根据测试命令的内容切换成第一规格或者第二规格。
以上，在第三实施方式中也能够取得和第一以及第二实施方式相同的效果。另外，可以根据测试命令将虚拟SRAM临时设定成第一规格或者第二规格。因此，在包装虚拟SRAM芯片之后、或者即使在出厂之后，也可以与熔丝电路(规格设定部S1)的编设状态无关地将虚拟SRAM的工作规格切换成第一规格或者第二规格。
在上述的第一实施方式中，对通过光掩膜的切换来将虚拟SRAM的工作规格切换成第一规格或者第二规格的示例进行了阐述。但本发明不限于所述实施方式。例如，也可以将规格设定部S1设计成根据所供给的电压来切换工作规格，在虚拟SRAM的组装工序中，通过将一端与规格设定部S1连接的焊线的另一端连接在电源线VDD或者接地线VSS上，将工作规格设定成第一规格或者第二规格。此时，如在第二或者第三实施方式中所述的，也可以使设定的工作规格临时无效，并通过测试控制电路将工作规格切换成第一规格或者第二规格。
在上述的第二实施方式中，对用熔丝来构成规格设定部S1的示例进行了阐述。但本发明不限于所述实施方式。例如，也可以使用EPROM、EEPROM或者FeRAM等可电编程的存储单元来构成规格设定部S1。
以上对本发明进行了详细地说明，但上述实施方式及其变形例仅是本发明的一个示例，本发明不限定于此，而是可在不脱离本发明的范围内进行变形。
工业实用性
通过将本发明应用于具有地址有效端子、并自动执行刷新的半导体存储装置中，能够防止由刷新操作和存取操作相互冲突而引起的半导体存储装置的误操作。

Claims (10)

1.一种半导体存储装置，其特征在于，包括：
存储单元阵列，具有动态存储单元；
刷新请求电路，以预定的周期发生内部刷新请求；
共用端子，接收表示要存取的存储单元的地址信号和要写入存储单元的数据信号；
芯片使能端子，接收在存取所述存储单元阵列时为有效的芯片使能信号；
地址有效端子，接收表示供应给所述共用端子的信号是所述地址信号的地址有效信号；
存取检测电路，当所述芯片使能信号和所述地址有效信号同为有效电平时，检测外部存取请求；以及
判优器，决定优先所述外部存取请求和所述内部刷新请求中的哪一个，并响应所述存取检测电路的检测来禁止接收所述内部刷新请求，响应与接收到的所述芯片使能信号和所述地址有效信号对应的读出操作或者写入操作的结束来允许接收所述内部刷新请求。
2.如权利要求1所述的半导体存储装置，其特征在于，包括：
存取命令端子，接收从存储单元读出数据的读出命令和向存储单元写入数据的写入命令中的至少某一个；
锁存信号生成电路，响应所述存取检测电路的检测来激活第一地址锁存信号；
第一地址锁存电路，响应所述第一地址锁存信号的激活来接收并锁存所述地址信号，并作为外部地址信号进行输出；以及
第二地址锁存电路，与所述读出命令或者所述写入命令的接收同步地锁存所述外部地址信号，并将锁存的信号输出给所述存储单元阵列。
3.如权利要求1所述的半导体存储装置，其特征在于，包括：
刷新地址计数器，与所述内部刷新请求同步地顺次生成表示要刷新的存储单元的刷新地址信号；和
多路器，配置在所述第一地址锁存电路和所述第二地址锁存电路之间，并将所述外部地址信号或者所述刷新地址信号中的某一个供给所述第二地址锁存电路；
其中，所述第二地址锁存电路锁存由所述多路器选择的地址信号。
4.一种半导体存储装置，其特征在于，包括：
存储单元阵列，具有动态存储单元；
刷新请求电路，以预定的周期发生内部刷新请求；
共用端子，接收表示要存取的存储单元的地址信号和要写入存储单元的数据信号；
地址专用端子，仅接收地址信号；
芯片使能端子，接收在存取所述存储单元阵列时为有效的芯片使能信号；
地址有效端子，接收表示供给所述共用端子的信号是所述地址信号的地址有效信号；
存取检测电路，当所述芯片使能信号和所述地址有效信号同为有效电平时，检测外部存取请求；
判优器，决定优先所述外部存取请求和所述内部刷新请求中的哪一个；以及
规格设定部，将工作规格设定成第一规格和第二规格中的某一个；
其中，在所述第一规格中，
通过使所述地址有效端子无效而在所述共用端子仅接收所述数据信号，
使所述地址专用端子有效，
所述判优器在检测到所述芯片使能信号是有效电平时，禁止接收所述内部刷新请求，并响应与接收的所述芯片使能信号对应的读出操作或者写入操作的结束来允许接收所述内部刷新请求；
在所述第二规格中，
通过使所述地址有效端子有效而在所述共用端子接收所述地址信号和所述数据信号，
使所述地址专用端子无效，
所述判优器响应所述存取检测电路的检测来禁止接收所述内部刷新请求，并响应与接收到的所述芯片使能信号和所述地址有效信号对应的读出操作或者写入操作的结束来允许接收所述内部刷新请求。
5.如权利要求4所述的半导体存储装置，其特征在于，包括：
存取命令端子，接收从存储单元读出数据的读出命令和向存储单元写入数据的写入命令中的至少某一个；
锁存信号生成电路，响应所述存取检测电路的检测来激活第一地址锁存信号；
第一地址锁存电路，响应所述第一地址锁存信号的激活来接收并锁存所述地址信号，并作为外部地址信号进行输出；以及
第二地址锁存电路，与所述读出命令或者写入命令的接收同步地锁存所述地址信号或者所述外部地址信号中的某一个，并将锁存的信号输出给所述存储单元阵列；
其中，所述第二地址锁存电路在所述第一规格中锁存所述地址信号，而在所述第二规格中锁存所述外部地址信号。
6.如权利要求4或5所述的半导体存储装置，其特征在于，
所述规格设定部具备导电膜，该导电膜与在半导体制造工序中使用的光掩膜的图案形状对应地形成在半导体衬底上的预定位置处，
根据由所述导电膜形成的信号路径，将所述工作规格设定成所述第一规格或者所述第二规格。
7.如权利要求4或5所述的半导体存储装置，其特征在于，
所述规格设定部具备程序电路，
根据在所述程序电路中编设的信息，将所述工作规格设定成所述第一规格或者所述第二规格。
8.如权利要求7所述的半导体存储装置，其特征在于，包括：
接收测试模式信号的测试模式端子；和
接收测试信号的测试端子；
其中，当所述测试模式信号表示有效电平时，所述规格设定部与所述程序电路的设定状态无关地根据所述测试信号的逻辑电平来将所述工作规格切换成所述第一规格或者所述第二规格中的某一个。
9.如权利要求7所述的半导体存储装置，其特征在于，
具备测试控制电路，当接收在通常工作中不使用的组合信号时，该测试控制电路将工作状态转变成测试模式，
其中，所述规格设定部在所述测试模式中与所述程序电路的设定状态无关地根据测试信号来将所述工作规格切换成所述第一规格或者所述第二规格中的某一个。
10.如权利要求4所述的半导体存储装置，其特征在于，包括：
刷新地址计数器，与所述内部刷新请求同步地顺次生成表示要刷新的存储单元的刷新地址信号；和
多路器，配置在所述第一地址锁存电路和所述第二地址锁存电路之间，并将所述外部地址信号或者所述刷新地址信号中的某一个供给所述第二地址锁存电路；
其中，所述第二地址锁存电路锁存由所述多路器选择的地址信号。
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