CN103377158B - 易失性存储装置及其操作方法和控制存储系统的方法 - Google Patents

易失性存储装置及其操作方法和控制存储系统的方法 Download PDF

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Abstract

存储装置可以包括：存储单元阵列，其包括多个行的易失性存储单元，所述多个行包括弱单元行和正常单元行；命令解码器，其被配置为从存储装置外部的源接收命令；地址表，其存储用于识别对应的弱单元行的多个弱单元行地址；刷新控制电路，其被配置为控制存储单元阵列的操作，以周期性地刷新易失性存储单元的多个行，其中，所述刷新控制电路被配置为被配置为响应于命令解码器接收用于写入到弱单元行的写入命令而引起弱单元行的刷新操作，其中由在地址表中存储的弱单元行地址识别该弱单元行。

Description

易失性存储装置及其操作方法和控制存储系统的方法
相关申请的交叉引用
本申请要求于2012年4月24日在韩国知识产权局（KIPO）申请的韩国专利申请No.2012-0042411的优先权，通过引用，将其内容全部合并于此。
技术领域
示例性实施例涉及到易失性存储装置，更具体地说，涉及操作易失性存储装置的方法、易失性存储装置、和控制存储系统的方法。
背景技术
最近，随着易失性存储器（例如，DRAM）的操作速度的增加，在数据被充分地存储在存储单元阵列中之前，字线可以响应于预充电命令而被停用(deactivate)。此外，随着DRAM的制造工艺变得更精细，在写入路径中增加的电阻可能会使得存储单元阵列中的数据的写入变得复杂。
发明内容
一些示例性实施例提供了一种能够提高写入性能的操作易失性存储装置的方法。
一些示例性实施例提供了一种能够提高写入性能的易失性存储装置。
一些示例性实施例提供了一种能够提高写入性能的控制存储系统的方法。
操作具有存储单元的阵列的存储装置的方法可以包括：将数据写入到具有第一地址的存储单元的阵列的第一存储单元中；确定第一地址是否是一组预定地址中的一个；以及响应于所述确定，调整刷新序列（sequence），以包括如下刷新操作，从而包括用于具有第一地址的第一存储单元的第一刷新操作。
调整步骤可以包括：确定用于将在第一时间段内被刷新的一组存储单元组的刷新操作的序列是否包括第一存储单元;以及当确定存储单元组的组不包括第一存储单元时，修改刷新操作的序列，以包括用于第一存储单元的刷新操作。
第一存储单元可以是存储单元阵列的第一行的存储单元，并且调整步骤可包括：确定用于将在第一时间段内被刷新的第k到第（k+i）存储单元行的刷新操作的序列是否包括第一行；以及当确定第一行没有被包含在第k到第（k+i）存储单元行中时，修改刷新操作的序列，以包括用于第一行的刷新操作，其中，k和i是整数。
第k到第（k+i）存储单元行可以具有连续的行地址。
所述方法还可以包括内部产生刷新地址的序列，并且修改刷新操作的序列可以包括将第一地址插入到刷新地址的序列中。
所述方法还可以包括通过刷新地址的序列的地址而识别的存储单元的每隔第三时间段来执行刷新操作。
修改刷新地址的序列可以包括将第一地址插入到刷新地址的序列，使得在第三时间段内执行至少两个刷新操作。
调整步骤可以包括调整刷新序列，以在第一时间段内包括用于具有第一地址的第一存储单元的第一刷新操作，并且所述方法还可以包括利用比第一时间段大的刷新周期来周期性地刷新阵列的至少大部分的存储单元。
周期性刷新的步骤可以包括，在第一刷新操作之后，利用比第一时间段大的刷新周期来刷新具有第一地址的第一存储单元。
调整步骤可以包括调整刷新序列，以在第一时间内包括用于具有第一地址的第一存储单元的刷新操作，并且所述方法包括从执行第一刷新操作的第二时间之后，执行用于具有第一地址的第一存储单元的第二刷新操作。第一时间可以小于第二时间，并且在第一刷新操作和第二刷新操作之间可以不执行用于第一存储单元的刷新操作。
用于操作具有存储单元阵列的存储装置的方法可以包括：将数据写入到具有第一地址的存储单元阵列的第一存储单元中;确定第一地址是否是一组预定地址中的一个;确定在将数据写入到第一存储单元之后的预定时间内是否已经发生了第一存储单元的刷新操作；以及响应于确定在预定时间内没有发生刷新操作，来调度第一存储单元的刷新操作。
调度的步骤可以包括当通过存储装置执行下一个刷新操作时，调度在第一存储单元上的刷新操作。
调度的步骤可以保证刷新序列包括在从写入开始的预定时间内用于具有第一地址的第一存储单元的刷新操作，预定时间小于第二时间段；并且所述方法可以进一步包括利用大于或者等于第二时间段的刷新周期来刷新阵列的至少大部分存储单元。
操作具有存储单元的阵列的存储装置的方法可以包括：确定第一地址是否是一组预定地址中的一个；响应于确定步骤，利用第一时间窗口将数据写入具有第一地址的存储单元阵列的第一存储单元;以及利用第二时间来将数据写入到存储单元阵列的第二存储单元，其中，第二写入恢复时间小于第一写入恢复时间。第一和第二时间窗口可能分别依赖于第一和第二写入恢复时间。
所述方法可以进一步包括：从存储装置接收预定地址的组。
预定地址的组可以在存储装置的上电序列期间，通过存储控制器来接收。
操作存储装置的方法可以包括：将写入地址与弱行地址的表进行比较，弱行地址识别具有至少一个弱单元（weak cell）的存储装置的行;响应于该比较来修改刷新序列；其中，弱行地址的数目是存储装置中的行地址数目的至少10％。
存储装置可以包括：存储单元阵列，其包括易失性存储单元的多个行，多个行包括弱单元行和正常单元行;命令解码器，其被配置为从存储装置外部的源来接收命令；地址表，其存储识别相应弱单元行的多个弱单元行地址;刷新控制电路，其被配置来控制存储单元阵列的操作，以周期性刷新易失性存储单元的多个行，其中，所述刷新控制电路被配置为响应于命令解码器接收用于写入到弱单元行的写入命令而引起弱单元行的刷新操作，其中由在地址表中存储的弱单元行地址识别该弱单元行。
刷新控制电路可以被配置为在接收到用于对弱单元行写入的写入命令后的第一时间段期间，监视刷新操作的序列。
刷新控制电路可以被配置为在确定在第一时间段内没有刷新弱单元行后，添加刷新操作到刷新操作的序列。
刷新控制电路可以被配置为利用第二时间段的刷新周期来刷新正常单元行，其中，第二时间段大于第一时间段。
刷新控制电路可以被配置为利用弱单元行的刷新操作来更换第一行的调度的刷新操作。
刷新控制电路可以被配置为使得在弱单元行的刷新操作之后立即开始第一行的刷新操作。
刷新控制电路可以被配置为使得在第一行的刷新操作的同时，发生弱单元行的刷新操作。
刷新控制电路可以被配置为对刷新调度进行分析，以确定刷新调度是否在预定的时间之内包括弱单元行的刷新操作。
存储装置可以包括：存储单元阵列，其包括易失性存储单元的多个行，多个行包括弱单元行和正常单元行;命令解码器，其被配置为从存储装置外部的源来接收命令；以及行解码器，其被配置为利用第一时间窗口来对弱单元行执行第一写入操作，以及利用第二时间窗口来对正常单元行执行第二写入操作，所述第二时间窗口小于第一时间窗口。第一时间窗和第二时间窗口可以分别对应于第一写入恢复时间和第二恢复时间。
命令解码器可以被配置为接收用于指示利用第一时间窗口的第一写入操作的第一写入命令，以及接收用于指示第二写入操作的第二写入命令。
第一写入命令和第二写入命令可以包括不同的命令代码。
命令解码器可以被配置为接收有第一和第二写入命令的每个，识别将被写入的行的各自的地址，并且各自的代码，用于识别在写入到所识别的行中将被用到的写入时间。
存储单元阵列可以进一步包括地址表，其存储识别相应弱单元行的多个弱单元行地址。
存储装置可以被配置为将弱单元行地址传输到存储控制器。
命令解码器可以被配置为接收有第一和第二写入命令中的每个，识别要被写入的行的各自的地址，其中，存储装置还包括控制电路，其被配置为响应于确定利用第一写入命令而接收的地址对应于在地址表中存储的弱单元行地址，来选择第一时间窗口。
控制电路可以被配置为响应于确定利用第二写入命令而接收的地址不对应于在地址表中存储的任何弱单元行地址，来选择第二时间窗口。
存储控制器可以包括：控制电路，其被配置来生成要发送给存储装置的命令，命令包括写入命令和刷新命令;表，其存储存储装置的多个弱单元行地址;地址比较单元，其被配置为确定与要被发送到存储装置的第一写入命令相关联的第一地址是否对应于多个弱单元行地址中的一个；其中，所述控制电路响应于地址比较单元，以响应地址比较单元的确定来调度与第一地址相关联的刷新命令。
存储控制器可以被配置成从存储装置接收多个弱单元行地址，并且在表中存储接收到的多个弱单元行地址。
控制电路可以被配置为产生第一刷新命令，以刷新与第一地址相对应的第一单元行，并且第一单元行可以对第一单元行的写入操作之后的第一时间段内进行刷新。
控制电路可以被配置为生成至少一个第二刷新命令，以在第二时间段内刷新第二单元行，其中，第二时间段大于第一时间段。
控制器可以响应于地址比较单元，以产生用于在表中存储的弱单元行地址的第一写入命令，以及用于没有通过表识别的正常单元行的第二写入命令。
第一写入命令使存储装置在第一时间段中执行写入操作，并且第二写入命令使存储装置在第二时间段中执行写入操作，第二时间段小于第一时间段。
第一写入命令的命令代码可以与第二写入命令的命令代码不同。
控制电路可以被配置为产生具有第一时间指示器的第一写入命令，以及产生具有第二时间指示器的第二写入命令，其中，存储装置响应于第一和第二时间指示器，以分别引起在第一时间段和第二时间段期间的写入操作。
存储控制器可以包括：控制电路，其被配置来生成要被发送给存储装置的命令，命令包括写入命令和刷新命令;表，其存储存储装置的多个弱单元行地址;地址比较单元，其被配置确定与要被发送到存储装置的第一写入命令相关联的第一地址是否对应于多个弱单元行地址中的一个，其中，控制电路响应于地址比较单元，以产生用于在表中存储的弱单元行地址的第一写入命令，以及用于通过表没有识别的正常单元行的第二写入命令。
第一写入命令可以导致存储装置在第一时间段内执行写入操作，并且第二写入命令使存储装置在第二时间段内执行写入操作，所述第二时间段小于在第一时间段。
存储系统可包括本文描述的一个或多个存储装置和/或一个或多个存储控制器。存储装置、存储控制器、和/或存储系统可以实现这里描述的一个或多个方法。所述方法可包括本文所描述的装置、控制器、和/或系统的操作。
附图说明
结合附图，从以下的详细描述中，将会更加清楚地理解说明性的、非限制性的示范实施例。
图1是示出了根据一些示例性实施例的操作易失性存储装置的方法的流程图。
图2是根据示例性实施例的说明图1的步骤（S150）的流程图。
图3是根据另一个示例性实施例的说明图1的步骤（S150）的流程图。
图4是示出在暂停时间和故障位的数目之间的关系的曲线图。
图5是示出了根据一些示例性实施例的执行操作方法的易失性存储装置的框图。
图6示出了根据示例性实施例的在图5中的地址存储单元和地址比较单元。
图7是示出根据示例性实施例的在图5中的刷新控制电路的示例的框图。
图8是示出根据另一示例性实施例的在图5中的刷新控制电路的示例的框图。
图9是示出根据示例性实施例的在图7中的地址比较单元的示例的电路图。
图10至12是用于解释易失性存储装置的操作的图。
图13是示出根据另一示例性实施例的在图5中的地址存储单元和地址比较单元的框图。
图14是示出了根据一些示例性实施例的操作易失性存储装置的方法的流程图。
图15是示出根据又一示例性实施例的在图5中的地址存储单元和地址比较单元的框图。
图16是示出了根据一些示例性实施例的控制存储系统的方法的流程图。
图17是示出根据示例性实施例的在图16中的步骤（S540）的流程图。
图18是示出根据示例性实施例的执行图17的方法的存储系统的框图。
图19和20是用于解释根据一些示例性实施例的图18的存储系统的操作的图。
图21是示出根据其他示例性实施例的控制存储系统的方法的流程图。
图22是示出了根据示例性实施例的执行图21的方法的存储系统的框图。
图23是示出在易失性存储装置中的写入恢复时间和故障位的数目之间的关系的曲线图。
图24是用于解释在易失性存储装置中的存储单元的写入性能的时序图。
图25是用于解释图22的存储系统的操作的图。
图26是示出根据一些示例性实施例的存储模块的框图。
图27是示出了根据一些示例性实施例的移动系统的框图。
图28是示出根据一些示例性实施例的计算系统的框图。
具体实施方式
在下文中，将参照附图来更加充分地描述各种示例性实施例，在附图中示出了一些示例性实施例。然而，本发明可以以许多不同的形式来实现，并且不应当被解释为限于这里所阐述的示例性实施例。这些示例性实施例仅仅作为例子，并且在不需要本文所提供的细节的情况下，许多实现和变化都是可能的。还应该强调的是，本发明提供替代的示例的细节，但是该替代的列举不是穷尽的。此外，在各个示例之间的任何前后一致的细节都不应该被解释为需要这样的细节，对于在本文中所描述的每一个特征都列出每种可能的变化是不现实的。在确定本发明的要求时，应参考权利要求书的语言。在附图中，为清楚起见，层和区域的尺寸和相对尺寸可以被加大。相似的标号表示相似的元件。
将会理解的是，尽管术语第一、第二、第三等可以用于在此描述各种元件，但这些元件不应被这些术语所限制。使用这些术语来区分一个元件与另一个元件。因此，在不脱离本发明的概念的教导的情况下，下面讨论的第一元件可以被称为第二元件。如本文所用，术语“和/或”包括相关列出的项目中的一个或多个的任何组合和所有组合。
将会理解的是，当元件被称为“连接”或“耦合”到另一元件时，其可以直接连接或耦合到其他元件，或者可能存在中间元件。相反，当一个元件被称为在“直接连接”或“直接耦合”到另一个元件时，则不存在中间元件。用于描述元件之间的关系的其它词语应该以类似的方式解释（例如，“之间”相对“直接之间”，“相邻”相对“直接相邻”，等）。
这里使用的术语用于描述特定的示例性实施例，而不是意在限制本发明的概念。如本文所用，除非上下文清楚地另有说明，否则单数形式“一”，“一个”和“该”旨在也包括复数形式。将进一步理解的是，在本说明书中使用时术语“包括”和/或“包含”指示所述特征、整数、步骤、操作、元件、和/或组件的存在，但不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件，和/或它们的组。
除非另有定义，本文所用的所有术语（包括技术和科学术语）具有与本发明的概念所属的本技术领域的普通技术人员所通常理解的相同的意思。将进一步理解的是，术语，诸如在常用字典中定义的那些术语应被解释为具有与它们在相关领域的上下文中的意思一致的意思，并且除非这里明确定义，否则其将不被解释为理想化的或过于正式的意义。
图1是示出了操作根据一些示例性实施例的易失性存储装置的方法的流程图。
参考图1，地址信息被存储（S110）。地址信息可以在易失性存储装置被封装之前或之后被存储。例如，存储装置可以是半导体存储芯片。地址信息可以包括识别弱存储单元的一个或多个弱单元地址，诸如一个或多个弱单元行地址WEAK_ADDR，其每个识别包括一个或多个弱存储单元的存储单元的行。弱单元（weak cell）可以是其写入性能比正常存储单元差的存储单元。生成M个刷新行地址（S120）。可以在与M个刷新地址相关联的存储单元的刷新操作启动之前产生M个刷新地址。或者，可以在与M个刷新地址相关联的存储单元的刷新操作的启动（例如，通过地址计数器）期间产生M个刷新地址。刷新行地址的产生可以启动用于由易失性存储装置的相应行地址所选择的存储单元的刷新操作。例如，在上电（power-up）序列完成之后，启动刷新操作。在一些实施例中，刷新操作可以是自动刷新操作，在其中，存储装置响应于从存储控制器接收的周期性施加的刷新命令（REF），而自动生成刷新行地址的序列，并且刷新对应于内部产生的刷新行地址的存储单元行。在其它实施例中，刷新操作可以是自刷新操作，其在易失性存储装置响应于自刷新进入命令（SRE）而进入的自刷新模式中，使用内建的定时器来周期性地刷新存储单元行。在一些实施例中，刷新操作可采用分布式刷新方案，在其中，刷新周期是分布式的，使得刷新周期（cycle）以预定的周期性刷新间隔（tREFI）而均匀地隔开。在其它实施例中，刷新操作可以采用突发刷新方案，在其中，一系列刷新周期被连续地执行。刷新行地址可以通过存储控制器而被提供给存储器。
对应于在步骤S120中产生的M个刷新地址的第k刷新行地址的第k存储单元行被刷新（S130），其中，k是自然数。在M个刷新地址的存储单元行的刷新操作期间，可以发生对存储单元的行的写入操作。例如，可以从外部源（诸如从存储控制器）接收对存储单元的特定行的写入命令。用于在存储单元行的一个中写入数据的写入行地址与弱单元行地址进行比较（S140）。
当写入行地址WRITE_ADDR没有与任何弱单元行地址WEAK_ADDR相匹配时（在S140中为“否”），M个刷新地址的下一个存储单元行被刷新。步骤S160示出了对应于第（k+1）刷新行地址的第（k+1）存储单元行被刷新。当写入行地址WRITE_ADDR与弱单元行地址WEAK_ADDR相匹配时（在S140中为“是”），对应于匹配的弱单元行地址WEAK_ADDR的弱单元行的刷新操作被控制使得在到相应的弱单元行的写入操作的预定时间内，刷新对应的弱单元行。所述预定时间可以在之前选择，例如，在易失性存储装置的测试期间选择。所述预定时间可以被选择为避免写入到相应弱单元行中的数据的丢失，允许刷新操作来恢复对应的弱行的存储单元的存储特性（例如，恢复在DRAM弱单元行中的存储单元电容器中的电荷）。所述预定时间可以为每个弱单元行而单独地选择，或者可以是用于所有识别的弱单元行的单个预定时间，或者可以选自若干个预定时间，一个预定时间用于识别的弱单元行的若干个组中的一个。在这里描述的本实施例和其它实施例中，预定时间可以低于用作正常单元行的刷新间隔的第二时间段。例如，正常单元行可以被调度为以每个时间间隔tnormal来进行刷新，并且预定时间可以小于tnormal。正常单元行可以构成存储装置的存储单元行的多数。在一些实施例中，在存储装置的常规刷新操作期间的预定时间段（例如，小于tnormal）内被刷新之后，弱单元行也可以利用用于正常单元行的时间间隔tnormal而周期性地刷新。在其它实施例中，弱单元行可以利用其相应的预定时间的刷新间隔（例如，小于tnormal），而继续被周期性地刷新。诸如写入操作或者读取操作的各种操作可以在图1的方法的步骤之间执行。步骤S150可以包括在与弱单元行相同的刷新周期期间，刷新第（k+1）存储单元行（或者按顺序进行，或者同时进行（如果其支持）-例如，当弱存储单元行和第（k+1）存储单元行处于易失性存储装置的可以并行执行操作的不同存储体中）。或者，第（k+1）的存储单元行的刷新操作可以被延迟到下一个调度的刷新周期。
易失性存储装置的行地址可以包括M个地址（其是大于1的自然数），并且M个刷新行地址可以通过N位计数器来产生。此外，存储单元行可以是连接到相同字线的存储单元的行，并且弱单元行可以是包括其写入性能比正常单元差的至少一个弱单元的存储单元行。弱单元行可以包括弱单元和正常单元这两者。
图2是示出了根据示例实施例的可以作为图1中的步骤（S150）的示例性步骤S150a的流程图。
参考图2，在步骤（S140）之后，对刷新调度进行分析，以确定其在预定时间段内是否包括（或将包括）用于对弱单元行的刷新操作（S151）。例如，当按照连续顺序（按地址）刷新存储单元行时，弱单元行地址可以与刷新行地址REF_ADDR和REF_ADDR+X进行比较，以确定其是否落入REF_ADDR和REF_ADDR+X的范围内，其中，REF_ADDR是目前调度的用于刷新操作的行，并且X是在预定时间段内用于刷新操作而被调度的存储单元行的数目。作为另一个示例，包括用于存储单元行的刷新调度（不论是按地址连续顺序或者不连续顺序的）的表可能被检查，以确定在预定时间段内，弱单元行是否被调度来用于刷新操作。如果刷新调度包括在预定时间段内用于弱单元行的刷新操作（在S151中为“是”），则刷新调度可以保持不变，并且步骤S150a可以完成（或者可以在执行下一个调度的刷新操作时完成，诸如，刷新第（k+1）存储单元行时）。如果刷新调度没有包括在预定时间段内的用于弱单元行的刷新操作（在S151中为“否”），则刷新调度可以被修改，以在预定时间段内包括用于弱单元行的刷新操作（S152）。例如，用于弱单元行地址的刷新操作可以被添加到包括刷新调度的表中。或者，弱单元行地址可能被插入作为下一个被刷新的行，并且可以延迟否则将要被调度进行刷新的行地址（例如，来自刷新计数器的输出可能会被延迟一个刷新周期，以允许将弱单元行地址插入作为下一个将被刷新的行）。步骤S150a在步骤S152之后完成（或者可以在执行下一个调度的刷新操作时完成，诸如刷新第（k+1）存储单元行时）。
图3是示出了根据另一示例实施例的作为图1的步骤（S150）的示例性步骤S150b的流程图。
参考图3，在下一个调度的刷新周期期间，弱单元行地址连同进行比较的相应于M个刷新行地址的刷新行地址REF_ADDR的之前的下一个调度行一起被刷新。例如，当刷新按连续顺序执行时，该之前的下一个调度行地址可以是第（k+1）存储单元行。之前的下一个调度行和弱单元行可以顺序地或者同时地刷新。例如，弱单元行可以立即被刷新，并且对应于刷新行地址REF_ADDR的之前的下一个调度行可以在行周期时间tRC之后被刷新。行周期时间tRC可以是与完成完整周期而需要的时钟周期的数目相对应的时间，其中，完整周期可以包括预充电及激活行。作为步骤S150b的替代，该方法可以首先确定对应于下一个调度的刷新操作的刷新行地址REF_ADDR和弱单元行地址是否是相同的。如果它们是相同的，那么下一个刷新操作可以用于弱单元行（并且可以避免第二刷新操作）。
可以实行其他的方法，以确保在预定时间内弱单元行被刷新。例如，在写入操作之后，可以监视在写入操作之后的第一时间段内发生的所有刷新操作。如果在该第一时间段期间，弱单元行尚未被刷新，则存储装置或控制器都可以引起用于弱单元行的刷新操作，以保证弱单元行在预定时间内被刷新。例如，弱单元行地址可以被添加到刷新行地址的序列中，以作为下一个刷新地址，或者在存储装置中进行，或者由存储控制器发出刷新命令到存储装置。
在操作根据示例实施例的易失性存储装置的方法中，当弱单元行地址与写入地址匹配时，在预定时间中，在弱单元行中的数据被丢失之前，刷新该弱单元行。
图4是示出暂停时间和故障位的数目之间的关系的曲线图。暂停时间是当数据被写入时的时间和当包括写入数据的存储单元行被刷新的时间之间的间隔。
参考图4，注意到，故障位的数目随着暂停时间增加而增加。在操作根据示例实施例的易失性存储装置的方法中，通过与正常单元行相比，在启动写入之后更早地刷新弱单元行，可以通过重写数据到弱单元行中来减小暂停时间。例如，弱单元行可以与将要刷新的下一个调度行（例如，第（k+1）行或者与REF_ADDR相对应的行）同时（或依次）刷新，或者可以修改刷新调度，以在预定时间内调度弱单元行的刷新操作。
图5是示出了执行根据一些示例性实施例的方法的易失性存储装置的框图。
参考图5，易失性存储装置200包括：控制逻辑210、地址寄存器220、存储体控制逻辑230、行地址多路复用器240、列地址锁存器250、行解码器、列解码器、存储单元阵列、感应放大器单元、输入/输出门电路290、数据输入/输出缓冲器295、地址存储单元225、地址比较单元300、和刷新控制电路400。在一些实施例中，易失性存储装置200可以是动态随机存取存储器（DRAM），诸如双倍数据率同步动态随机存取存储器（DDR SDRAM）、低功耗双倍数据率同步动态随机存取存储器（LPDDR SDRAM）、图形双倍数据率同步动态随机存取存储器（GDDRSDRAM）、Rambus动态随机存取存储器（RDRAM）等，或者其可能是包括刷新操作的其他易失性存储装置。
存储单元阵列可以包括第一至第四存储体阵列280a、280b、280c、和280d。行解码器可以包括分别耦合到第一至第四存储体阵列280a、280b、280c、和280d的第一至第四存储体行解码器260a、260b、260c、和260d，列解码器可以包括分别耦合到第一至第四存储体阵列280a、280b、280c、和280d的第一至第四存储体列解码器270a、270b、270c、和270d，并且感应放大器单元可包括分别耦合到第一至第四存储体阵列280a、280b、280c、和280d的第一至第四存储体感应放大器285a、285b、285c、和285d。第一至第四存储体阵列280a、280b、280c、和280d，第一至第四存储体行解码器260a、260b、260c、和260d，第一至第四存储体列解码器270a、270b、270c、和270d，以及第一至第四存储体感应放大器285a、285b、285c、和285d可以形成第一至第四存储体。虽然在图5中所示出的易失性存储装置200包括四个存储体，但是易失性存储装置200也可以包括任意数量的存储体。
地址寄存器220可以从存储控制器（未示出）中接收包括存储体地址BANK_ADDR、行地址ROW_ADDR、和列地址COL_ADDR的地址ADDR。地址寄存器220可以向存储体控制逻辑230提供接收的存储体地址BANK_ADDR，可以向行地址多路复用器240提供接收的行地址ROW_ADDR，并且可以向列地址锁存器250提供接收的列地址COL_ADDR。
存储体控制逻辑230可以响应于存储体地址BANK_ADDR来产生存储体控制信号。对应于存储体地址BANK_ADDR的第一至第四存储体行解码器260a、260b、260c、和260d中的一个可以响应于存储体控制信号而被激活，并且对应于存储体地址BANK_ADDR的第一至第四存储体列解码器270a、270b、270c、和270d可以响应于存储体控制信号而被激活。
行地址多路复用器240可以从地址寄存器220接收行地址ROW_ADDR，并且可以从刷新控制电路400接收刷新行地址REF_ADDR。行地址多路复用器240可以选择性地输出行地址ROW_ADDR或刷新行地址REF_ADDR。从行地址多路复用器240输出的行地址可以应用到第一至第四存储体行解码器260a、260b、260c、和260d。
第一至第四存储体行解码器260a、260b、260c、和260d中激活的一个可以将从行地址多路复用器240输出的行地址进行解码，并且可以激活与行地址相对应的字线。例如，激活的存储体行解码器可以将字线驱动电压施加到与行地址对应的字线上。字线驱动电压可以用于导通连接到相应的字线的存储单元的存取晶体管，以允许存储单元的数据被转移到位线并且能够被感应（例如，通过感应放大器）。数据的感应还可以用于恢复在存储单元中的数据，如已知地，用于刷新数据。
列地址锁存器250可以从地址寄存器220接收列地址COL_ADDR，并且可以暂时存储所接收的列地址COL_ADDR。在一些实施例中，在突发模式下，列地址锁存器250可以产生从所接收到的列地址COL_ADDR增加的列地址。列地址锁存器250可以将暂时存储或生成的列地址应用到第一至第四存储体列解码器270a、270b、270c、和270d。
第一至第四存储体列解码器270a、270b、270c、和270d中激活的一个可以对从列地址锁存器250输出的列地址COL_ADDR进行解码，并且可以控制输入/输出门电路290，以输出对应于列地址COL_ADDR的数据。
输入/输出门电路290可以包括用于门控输入/输出数据的电路。输入/输出门电路290可以进一步包括：输入数据掩模逻辑（mask logic）；读取数据锁存器，用于存储从第一至第四的存储体阵列280a、280b、280c、和280d输出的数据；以及写入驱动器，用于将数据写入到第一至第四存储体阵列280a、280b、280c、和280d。
要从第一至第四存储体阵列280a、280b、280c、和280d的一个存储体阵列读取的数据DQ可以通过耦合到该一个存储体阵列的感应放大器来感应，并且可被存储在读取数据锁存器中。在读取数据锁存器中存储的数据DQ可以经由数据输入/输出缓冲器295而被提供到存储控制器。要写入到第一至第四存储体阵列280a、280b、280c、和280d的一个存储体阵列的数据DQ可以从存储控制器提供到数据输入/输出缓冲器295。提供给数据输入/输出缓冲器295的数据DQ可以通过写入驱动器而被写入一个阵列存储体中。
控制逻辑210可以控制易失性存储装置200的操作。例如，控制逻辑210可以生成用于易失性存储装置200的控制信号，以执行写入操作或读取操作。控制逻辑210可以包括：命令解码器211，其解码从存储控制器接收的命令CMD，以及模式寄存器212，其设置易失性存储装置200的操作模式。例如，通过对写入使能信号（/WE）、行地址选通信号（/RAS）、列地址选通信号（/CAS）、芯片选择信号（/CS）等进行解码，命令解码器211可以产生对应于命令CMD的控制信号。命令解码器211还可以接收时钟信号（CLK）和时钟使能信号（/CKE），用于以同步方式来操作易失性存储装置200。控制逻辑210可以控制刷新控制电路400，以响应于刷新命令（REF）来执行自动刷新操作，或者可以控制刷新控制电路400，以响应于自刷新进入命令（SRE）来执行自刷新操作。
地址存储单元225可以包括用于至少一个弱单元行的地址信息ADDR_INFO。存储在地址存储单元225中的地址信息ADDR_INFO可以是存储单元阵列中包括的多个弱单元行的行地址。在一些实施例中，地址信息ADDR_INFO可以在包括刷新地址发生器400的易失性存储装置被封装之前，被存储在地址存储单元410中。在其它实施例中，在易失性存储装置被封装之后，地址信息ADDR_INFO可以被存储在地址存储单元410中。在一些实施例中，地址存储单元410可以利用电可编程熔丝式存储器、激光可编程熔丝式存储器、反熔丝式存储器、一次性可编程存储器、闪速存储器、或其他类型的非易失性存储器来实现。弱单元行可通过作为制造存储装置和/或包括存储装置的半导体封装的一部分的测试来确定。弱单元行的数目是可以作为确定存储单元的最小数据保留时间的函数而调节，以将存储单元划分为弱单元和正常单元（因此，划分为弱单元行和正常单元行）。弱单元行的数目还可以通过利用备用存储单元行来替换非常弱的单元行而调节。弱单元行的数目可以是存储单元行的至少2％、存储单元行的至少10％、或甚至是存储单元行的至少20％。
地址比较单元300可以比较从地址寄存器220（在图5中未示出连接）接收的行地址ROW_ADDR与从地址存储单元225读取的地址信息ADDR_INFO。基于该比较的结果，地址比较单元300可以生成第一匹配信号MATCH1。当写入行地址ROW_ADDR不匹配于地址信息ADDR_INFO中的弱单元行地址时，地址比较单元300可以产生对于开关227具有第一逻辑电平的第一匹配信号MATCH1，并且将其传输到开关227和刷新控制电路400。当写入行地址ROW_ADDR与在地址信息ADDR_INFO中的弱单元行地址匹配时，地址比较单元300可以产生具有第二逻辑电平的第一匹配信号MATCH1，并且将其传输到开关227和刷新控制电路400。
基于第一匹配信号MATCH1的逻辑电平，开关227可以有选择地向刷新控制电路400提供从地址存储单元225读取的地址信息ADDR_INFO。当第一匹配信号MATCH1具有第一逻辑电平时，开关227不提供地址信息ADDR_INFO给刷新控制电路400。当第一匹配信号MATCH1具有第二逻辑电平时，开关227提供地址信息ADDR_INFO给刷新控制电路400。例如，当从地址寄存器220中接收与存储在地址存储单元225中的地址中的一个相匹配的行地址ROW_ADDR时，第一匹配信号MATCH1可以从第一逻辑电平转换为第二逻辑电平。第二逻辑电平可能关闭开关227，以允许将匹配的行地址传输到刷新控制电路400。第一匹配信号MATCH1从第一逻辑电平到第二逻辑电平的转换可以用于指示刷新控制电路来锁存和处理所传输的匹配的行地址。
基于第一匹配信号MATCH1，刷新控制电路400顺序地刷新存储单元行或控制与弱单元行地址相对应的弱单元行的刷新。例如，当第一匹配信号MATCH1具有第一逻辑电平时，刷新控制电路400可以顺序刷新存储单元行。当第一匹配信号MATCH1具有第二逻辑电平时，刷新控制电路400可以控制弱单元行的刷新，以使得弱单元行的暂停时间被减小。
图6示出了与图5中所示的对应的示范地址存储单元和示范地址比较单元。
参考图6，存储单元225a可以包括第一存储区227a，其存储一个或多个弱单元行地址。为了解释的方便，示出一个弱单元地址WEAK_ADDR_1。在一些实施例中，地址存储单元225a可以利用电可编程熔丝式存储器、激光可编程熔丝式存储器、反熔丝式存储器、一次性可编程存储器、闪速存储器、或其他类型的非易失性存储器来实现。
地址比较单元300a可以比较从地址寄存器220接收的行地址ROW_ADDR和从地址存储单元225a读取的地址信息ADDR_INFO。地址比较单元300a可以基于比较的结果产生第一匹配信号MATCH1。
地址比较单元300a可以包括比较器311a、312a、和31Na以及与（AND）门320a。比较器311a将行地址ROW_ADDR的第一位RA1与弱单元行地址WEAK_ADDR_1的第一位WA1进行比较，比较器312a将行地址ROW_ADDR的第二位RA2与弱单元行地址WEAK_ADDR_1的第二位WA2进行比较，比较器31Na将行地址ROW_ADDR的第N位RAN与弱单元行地址WEAK_ADDR_1的第N位WAN进行比较，并且与门320a对比较器311a、312a、和31Na的输出执行“与”操作，以产生第一匹配信号MATCH1。因此，当写入行地址ROW_ADDR与弱单元行地址WEAK_ADDR_1不匹配时，第一匹配信号MATCH1具有第一逻辑电平，并且当写入行地址ROW_ADDR与弱单元行地址WEAK_ADDR_1匹配时，第一匹配信号MATCH1具有第二逻辑电平。
图7是示出在图5中的刷新控制电路400的示例的框图。
参考图7，刷新控制电路400a可包括刷新计数器410a、地址比较单元420a、刷新行地址输出单元430a、和定时器440a。
刷新计数器410a可以执行计数操作，以产生用于顺序刷新存储单元行的内部刷新行地址CNT_ADDR。内部刷新行地址CNT_ADDR可以具有N位，其中，N是大于1的整数。
当第一匹配信号MATCH1具有第二逻辑电平时，使能地址比较单元420a。地址比较单元420a可以比较从刷新行地址输出单元430a提供给行地址多路复用器240的刷新行地址REF_ADDR和从地址存储单元225a读取的地址信息ADDR_INFO，以基于该比较生成第二匹配信号MATCH2。当弱单元行地址WEAK_ADDR_1与刷新行地址REF_ADDR不匹配时，第二匹配信号MATCH2具有第一逻辑电平。当弱单元行地址WEAK_ADDR_1与刷新行地址REF_ADDR匹配时，第二匹配信号MATCH2具有第二逻辑电平。
当第一匹配信号MATCH1具有第二逻辑电平时，使能定时器440a。在第一匹配信号MATCH1从第一逻辑电平转变到第二逻辑电平时，定时器440a开始运行（例如，如果定时器440a是计数器，则其开始计数）。如果在预定时间过期之前，定时器440a接收处于第二逻辑电平的第二匹配信号MATCH2（指示在如地址信息ADDR_INFO所提供的弱单元行地址WEAK_ADDR_1和刷新行地址REF_ADDR之间已经产生了匹配），则定时器440a保持其输出信号INSERT在第一逻辑电平。如果在预定时间已经过期之前，定时器440a没有接收处于第二逻辑电平的第二匹配信号MATCH2，则定时器440a输出处在第二逻辑电平的INSERT信号。
刷新行地址输出单元430a可以包括开关435、436、438和439以及延迟元件437。当第一匹配信号MATCH1具有第一逻辑电平时，第四开关439被连接，并且当第一匹配信号MATCH1具有第二逻辑电平时，第四开关439被断开连接。即，第四开关439响应于具有第一逻辑电平的第一匹配信号MATCH1而被连接，并且当弱单元行地址WEAK_ADDR_1没有与写入行地址ROW_ADDR相匹配时，向地址多路复用器240提供内部刷新行地址CNT_ADDR来作为刷新行地址REF_ADDR。当INSERT信号具有第一逻辑电平时，第一开关435被断开并且第二开关436被连接，以及当INSERT信号具有第二逻辑电平时，第一开关被连接并且第二开关被断开连接。延迟元件437具有对应于两个相邻的存储单元行之间的刷新间隔的延迟量，并且将内部刷新行地址CNT_ADDR延迟该延迟量。当INSERT信号具有第一逻辑电平时，第三开关438被连接到第二开关436，并且当INSERT信号具有第二逻辑电平时，其被连接到延迟元件437。
当第一匹配信号MATCH1具有第一逻辑电平时，刷新行地址输出单元430a可以向地址多路复用器240提供内部刷新行地址CNT_ADDR来作为刷新行地址REF_ADDR。处于第一逻辑电平的第一匹配信号MATCH1可以指示在通过地址寄存器接收的行地址和存储在存储单元225中的任何地址之间不存在匹配。此外，根据INSERT信号，当第一匹配信号MATCH1具有第二逻辑电平时，刷新行地址输出单元430a可以选择内部刷新行地址CNT_ADDR或弱单元行地址WEAK_ADDR_1来作为到地址多路复用器240的刷新行地址REF_ADDR。在这种情况下，与弱单元行地址WEAK_ADDR_1相对应的第k存储单元行的字线和与内部刷新行地址CNT_ADDR相对应的第（k+1）存储单元行的字线可以通过存储体行解码器而被顺序地使能，并且第k存储单元行和第（k+1）存储单元行可以顺序地刷新。在易失性存储器阵列的存储体280a-280d可以并行执行刷新操作的情况下，弱单元行地址和与内部刷新行地址CNT_ADDR相对应的存储单元行可以被同时刷新。在一些备选的实施例中，可以经由不同的信号路径来向多路复用器240提供内部刷新行地址CNT_ADDR和弱单元行地址WEAK_ADDR_A这两者，并且多路复用器240可以控制这些行地址传输到适当的存储体行解码器260a-260d，以（同时或顺序地）执行各自的刷新操作。此外，当第一匹配信号MATCH1具有第二逻辑电平，并且INSERT信号具有第二逻辑电平时，刷新行地址输出单元430a可以经由延迟元件437继续向地址多路复用器240提供延迟的内部产生的刷新行地址来作为刷新行地址REF_ADDR。
图8是示出根据另一示例性实施例的图5的刷新控制电路的示例的框图。
参考图8，刷新控制电路400b可以包括刷新计数器410b、地址比较单元420b、刷新行地址输出单元430b、和定时器440b。
刷新计数器410b可以执行计数操作，以产生用于顺序地刷新存储单元行的内部刷新行地址CNT_ADDR。内部刷新行地址CNT_ADDR可以具有N位，其中，N是大于1的整数。
当第一匹配信号MATCH1具有第二逻辑电平时，使能地址比较单元420b。地址比较单元420b可以将从自刷新行地址输出单元430a提供到行地址多路复用器240的刷新行地址REF_ADDR与从地址存储单元225a读取的地址信息ADDR_INFO（例如，WEAK_ADDR_1）进行比较，以基于该比较来产生第二匹配信号MATCH2。当弱单元行地址WEAK_ADDR_1与刷新行地址REF_ADDR不匹配时，第二匹配信号MATCH2具有第一逻辑电平。当弱单元行地址WEAK_ADDR_1与刷新行地址REF_ADDR匹配时，第二匹配信号MATCH2具有第二逻辑电平。
当第一匹配信号MATCH1具有第二逻辑电平时，使能定时器440b。在第一匹配信号MATCH1从第一逻辑电平到第二逻辑电平的转变时，定时器440b开始运行（例如，如果定时器440b是计数器，则其开始计数）。如果在预定时间过期之前，定时器440b接收处于第二逻辑电平的第二匹配信号MATCH2（指示在如地址信息ADDR_INFO所提供的弱单元行地址WEAK_ADDR_1和刷新行地址REF_ADDR之间已经产生了匹配），则定时器440b保持其输出信号INSERT在第一逻辑电平。如果在预定时间已经过期之前，定时器440b没有接收处于第二逻辑电平的第二匹配信号MATCH2，则定时器440b输出处于第二逻辑电平的INSERT信号。
刷新行地址输出单元430b可以包括开关441和447、延迟元件443和多路复用器445。当第一匹配信号MATCH1具有第一逻辑电平时，第二开关447被连接，并且当第一匹配信号MATCH1具有第二逻辑电平时，第二开关447被断开连接。即，第二开关447响应于具有第一逻辑电平的第一匹配信号MATCH1而被连接，并且当弱单元行地址WEAK_ADDR_1没有与写入行地址ROW_ADDR相匹配时，向地址多路复用器240提供内部刷新行地址CNT_ADDR来作为刷新行地址REF_ADDR。当INSERT信号具有第一逻辑电平时，第一开关441被断开连接，并且当INSERT信号具有第二逻辑电平时，第一开关441被连接。延迟元件443具有对应于tRC（行周期时间，例如，设置为开始行的第一活动操作到开始第二活动操作的时间流逝量）的延迟量，并且将内部刷新行地址CNT_ADDR的输出延迟该延迟量（并且随后产生内部刷新行地址CNT_ADDR）。当INSERT信号具有第一逻辑电平时，多路复用器445选择内部刷新行地址CNT_ADDR，并且当INSERT信号具有第二逻辑电平时，选择延迟元件的输出。
当第一匹配信号MATCH1具有第一逻辑电平时，刷新行地址输出单元430b可以向地址多路复用器240提供内部刷新行地址CNT_ADDR来作为刷新行地址REF_ADDR。此外，根据INSERT信号，当第一匹配信号MATCH1具有第二逻辑电平时，刷新行地址输出单元430b可以选择内部刷新行地址CNT_ADDR来作为刷新行地址REF_ADDR，或者选择弱单元行地址WEAK_ADDR_1来作为刷新行地址REF_ADDR，并且将选择的地址提供给地址多路复用器240。此外，当第一匹配信号MATCH1具有第二逻辑电平，并且INSERT信号具有第二逻辑电平时，刷新行地址输出单元430b可以连续地向地址多路复用器240提供延迟的内部刷新行地址来作为刷新行地址REF_ADDR。应当强调的是，对于所描述的信号（例如，MATCH1、MATCH2、INSERT等）以及第一和第二逻辑电平的参考不应该意味着所描述的第一逻辑电平应该是彼此相同的，也不是意味着第二逻辑电平应该是彼此相同的。应该理解，所述第一和第二逻辑电平是相对于单独的信号而言，用于指示该信号的逻辑的变化或差异。
图9是示出根据示例性实施例的图7的地址比较单元的示例的电路图。
参考图9，地址比较单元420a可以包括比较器4211、4212、和421N以及与（AND）门422。比较器4211将刷新行地址REF_ADDR的第一位RFA1与弱单元行地址WEAK_ADDR_1的第一位WA1进行比较，比较器4212将刷新行地址REF_ADDR中的第二位RFA2与弱单元行地址WEAK_ADDR_1的第二位WA2进行比较，比较器421N将刷新行地址REF_ADDR的第N位RFAN与弱单元行地址WEAK_ADDR_1的第N位WAN进行比较，并且与（AND）门422对比较器4211、4212、和421N的输出执行与运算，以产生第二匹配信号MATCH2。因此，当刷新行地址REF_ADDR与弱单元行地址WEAK_ADDR_1不匹配时，第二匹配信号MATCH2具有第一逻辑电平；并且当刷新行地址REF_ADDR与弱单元行地址WEAK_ADDR_1匹配时，第二匹配信号MATCH2具有第二逻辑电平。虽然未在图9中示出，但是信号MATCH1可以是到与门422的单独输入，或者可用于使能比较器4211、4212...421N中的一个或多个。或者，地址比较单元420a可以被输入到通过MATCH1设置的触发器，并具有输出到与门422的Q输出。触发器可以响应于各种信号而被重置，诸如响应于转换到各自的第二逻辑电平的MATCH2信号或INSERT信号。
在图8中的地址比较单元420b可以具有与图9中的地址比较单元420a基本上相同的结构。
图10至12是用于说明易失性存储装置的操作的图。
在图10中，弱单元行地址WEAK_ADDR与刷新行地址REF_ADDR不匹配。
参考图10中，根据第k刷新行地址来刷新第k存储单元行（WL_K）。接收写入命令WR，以写入到对应于弱单元行地址WEAK_ADDR的弱单元行，并且数据被写入弱单元行。由于弱单元行地址WEAK_ADDR与刷新行地址REF_ADDR不匹配，所以当在预定时间内，对应于在第k刷新行地址之后的刷新行地址中的一个的第（k+i）存储单元行被刷新（WL_k+ⅰ）时，对应于弱单元行地址WEAK_ADDR的弱单元行被同时刷新。预定时间可以对应于在接收写入命令WR之后发生的i个数量的刷新操作。在这之后，对应于与第（k+i）刷新行地址连续的第（k+i+1）刷新行地址的第（k+i+1）存储单元行被刷新（WL_k+i+1）。
在图11和12中，弱单元行地址WEAK_ADDR与刷新行地址REF_ADDR匹配。
参考图11，根据第k刷新行地址，第k存储单元行被刷新（WL_K）。接收写入命令WR，以写入到对应于弱单元行地址WEAK_ADDR的弱单元行，并且数据被写入到弱单元行。由于在预定时间内（从写入命令WR的接收开始），弱单元行地址WEAK_ADDR与刷新行地址REF_ADDR匹配，所以通过刷新计数器产生的刷新地址CNT_ADDR的刷新序列并不需要被改变，并且不需要用于弱单元行的额外的刷新操作。
如上所述，在操作根据示例性实施例的易失性存储装置的方法中，通过在预定时间内刷新弱单元行，同时刷新将要在第k存储单元行之后被刷新的存储器行中的一个来将数据重新写入弱单元行中；或者在预定时间内，激活/预充电弱单元行，同时推迟刷新将要在第k存储单元行之后刷新的存储单元行中的一个，可以减小暂停时间。
参考图12，根据第k刷新行地址来刷新第k存储单元行（WL_K）。写入命令WR被接收，以写入对应于弱单元行地址WEAK_ADDR的弱单元行，并且数据被写入弱单元行。由于在预定时间内，弱单元行地址WEAK_ADDR与任何的刷新行地址REF_ADDR都不匹配，所以通过刷新计数器产生的刷新地址CNT_ADDR的弱刷新序列被修改，以插入弱单元行的刷新操作。第（k+i）存储单元行的刷新操作被推迟时间tRC（行周期时间）。在相应于刷新间隔的时间经过之后（从弱单元行地址的刷新操作或者第（k+i）存储单元行刷新操作开始），自动刷新操作通过行（WL_k+i+1）而恢复。刷新间隔可能基本上大于行周期时间tRC，例如至少是行周期时间tRC的5倍大、至少是其的10倍大、或者至少是其的50倍大。例如，刷新间隔可被设置为3.9微秒，而行周期时间tRC大约是60纳秒。
图13是示出可以是相对于图5所描述的那些的示例性地址存储单元和示例性地址比较单元的框图。
参考图13，地址存储单元225b可包括第一存储区域227b，其存储弱单元行地址WEAK_ADDE_1，以及第二存储区229b，其存储存储体地址BANK_ADDR来作为存储体信息。
地址比较单元300b可以接收行地址ROW_ADDR和存储体地址BANK_ADDR，并且可以比较从地址寄存器220接收的行地址ROW_ADDR和从地址存储单元225b读取的地址信息ADDR_INFO，以产生第一匹配信号MATCH1到对应于存储体地址BANK_ADDR的存储体265a、265b、265c、和265d中的一个。
地址比较单元300b可以包括比较器311b、312b、和31Nb、与（AND）门320b、以及多路分解器330b。当写入行地址ROW_ADDR与弱单元行地址WEAK_ADDR_1匹配时，比较器311b、312b、和31Nb和与门320a向多路分解器330b提供具有第二逻辑电平的第一匹配信号MATCH1。多路分解器330b可以输出第一匹配信号MATCH1，来作为对应于存储体地址BANK_ADDR的存储体匹配信号MATCH1_A～MATCH1_D。因此，第一匹配信号MTACH1被应用到对应于存储体地址BANK_ADDR的存储体265a、265b、265c、和265d中的一个。
对应于存储体地址BANK_ADDR的存储体匹配信号MATCH1_A～MATCH1_D中的存储体匹配信号被激活，刷新控制电路400基于弱单元行地址根据在此描述的一个或者多个方法，来控制弱单元行的刷新。
图14是示出了操作根据一些示例性实施例的易失性存储装置的方法的流程图。
图14是示出了当在图13中的地址存储单元225b和地址比较单元300b被包括在图5的易失性存储装置200中时，操作易失性存储装置的方法的流程图。
参考图13和14，地址信息ADDR_INFO被存储在地址存储单元225b中（步骤S410）。地址信息ADDR_INFO可以包括：弱单元行的弱单元行地址WEAK_ADDR_1，所述弱单元行包括其写入性能比正常单元差的至少一个弱单元；以及存储体地址BANK_ADDR。地址信息ADDR_INFO可以在易失性存储装置被封装之前或者之后，被存储在地址存储单元225b中。生成刷新行地址（S420）。刷新行地址的生成可以启动易失性存储装置中的刷新操作。
对应于第k刷新行地址的第k存储单元行被刷新（S430），其中，k是自然数。虽然存储单元行被刷新（当第k存储单元行被刷新并且在第（k+1）存储单元行被刷新之前，数据被写入第k存储单元行中时），用于将数据写入存储单元行中的一个的写入行地址与弱单元行地址进行比较（S440）。当写入行地址WRITE_ADDR与弱单元行地址WEAK_ADDR不匹配时（在S440中为“否”），在所有的存储体中，对应于第（k+1）刷新行地址的第（k+1）存储单元行被刷新（S450）。当写入行地址WRITE_ADDR与弱单元行地址WEAK_ADDR匹配时（在S440中为“是”），在预定时间内，执行弱单元行的刷新。例如，对应于存储体地址BANK_ADDR的存储体中的弱单元行被刷新，同时在其他存储体中，与第（k+1）刷新行地址对应的第（k+1）存储单元行被刷新（S460）。在对弱单元行的刷新之后，可以立即对对应于存储体地址BANK_ADDR的第（k+1）存储单元行进行刷新。对应于存储体地址BANK_ADDR的第（k+1）存储单元行可以在弱单元行的刷新操作启动之后的行周期时间tRC时间间隔处，开始其刷新操作。此外，基于弱单元行地址是否与在对应于存储体地址BANK_ADDR的存储体中所调度的刷新行地址匹配，通过控制弱单元行的刷新（例如，有选择地刷新弱单元行）可以减小暂停时间。
图15是示出可以是相对于图5所描述的那些的示例性地址存储单元和示例性地址比较单元的框图。
参考图15，易失性存储装置200可以包括多个地址存储单元511～51M、多个地址比较单元521～52M和或（OR）操作单元530。
多个地址存储单元511～51M可以存储分别用于多个弱单元行的多个地址信息ADDR_INFO_1和ADDR_INFO_M。在一些实施例中，多个地址存储单元511～51M可以利用一个存储装置来实现。在其它实施例中，多个地址存储单元511～51M可以利用多个存储装置来实现。例如，每一个存储装置都可以是电可编程熔丝式存储器、激光可编程熔丝式存储器、反熔丝式存储器、一次性可编程存储器、闪速存储器、或其他类型的非易失性存储器等。
多个地址比较单元521～52M被分别耦合到多个地址存储单元511～51M。多个地址比较单元521～52M可比较从地址寄存器220接收的刷新行地址REF_ADDR与从多个地址存储单元511～51M读取的多个地址信息ADDR_INFO_1和ADDR_INFO_M。基于比较的结果，多个地址比较单元521～52M可以生成多个匹配信号MATCH11～MATCH1M。
通过对从多个地址比较单元521～52M接收的多个匹配信号MATCH11～MATCH1M执行或操作，或操作单元530可以生成第一匹配信号MATCH1。
图16是示出了控制根据一些示例性实施例的存储系统的方法的流程图。
参考图16，在存储系统的上电序列期间，地址信息被从易失性存储装置传输到存储控制器（S510）。地址信息可以被从易失性存储装置的地址存储单元传输到存储器控制器的地址比较单元。在存储控制器的地址比较单元中，在地址信息中的弱单元行地址与用于访问易失性存储装置的存储单元行的写入行地址进行比较（S520）。当弱单元行地址与写入行地址不匹配时（在S520中为“否”），存储控制器控制易失性存储装置，使得根据预定调度（例如，顺序地、根据图案、根据相对位置、或通过参考表格来对行进行刷新），来刷新存储单元行（S530）。当弱单元行地址与写入行地址匹配时（在S520中为“是”），基于存储控制器的命令队列的空闲状态，存储控制器控制弱单元行的刷新（S540）。例如，在命令队列的空闲状态期间，存储控制器修改刷新操作的调度，以插入用于弱单元行的刷新操作。
在图16中的控制存储系统的方法中，当弱单元行地址与写入行地址匹配时，基于存储控制器的命令队列的空闲状态来控制弱单元行的刷新。
图17是表示根据一个示例性实施例的在图16的步骤（S540）的流程图。
参考图17，确定存储控制器的命令队列是否处于空闲状态（S541），以用于控制弱单元行的刷新。当命令队列处于空闲状态时，存储控制器对易失性存储装置不执行任何操作。
当命令队列处于空闲状态时（在S541中为“是”），与弱单元行地址对应的弱单元行被确定为已在对弱单元行的写入操作之后被激活和预充电（S542）。在一些存储装置中激活和预充电操作可以等价于或等同于刷新操作。存储控制器对易失性存储装置传输刷新跳过信息，用于跳过弱单元行的刷新（S543）。如果在步骤S542中确定弱单元行还没有被预充电，则方法可前行到步骤S546（在图17中未示出）。
当命令队列不处于空闲状态，而是处于忙状态时（在S541中为“否”），则根据存储在命令队列中的命令执行操作（S544）。确定刷新命令是否被包括在执行的命令中（S545）。当刷新命令不包含在被执行的命令时（在S545中为“否”），方法返回到步骤（S541）。当刷新命令被包括在被执行的命令中时（S545中的“是”），存储控制器控制易失性存储装置，使得与弱单元行地址对应的弱单元行被刷新（S546）。
图18是示出了根据示例性实施例的执行图17的方法的存储系统的框图。
参考图18，存储系统600包括存储控制器610和易失性存储装置650。存储控制器610传输命令CMD和地址ADDR，并且与易失性存储装置650交换数据DQ。
存储控制器610包括：控制逻辑620、命令队列630和地址比较单元640。易失性存储装置650包括地址存储单元660、地址比较单元670、和刷新控制电路680。地址比较单元670比较地址信息ADDR_INFO与从存储控制器610接收的写入行地址ROW_ADDR，以向刷新控制电路680提供第一匹配信号MATCH1。
包括弱单元行地址的地址信息ADDR_INFO被从地址存储单元660传输到地址比较单元640。存储控制器610可以包括地址存储单元660'（未示出），以接收和存储从存储装置650的地址存储单元660传输的地址ADDR_INFO（在图18中的ADDR_INFO）。这可以在存储系统600的上电序列期间完成。地址存储单元660'可以处在图18中的地址比较单元块640中。地址比较单元640比较存储在地址存储单元660'中的地址信息ADDR_INFO与用于访问易失性存储装置650的存储单元行的写入行地址，以根据该比较来向控制逻辑620提供第三匹配信号MATCH3（例如，如相对于图6中所描述的地址存储单元225a和地址比较单元300a所述）。在可选实施例中，地址存储单元660'可以是非易失性存储器，并且可以利用与一个或多个存储装置650的弱地址相应的ADDR_INFO进行编程（例如，在制造过程中的存储系统的测试之后）。在这些替换方案中，存储装置650的地址存储单元660可能是不必要的。
例如，当弱单元行地址与写入行地址不匹配时，第三匹配信号MATCH3具有第一逻辑电平。当第三匹配信号MATCH3具有第一逻辑电平时，控制逻辑620控制刷新控制电路680，使得根据由存储装置650内部产生的刷新行地址来刷新存储单元行，例如，通过在刷新控制电路680的地址计数器，或者参考在刷新控制电路680中的表格来进行。
当弱单元行地址与写入行地址的匹配时，第三匹配信号MATCH3具有第二逻辑电平。当第三匹配信号MATCH3具有第二逻辑电平时，控制逻辑620监视命令队列630，并且基于命令队列630是否处于空闲状态来控制易失性存储装置650，从而，刷新控制电路680控制弱单元行的刷新。例如，控制逻辑620可以在存储控制器的下一个空闲周期期间或者当可以提供刷新命令而没有中断命令队列630中的命令发出时，提供用于弱单元行的刷新命令。作为备选和/或另外地，控制逻辑620可以中断命令队列中的命令的发出，以提供用于弱单元行的刷新命令，例如，以保证在写入操作之后的预定时间内的弱单元行的刷新。
当命令队列在于空闲状态时，在确定弱单元行已被激活和预充电时，控制逻辑620可以向刷新控制电路680传输刷新跳过信息WARSI，以用于跳过弱单元行的刷新。当命令队列处于空闲状态时，控制逻辑620控制易失性存储装置650，使得易失性存储装置650执行存储在命令队列630中的命令。当存储在命令队列630中的命令包括刷新命令时，控制逻辑620控制易失性存储装置650，使得弱单元行被刷新。替代的实施例也可以设想仅由存储控制器610来执行刷新调度的修改。例如，地址比较单元670可以从存储装置650中去除。
图19和20是用于解释根据一些示例性实施例的图18的存储系统的操作的图。
在图19和20中，弱单元行与写入行地址相匹配。
在图19中，假定命令队列630处于空闲状态。
参考图19，根据第k刷新行地址，刷新第k存储单元行（WL_K）。写入命令WR被接收，以写入到对应于弱单元行地址WEAK_ADDR的弱单元行，并且数据被写入到弱单元行。由于命令队列630处于空闲状态，所以控制逻辑620控制易失性存储装置650并且传输刷新信息，以插入弱单元行WARSI的刷新操作。这可以通过提供正常的刷新命令来完成，或者其可以是如下命令，用于改变刷新控制电路680的刷新操作的调度，使得弱单元行被刷新（激活和预充电（ACT/PRE））。然后，刷新第（k+i）存储单元行（WL_K+i）（例如，在行周期时间tRC中，例如，在弱单元行的预充电后立即进行）。在这之后，第（k+i+1）存储单元行被刷新（WL_K+i+1）。可以在刷新行WL_K+1之后立即刷新存储单元行WL_K+i+1，或者其可能被延迟，例如，延迟一刷新间隔（例如，在行周期时间tRC的至少5倍、至少10倍、或者至少50倍大的刷新间隔之后）。
在图20中，假定命令队列630处于空闲状态。
参考图20，根据第k刷新行地址，第k存储单元行被刷新（WL_K）。除了弱单元行和要被刷新的下一个调度行WL_K+I可以同时刷新之外，该操作可以如上相对于图19所述的相同。
如上参照图16至20所述，通过基于命令队列是否处于空闲状态来控制弱单元行的刷新（选择性地刷新弱单元行），可减少弱单元行的暂停时间。因此，可提高弱单元行的写入性能。
图21是示出根据其他示例性实施例的控制存储系统的方法的流程图。
参考图21，在存储系统的上电序列期间，地址信息被从易失性存储装置传输到存储控制器（S610）。地址信息可以从易失性存储装置的地址存储单元而被传输到存储器控制器的地址比较单元。在存储控制器的地址比较单元中，在地址信息中的一个或者多个弱单元行地址与用于访问易失性存储装置的存储单元行的写入行地址进行比较（S620）。存储控制器的事务处理器利用不同的时间窗口来控制易失性存储装置，所述时间窗口包括：第一时间窗口，其依赖于用于正常单元行而不是与弱单元行地址对应的弱单元行的第一写入恢复时间；以及第二时间窗口，其依赖于用于弱单元行的第二写入恢复时间（S630和S640）。
当写入行地址与弱单元行地址不匹配时（在S620中为“否”），则事务处理器控制易失性存储装置，使得第二写入恢复时间与第一写入恢复时间tWR1相同，例如，所建议的或在规范中所定义的最小写入恢复时间（S630）。当写入行地址与弱单元行地址匹配时（在S620中为“是”），事务处理器控制易失性存储装置，使得第二写入恢复时间tWR2大于第一写入恢复时间（S640）。弱单元行的写入恢复时间可以是正常单元行的写入恢复时间的至少两倍。例如，用于正常单元行的写入恢复时间tWR（例如，根据规范）可以是15ns，而弱单元行的写入恢复时间可以是30ns。写入恢复时间（tWR）可以对应于写入到存储单元的时间，因此到弱单元行的写入可以是正常单元行的两倍长。例如，在同步DRAM中，写入恢复时间tWR可以是从紧随利用写入命令而被写入的数据的最后部分的输入的数据锁存时钟边沿到当预充电命令被通过同步DRAM而适当输入时的时间（对应于在图24中的时间T9到Tm）。更长的写入恢复时间可以允许更多的时间来用于弱单元行的完全编程（例如，允许DRAM的电容器被完全充电）。
图22是示出了根据示例性实施例的执行图21的方法的存储系统的框图。
参考图22，存储系统700包括存储控制器710，和易失性存储装置750。存储控制器710包括：地址比较单元720、多路复用器730、和事务处理器740。易失性存储装置750包括地址存储单元760，其存储地址信息（弱单元行地址WEAK_ADDR）。弱单元行地址WEAK_ADDR可以在存储系统700被封装之前或之后被存储在地址存储单元760中。
在存储系统700的上电序列期间，弱单元行地址WEAK_ADDR被从地址存储单元760传输到地址比较单元720。存储控制器710可以包括地址存储单元760'（未示出），以接收和存储从存储装置750的地址存储单元760传输的地址WEAK_ADDR（图22中的WEAK_ADDR）。这可以在存储系统700的上电序列期间完成。地址存储单元760'可以在图22的地址比较单元块720中。地址比较单元720比较弱单元行地址WEAK_ADDR（如，存储在地址比较单元720）与用于访问易失性存储装置750的存储单元行的写入行地址ROW_ADDR，以基于比较来向多路复用器730提供匹配信号MATCH（例如，以相对于在图6中的地址存储单元225a和地址比较单元300a而描述的方式）。在可选实施例中，地址存储单元760'可以是非易失性存储器，并且可以利用与一个或多个存储装置750的弱地址对应的WEAK_ADDR进行编程（例如，在制造过程中对存储系统700的测试之后）。在这些替代方案中，存储装置750的地址存储单元760可能是不必要的。当弱单元行地址WEAK_ADDR与写入行地址ROW_ADDR不匹配时，匹配信号MATCH具有第一逻辑电平。当匹配信号的MATCH具有第一逻辑电平时，多路复用器730选择第一写入恢复时间tWR1来被提供给事务处理器740。事务处理器740接收第一写入恢复时间tWR1，并且将命令或事务（transaction）TRANS提供给易失性存储装置750，使得使用第一写入恢复时间tWR1来操作正常单元行而不是弱单元行（例如，使用第一写入恢复时间tWR1来写入）。
当弱单元行地址WEAK_ADDR与写入行地址ROW_ADDR匹配时，匹配信号MATCH具有第二逻辑电平。当匹配信号MATCH具有第二逻辑电平时，多路复用器730选择第二写入恢复时间tWR2，以被提供给事务处理器740。事务处理器740接收第二写入恢复时间tWR2，并且将命令或事务TRANS提供给易失性存储装置750，使得弱单元行具有第二写入恢复时间tWR2。
第一写入恢复时间tWR1用于在易失性存储装置750的规范中所定义的存储单元行的写入恢复时间。例如，在DDR3SDRAM中，第一写入恢复时间tWR1可以是15nsec。第二写入恢复时间tWR2可以是第一写入恢复时间tWR1的两倍。在这个例子中，实际的写入恢复时间值不需要被提供给事务处理器740，也不提供给存储装置750。而是，可以使用对应于不同的写入恢复时间的模式指示符和/或命令。
图23是示出在易失性存储装置中的写入恢复时间和故障位数目之间的关系的曲线图。
参考图23，应该注意到，故障位的数目随着写入恢复时间tWR的增加而减小。在图23中，标号781表示可以恢复的故障位的数目。
图24是用于解释易失性存储装置的存储单元的写入性能的时序图。
在图24中，假设在DDR3SDRAM中，时钟写入延迟CWL为5个时钟，并且突发长度为8个时钟。
参考图24，响应于活动命令ACT，字线WL被使能，在时钟T0处，写入命令WR被接收，在时钟T1～T4之后的时钟T5～t8处，数据D0～D7被写入，并且在时钟T9～Tm-1之后的时钟Tm处，响应于预充电命令PRE，字线WL被禁用。在图24中，写入恢复时间tWR对应于时钟T9～Tm的间隔。如图24所示，由于字线WL在数据D7被接收之后进行写入，所以当行是弱单元行时，数据D0-D7可能没有足够的时间来被写入。因此，写入性能和存储器保持性能可能会较差或出现错误。弱单元可以是其写入性能和/或数据保持能力比其他单元差的存储单元，并且弱单元行是包括至少一个弱单元的存储单元行。
图25是用于解释图22的存储系统的操作的图。
参考图25，对于正常单元行而言，响应于活动命令ACT，字线被使能，并且响应于写入命令WR，执行写入操作。响应于在从写入命令WR被断言的时间点开始的第一写入恢复时间tWR1之后的预充电命令PRE，字线被禁用。对于弱单元行而言，响应于活动命令ACT，弱单元行的字线被启动，并且响应于写入命令WR，执行写入操作。响应于在比从写入命令WR被断言的时间点开始的第一写入恢复时间tWR1更长的第二恢复时间tWR2之后的预充电命令PRE，字线被禁用。基于使用从存储控制器发送的不同的命令，第二写入恢复时间tWR2可以与第一写入恢复时间tWR1不同。可替换地，存储装置可以识别对应于写入到弱存储单元行的命令而接收的命令，并且将写入恢复时间增加到tWR2，以补偿弱单元行。存储装置可以以相对于其他实施例（包括与刷新弱存储单元行相关的那些实施例）而描述的方式，识别对应于写入到弱存储单元行的命令而接收的命令。
如上参照图21至图25所述，通过基于写入行地址和弱单元行地址的比较，区分正常单元行和弱单元行的写入恢复时间（或时间窗口），弱单元行的写入性能可以被增强。
图26是示出根据一些示例性实施例的存储模块的框图。
参考图26，存储模块800可以包括多个易失性存储装置200。在一些实施例中，存储模块800可以是无缓冲双列直插式存储模块（UDIMM）、寄存式双列直插式存储模块（RDIMM）、全缓冲双列直插式存储模块（FBDIMM）、负载减少的双列直插式存储模块LRDIMM等。
存储模块800还可以包括缓冲器810，其经过多个传输线，通过缓冲来自存储控制器的命令/地址信号和数据，来提供命令/地址信号和数据。在一些实施例中，在缓冲器810和易失性存储装置200之间的数据传输线可以按点到点的拓扑结构来耦合，并且在缓冲器810和易失性存储装置200之间的命令/地址传输线可以以多点（multi-drop）拓扑结构、菊花链拓扑结构、fly-by菊花链拓扑结构等来耦合。由于缓冲器810对命令/地址信号和数据均进行缓冲，所以通过仅驱动缓冲器810的负载，存储控制器可以与存储模块800通过接口连接。因此，存储模块800可以包括更多的易失性存储装置和/或更多的内存条，并且存储系统可以包括更多的存储模块。
基于弱单元行地址是否与刷新行地址匹配，通过控制弱单元行的刷新（选择性刷新弱单元行），易失性存储装置200可以提高弱单元行的写入性能。
图27是示出了根据一些示例性实施例的移动系统的框图。
参考图27，移动系统900包括应用程序处理器910、连接单元920、易失性存储装置950、非易失性存储装置940、用户接口930、和电源960。在一些实施例中，移动系统900可以是移动电话机、智能电话机、个人数字助理（PDA）、便携式多媒体播放器（PMP）、数字照相机、音乐播放器、便携式游戏机、导航系统等。
应用程序处理器910可以执行应用程序，例如，web浏览器、游戏应用程序、视频播放器等。在一些实施例中，应用程序处理器910可包括单核或多个核。例如，应用程序处理器910可以是多核处理器，诸如双核处理器、四核处理器、六核处理器等。应用程序处理器910可包括内部或外部的高速缓冲存储器。
连接单元920可以执行与外部装置的有线或无线通信。例如，连接单元920可以执行以太网通信、近场通信（NFC）、射频识别（RFID）通信、移动通信、存储卡通信、通用串行总线（USB）通信等。在一些实施例中，连接单元920可以包括支持通信的基带芯片组，诸如，支持全球移动通信（GSM）系统、通用分组无线业务（GPRS）、宽带码分多址（WCDMA）、高速下行链路/上行链路分组接入（HSxPA）等。
易失性存储装置950可存储通过应用程序处理器910处理的数据，或者可以作为工作存储器来操作。例如，易失性存储装置950可以是动态随机存取存储器，诸如DDR SDRAM、LPDDR SDRAM、GDDR SDRAM、RDRAM等，或者可以是需要刷新操作的任何易失性存储装置。基于弱单元行地址是否与刷新行地址相匹配，通过控制弱单元行的刷新（选择性地刷新弱单元行），易失性存储装置950可以提高弱单元行的写入性能。
非易失性存储装置940可以存储用于引导移动系统900的引导图像。例如，非易失性存储装置940可以是电可擦除可编程只读存储器（EEPROM）、闪速存储器、相变随机存取存储器（PRAM）、电阻随机存取存储器（RRAM）、纳米浮栅存储器（NFGM）、聚合物随机存取存储器（PoRAM）、磁随机存取存储器（MRAM）、铁电随机存取存储器（FRAM）等。
用户接口930可以包括至少一个输入装置，诸如键盘、触摸屏等，以及至少一个输出装置，诸如扬声器、显示装置等。电源960可以提供电源电压给移动系统900。在一些实施例中，移动系统900还可以包括照相机图像处理器（CIS），和/或存储装置，诸如存储器卡、固态硬盘（SSD）、硬盘驱动器（HDD）、CD-ROM等。
在一些实施例中，移动系统900和/或移动系统900的组件可以以各种形式来封装，诸如，叠层封装（PoP）、球栅阵列（BGA）、芯片级封装（CSP）、塑料引线芯片载体（PLCC）、塑料双列直插式封装（PDIP）、晶圆压模封装、晶圆形式压模、板载芯片（COB）、陶瓷双列直插式封装（CERDIP）、塑料公制四方扁平封装（MQFP）、薄四方扁平封装（TQFP）、小外形集成电路（SOIC）、收缩型小外形封装（SSOP）、薄型小外形封装（TSOP）、系统级封装（SIP）、多芯片封装（MCP）、晶圆级制造封装（WFP）、或晶圆级处理的堆叠封装（WSP）。
图28是示出根据一些示例性实施例的计算系统的框图。
参考图28，计算系统1100包括：处理器1110、输入/输出中心（IOH）1120、输入/输出控制器中心（ICH）1130、至少一个存储模块1140、和图形卡1150。在一些实施例中，计算系统1100可以是个人计算机（PC）、服务器计算机、工作站、膝上型计算机、移动电话机、智能电话机、个人数字助理（PDA）、便携式多媒体播放器（PMP）、数码相机、数字电视、机顶盒、音乐播放器、便携式游戏机、导航系统等。
处理器1110可以执行各种计算功能，例如，执行特定软件，以用于执行特定计算或任务。例如，处理器1110可以是微处理器、中央处理单元（CPU）、数字信号处理器等。在一些实施例中，处理器1110可以包括单核或多核。例如，处理器1110可以是多核处理器，诸如双核处理器、四核处理器、六核处理器等。尽管图28示出了计算系统1100包括一个处理器1110，但是在一些实施例中，计算系统1100可以包括多个处理器。处理器1110可以包括内部或外部高速缓冲存储器。
处理器1110可以包括用于控制存储模块1140的操作的存储控制器1111。包括在处理器1110中的存储控制器1111可以被称为作为集成存储控制器（IMC）。存储控制器1111可包括在这里所描述的结构和/或执行一个或多个实施例中的方法。存储控制器1111和存储模块1140之间的存储器接口可以利用包括多个信号线的单个通道来实现，或者可以利用多个通道来实现，其中的每个被耦合到至少一个存储模块1140。在一些实施例中，存储控制器1111可以位于被称为存储控制器中心（MCH）的输入/输出中心1120的内部。
存储模块1140可包括多个易失性存储装置，其存储从存储控制器1111提供的数据。通过基于弱单元行地址是否与刷新行地址相匹配，来控制弱单元行的刷新（选择性刷新弱单元行），易失性存储装置可增强弱单元行的写入性能。作为替代和/或额外地，存储控制器可以将存储单元行的组处理作为弱单元行组，而不是以单独的弱单元行来作为基础。例如，存储模块中的一个的存储器芯片中的一个的存储体可以被认为是弱单元存储体，并且具有比该存储器芯片的其他存储体更快的刷新周期和/或更长的写入时间（例如，更长的写入恢复时间）。
输入/输出中心1120可以管理在处理器1110和诸如图形卡1150的装置之间的数据传输。通过不同的接口，输入/输出中心1120可以耦合到处理器1110。例如，在处理器1110和输入/输出中心1120之间的接口可以是前侧总线（FSB）、系统总线、HyperTransport（超传输）、闪电数据传输（LDT）、QuickPath互连（QPI）、共同系统接口（CSI）等。尽管图28示出的计算系统1100包括一个输入/输出中心1120，但是在一些实施例中，计算系统1100可以包括多个输入/输出中心。输入/输出中心1120可以对装置提供各种接口。例如，输入/输出中心1120可以提供加速图形端口（AGP）接口、外围部件互联高速（PCIe）、通信流架构（CSA）接口等。
图形卡1150可以通过AGP或PCIe而耦合到输入/输出中心1120。图形卡1150可以控制用于显示图像的显示装置（未示出）。图形卡1150可以包括用于处理图像数据的内部处理器和内部存储装置。在一些实施例中，输入/输出中心1120可以与图形卡1150一起包括图形卡1150外部的内部图形装置，或者包括图形卡1150外部的内部图形装置来代替图形卡1150。包括在输入/输出中心1120中的图形装置可以被称为作为集成显卡。另外，包括内部存储控制器和内部图形装置的输入/输出中心1120可以称为图形和存储控制器中心（GMCH）。
输入/输出控制器中心1130可以执行数据的缓冲和接口仲裁，以有效地操作各种系统接口。输入/输出控制器中心1130可以通过诸如直接媒体接口（DMI）、集线器接口、企业南桥接口（ESI）、PCIe等的内部总线而耦合到输入/输出中心1120。输入/输出控制器中心1130可提供对外围装置的各种接口。例如，输入/输出控制器中心1130可以提供通用串行总线（USB）端口、串行高级技术附接（SATA）端口、通用输入/输出（GPIO）、低引脚数（LPC）总线、串行外设接口（SPI）、PCI、PCIe等。
在一些实施例中，处理器1110、输入/输出中心1120、和输入/输出控制器中心1130可以实现为独立的芯片组或单独的集成电路。在其它实施例中，处理器1110、输入/输出中心1120、和输入/输出控制器中心1130中的至少两个可以被实现为单个的芯片组。
本发明的概念可以被应用于任何需要刷新操作的易失性存储装置，和包括易失性存储装置的系统。该概念也可以应用到非易失性存储装置。例如，在非易失性存储装置中的读取干扰错误可能在要求更快的回写周期时间的存储器的某些行中更加普遍，其可以利用与在本文中所描述的更改刷新周期时间的实施例相似的方式来执行/实现。此外，非易失性存储装置可以具有要求更长的写入时间的存储单元行，并且其可能被设置有比正常单元行更长的写入恢复时间，其可以利用与在本文中所描述的更改写入恢复时间的实施例相似的方式来执行/实现。上述是说明性的示例性实施例，并且其不被解释为是限制性的。虽然已经描述了几个示例性实施例，但是本领域中的技术人员将很容易理解，在不严重脱离本发明的概念的新颖教导和优点的情况下，可以对示例性实施例进行许多修改。因此，所有这样的修改意在被包括在权利要求中所限定的本发明的概念的范围内。

Claims (23)

1.一种存储装置，包括：
存储单元阵列，所述存储单元阵列包括多个行的易失性存储单元，所述多个行包括弱单元行和正常单元行；
命令解码器，所述命令解码器被配置为接收命令；
地址表，所述地址表存储用于识别对应的弱单元行的多个弱单元行地址；
刷新控制电路，所述刷新控制电路被配置为控制存储单元阵列的操作，以周期性地刷新易失性存储单元的多个行，其中，所述刷新控制电路被配置为：当由在地址表中存储的弱单元行地址识别第一弱单元行时，响应于命令解码器接收用于写入到第一弱单元行的写入命令而引起弱单元行的刷新操作，
其中弱单元行包括弱单元和正常单元两者，并且每个弱单元的写入性能比正常单元的写入性能差。
2.根据权利要求1所述的存储装置，其中，所述刷新控制电路被配置为在接收到用于写入到弱单元行的写入命令后的第一时间段期间，监视刷新操作的序列。
3.根据权利要求2所述的存储装置，其中，所述刷新控制电路被配置为在确定在第一时间段内没有刷新弱单元行后，添加刷新操作到刷新操作的序列。
4.根据权利要求3所述的存储装置，其中，所述刷新控制电路被配置为利用第二时间段的刷新周期来刷新正常单元行，所述第二时间段大于所述第一时间段。
5.根据权利要求1所述的存储装置，其中，所述刷新控制电路被配置为利用弱单元行的刷新操作来更换第一行的调度的刷新操作。
6.根据权利要求5所述的存储装置，其中，所述刷新控制电路被配置为使得在弱单元行的刷新操作之后立即开始第一行的刷新操作。
7.根据权利要求1所述的存储装置，其中，所述刷新控制电路被配置为使得在第一行的刷新操作的同时，发生弱单元行的刷新操作。
8.根据权利要求1所述的存储装置，其中，所述刷新控制电路被配置为对刷新调度进行分析，以确定刷新调度是否在预定的时间之内包括弱单元行的刷新操作。
9.一种存储装置，包括：
存储单元阵列，包括多个行的易失性存储单元，所述多个行包括弱单元行和正常单元行；
命令解码器，被配置为接收用于指示利用第一时间窗口的第一写入操作的第一写入命令，以及接收用于指示利用第二时间窗口的第二写入操作的第二写入命令，第一写入命令和第二写入命令包括不同的命令代码，从存储装置外部的源接收第一写入命令和第二写入命令；以及
行解码器，被配置为利用第一时间窗口来对弱单元行执行第一写入操作，以及利用第二时间窗口来对正常单元行执行第二写入操作，所述第二时间窗口小于所述第一时间窗口，
其中弱单元行包括弱单元和正常单元两者，并且每个弱单元的写入性能比正常单元的写入性能差。
10.根据权利要求9所述的存储装置，其中，命令解码器被配置为利用第一写入命令和第二写入命令的每个，接收识别将被写入的行的各自的地址，和各自的代码，所述各自的代码用于识别在写入到所识别的行中将被用到的写入时间。
11.根据权利要求9所述的存储装置，其中，所述存储单元阵列进一步包括：
地址表，所述地址表存储用于识别相应的弱单元行的多个弱单元行地址。
12.根据权利要求11所述的存储装置，其中，所述存储装置被配置为将弱单元行地址传输到存储控制器。
13.根据权利要求11所述的存储装置，
其中，所述命令解码器被配置为利用第一写入命令和第二写入命令中的每个，接收识别要被写入的行的各自的地址，
其中，所述存储装置还包括控制电路，所述控制电路被配置为响应于确定利用第一写入命令而接收的地址对应于在所述地址表中存储的弱单元行地址，来选择第一时间窗口。
14.根据权利要求13所述的存储装置，其中，所述控制电路被配置为响应于确定利用第二写入命令而接收的地址不对应于在所述地址表中存储的任何弱单元行地址，来选择第二时间窗口。
15.一种存储控制器，包括：
控制电路，被配置来生成要发送给存储装置的命令，所述命令包括写入命令和刷新命令；
表，所述表存储存储装置的多个弱单元行地址；和
地址比较单元，被配置为确定与要被发送到存储装置的第一写入命令相关联的第一地址是否对应于多个弱单元行地址中的一个；
其中，所述控制电路响应于地址比较单元，以响应于所述地址比较单元的确定来调度与所述第一地址相关联的刷新命令，
其中弱单元行包括弱单元和正常单元两者，并且每个弱单元的写入性能比正常单元的写入性能差。
16.根据权利要求15所述的存储控制器，其中，所述存储控制器被配置成从存储装置接收多个弱单元行地址，并且在所述表中存储接收到的多个弱单元行地址。
17.根据权利要求15所述的存储控制器，其中，
所述控制电路被配置为产生第一刷新命令，以刷新与第一地址相对应的第一单元行，所述第一单元行在对所述第一单元行的写入操作之后的第一时间段内进行刷新。
18.根据权利要求17所述的存储控制器，其中，所述控制电路被配置为生成至少一个第二刷新命令，以在第二时间段内刷新第二单元行，所述第二时间段大于所述第一时间段。
19.根据权利要求15所述的存储控制器，其中，所述控制电路响应于所述地址比较单元，以产生用于在所述表中存储的弱单元行地址的第一写入命令，以及用于没有通过所述表识别的正常单元行的第二写入命令。
20.根据权利要求19所述的存储控制器，其中，所述第一写入命令使得所述存储装置在第一时间段中执行写入操作，并且所述第二写入命令使得所述存储装置在第二时间段中执行写入操作，所述第二时间段小于所述第一时间段。
21.根据权利要求20所述的存储控制器，其中，所述第一写入命令的命令代码与所述第二写入命令的命令代码不同。
22.根据权利要求20所述的存储控制器，其中，所述控制电路被配置为利用第一时间指示器来产生第一写入命令，以及利用第二时间指示器来产生第二写入命令，其中，所述存储装置响应于所述第一时间指示器和第二时间指示器，以分别引起在第一时间段和第二时间段期间的写入操作。
23.一种存储系统，包括：根据权利要求1所述的存储装置；以及存储控制器，所述存储控制器与所述存储装置通信，并且被配置为发送命令到所述存储装置。
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Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101977665B1 (ko) * 2012-07-12 2019-08-28 삼성전자주식회사 리프레쉬 주기를 조절하는 반도체 메모리 장치, 메모리 시스템 및 그 동작방법
KR102048407B1 (ko) * 2012-10-19 2019-11-25 삼성전자주식회사 리프레쉬 어드레스 생성기 및 휘발성 메모리 장치
US9349433B2 (en) * 2013-03-13 2016-05-24 Inphi Corporation Hidden refresh of weak memory storage cells in semiconductor memory
KR102125230B1 (ko) * 2013-03-13 2020-06-22 삼성전자주식회사 디램 및 리프레시 제어방법
KR20140113191A (ko) * 2013-03-15 2014-09-24 삼성전자주식회사 반도체 메모리 장치 및 이의 리프레쉬 방법
CN105339917A (zh) * 2013-05-30 2016-02-17 惠普发展公司，有限责任合伙企业 访问存储器中数据的分离的存储器控制器
US9685217B2 (en) * 2013-07-22 2017-06-20 Taiwan Semiconductor Manufacturing Company Ltd. Memory device with over-refresh and method thereof
JP2015076110A (ja) * 2013-10-08 2015-04-20 マイクロン テクノロジー， インク． 半導体装置及びこれを備えるデータ処理システム
US10020045B2 (en) * 2013-11-26 2018-07-10 Micron Technology, Inc. Partial access mode for dynamic random access memory
US9230634B2 (en) 2013-12-09 2016-01-05 Qualcomm Incorporated Refresh scheme for memory cells with next bit table
KR102285994B1 (ko) * 2014-05-13 2021-08-06 삼성전자주식회사 불휘발성 메모리 시스템 및 메모리 컨트롤러의 동작 방법
CN105280215B (zh) * 2014-06-09 2018-01-23 华为技术有限公司 动态随机存取存储器dram的刷新方法、设备以及系统
US10020822B2 (en) * 2014-07-21 2018-07-10 Rensselaer Polytechnic Institute Error tolerant memory system
JP6180450B2 (ja) * 2015-02-02 2017-08-16 キヤノン株式会社 制御装置、制御装置の制御方法及びプログラム
US9384820B1 (en) * 2015-06-12 2016-07-05 Apple Inc. Aligning calibration segments for increased availability of memory subsystem
CN105632546A (zh) * 2015-07-21 2016-06-01 上海磁宇信息科技有限公司 一种mram芯片及其自刷新操作方法
KR102432701B1 (ko) * 2015-11-18 2022-08-16 에스케이하이닉스 주식회사 리프레시 액티브 제어회로 및 이를 포함하는 메모리 장치
KR102501651B1 (ko) * 2016-03-02 2023-02-21 에스케이하이닉스 주식회사 리프레쉬 제어 장치
KR20170118484A (ko) * 2016-04-15 2017-10-25 에스케이하이닉스 주식회사 리프레쉬 제어 장치
KR102439671B1 (ko) * 2016-04-25 2022-09-02 에스케이하이닉스 주식회사 메모리 장치
KR102517700B1 (ko) * 2016-06-10 2023-04-05 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
KR102558044B1 (ko) * 2016-06-14 2023-07-20 에스케이하이닉스 주식회사 비교회로 및 반도체장치
KR102553181B1 (ko) * 2016-07-12 2023-07-10 에스케이하이닉스 주식회사 메모리 장치 및 메모리 장치의 동작 방법
US10318187B2 (en) * 2016-08-11 2019-06-11 SK Hynix Inc. Memory controller and memory system including the same
US10372566B2 (en) * 2016-09-16 2019-08-06 Micron Technology, Inc. Storing memory array operational information in nonvolatile subarrays
KR20180114712A (ko) * 2017-04-11 2018-10-19 에스케이하이닉스 주식회사 리프레쉬 컨트롤러 및 그를 포함하는 반도체 메모리 장치
CN108959106B (zh) * 2017-05-18 2020-12-18 华为技术有限公司 内存访问方法和装置
US10109339B1 (en) 2017-07-28 2018-10-23 Micron Technology, Inc. Memory devices with selective page-based refresh
KR20190047451A (ko) * 2017-10-27 2019-05-08 에스케이하이닉스 주식회사 저항 변화 메모리 장치를 구비한 반도체 메모리 시스템 및 그 구동 방법
KR20190054812A (ko) * 2017-11-14 2019-05-22 삼성전자주식회사 메모리 장치의 구동 방법 및 이를 수행하는 메모리 장치
KR102408867B1 (ko) * 2017-12-20 2022-06-14 삼성전자주식회사 반도체 메모리 장치, 메모리 시스템 및 반도체 메모리 장치의 동작 방법
US10503670B2 (en) * 2017-12-21 2019-12-10 Advanced Micro Devices, Inc. Dynamic per-bank and all-bank refresh
US20190243720A1 (en) * 2018-02-08 2019-08-08 Micron Technology, Inc. Backup operations from volatile to non-volatile memory
KR20190123990A (ko) * 2018-04-25 2019-11-04 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법
US10483978B1 (en) 2018-10-16 2019-11-19 Micron Technology, Inc. Memory device processing
US10824573B1 (en) * 2019-04-19 2020-11-03 Micron Technology, Inc. Refresh and access modes for memory
KR102406449B1 (ko) * 2020-06-25 2022-06-08 에스케이하이닉스 주식회사 스토리지 장치 및 그 동작 방법
KR20220028718A (ko) * 2020-08-31 2022-03-08 에스케이하이닉스 주식회사 래치 회로 및 이를 포함하는 메모리 장치
US11520661B1 (en) 2021-07-12 2022-12-06 Apple Inc. Scheduling of data refresh in a memory based on decoding latencies
US20230359558A1 (en) * 2022-05-09 2023-11-09 Advanced Micro Devices, Inc. Approach for skipping near-memory processing commands

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1331472A (zh) * 2000-06-30 2002-01-16 三星电子株式会社 具有零写入恢复时间和无最大周期时间的刷新型存储器

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1139861A (ja) 1997-07-16 1999-02-12 Toshiba Corp ダイナミック型半導体記憶装置
US5909404A (en) 1998-03-27 1999-06-01 Lsi Logic Corporation Refresh sampling built-in self test and repair circuit
US6058069A (en) 1999-04-12 2000-05-02 Etron Technology, Inc. Protection circuit to ensure DRAM signal in write cycle
US6556482B2 (en) 1999-06-24 2003-04-29 Nec Electronics Corporation Semiconductor memory device
US7095669B2 (en) * 2003-11-07 2006-08-22 Infineon Technologies Ag Refresh for dynamic cells with weak retention
JP4322694B2 (ja) * 2004-02-04 2009-09-02 エルピーダメモリ株式会社 半導体記憶装置および半導体記憶装置のリフレッシュ方法
US7099221B2 (en) * 2004-05-06 2006-08-29 Micron Technology, Inc. Memory controller method and system compensating for memory cell data losses
US7193920B2 (en) 2004-11-15 2007-03-20 Hynix Semiconductor Inc. Semiconductor memory device
KR100689708B1 (ko) * 2005-01-05 2007-03-08 삼성전자주식회사 반도체 장치
JP2006344345A (ja) * 2005-05-12 2006-12-21 Nec Electronics Corp 揮発性半導体記憶装置
US7283395B2 (en) * 2005-06-24 2007-10-16 Infineon Technologies Flash Gmbh & Co. Kg Memory device and method for operating the memory device
US7734866B2 (en) 2005-08-04 2010-06-08 Rambus Inc. Memory with address-differentiated refresh rate to accommodate low-retention storage rows
US8086461B2 (en) 2007-06-13 2011-12-27 At&T Intellectual Property Ii, L.P. System and method for tracking persons of interest via voiceprint
WO2010085405A1 (en) * 2009-01-22 2010-07-29 Rambus Inc. Maintenance operations in a dram
US7990795B2 (en) * 2009-02-19 2011-08-02 Freescale Semiconductor, Inc. Dynamic random access memory (DRAM) refresh
US7872929B2 (en) * 2009-04-28 2011-01-18 Lsi Corporation Accessing memory cells in a memory circuit
KR101879442B1 (ko) * 2011-05-25 2018-07-18 삼성전자주식회사 휘발성 메모리 장치의 리프레쉬 방법, 리프레쉬 어드레스 생성기 및 휘발성 메모리 장치
KR101893895B1 (ko) * 2011-12-16 2018-09-03 삼성전자주식회사 메모리 시스템 및 그 동작 제어 방법
KR20130117198A (ko) * 2012-04-18 2013-10-25 삼성전자주식회사 메모리 셀의 리프레쉬 방법 및 이를 이용한 반도체 메모리 장치
KR102050473B1 (ko) * 2012-09-24 2019-11-29 삼성전자주식회사 리프레쉬 주기를 조절하는 반도체 메모리 장치 및 메모리 시스템
KR20140076735A (ko) * 2012-12-13 2014-06-23 삼성전자주식회사 휘발성 메모리 장치 및 메모리 시스템

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1331472A (zh) * 2000-06-30 2002-01-16 三星电子株式会社 具有零写入恢复时间和无最大周期时间的刷新型存储器

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Publication number Publication date
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