CN114115715A - 执行存储器的低时延存取的设备和方法 - Google Patents

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Abstract

本申请案涉及用以执行存储器的低时延存取的设备和方法。示范性存储器可配置成通过使用低时延寄存器电路来在低时延模式中操作以执行读取或写入命令，实际上执行存储器阵列存取以执行所述读取或写入命令。控制电路确定是应使用低时延操作模式(例如，第一操作模式)还是正常操作模式(例如，第二操作模式)来执行存取命令。在一些实例中，处理器单元经由包含于命令和地址信息中的一或多个位(例如，低时延启用位)来引导所述存储器使用所述低时延操作模式来执行存取命令。

Description

执行存储器的低时延存取的设备和方法
技术领域
本申请案涉及用以执行存储器的低时延存取的设备和方法。
背景技术
在一些实例中，某些应用程序可包含基于先前生成的数据而连续地生成新数据的迭代数据密集算法。在此类应用程序中，与重复存储和检索最近生成的数据相关的系统时延可明显影响新数据的性能，和/或检索先前存储的数据可明显影响应用程序的性能。因此，期望减少数据存储和检索时延以改良此类应用程序的性能。
发明内容
在一个方面中，本申请案提供一种设备，其包括：存储器阵列，其包括各自配置成基于行和列地址而保留所存储数据的多个存储器单元；寄存器电路，其配置成存储地址和对应数据；和控制电路，其配置成经由命令和地址总线来接收具有相应行和列地址的命令和地址信息，其中控制电路配置成基于启用低时延模式而选择性地将命令和地址信息引导到存储器阵列或寄存器电路。
在另一方面中，本申请案提供一种存储器，其包括：存储器阵列；寄存器电路，其配置成存储地址和对应数据；和控制电路，其配置成接收命令和地址数据，其中，在第一操作模式中，基于命令和地址数据而使得地址和数据存储于寄存器电路处或从寄存器电路检索所述地址和数据，其中，在第二操作模式中，控制电路配置成基于命令和地址数据而使得数据存储于存储器阵列处或从所述存储器阵列检索所述数据。
在又另一方面中，本申请案提供一种方法，其包括：在存储器处接收命令和地址信息；响应于指示第一操作模式的命令和地址信息的低时延启用位而将命令和地址信息的执行引导到存储器的低时延寄存器电路；和响应于指示第二操作模式的命令和地址信息的低时延启用位而将命令和地址信息的执行引导到存储器的存储器阵列。
在又另一方面中，本申请案提供一种动态随机存取存储器，其包括：存储器阵列，其包括多个易失性存储器单元，所述多个易失性存储器单元各自配置成当响应于对应行地址和对应列地址而选择多个易失性存储器单元中的对应一个时存储对应数据；寄存器电路，其配置成存储已外部提供的数据以及对应于所述数据的行和列地址；和控制电路，其配置成经由命令和地址总线来接收命令以及行和列地址且将命令以及行和列地址引导到寄存器电路。
附图说明
图1是根据本公开的实施例的半导体装置100的示意性框图。
图2是根据本公开的实施例的计算系统200的框图。
图3A是根据本公开的实施例的用于处理写入命令的半导体装置的逻辑电路300的框图。
图3B是根据本公开的实施例的用于处理读取命令的半导体装置的逻辑电路301的框图。
图4包含根据本公开的实施例的存储器阵列的读取存取时序的示范性时序图400。
图5是根据本公开的实施例的用于处理读取命令的半导体装置的低时延寄存器500的框图。
具体实施方式
本公开描述存储器的实例，所述存储器可配置成通过使用低时延寄存器电路来在低时延模式中操作以执行读取或写入命令，实际上执行存储器阵列存取以执行读取或写入命令。低时延操作模式可配置成支持某些类型的应用程序的全速计算，所述应用程序如人工智能(AI)或机器学习(ML)应用程序。由这些应用程序执行的计算可以是需要频繁存取新近生成的数据的迭代数据密集计算。低时延寄存器电路可包含能够存储地址和数据信息的有限子集的寄存器。因此，为支持一些应用程序，存储器的控制电路可配置成使得从低时延寄存器电路读取数据或将数据写入到低时延寄存器电路，而非将某些数据写入到存储器阵列。
控制电路可使用低时延操作模式(例如，第一操作模式)或正常操作模式(例如，第二操作模式)来确定是否应执行存取命令。在一些实例中，处理器单元(例如，存储器控制单元、存储器处理单元、图形处理单元、中央处理单元、通用图形处理单元、芯片上系统、现场可编程门阵列或任何其它类型的处理单元)可经由包含于命令和地址信息中的一或多个位(例如，低时延启用位)来引导所述存储器使用所述低时延操作模式执行存取命令，所述命令和地址信息可经由命令和地址总线提供到存储器。
控制电路可解码命令和地址信息以确定低时延启用位的值。响应于启用低时延操作模式的具有第一值的低时延启用位，与将命令的执行引导到存储器阵列并行或除了将命令的执行引导到存储器阵列之外，控制电路可将利用命令和地址信息接收到的命令(例如，读取或写入)的执行引导到低时延寄存器电路。举例来说，在处于基于低时延启用位的低时延操作模式时且当命令是读取命令时，控制电路可启用低时延寄存器电路以将利用命令和地址信息接收到的地址与存储于低时延寄存器中的地址进行比较。如果检测到匹配，那么低时延寄存器电路可响应于读取命令而将存储于低时延寄存器电路中的对应数据提供到存储器的输入/输出(I/O)电路。在其中地址还提供到排组逻辑电路(例如，行和列解码器电路)以引发存储器阵列的存取的实例中，如果在低时延寄存器电路中发现地址匹配，那么低时延寄存器电路可提供匹配指示以使得暂停或停止阵列存取过程。如果未找到匹配，那么存储器可继续阵列存取过程以基于地址而从存储器阵列检索数据。除了能够更快速地提供数据(例如，相比于存储器阵列的存取具有更低时延)之外，配置成在启动存取线和/或感测放大器之前停止阵列存取的低时延寄存器电路可减小存储器中的功率消耗，以及可降低对行锤击攻击的易感性。
在处于基于低时延启用位的低时延操作模式时且当命令是写入命令时，控制电路可将地址和对应写入数据提供到低时延寄存器电路以用于存储。作为响应，低时延寄存器电路可将地址和写入数据存储在可用存储槽中。在一些实例中，如果无存储槽可用，那么控制电路可基于地址而使得将写入数据写入到存储器阵列。控制电路可基于从低时延寄存器电路提供的寄存器满指示而确定存储槽是否可用。在其它实例中，当低时延寄存器电路提供满指示时，控制电路可使得将数据从低时延寄存器电路推送到存储器阵列。在一些实例中，如果低时延寄存器包含对应于接收到的地址的先前所存储数据，那么先前所存储数据可标记为无效，且新地址和写入数据可存储于新存储槽中。
下文阐述某些细节以提供对本公开的实施例的充分理解。然而，所属领域的技术人员将明白，可在没有这些特定细节的情况下实践本公开的实施例。此外，本文中描述的本公开的特定实施例借助于实例而提供，且不应用于将本公开的范围限制于这些特定实施例。在其它情况下，尚未详细地展示众所周知的电路、控制信号、时序协议和软件操作，以便避免不必要地混淆本公开。
图1是根据本公开的实施例的半导体装置100的示意性框图。举例来说，半导体装置100可包含芯片135。芯片135可包含时钟输入电路105、内部时钟生成器107、地址命令输入电路115、地址解码器120、命令解码器125、控制电路121、低时延寄存器122、多个行解码器130、包含感测放大器150和传输门195的存储器单元阵列145、多个列解码器140、多个读取/写入放大器165、输入/输出(I/O)电路170和电压生成器190。半导体装置100可包含多个外部端子，其包含耦合到命令/地址总线110的地址和命令端子、时钟端子CK和/CK、数据端子DQ、DQS和DM以及电源端子VDD、VSS、VDDQ和VSSQ。芯片135可安装在衬底上，例如，存储器模块衬底、母板或类似者上。
存储器单元阵列145包含多个排组BANK0到BANKN，每一排组BANK0到BANKN包含多个字线WL、多个位线BL和布置在多个字线WL和多个位线BL的相交点处的多个存储器单元MC。数个排组BANK0到BANKN可包含2、4、8、16个或任何其它数目个排组。排组BANK0到BANKN中的每一个可划分成两个或更多个存储器平面(例如，列平面)，所述存储器平面可由来自列解码器140的列选择CS信号选择。在一些实例中，排组BANK0到BANKN中的每一个可包含2、4、8、16、32等个列平面。用于每一排组的字线WL的选择由对应行解码器130执行，且位线BL的选择由对应列解码器140执行。多个感测放大器150针对它们的对应位线BL定位，且耦合到至少一个相应本地I/O线，所述本地I/O线经由传输门TG 195进一步耦合到至少两个主I/O线对中的相应一个，所述传输门充当开关。
地址/命令输入电路115可经由命令/地址总线110，在命令/地址端子处接收来自外部的地址信号和排组地址信号，且将地址信号和排组地址信号发射到地址解码器120。地址解码器120可解码从地址/命令输入电路115接收到的地址信号，且将行地址信号XADD提供到行解码器130，且将列地址信号YADD提供到列解码器140。地址解码器120还可接收排组地址信号且将排组地址信号BADD提供到行解码器130和列解码器140。
地址/命令输入电路115可经由命令/地址总线110从外部，例如从命令/地址端子处的存储器控制器105接收命令信号，且将命令信号提供到命令解码器125。命令解码器125可解码命令信号且生成各种内部命令信号。举例来说，内部命令信号可包含用以选择字线的行命令信号，用以选择位线的列命令信号，如读取命令或写入命令，和/或用以启用控制电路121和/或低时延寄存器122的使用的低时延启用位。
通常，当发出读取命令且及时向行地址和列地址供应读取命令时，可从由行地址和列地址指定的存储器单元阵列145中的存储器单元读取读取数据。读取/写入放大器165可接收读取数据DQ且将读取数据DQ提供到IO电路170。IO电路170可经由数据端子DQ将读取数据DQ连同在DQS处的数据选通信号和/或在DM处的数据掩码信号提供到外部。类似地，当发出写入命令且及时向行地址和列地址供应写入命令时，且随后输入/输出电路170可在数据端子DQ处接收写入数据连同在DQS处的数据选通信号和/或在DM处的数据掩码信号，且经由读取/写入放大器165将写入数据提供到存储器单元阵列145。因此，写入数据可写入由行地址和列地址指定的存储器单元中。
然而，在一些实例中，半导体装置100可配置成通过使用低时延寄存器122来在低时延模式中操作以执行读取或写入命令，实际上执行存储器单元阵列145存取以执行读取或写入命令。控制电路121可配置成确定半导体装置100是否在低时延模式(例如，第一模式)或正常模式(例如，第二模式)中。低时延操作模式可配置成支持某些类型的应用程序的全速计算，所述应用程序如人工智能(AI)或机器学习(ML)应用程序。由这些应用程序执行的计算可以是需要频繁存取新近生成的数据的迭代数据密集计算。低时延寄存器122可包含能够存储地址和数据信息的有限子集的寄存器。因此，为支持一些应用程序，而非将某些数据写入到存储器单元阵列145，控制电路121可配置成使得从低时延寄存器122读取数据或将数据写入到低时延寄存器122。低时延寄存器122的操作可与从内部时钟生成器107提供的LCLK信号同步和响应于所述LCLK信号。
控制电路121可确定是否应使用低时延模式(例如，使用低时延寄存器122)或正常模式(例如，使用存储器单元阵列145)执行存取命令。在一些实例中，处理器单元(例如，存储器控制单元、存储器处理单元、图形处理单元、中央处理单元、通用图形处理单元、芯片上系统、现场可编程门阵列或任何其它类型的处理单元)可经由包含于命令和地址信息中的一或多个位(例如，低时延启用位)来引导半导体装置100使用低时延模式执行存取命令，所述命令和地址信息可经由命令和地址总线110提供到半导体装置100。
控制电路121可解码命令和地址信息以确定低时延启用位的值。响应于启用低时延操作模式的具有第一值的低时延启用位，与将命令的执行引导到存储器单元阵列145并行或除了将命令的执行引导到存储器单元阵列145之外，控制电路121可将利用命令和地址信息接收到的命令(例如，读取或写入)的执行引导到低时延寄存器122。
举例来说，在处于基于低时延启用位的低时延操作模式时且当命令是读取命令时，控制电路121可提供低时延启用位和读取命令以启用低时延寄存器122以将利用(例如，从地址解码器120提供的)命令和地址信息接收到的地址与存储于低时延寄存器122中的地址进行比较。如果检测到匹配，那么低时延寄存器122可响应于读取命令而将存储于低时延寄存器122中的对应读取数据提供到IO电路170。在其中地址还提供到排组逻辑电路(例如，行解码器130和/或列解码器140)以引发存储器单元阵列145的存取的实例中，如果在低时延寄存器122中找到地址匹配，那么低时延寄存器122可提供未检测到匹配信号unMATCH(例如，低电平有效)以使得暂停或停止存储器单元阵列145存取过程。如果未找到匹配，那么低时延寄存器可设置unMATCH信号，这可使得排组逻辑电路继续存储器单元阵列145存取过程以基于地址而从存储器单元阵列145检索数据。除了能够更快速地提供数据(例如，相比于存储器单元阵列145的存取具有更低时延)之外，配置成在启动存取线(例如，列选择线、字线和/或位线BL和/BL)和/或感测放大器150之前停止存储器单元阵列145存取的低时延寄存器122可减小存储器中的功率消耗，以及可降低对行锤击攻击的易感性。
在处于基于低时延启用位的低时延操作模式时且当命令是写入命令时，控制电路121可提供低时延启用信号、写入命令和写入启用信号；地址解码器120可提供地址；且IO电路170可将对应写入数据提供到低时延寄存器122以用于存储。作为响应，低时延寄存器122可将从IO电路170接收到的地址和写入数据存储在可用存储槽中。在一些实例中，如果无存储槽可用，那么控制电路121可基于地址而使得将写入数据写入到存储器单元阵列145。控制电路121可基于从低时延寄存器122提供的寄存器满信号REF FULL而确定存储槽是否可用。在其它实例中，当REG FULL信号指示低时延寄存器122满时，控制电路121可使得将数据从低时延寄存器122推送到存储器单元阵列145。在一些实例中，如果低时延寄存器122包含对应于接收到的地址的先前所存储数据，那么先前所存储数据可标记为无效，且新地址和写入数据可存储于新存储槽中。将写入数据存储在低时延寄存器122中的过程比将写入数据存储在存储器单元阵列145中更快，且相比于存取存储器单元阵列145中的所存储写入数据，提供所存储写入数据的更快存取，这可改良某些应用程序的效率。
转向对包含于半导体装置100中的外部端子的解释，时钟端子CK和/CK可分别接收外部时钟信号和互补外部时钟信号。外部时钟信号(包含互补外部时钟信号)可供应到时钟输入电路105。时钟输入电路105可接收外部时钟信号，且生成内部时钟信号ICLK。时钟输入电路105可将内部时钟信号ICLK提供到内部时钟生成器107。内部时钟生成器107可基于接收到的内部时钟信号ICLK和来自地址/命令输入电路115的时钟启用信号CKE而生成相位控制内部时钟信号LCLK。尽管不限于此，但DLL电路可用作内部时钟生成器107。内部时钟生成器107可将相位控制内部时钟信号LCLK提供到IO电路170。IO电路170可使用相位控制器内部时钟信号LCLK作为时序信号以用于确定读取数据的输出时序。
电源端子可接收电源电压VDD和VSS。这些电源电压VDD和VSS可供应到电压生成器电路190。电压生成器电路190可基于电源电压VDD和VSS而生成各种内部电压VPP、VOD、VARY、VPERI和类似物。内部电压VPP主要用于行解码器130中，内部电压VOD和VARY主要用于包含于存储器单元阵列145中的感测放大器150中，且内部电压VPERI用于许多其它电路块中。电源端子还可接收电源电压VDDQ和VSSQ。IO电路170可接收电源电压VDDQ和VSSQ。举例来说，电源电压VDDQ和VSSQ可以是分别与电源电压VDD和VSS相同的电压。然而，专用电源电压VDDQ和VSSQ可用于IO电路170。
图2是根据本公开的实施例的计算系统200的框图。计算系统200包含与高速缓存206和DRAM 210通信的处理器单元204。DRAM 210可包含配置成在低时延模式中使用的低时延寄存器212。
处理器单元204可包含任何类型的一或多个处理器单元，如存储器控制单元、存储器处理单元、图形处理单元、中央处理单元、通用图形处理单元、芯片上系统、现场可编程门阵列等。处理器单元204可配置成执行与在计算系统中运行的一或多个应用程序相关联的指令。指令的执行可需要数据的临时存储以用于执行稍后指令。
高速缓存206和DRAM 210可有助于在指令的执行期间存储由处理器单元204生成的数据。高速缓存206通常配置成提供对来自DRAM 210的频繁存取数据的快速(例如，较低时延)存取。高速缓存206可具有比DRAM 210更小的大小。在一些实例中，高速缓存206可包含多个层级，其中每一层级在大小和/或存取时延中不同。举例来说，高速缓存206的L1高速缓存可具有比L2高速缓存更低的容量，但还可具有更低的时延。高速缓存206可一般配置成存储存储于DRAM 210处的数据的复本。举例来说，高速缓存206可在指令的执行期间存储从DRAM 210检索的数据，和/或可在指令的执行期间存储由处理器单元204生成的新数据，其中新或更新的数据最终写入到DRAM 210。虽然高速缓存206中描绘高速缓存的两个层级，但应了解，高速缓存206可包含仅一个层级或可包含三个或更多个层级。
DRAM 210可具有比高速缓存206更大的容量(例如，若干数量级)，但具有通常更长的存取时延。DRAM 210可包含任何类型和/或版本的DRAM，包含低功率DRAM、同步DRAM、Rambus DRAM、图形处理DRAM等。在应用程序指令的执行期间由处理器单元204生成的数据可存储于DRAM 210处。然而，虽然与DRAM 210相关联的数据存取操作可通常比与高速缓存206相关联的数据存取操作大得多，但DRAM 210可包含配置成存储由处理器单元204识别为低时延数据的数据的低时延寄存器212。低时延寄存器212可以是能够比存储到DRAM 210的存储器阵列的数据更快速地存储和检索数据的更小容量寄存器。在一些实例中，处理器单元204可经由命令和地址信息中的位来引导DRAM 210将低时延数据存储在低时延寄存器212处。DRAM 210可包含FIFO寄存器、泡破裂寄存器(例如，能够填充空白存储槽而不必等待直到空白存储槽移出末端存储槽为止的寄存器)或能够存储地址和数据的任何其它类型的寄存器。
在操作中，处理器单元204可执行与一或多个应用程序相关联的指令。应用程序可包含能够由处理器单元204执行的任何类型的应用程序。在执行期间，处理器单元204可提供将数据写入到存储器或从存储器读取数据的命令。高速缓存206和/或DRAM 210可接收写入和读取命令，且可基于命令而执行存取操作。在正常操作期间，响应于由处理器单元204发出的写入命令，高速缓存206可确定高速缓存206的任何块是否具有与对应于写入命令的地址相关联的数据，且如果是，那么可用新写入数据覆写所述数据。新写入数据可最终存储于DRAM 210处。如果高速缓存206的块不具有与地址相关联的数据，那么高速缓存206可从DRAM 210载入与地址相关联的数据，且随后用新数据覆写检索到的数据，所述新数据将随后存储回DRAM 210处。
响应于由处理器单元204发出的读取命令，高速缓存206可确定高速缓存206的任何块是否具有与对应于读取命令的地址相关联的数据，且如果是，那么可从块返回所述数据。如果高速缓存206的块不具有与地址相关联的数据，那么高速缓存206可从DRAM 210将与地址相关联的数据载入到块中，且随后可返回所述数据。
然而，在一些实例中，处理器单元204可在低时延模式中操作以直接与DRAM 210通信以读取数据和将数据写入到低时延寄存器212，而非读取数据和将数据写入到DRAM 210的存储器阵列。处理器单元204可通过设置包含于命令和地址信息中的低时延启用位来指示低时延模式。低时延操作模式可配置成支持某些类型的应用程序的全速计算，所述应用程序如人工智能(AI)或机器学习(ML)应用程序。由这些应用程序执行的计算可以是需要频繁存取新近生成的数据的迭代数据密集计算。DRAM 210的低时延寄存器212可包含能够存储地址和数据信息的有限子集的寄存器。因此，为支持一些应用程序，DRAM 210可配置成使得从低时延寄存器212读取数据或将数据写入到低时延寄存器212，而非将某些数据写入到DRAM 210的存储器阵列。
DRAM 210可确定是否应使用低时延模式(例如，使用低时延寄存器212)或正常模式(例如，使用存储器阵列)执行存取命令。DRAM 210的控制电路可解码命令和地址信息以确定低时延启用位的值。响应于启用低时延操作模式的具有第一值的低时延启用位，与将命令的执行引导到存储器阵列并行或除了将命令的执行引导到存储器阵列之外，控制电路可将利用命令和地址信息接收到的命令(例如，读取或写入)的执行引导到低时延寄存器212。举例来说，在处于基于低时延启用位的低时延操作模式时且当命令是读取命令时，控制电路可启用低时延寄存器212以将利用命令和地址信息接收到的地址与存储于低时延寄存器212中的地址进行比较。如果检测到匹配，那么低时延寄存器212可响应于读取命令而将存储于低时延寄存器212中的对应数据提供到处理器单元204。在其中地址还提供到排组逻辑电路(例如，行解码器和/或列解码器)以引发存储器阵列的存取的实例中，如果在低时延寄存器212中找到地址匹配，那么低时延寄存器212可提供匹配信号以使得暂停或停止存储器阵列存取过程。如果未找到匹配，那么DRAM 210可继续存储器阵列存取过程以基于地址而从存储器阵列检索数据。除了能够更快速地提供数据(例如，相比于存储器单元阵列的存取具有较低时延)之外，配置成在启动存取线(例如，字线和/或位线)和/或感测放大器之前停止存储器阵列存取的低时延寄存器212可减小DRAM 210中的功率消耗，以及可降低对行锤击攻击的易感性。
在处于基于低时延启用位的低时延操作模式时且当命令是写入命令时，控制电路可将地址和对应写入数据提供到低时延寄存器212以用于存储。作为响应，低时延寄存器212可将地址和对应写入数据存储在可用存储槽中。在一些实例中，如果无存储槽可用，那么控制电路可基于地址而使得将写入数据写入到存储器阵列。控制电路可基于从低时延寄存器212提供的寄存器满信号而确定存储槽是否可用。在其它实例中，当低时延寄存器212满时，控制电路可使得将数据从低时延寄存器212推送到存储器阵列。在一些实例中，如果低时延寄存器212包含对应于接收到的地址的先前所存储数据，那么先前所存储数据可标记为无效，且新地址和写入数据可存储于新存储槽中。将写入数据存储在低时延寄存器212中的过程可比将写入数据存储在DRAM 210的存储器阵列中更快，且相比于存取存储器阵列中的所存储写入数据，可提供对所存储写入数据的更快存取，这可改良某些应用程序的效率。
图3A是根据本公开的实施例的用于处理写入命令的半导体装置的逻辑电路300的框图。逻辑电路300包含耦合到低时延寄存器322和排组逻辑340的写入控制电路321(1)。排组逻辑340耦合到存储器阵列345。在一些实例中，图1的半导体装置100和/或图2的具有低时延寄存器212的DRAM 210可实施逻辑电路300。
写入控制电路321(1)可包含AND栅极330和耦合到AND栅极333的OR栅极332，且可配置成接收低时延启用位LL、写入命令WR和寄存器满信号REG FULL。AND栅极330可配置成基于LL位、WR命令和反相REG FULL信号(经由反相器)的值而应用AND逻辑以将高电平有效低时延启用信号LLEN提供到低时延寄存器322。OR栅极332可配置成将OR逻辑应用于REFFULL信号和反相LL位(经由反相器)以将信号提供到AND栅极333。AND栅极333可配置成将AND逻辑应用于WR命令和OR栅极332的输出以提供低电平有效LL启用信号LLENF。
低时延寄存器322可配置成接收LLEN信号、写入启用信号WREN和对应于写入命令的地址和数据。响应于具有第一值的信号和指示启用写入的WREN信号，低时延寄存器322可配置成将地址和数据存储在存储槽中。如果低时延寄存器322在存储地址和数据之后满，那么低时延寄存器322可更新REF FULL信号以指示低时延寄存器322不具有可用存储槽。如果低时延寄存器322的存储槽包含与接收到的地址匹配的先前所存储地址，那么当接收到的地址存储于新存储槽处时，低时延寄存器322可将先前所存储地址存储槽标记为无效。当LLEN信号具有第二值时，低时延寄存器322不进行更新。
排组逻辑340可配置成接收LLENF信号、WREN信号和对应于写入命令的地址和数据。响应于具有第一值的LLENF信号和指示启用写入的WREN信号，排组逻辑340可配置成设置控制信号CTRL以使得存储器阵列345执行写入存取以在对应于接收到的地址的位置处将接收到的数据存储到存储器阵列345。如果LLENF信号具有第二值，那么排组逻辑340防止经由CTRL信号执行对存储器阵列345的写入存取。
图3B是根据本公开的实施例的用于处理读取命令的半导体装置的逻辑电路301的框图。逻辑电路301包含耦合到低时延寄存器322和排组逻辑340的读取控制电路321(2)。排组逻辑340耦合到存储器阵列345。在一些实例中，图1的半导体装置100和/或图2的具有低时延寄存器212的DRAM 210可实施逻辑电路301。逻辑电路301可包含已先前相对于图3A的逻辑电路300描述的元件。图3B中已使用图3A中所使用的相同参考标号来识别那些元件，且共同元件的操作如先前所描述。因此，为了简洁起见，将不重复对这些特定元件的操作的详细描述。
读取控制电路321(2)可包含AND栅极334，且可配置成接收LL位和读取命令RD。AND栅极334可配置成基于LL位和RD命令的值而应用AND逻辑以将高电平有效低时延启用信号LLEN提供到低时延寄存器322。读取控制电路321(2)还可配置成将RD命令提供到排组逻辑340。
低时延寄存器322可配置成接收LLEN信号和对应于读取命令的地址。响应于具有第一值的LLEN信号，低时延寄存器322可配置成搜索接收到的地址与存储于低时延寄存器322的存储槽处的地址之间的匹配。如果检测到匹配，那么低时延寄存器322可配置成清除提供到排组逻辑340的未匹配信号unMATCH，且将读取数据从对应于匹配地址的存储槽提供到输出端。低时延寄存器322还可配置成标记与所匹配地址和数据相关联的旗标以指示已读出数据，这可使得存储槽可用以存储新数据。如果未找到匹配，那么低时延寄存器322可配置成设置unMATCH信号以指示检测到未匹配。
排组逻辑340可配置成接收RD命令、地址和MATCH信号。响应于RD命令，排组逻辑340可配置成基于地址而引发对存储器阵列345的读取存取。响应于清除unMATCH信号，排组逻辑340可在设置CTRL信号以使得存取线和感测放大器启动之前暂停或停止读取存取。如果设置unMATCH信号，那么排组逻辑340可通过设置CTRL信号以使得存储器阵列345执行读取存取来继续读取存取以检索和提供对应于接收到的地址的存储器阵列345的位置处的读取数据。
除了能够更快速地存储和/或提供数据(例如，相比于存储器单元阵列存储器阵列345的存取具有更低时延)之外，配置成在启动存取线(例如，字线和/或位线)和/或感测放大器之前停止存储器阵列存取的图3A和3B的低时延寄存器322可减小半导体装置中的功率消耗，以及可降低对行锤击攻击的易感性。
图4包含根据本公开的实施例的存储器阵列的读取存取时序的示范性时序图400。如表404中所展示，一连串读取存取包含时期A、B和C。时期A(例如，接收/处理读取命令RD)对应于时序图的T1与T3之间的时间。仅在时间T3之后，时期B开始(例如，启动字线WD和感测放大器SA)，这继之以时期C(例如，启动列选择线且提供RD数据)。为暂停读取存取，如参考图1、2和3B所描述，低时延寄存器(例如，低时延寄存器，如图1的低时延寄存器122、图2的低时延寄存器212或图3A和3B的低时延寄存器322)可完成读取地址与所存储写入地址的比较以检测截止到时间T2的匹配以防止在时间T3处开始的存取线和感测放大器的启动。通过在启动存取线和/或感测放大器之前停止存储器阵列存取，可减小半导体装置中的功率消耗。
图5是根据本公开的实施例的用于处理读取命令的半导体装置的低时延寄存器500的框图。在一些实例中，图1的低时延寄存器122、图2的低时延寄存器212和/或图3A和3B的低时延寄存器322可实施低时延寄存器500。
低时延寄存器500可包含地址寄存器521和数据寄存器522。地址寄存器521可配置成接收读取地址RdAdd且经由比较器CMP 570将RdAdd与存储于地址寄存器521处的写入地址WrAddrA到WrAddrD进行比较。响应于与WrAddrA到WrAddrD中的一个的匹配，地址寄存器521可设置对应匹配信号MatchA到MatchD。
当检测到匹配时，数据选择器572可设置对应于MatchA到MatchD信号集合的数据锁存信号LdataA到LdataD，且当LdataA到LdataD锁存信号中的任一个被设置时，OR栅极574可将具有指示匹配的值的匹配信号提供到多路复用器580。
数据寄存器522可包含配置成存储对应于WrAddrA到WrAddrD的写入数据的存储槽DataA到DataD。LdataA到LdataD信号中的每一个可激活对应于数据存储槽DataA到DataD中的一个的数据寄存器522的相应缓存器以使得能够将数据从DataA到DataD寄存器存储槽提供到多路复用器580的第一输入。
NOR门540可将NOR逻辑应用于Match信号和低电平有效读取信号ReadF以将控制信号提供到存储器阵列545。存储器阵列545可配置成响应于540的输出而将读取数据提供到多路复用器580的第二输入。多路复用器可基于Match信号的值而将数据寄存器522的输出或存储器阵列545的输出中的一个提供作为读取数据RD Data。也就是说，如果Match信号具有指示地址寄存器521和数据寄存器522中的匹配的第一值，那么多路复用器580可提供数据寄存器522的输出。否则，多路复用器可提供存储器阵列545的输出。
虽然详细描述描述优选实施例和实例，但所属领域的技术人员将理解，本公开的范围从具体公开的实施例扩展到其它替代性实施例和/或所述实施例和其显而易见的修改和等效物的使用。此外，在本公开的范围内的其它修改对于所属领域的技术人员将是显而易见的。还预期可进行实施例的特定特征和方面的各种组合或子组合且仍然落入本公开的范围内。应理解，所公开的实施例的各种特征和方面可彼此组合或替代彼此以便形成所公开实施例的变化模式。因此，希望本公开中的至少一些的范围不应受上文所描述的特定所公开实施例的限制。

Claims (26)

1.一种设备，其包括：
存储器阵列，其包括各自配置成基于行和列地址而保留所存储数据的多个存储器单元；
寄存器电路，其配置成存储地址和对应数据；和
控制电路，其配置成经由命令和地址总线来接收具有相应行和列地址的命令和地址信息，其中所述控制电路配置成基于启用低时延模式而选择性地将所述命令和地址信息引导到所述存储器阵列或所述寄存器电路。
2.根据权利要求1所述的设备，其中经由所述命令和地址信息的低时延启用位来启用所述低时延模式，其中所述控制电路配置成响应于具有第一值的所述低时延启用位而使得与所述命令和地址信息相关联的数据存储于所述寄存器电路处或从所述寄存器电路检索所述数据，其中所述控制电路进一步配置成响应于具有第二值的所述低时延启用位而使得与所述命令和地址信息相关联的数据存储于所述存储器阵列处或从所述存储器阵列检索所述数据。
3.根据权利要求2所述的设备，其中响应于包含写入命令的所述命令和地址信息，所述控制电路配置成当所述低时延启用位具有第一值时，使得将对应写入数据写入到所述寄存器电路的可用存储槽。
4.根据权利要求3所述的设备，其中，响应于包含所述写入命令的所述命令和地址信息，所述控制电路配置成当所述寄存器电路满时，使得将对应写入数据写入到所述存储器阵列。
5.根据权利要求4所述的设备，其中，响应于包含所述写入命令的所述命令和地址信息，所述控制电路配置成基于由所述寄存器电路提供的寄存器满指示符而确定所述寄存器电路是否具有可用存储槽。
6.根据权利要求2所述的设备，其中，响应于包含读取命令的所述命令和地址信息且当所述低时延启用位具有所述第一值时，所述控制电路配置成使得从对应于与所述命令和地址信息的地址对应的存储槽的所述寄存器电路的存储槽读取读取数据。
7.根据权利要求6所述的设备，其中，响应于包含所述读取命令的所述命令和地址信息且当所述低时延启用位具有第一值时，所述控制电路配置成响应于检测到与所述命令和地址信息的所述地址匹配的所述寄存器电路中的所存储地址而使得所述存储器阵列的读取停止。
8.根据权利要求7所述的设备，其中，响应于包含所述读取命令的所述命令和地址信息且当所述低时延启用位具有所述第一值时，所述控制电路配置成响应于检测到无所述寄存器电路中的任何所存储地址与所述命令和地址信息的所述地址匹配而使得所述存储器阵列的所述读取继续。
9.根据权利要求1所述的设备，其中当启用所述低时延模式时，经由所述寄存器电路以比经由所述存储器阵列将数据提供到输出端更少的时延将数据提供到所述输出端。
10.根据权利要求1所述的设备，其中所述寄存器电路包含先进先出寄存器。
11.根据权利要求1所述的设备，其中所述存储器阵列是动态随机存取存储器。
12.一种存储器，其包括：
存储器阵列；
寄存器电路，其配置成存储地址和对应数据；和
控制电路，其配置成接收命令和地址数据，其中，在第一操作模式中，基于所述命令和地址数据而使得地址和数据存储于所述寄存器电路处或从所述寄存器电路检索所述地址和数据，其中，在第二操作模式中，所述控制电路配置成基于所述命令和地址数据而使得数据存储于所述存储器阵列处或从所述存储器阵列检索所述数据。
13.根据权利要求12所述的存储器，其中，以在所述第一操作模式中时比在所述第二操作模式中时将数据从所述存储器阵列提供到所述输出端子更小的时延来将数据从所述寄存器电路提供到输出端子。
14.根据权利要求12所述的存储器，其中所述控制电路配置成基于所述命令和地址信息的位而确定是否处于所述第一操作模式或所述第二操作模式。
15.根据权利要求12所述的存储器，其中从处理器单元接收所述命令和地址信息。
16.根据权利要求12所述的存储器，其中对应于所述第一操作模式的数据与机器学习应用程序的计算相关。
17.一种方法，其包括：
在存储器处接收命令和地址信息；
响应于指示第一操作模式的所述命令和地址信息的低时延启用位而将所述命令和地址信息的执行引导到所述存储器的低时延寄存器电路；和
响应于指示第二操作模式的所述命令和地址信息的所述低时延启用位而将所述命令和地址信息的执行引导到所述存储器的存储器阵列。
18.根据权利要求17所述的方法，其中，响应于包含写入命令的所述命令和地址信息，当处于所述第一操作模式时，使得将对应写入数据写入到所述低时延寄存器电路的可用存储槽。
19.根据权利要求18所述的方法，其中，响应于包含所述写入命令的所述命令和地址信息，当所述寄存器电路满时，使得将对应写入数据写入到所述存储器阵列。
20.根据权利要求17所述的方法，其中，响应于包含读取命令的所述命令和地址信息且当处于所述第一操作模式时，使得从对应于与所述命令和地址信息的地址匹配的存储槽的所述低时延寄存器电路的存储槽读取读取数据。
21.根据权利要求20所述的方法，其进一步包括，响应于包含所述读取命令的所述命令和地址信息且当处于所述第一操作模式时：
响应于检测到与所述命令和地址信息的所述地址匹配的所述低时延寄存器电路中的所存储地址而使得所述存储器阵列的读取停止；和
响应于检测到无所述低时延寄存器电路中的任何所存储地址与所述命令和地址信息的所述地址匹配而使得所述存储器阵列的所述读取继续。
22.一种动态随机存取存储器，其包括：
存储器阵列，其包括多个易失性存储器单元，所述多个易失性存储器单元各自配置成当响应于对应行地址和对应列地址而选择所述多个易失性存储器单元中的对应一个时存储对应数据；
寄存器电路，其配置成存储已外部提供的数据以及对应于所述数据的行和列地址；和
控制电路，其配置成经由命令和地址总线来接收命令以及行和列地址且将所述命令以及行和列地址引导到所述寄存器电路。
23.根据权利要求22所述的动态随机存取存储器，其中所述控制电路配置成在低时延模式中时将所述命令以及行和列地址引导到所述寄存器电路，且在正常模式中时将所述命令以及行和列地址引导到所述存储器阵列。
24.根据权利要求22所述的动态随机存取存储器，其中，响应于包含写入命令的所述命令，所述控制电路配置成将待写入的写入数据引导到所述寄存器的可用存储槽。
25.根据权利要求22所述的动态随机存取存储器，其中，响应于包含写入命令的所述命令，所述控制电路配置成当所述寄存器电路满时将待写入的写入数据引导到所述存储器阵列。
26.根据权利要求22所述的动态随机存取存储器，其中，响应于包含读取命令的所述命令，所述控制电路配置成从所述寄存器读取对应于行和列地址的数据。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117407929A (zh) * 2023-12-14 2024-01-16 山东万里红信息技术有限公司 一种非易失性存储设备数据销毁的方法及装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11423953B2 (en) * 2020-05-28 2022-08-23 Micron Technology, Inc. Command triggered power gating for a memory device
US11380376B2 (en) * 2020-08-26 2022-07-05 Micron Technology, Inc. Apparatuses and methods to perform low latency access of a memory

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6397299B1 (en) * 1998-01-21 2002-05-28 Micron Technology, Inc. Reduced latency memory configuration method using non-cacheable memory physically distinct from main memory
JP2006185198A (ja) * 2004-12-28 2006-07-13 Kyocera Mita Corp メモリアクセス制御回路
CN110730945A (zh) * 2017-04-12 2020-01-24 美光科技公司 可扩展的低时延存储接口

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8935248B2 (en) * 2010-05-17 2015-01-13 United States Postal Service Localized data affinity system and hybrid method
US11380376B2 (en) * 2020-08-26 2022-07-05 Micron Technology, Inc. Apparatuses and methods to perform low latency access of a memory

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6397299B1 (en) * 1998-01-21 2002-05-28 Micron Technology, Inc. Reduced latency memory configuration method using non-cacheable memory physically distinct from main memory
JP2006185198A (ja) * 2004-12-28 2006-07-13 Kyocera Mita Corp メモリアクセス制御回路
CN110730945A (zh) * 2017-04-12 2020-01-24 美光科技公司 可扩展的低时延存储接口

Cited By (2)

* Cited by examiner, † Cited by third party
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CN117407929A (zh) * 2023-12-14 2024-01-16 山东万里红信息技术有限公司 一种非易失性存储设备数据销毁的方法及装置
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