KR102558044B1 - 비교회로 및 반도체장치 - Google Patents

비교회로 및 반도체장치 Download PDF

Info

Publication number
KR102558044B1
KR102558044B1 KR1020160073702A KR20160073702A KR102558044B1 KR 102558044 B1 KR102558044 B1 KR 102558044B1 KR 1020160073702 A KR1020160073702 A KR 1020160073702A KR 20160073702 A KR20160073702 A KR 20160073702A KR 102558044 B1 KR102558044 B1 KR 102558044B1
Authority
KR
South Korea
Prior art keywords
signal
input signal
logic
internal
input
Prior art date
Application number
KR1020160073702A
Other languages
English (en)
Other versions
KR20170140933A (ko
Inventor
김창현
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020160073702A priority Critical patent/KR102558044B1/ko
Priority to US15/677,226 priority patent/US9966121B2/en
Publication of KR20170140933A publication Critical patent/KR20170140933A/ko
Application granted granted Critical
Publication of KR102558044B1 publication Critical patent/KR102558044B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
    • G01R31/31932—Comparators
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31703—Comparison aspects, e.g. signature analysis, comparators
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3177—Testing of logic operation, e.g. by logic analysers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1044—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices with specific ECC/EDC distribution
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Nonlinear Science (AREA)
  • Quality & Reliability (AREA)
  • Logic Circuits (AREA)
  • Dram (AREA)

Abstract

반도체장치는 라이트동작 시 제1 내지 제8 입력신호를 저장하고, 리드동작 시 상기 제1 내지 제8 입력신호를 출력하는 메모리회로, 상기 제1 내지 제8 입력신호의 논리레벨을 비교하고, 상기 제1 내지 제8 입력신호의 논리레벨 중 제1 논리레벨의 수가 홀수인 경우 인에이블는 비교신호를 생성하는 비교회로 및 상기 비교신호에 응답하여 상기 제1 내지 제8 입력신호의 오류를 정정하여 입출력하는 데이터처리회로를 포함한다.

Description

비교회로 및 반도체장치{COMPARISON CIRCUIT AND SEMICONDUCTOR DEVICE}
본 발명은 다수 신호의 논리레벨을 비교하는 비교회로 및 반도체장치에 관한 것이다.
반도체장치는 제품 출하 전 정상적인 동작을 테스트하기 위한 테스트모드를 구비하여 테스트 수행 후 반도체장치의 동작상의 문제가 있는지 테스트하고 정상동작이 가능한 반도체장치를 제품으로 출하하게 된다. 이러한 테스트를 수행하기 위해서는 반도체장치가 테스트모드에 진입하여 테스트를 수행하고, 테스트 결과를 모니터함으로써 반도체장치가 정상동작 하는지를 확인하게 된다.
이와 같은 반도체장치를 테스트하기 위해서는 반도체장치가 리드동작과 라이트동작을 수행하여 데이터를 입출력하고, 데이터의 논리레벨을 비교 및 감지함으로써 메모리의 불량 여부를 테스트한다.
또한, 반도체장치는 제조 공정 기술의 발달로 인한 미세화 공정 기술이 진행됨에 따라 불량이 있는 메모리 셀들의 수도 증가하고 있다. 불량 셀들의 증가는 반도체장치의 생산 수율을 감소시킬 뿐 아니라 메모리 용량을 보장하기 어렵게 한다. 이에 불량 셀들을 구제하기 위한 하나의 방안으로 반도체장치는 ECC회로 및 압축병렬테스트와 같은 회로를 구비하고 있다.
본 발명은 3 입력 배타적 논리합 게이트 및 3 입력 배타적 부정 논리합 게이트들을 트리구조로 배치하고, 이를 이용하여 다수 신호의 논리레벨을 비교할 수 있는 비교회로 및 반도체장치를 제공한다.
이를 위해 본 발명은 제1 입력신호가 제1 논리레벨일 때 제2 입력신호를 제1 출력노드로 출력하고, 상기 제1 입력신호가 제2 논리레벨일 때 상기 제2 입력신호에 응답하여 상기 제1 출력노드를 구동하여 제1 내부신호를 생성하는 제1 논리회로 및 상기 제1 입력신호가 상기 제2 논리레벨일 때 상기 제2 입력신호를 제2 출력노드로 출력하고, 상기 제1 입력신호가 상기 제1 논리레벨일 때 상기 제2 입력신호에 응답하여 상기 제2 출력노드를 구동하여 제2 내부신호를 생성하는 제2 논리회로를 포함하는 비교회로를 제공한다.
또한, 본 발명은 라이트동작 시 제1 내지 제8 입력신호를 저장하고, 리드동작 시 상기 제1 내지 제8 입력신호를 출력하는 메모리회로, 상기 제1 내지 제8 입력신호의 논리레벨을 비교하고, 상기 제1 내지 제8 입력신호의 논리레벨 중 제1 논리레벨의 수가 홀수인 경우 인에이블는 비교신호를 생성하는 비교회로 및 상기 비교신호에 응답하여 상기 제1 내지 제8 입력신호의 오류를 정정하여 입출력하는 데이터처리회로를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 3 입력 배타적 논리합 게이트 및 3 입력 배타적 부정 논리합 게이트들을 트리구조로 배치하고, 이를 이용하여 다수 신호의 논리레벨을 비교할수 있는 효과가 있다.
또한, 본 발명에 의하면 3 입력 배타적 논리합 게이트 및 3 입력 배타적 부정 논리합 게이트들을 트리구조로 배치하여 다수 신호의 논리레벨을 비교함으로써 비교회로에서 사용되는 트랜지스터 수를 감소할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 비교회로의 구성을 도시한 블럭도이다.
도 2 는 도 1에 도시된 비교회로에 포함된 제1 논리회로의 일 실시예에 따른 내부 구성을 도시한 회로도이다.
도 3 은 도 1에 도시된 비교회로에 포함된 제2 논리회로의 일 실시예에 따른 내부 구성을 도시한 회로도이다.
도 4 는 도 1에 도시된 비교회로에 포함된 비교신호생성회로의 일 실시예에 따른 내부 구성을 도시한 블럭도이다.
도 5 는 본 발명의 일 실시예에 따른 비교회로의 동작을 설명하기 위한 표이다.
도 6 은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블럭도이다.
도 7 은 도 1 내지 도 6에 도시된 반도체장치 및 반도체시스템이 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이 본 발명의 일 실시예에 따른 비교회로는 반전회로(10), 제1 논리회로(20), 제2 논리회로(30) 및 비교신호생성회로(40)를 포함할 수 있다.
반전회로(10)는 제1 버퍼(IV11), 제2 버퍼(IV12), 제3 버퍼(IV13) 및 제4 버퍼(IV14)를 포함할 수 있다.
제1 버퍼(IV11)는 인버터로 구현되어 제1 입력신호(IN<1>)를 반전 버퍼링하여 제1 반전입력신호(INB<1>)를 생성할 수 있다.
제2 버퍼(IV12)는 인버터로 구현되어 제3 입력신호(IN<3>)를 반전 버퍼링하여 제3 반전입력신호(INB<3>)를 생성할 수 있다.
제3 버퍼(IV13)는 인버터로 구현되어 제5 입력신호(IN<5>)를 반전 버퍼링하여 제5 반전입력신호(INB<5>)를 생성할 수 있다.
제4 버퍼(IV14)는 인버터로 구현되어 제7 입력신호(IN<7>)를 반전 버퍼링하여 제7 반전입력신호(INB<7>)를 생성할 수 있다.
제1 논리회로(20)는 제1 입력신호(IN<1>) 및 제2 입력신호(IN<2>)를 배타적 논리합 연산을 수행하여 제1 내부신호(IS<1>)를 생성할 수 있다. 제1 논리회로(20)는 제1 입력신호(IN<1>)가 제1 논리레벨(로직하이레벨)일 때 제2 입력신호(IN<2>)를 제1 출력노드(도 2의 nd21)로 출력하고, 제1 입력신호(IN<1>)가 제2 논리레벨(로직로우레벨)일 때 제2 입력신호(IN<2>)에 응답하여 제1 출력노드(도 2의 nd21)를 구동하여 제1 내부신호(IS<1>)를 생성할 수 있다. 제1 입력신호(IN<1>) 및 제2 입력신호(IN<2>)의 논리레벨에 따라 제1 내부신호(IS<1>)를 생성하는 동작은 후술하는 구성을 통해 좀 더 구체적으로 설명하도록 한다.
제2 논리회로(30)는 제1 입력신호(IN<1>) 및 제2 입력신호(IN<2>)를 배타적 부정 논리합 연산을 수행하여 제2 내부신호(IS<2>)를 생성할 수 있다. 제2 논리회로(30)는 제1 입력신호(IN<1>)가 제2 논리레벨(로직로우레벨)일 때 제2 입력신호(IN<2>)를 제2 출력노드(도 3의 nd31)로 출력하고, 제1 입력신호(IN<1>)가 제1 논리레벨(로직하이레벨)일 때 제2 입력신호(IN<2>)에 응답하여 제2 출력노드(도 3의 nd31)를 구동하여 제2 내부신호(IS<2>)를 생성할 수 있다. 제1 입력신호(IN<1>) 및 제2 입력신호(IN<2>)의 논리레벨에 따라 제2 내부신호(IS<2>)를 생성하는 동작은 후술하는 구성을 통해 좀 더 구체적으로 설명하도록 한다.
비교신호생성회로(40)는 제1 내부신호(IS<1>) 및 제2 내부신호(IS<2>)에 응답하여 제3 내지 제8 입력신호(IN<3:8>)를 비교하여 비교신호(COMP)를 생성할 수 있다. 비교신호(COMP)는 제1 내지 제8 입력신호(IN<1:8>)의 논리레벨 중 제1 논리레벨(로직하이레벨)의 수가 홀수인 경우 로직하이레벨로 인에이블되는 신호로 설정될 수 있다. 제1 내지 제8 입력신호(IN<1:8>)는 반도체장치에서 사용되는 데이터로 설정될 수 있다.
도 2를 참고하면, 본 발명의 일 실시예에 따른 제1 논리회로(20)는 제1 전달회로(21), 제1 구동회로(22) 및 제5 버퍼(23)를 포함할 수 있다.
제1 전달회로(21)는 제1 입력신호(IN<1>)가 제1 논리레벨(로직하이레벨)일 때 제2 입력신호(IN<2>)를 제1 출력노드(nd21)로 출력할 수 있다. 제1 전달회로(21)는 제1 입력신호(IN<1>)가 제1 논리레벨(로직하이레벨)이고 제1 반전입력신호(INB<1>)가 제2 논리레벨(로직로우레벨)인 경우 전달게이트(T21)가 턴온되어 제2 입력신호(IN<2>)를 제1 출력노드(nd21)로 출력할 수 있다. 제1 전달회로(21)는 제1 입력신호(IN<1>)가 제2 논리레벨(로직로우레벨)이고 제1 반전입력신호(INB<1>)가 제1 논리레벨(로직하이레벨)인 경우 전달게이트(T21)가 턴오프되어 제2 입력신호(IN<2>)의 입력을 차단할 수 있다.
제1 구동회로(22)는 제1 입력신호(IN<1>)가 제2 논리레벨(로직로우레벨)일 때 제2 입력신호(IN<2>)에 응답하여 제1 출력노드(nd21)를 구동할 수 있다. 제1 구동회로(22)는 PMOS 트랜지스터(P21) 및 NMOS 트랜지스터(N21)로 구현되어 제1 입력신호(IN<1>)가 제2 논리레벨(로직로우레벨)이고 제1 반전입력신호(INB<1>)가 제1 논리레벨(로직하이레벨)인 경우 제2 입력신호(IN<2>)에 응답하여 제1 출력노드(nd21)를 구동할 수 있다. 제1 구동회로(22)는 제1 입력신호(IN<1>)가 제1 논리레벨(로직하이레벨)이고 제1 반전입력신호(INB<1>)가 제2 논리레벨(로직로우레벨)인 경우 제1 출력노드(nd21)를 구동하지 않을 수 있다.
제5 버퍼(23)는 인버터(IV21)로 구현되어 제1 출력노드(nd21)의 신호를 반전 버퍼링하여 제1 내부신호(IS<1>)로 출력할 수 있다.
도 3을 참고하면, 본 발명의 일 실시예에 따른 제2 논리회로(30)는 제2 전달회로(31), 제2 구동회로(32) 및 제6 버퍼(33)를 포함할 수 있다.
제2 전달회로(31)는 제1 입력신호(IN<1>)가 제2 논리레벨(로직로우레벨)일 때 제2 입력신호(IN<2>)를 제2 출력노드(nd31)로 출력할 수 있다. 제2 전달회로(31)는 제1 입력신호(IN<1>)가 제2 논리레벨(로직로우레벨)이고 제1 반전입력신호(INB<1>)가 제1 논리레벨(로직하이레벨)인 경우 전달게이트(T31)가 턴온되어 제2 입력신호(IN<2>)를 제2 출력노드(nd31)로 출력할 수 있다. 제2 전달회로(31)는 제1 입력신호(IN<1>)가 제1 논리레벨(로직하이레벨)이고 제1 반전입력신호(INB<1>)가 제2 논리레벨(로직로우레벨)인 경우 전달게이트(T31)가 턴오프되어 제2 입력신호(IN<2>)의 입력을 차단할 수 있다.
제2 구동회로(32)는 제1 입력신호(IN<1>)가 제1 논리레벨(로직하이레벨)일 때 제2 입력신호(IN<2>)에 응답하여 제2 출력노드(nd31)를 구동할 수 있다. 제2 구동회로(32)는 PMOS 트랜지스터(P31) 및 NMOS 트랜지스터(N31)로 구현되어 제1 입력신호(IN<1>)가 제1 논리레벨(로직하이레벨)이고 제1 반전입력신호(INB<1>)가 제2 논리레벨(로직로우레벨)인 경우 제2 입력신호(IN<2>)에 응답하여 제2 출력노드(nd31)를 구동할 수 있다. 제1 구동회로(22)는 제1 입력신호(IN<1>)가 제2 논리레벨(로직로우레벨)이고 제1 반전입력신호(INB<1>)가 제1 논리레벨(로직하이레벨)인 경우 제2 출력노드(nd31)를 구동하지 않을 수 있다.
제6 버퍼(33)는 인버터(IV31)로 구현되어 제2 출력노드(nd31)의 신호를 반전 버퍼링하여 제2 내부신호(IS<2>)로 출력할 수 있다.
도 4를 참고하면 본 발명의 일 실시예에 따른 비교신호생성회로(40)는 제1 내부비교회로(41), 제2 내부비교회로(42) 및 비교신호출력회로(43)를 포함할 수 있다.
제1 내부비교회로(41)는 제3 논리회로(411), 제4 논리회로(412) 및 제5 논리회로(413)를 포함할 수 있다.
제3 논리회로(411)는 제3 입력신호(IN<3>) 및 제4 입력신호(IN<4>)를 배타적 논리합 연산을 수행하여 제3 내부신호(IS<3>)를 생성할 수 있다. 제3 논리회로(411)는 제3 입력신호(IN<3>)가 제1 논리레벨(로직하이레벨)일 때 제4 입력신호(IN<2>)를 제3 출력노드(미도시)로 출력하고, 제3 입력신호(IN<3>)가 제2 논리레벨(로직로우레벨)일 때 제4 입력신호(IN<4>)에 응답하여 제3 출력노드(미도시)를 구동하여 제3 내부신호(IS<3>)를 생성할 수 있다. 제3 논리회로(411)는 도 2에 도시된 제1 논리회로(20)와 입출력신호만 상이할 뿐 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
제4 논리회로(412)는 제1 내부신호(IS<1>) 및 제3 내부신호(IS<3>)를 배타적 논리합 연산을 수행하여 제1 전치비교신호(PC<1>)를 생성할 수 있다. 제4 논리회로(412)는 제1 내부신호(IS<1>)가 제1 논리레벨(로직하이레벨)이고 제2 내부신호(IS<2>)가 제2 논리레벨(로직로우레벨)일 때 제3 내부신호(IS<3>)를 제4 출력노드(미도시)로 출력하고, 제1 내부신호(IS<1>)가 제2 논리레벨(로직로우레벨)이고 제2 내부신호(IS<2>)가 제1 논리레벨(로직하이레벨)일 때 제3 내부신호(IS<3>)에 응답하여 제4 출력노드(미도시)를 구동하여 제1 전치비교신호(PC<1>)를 생성할 수 있다. 제4 논리회로(412)는 도 2에 도시된 제1 논리회로(20)와 입출력신호만 상이할 뿐 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
제5 논리회로(413)는 제1 내부신호(IS<1>) 및 제3 내부신호(I3<3>)를 배타적 부정 논리합 연산을 수행하여 제2 전치비교신호(PC<2>)를 생성할 수 있다. 제5 논리회로(413)는 제1 내부신호(IS<1>)가 제2 논리레벨(로직로우레벨)이고 제2 내부신호(IS<2>)가 제1 논리레벨(로직하이레벨)일 때 제3 내부신호(IS<3>)를 제5 출력노드(미도시)로 출력하고, 제1 내부신호(IS<1>)가 제1 논리레벨(로직하이레벨)이고 제2 내부신호(IS<2>)가 제2 논리레벨(로직로우레벨)일 때 제3 내부신호(IS<3>)에 응답하여 제5 출력노드(미도시)를 구동하여 제2 전치비교신호(PC<2>)를 생성할 수 있다. 제5 논리회로(413)는 도 3에 도시된 제2 논리회로(30)와 입출력신호만 상이할 뿐 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
즉, 제1 내부비교회로(41)는 제1 내부신호(IS<1>) 및 제2 내부신호(IS<2>)에 응답하여 제3 입력신호(IN<3>) 및 제4 입력신호(IN<4>)를 비교하여 제1 전치비교신호(PC<1>) 및 제2 전치비교신호(PC<2>)를 생성할 수 있다.
제2 내부비교회로(42)는 제6 논리회로(421), 제7 논리회로(422), 제8 논리회로(423) 및 제9 논리회로(424)를 포함할 수 있다.
제6 논리회로(421)는 제5 입력신호(IN<5>) 및 제6 입력신호(IN<6>)를 배타적 논리합 연산을 수행하여 제4 내부신호(IS<4>)를 생성할 수 있다. 제6 논리회로(421)는 제5 입력신호(IN<5>)가 제1 논리레벨(로직하이레벨)일 때 제6 입력신호(IN<6>)를 제6 출력노드(미도시)로 출력하고, 제5 입력신호(IN<5>)가 제2 논리레벨(로직로우레벨)일 때 제6 입력신호(IN<6>)에 응답하여 제6 출력노드(미도시)를 구동하여 제4 내부신호(IS<4>)를 생성할 수 있다. 제6 논리회로(421)는 도 2에 도시된 제1 논리회로(20)와 입출력신호만 상이할 뿐 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
제7 논리회로(422)는 제5 입력신호(IN<5>) 및 제6 입력신호(IN<6>)를 배타적 부정 논리합 연산을 수행하여 제5 내부신호(IS<5>)를 생성할 수 있다. 제7 논리회로(422)는 제5 입력신호(IN<5>)가 제2 논리레벨(로직로우레벨)일 때 제6 입력신호(IN<6>)를 제7 출력노드(미도시)로 출력하고, 제5 입력신호(IN<5>)가 제1 논리레벨(로직하이레벨)일 때 제6 입력신호(IN<6>)에 응답하여 제7 출력노드(미도시)를 구동하여 제5 내부신호(IS<5>)를 생성할 수 있다. 제7 논리회로(422)는 도 3에 도시된 제2 논리회로(30)와 입출력신호만 상이할 뿐 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
제8 논리회로(423)는 제7 입력신호(IN<7>) 및 제8 입력신호(IN<8>)를 배타적 논리합 연산을 수행하여 제6 내부신호(IS<6>)를 생성할 수 있다. 제8 논리회로(423)는 제7 입력신호(IN<7>)가 제1 논리레벨(로직하이레벨)일 때 제8 입력신호(IN<8>)를 제8 출력노드(미도시)로 출력하고, 제7 입력신호(IN<7>)가 제2 논리레벨(로직로우레벨)일 때 제8 입력신호(IN<8>)에 응답하여 제8 출력노드(미도시)를 구동하여 제6 내부신호(IS<6>)를 생성할 수 있다. 제8 논리회로(421)는 도 2에 도시된 제1 논리회로(20)와 입출력신호만 상이할 뿐 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
제9 논리회로(424)는 제4 내부신호(IS<4>) 및 제6 내부신호(IS<6>)를 배타적 논리합 연산을 수행하여 제3 전치비교신호(PC<3>)를 생성할 수 있다. 제9 논리회로(424)는 제4 내부신호(IS<4>)가 제1 논리레벨(로직하이레벨)이고 제5 내부신호(IS<5>)가 제2 논리레벨(로직로우레벨)일 때 제6 내부신호(IS<6>)를 제9 출력노드(미도시)로 출력하고, 제4 내부신호(IS<4>)가 제2 논리레벨(로직로우레벨)이고 제5 내부신호(IS<5>)가 제1 논리레벨(로직하이레벨)일 때 제6 내부신호(IS<6>)에 응답하여 제9 출력노드(미도시)를 구동하여 제3 전치비교신호(PC<3>)를 생성할 수 있다. 제9 논리회로(424)는 도 2에 도시된 제1 논리회로(20)와 입출력신호만 상이할 뿐 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
즉, 제2 내부비교회로(42)는 제5 내지 제8 입력신호(IN<5:8>)를 비교하여 제3 전치비교신호(PC<3>)를 생성할 수 있다.
비교신호출력회로(43)는 제1 전치비교신호(PC<1>) 및 제2 전치비교신호(PC<2>)에 응답하여 제3 전치비교신호(PC<3>)를 반전 버퍼링하거나 버퍼링하여 비교신호(COMP)로 출력할 수 있다. 비교신호출력회로(43)는 제1 전치비교신호(PC<1>) 및 제3 전치비교신호(PC<3>)를 배타적 논리합 연산을 수행하여 비교신호(COMP)를 생성할 수 있다. 비교신호출력회로(43)는 제1 전지비교신호(PC<1>)가 제1 논리레벨(로직하이레벨)이고 제2 전치비교신호(PC<2>)가 제2 논리레벨(로직로우레벨)일 때 제3 전치비교신호(PC<3>)를 제10 출력노드(미도시)로 출력하고, 제1 전치비교신호(PC<1>)가 제2 논리레벨(로직로우레벨)이고 제2 전치비교신호(PC<2>)가 제1 논리레벨(로직하이레벨)일 때 제3 전치비교신호(PC<3>)에 응답하여 제10 출력노드(미도시)를 구동하여 비교신호(COMP)를 생성할 수 있다. 비교신호출력회로(43)는 도 2에 도시된 제1 논리회로(20)와 입출력신호만 상이할 뿐 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
도 5를 참고하여 본 발명의 일 실시예에 따른 비교회로에서 제1 내지 제8 입력신호(IN<1:8>)의 논리레벨 중 제1 논리레벨(로직하이레벨)이 홀 수 인 경우와 짝수인 경우에 따라 생성되는 비교신호(COMP)의 논리레벨을 설명하면 다음과 같다.
우선, 제1 경우는 제1 내지 제8 입력신호(IN<1:8>)의 논리레벨 중 제1 논리레벨(로직하이레벨)이 짝 수인 경우이다.
제1 경우에서 제1 입력신호(IN<1>)가 로직하이레벨(H)이고, 제2 입력신호(IN<2>)가 로직로우레벨(L)이며, 제3 입력신호(IN<3>)가 로직하이레벨(H)이고, 제4 입력신호(IN<4>)가 로직로우레벨(L)이며, 제5 입력신호(IN<5>)가 로직하이레벨(H)이고, 제6 입력신호(IN<6>)가 로직로우레벨(L)이며, 제7 입력신호(IN<7>)가 로직하이레벨(H)이고, 제8 입력신호(IN<8>)가 로직로우레벨(L)인 경우 비교신호(COMP)는 로직로우레벨(L)로 생성된다. 제1 경우는 제1 내지 제8 입력신호(IN<1:8>) 중 제1 입력신호(IN<1>), 제3 입력신호(IN<3>), 제5 입력신호(IN<5>) 및 제7 입력신호(IN<7>)가 제1 논리레벨(로직하이레벨)로 입력되는 경우이다. 즉, 제1 논리레벨(로직하이레벨)이 짝수인 경우 비교신호(COMP)는 로직로우레벨(L)로 생성된다.
다음으로, 제2 경우는 제1 내지 제8 입력신호(IN<1:8>)의 논리레벨 중 제1 논리레벨(로직하이레벨)이 짝 수인 경우이다.
제2 경우에서 제1 입력신호(IN<1>)가 로직하이레벨(H)이고, 제2 입력신호(IN<2>)가 로직하이레벨(H)이며, 제3 입력신호(IN<3>)가 로직하이레벨(H)이고, 제4 입력신호(IN<4>)가 로직하이레벨(H)이며, 제5 입력신호(IN<5>)가 로직로우레벨(L)이고, 제6 입력신호(IN<6>)가 로직로우레벨(L)이며, 제7 입력신호(IN<7>)가 로직로우레벨(L)이고, 제8 입력신호(IN<8>)가 로직로우레벨(L)인 경우 비교신호(COMP)는 로직로우레벨(L)로 생성된다. 제2 경우는 제1 내지 제8 입력신호(IN<1:8>) 중 제1 입력신호(IN<1>), 제2 입력신호(IN<2>), 제3 입력신호(IN<3>) 및 제4 입력신호(IN<4>)가 제1 논리레벨(로직하이레벨)로 입력되는 경우이다. 즉, 제1 논리레벨(로직하이레벨)이 짝수인 경우 비교신호(COMP)는 로직로우레벨(L)로 생성된다.
다음으로, 제3 경우는 제1 내지 제8 입력신호(IN<1:8>)의 논리레벨 중 제1 논리레벨(로직하이레벨)이 홀 수인 경우이다.
제3 경우에서 제1 입력신호(IN<1>)가 로직하이레벨(H)이고, 제2 입력신호(IN<2>)가 로직하이레벨(H)이며, 제3 입력신호(IN<3>)가 로직하이레벨(H)이고, 제4 입력신호(IN<4>)가 로직로우레벨(L)이며, 제5 입력신호(IN<5>)가 로직로우레벨(L)이고, 제6 입력신호(IN<6>)가 로직로우레벨(L)이며, 제7 입력신호(IN<7>)가 로직로우레벨(L)이고, 제8 입력신호(IN<8>)가 로직로우레벨(L)인 경우 비교신호(COMP)는 로직하이레벨(H)로 생성된다. 제3 경우는 제1 내지 제8 입력신호(IN<1:8>) 중 제1 입력신호(IN<1>), 제2 입력신호(IN<2>) 및 제3 입력신호(IN<3>)가 제1 논리레벨(로직하이레벨)로 입력되는 경우이다. 즉, 제1 논리레벨(로직하이레벨)이 홀수인 경우 비교신호(COMP)는 로직하이레벨(H)로 생성된다.
다음으로, 제4 경우는 제1 내지 제8 입력신호(IN<1:8>)의 논리레벨 중 제1 논리레벨(로직하이레벨)이 홀 수인 경우이다.
제4 경우에서 제1 입력신호(IN<1>)가 로직하이레벨(H)이고, 제2 입력신호(IN<2>)가 로직하이레벨(H)이며, 제3 입력신호(IN<3>)가 로직로우레벨(L)이고, 제4 입력신호(IN<4>)가 로직로우레벨(L)이며, 제5 입력신호(IN<5>)가 로직하이레벨(H)이고, 제6 입력신호(IN<6>)가 로직하이레벨(H)이며, 제7 입력신호(IN<7>)가 로직로우레벨(L)이고, 제8 입력신호(IN<8>)가 로직하이레벨(H)인 경우 비교신호(COMP)는 로직하이레벨(H)로 생성된다. 제4 경우는 제1 내지 제8 입력신호(IN<1:8>) 중 제1 입력신호(IN<1>), 제2 입력신호(IN<2>), 제5 입력신호(IN<5>), 제6 입력신호(IN<6>) 및 제8 입력신호(IN<8>)가 제1 논리레벨(로직하이레벨)로 입력되는 경우이다. 즉, 제1 논리레벨(로직하이레벨)이 홀수인 경우 비교신호(COMP)는 로직하이레벨(H)로 생성된다.
좀더 구체적으로 본 발명의 일 실시예에 따른 비교회로의 동작을 설명하되 앞서 도 5의 제1 경우와 제3 경우를 예를 들어 설명하면 다음과 같다.
우선, 제1 경우를 예를 들어 설명하면 다음과 같다.
반전회로(10)는 제1 입력신호(IN<1>), 제3 입력신호(IN<3>), 제5 입력신호(IN<5>) 및 제7 입력신호(IN<7>)를 반전 버퍼링하여 로직로우레벨의 제1 반전입력신호(INB<1>), 로직로우레벨의 제3 반전입력신호(INB<3>), 로직로우레벨의 제5 반전입력신호(INB<5>) 및 로직로우레벨의 제7 반전입력신호(INB<7>)를 생성한다.
제1 논리회로(20)는 제1 논리레벨(로직하이레벨)의 제1 입력신호(IN<1>)에 응답하여 제2 입력신호(IN<2>)를 제1 출력노드(nd21)로 출력하고, 제1 출력노드(nd21)의 신호를 반전 버퍼링하여 로직하이레벨의 제1 내부신호(IS<1>)를 생성한다.
제2 논리회로(30)는 제1 입력신호(IN<1>)가 제1 논리레벨(로직하이레벨)이므로 제2 입력신호(IN<2>)에 응답하여 제2 출력노드(nd31)를 풀업구동하고, 제2 출력노드(nd31)의 신호를 반전 버퍼링하여 로직로우레벨의 제2 내부신호(IS<2>)를 생성한다.
제3 논리회로(411)는 제1 논리레벨(로직하이레벨)의 제3 입력신호(IN<3>)에 응답하여 제4 입력신호(IN<4>)를 제3 출력노드(미도시)로 출력하고, 제3 출력노드(미도시)의 신호를 반전 버퍼링하여 로직하이레벨의 제3 내부신호(IS<3>)를 생성한다.
제4 논리회로(412)는 제1 논리레벨(로직하이레벨)의 제1 내부신호(IS<1>) 및 제2 논리레벨(로직로우레벨)의 제2 내부신호(IS<2>)에 응답하여 제3 내부신호(IS<3>)를 제4 출력노드(미도시)로 출력하고, 제4 출력노드(미도시)의 신호를 반전 버퍼링하여 로직로우레벨의 제1 전치비교신호(PC<1>)를 생성한다.
제5 논리회로(413)는 제1 내부신호(IS<1>)가 제1 논리레벨(로직하이레벨)이고, 제2 내부신호(IS<2>)가 제2 논리레벨(로직로우레벨)이므로 제3 내부신호(IS<3>)에 응답하여 제5 출력노드(미도시)를 풀다운구동하고, 제5 출력노드(미도시)의 신호를 반전 버퍼링하여 로직하이레벨의 제2 전치비교신호(PC<2>)를 생성한다.
제6 논리회로(421)는 제1 논리레벨(로직하이레벨)의 제5 입력신호(IN<5>)에 응답하여 제6 입력신호(IN<6>)를 제6 출력노드(미도시)로 출력하고, 제6 출력노드(미도시)의 신호를 반전 버퍼링하여 로직하이레벨의 제4 내부신호(IS<4>)를 생성한다.
제7 논리회로(422)는 제5 입력신호(IN<5>)가 제1 논리레벨(로직하이레벨)이므로 제6 입력신호(IN<6>)에 응답하여 제7 출력노드(미도시)를 풀업구동하고, 제7 출력노드(미도시)의 신호를 반전 버퍼링하여 로직로우레벨의 제5 내부신호(IS<5>)를 생성한다.
제8 논리회로(423)는 제1 논리레벨(로직하이레벨)의 제7 입력신호(IN<7>)에 응답하여 제8 입력신호(IN<8>)를 제8 출력노드(미도시)로 출력하고, 제8 출력노드(미도시)의 신호를 반전 버퍼링하여 로직하이레벨의 제6 내부신호(IS<6>)를 생성한다.
제9 논리회로(424)는 제1 논리레벨(로직하이레벨)의 제4 내부신호(IS<4>) 및 제2 논리레벨(로직로우레벨)의 제5 내부신호(IS<5>)에 응답하여 제6 내부신호(IS<6>)를 제9 출력노드(미도시)로 출력하고, 제9 출력노드(미도시)의 신호를 반전 버퍼링하여 로직로우레벨의 제3 전치비교신호(PC<3>)를 생성한다.
비교신호출력회로(43)는 제1 전치비교신호(PC<1>)가 제2 논리레벨(로직로우레벨)이고 제2 전치비교신호(PC<2>)가 제1 논리레벨(로직하이레벨)이므로 제3 전치비교신호(PC<3>)에 응답하여 제10 출력노드(미도시)를 풀업구동하고, 제10 출력노드(미도시)의 신호를 반전 버퍼링하여 로직로우레벨의 비교신호(COMP)를 생성한다.
즉, 본 발명의 일 실시예에 따른 비교회로는 제1 내지 제8 입력신호(IN<1:8>)의 논리레벨 중 제1 논리레벨(로직하이레벨)이 짝 수인 경우 로직로우레벨의 비교신호(COMP)를 생성한다.
다음으로, 제3 경우를 예를 들어 설명하면 다음과 같다.
반전회로(10)는 제1 입력신호(IN<1>), 제3 입력신호(IN<3>), 제5 입력신호(IN<5>) 및 제7 입력신호(IN<7>)를 반전 버퍼링하여 로직로우레벨의 제1 반전입력신호(INB<1>), 로직로우레벨의 제3 반전입력신호(INB<3>), 로직하이레벨의 제5 반전입력신호(INB<5>) 및 로직하이레벨의 제7 반전입력신호(INB<7>)를 생성한다.
제1 논리회로(20)는 제1 논리레벨(로직하이레벨)의 제1 입력신호(IN<1>)에 응답하여 제2 입력신호(IN<2>)를 제1 출력노드(nd21)로 출력하고, 제1 출력노드(nd21)의 신호를 반전 버퍼링하여 로직로우레벨의 제1 내부신호(IS<1>)를 생성한다.
제2 논리회로(30)는 제1 입력신호(IN<1>)가 제1 논리레벨(로직하이레벨)이므로 제2 입력신호(IN<2>)에 응답하여 제2 출력노드(nd31)를 풀다운구동하고, 제2 출력노드(nd31)의 신호를 반전 버퍼링하여 로직하이레벨의 제2 내부신호(IS<2>)를 생성한다.
제3 논리회로(411)는 제1 논리레벨(로직하이레벨)의 제3 입력신호(IN<3>)에 응답하여 제4 입력신호(IN<4>)를 제3 출력노드(미도시)로 출력하고, 제3 출력노드(미도시)의 신호를 반전 버퍼링하여 로직하이레벨의 제3 내부신호(IS<3>)를 생성한다.
제4 논리회로(412)는 제1 내부신호(IS<1>)가 제2 논리레벨(로직로우레벨)이고, 제2 내부신호(IS<2>)가 제1 논리레벨(로직하이레벨)이므로 제3 내부신호(IS<3>)에 응답하여 제4 출력노드(미도시)를 풀다운구동하고, 제4 출력노드(미도시)의 신호를 반전 버퍼링하여 로직하이레벨의 제1 전치비교신호(PC<1>)를 생성한다.
제5 논리회로(413)는 제2 논리레벨(로직로우레벨)의 제1 내부신호(IS<1>) 및 제1 논리레벨(로직하이레벨)의 제2 내부신호(IS<2>)에 응답하여 제3 내부신호(IS<3>)를 제5 출력노드(미도시)로 전달하고, 제5 출력노드(미도시)의 신호를 반전 버퍼링하여 로직로우레벨의 제2 전치비교신호(PC<2>)를 생성한다.
제6 논리회로(421)는 제5 입력신호(IN<5>)가 제2 논리레벨(로직로우레벨)이므로 제6 입력신호(IN<6>)에 응답하여 제6 출력노드(미도시)를 풀업구동하고, 제6 출력노드(미도시)의 신호를 반전 버퍼링하여 로직로우레벨의 제4 내부신호(IS<4>)를 생성한다.
제7 논리회로(422)는 제2 논리레벨(로직로우레벨)의 제5 입력신호(IN<5>)에 응답하여 제6 입력신호(IN<6>)를 제7 출력노드(미도시)로 전달하고, 제7 출력노드(미도시)의 신호를 반전 버퍼링하여 로직하이레벨의 제5 내부신호(IS<5>)를 생성한다.
제8 논리회로(423)는 제7 입력신호(IN<7>)가 제2 논리레벨(로직로우레벨)이므로 제8 입력신호(IN<8>)에 응답하여 제8 출력노드(미도시)를 풀업구동하고, 제8 출력노드(미도시)의 신호를 반전 버퍼링하여 로직로우레벨의 제6 내부신호(IS<6>)를 생성한다.
제9 논리회로(424)는 제4 내부신호(IS<4>)가 제2 논리레벨(로직로우레벨)이고, 제5 내부신호(IS<5>)가 제1 논리레벨(로직하이레벨)이므로 제6 내부신호(IS<6>)에 응답하여 제9 출력노드(미도시)를 풀업구동하고, 제9 출력노드(미도시)의 신호를 반전 버퍼링하여 로직로우레벨의 제3 전치비교신호(PC<3>)를 생성한다.
비교신호출력회로(43)는 제1 논리레벨(로직하이레벨)의 제1 전치비교신호(PC<1>) 및 제2 논리레벨(로직로우레벨)의 제2 전치비교신호(PC<2>)에 응답하여 제3 전치비교신호(PC<3>)를 제10 출력노드(미도시)로 전달하고, 제10 출력노드(미도시)의 신호를 반전 버퍼링하여 로직하이레벨의 비교신호(COMP)를 생성한다.
즉, 본 발명의 일 실시예에 따른 비교회로는 제1 내지 제8 입력신호(IN<1:8>)의 논리레벨 중 제1 논리레벨(로직하이레벨)이 홀 수인 경우 로직하이레벨의 비교신호(COMP)를 생성한다.
이와 같이 구성된 본 발명의 일 실시예에 따른 비교회로는 3 입력 배타적 논리합 게이트 및 3 입력 배타적 부정 논리합 게이트들을 트리구조로 배치하고, 이를 이용하여 다수 신호의 논리레벨을 비교할 수 있다. 또한, 3 입력 배타적 논리합 게이트 및 3 입력 배타적 부정 논리합 게이트들을 트리구조로 배치하여 다수 신호의 논리레벨을 비교함으로써 비교회로에서 사용되는 트랜지스터 수를 감소할 수 있다.
도 6에 도시된 바와 같이 본 발명의 일 실시예에 따른 반도체장치는 메모리회로(100), 비교회로(200) 및 데이터처리회로(300)를 포함할 수 있다.
메모리회로(100)는 라이트동작 시 제1 내지 제N 입력신호(IN<1:N>)를 저장하고, 리드동작 시 제1 내지 제N 입력신호(IN<1:N>)를 출력할 수 있다. 메모리회로(100)는 일반적인 휘발성 메모리장치 또는 비휘발성 메모리장치로 구현될 수 있다. 또한, 메모리회로(100)는 실시예에 따라 제1 내지 제N 입력신호(IN<1:N>)를 입출력하는 다양한 회로로 구현될 수 있다.
비교회로(200)는 제1 내지 제N 입력신호(IN<1:N>)를 비교하고, 제1 내지 제N 입력신호(IN<1:N>)의 논리레벨 중 제1 논리레벨(로직하이레벨)의 수가 홀수인 경우 인에이블되는 비교신호(COMP)를 생성할 수 있다. 비교회로(200)는 도 1에 도시된 본발명의 비교회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
데이터처리회로(300)는 비교신호(COMP)에 응답하여 제1 내지 제N 입력신호(IN<1:N>)의 오류를 정정하여 입출력할 수 있다. 데이터처리회로(300)는 비교신호(COMP)에 응답하여 제1 내지 제N 입력신호(IN<1:N>) 중 불량이 발생한 입력신호의 논리레벨을 정정하는 ECC회로 또는 압축병렬테스트회로를 포함하도록 구현될 수 있다.
이와 같이 구성된 본 발명의 일 실시예에 따른 반도체장치는 3 입력 배타적 논리합 게이트 및 3 입력 배타적 부정 논리합 게이트들을 트리구조로 배치하고, 이를 이용하여 다수 신호의 논리레벨을 비교할 수 있는 비교회로를 구비할 수 있다.
앞서, 도 1 내지 도 6에서 살펴본 비교회로 및 반도체장치는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 7을 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 6에 도시된 반도체장치를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 7에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 비휘발성 메모리를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Mobile DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
10. 반전회로 20. 제1 논리회로
30. 제2 논리회로 40. 비교신호생성회로
21. 제1 구동회로 31. 제2 구동회로
41. 제1 내부비교회로 42. 제2 내부비교회로
43. 비교신호출력회로 411. 제3 논리회로
412. 제4 논리회로 413. 제5 논리회로
421. 제6 논리회로 422. 제7 논리회로
423. 제8 논리회로 424. 제9 논리회로
43. 비교신호출력회로 100. 메모리회로
200. 비교회로 300. 데이터처리회로

Claims (20)

  1. 제1 입력신호가 제1 논리레벨일 때 제2 입력신호를 제1 출력노드로 출력하고, 상기 제1 입력신호가 제2 논리레벨일 때 상기 제2 입력신호에 응답하여 상기 제1 출력노드를 구동하여 제1 내부신호를 생성하는 제1 논리회로; 및
    상기 제1 입력신호가 상기 제2 논리레벨일 때 상기 제2 입력신호를 제2 출력노드로 출력하고, 상기 제1 입력신호가 상기 제1 논리레벨일 때 상기 제2 입력신호에 응답하여 상기 제2 출력노드를 구동하여 제2 내부신호를 생성하는 제2 논리회로를 포함하되,
    상기 제1 논리회로는 상기 제1 입력신호 및 상기 제2 입력신호를 배타적 논리합 연산을 수행하여 상기 제1 내부신호를 생성하고,
    상기 제2 논리회로는 상기 제1 입력신호 및 상기 제2 입력신호를 배타적 부정 논리합 연산을 수행하여 상기 제2 내부신호를 생성하는 비교회로.
  2. 삭제
  3. 제 1 항에 있어서, 제1 논리회로는
    상기 제1 입력신호가 상기 제1 논리레벨일 때 상기 제2 입력신호를 상기 제1 출력노드로 출력하는 제1 전달회로;
    상기 제1 입력신호가 상기 제2 논리레벨일 때 상기 제2 입력신호에 응답하여 상기 제1 출력노드를 구동하는 제1 구동회로; 및
    상기 제1 출력노드의 신호를 반전 버퍼링하여 상기 제1 내부신호로 출력하는 제1 버퍼를 포함하는 비교회로.
  4. 제 1 항에 있어서, 상기 제2 논리회로는
    상기 제1 입력신호가 상기 제2 논리레벨일 때 상기 제2 입력신호를 상기 제2 출력노드로 출력하는 제2 전달회로;
    상기 제1 입력신호가 상기 제1 논리레벨일 때 상기 제2 입력신호에 응답하여 상기 제2 출력노드를 구동하는 제2 구동회로; 및
    상기 제2 출력노드의 신호를 반전 버퍼링하여 상기 제2 내부신호로 출력하는 제2 버퍼를 포함하는 비교회로.
  5. 제 1 항에 있어서,
    상기 제1 및 제2 내부신호에 응답하여 제3 내지 제8 입력신호를 비교하여 비교신호를 생성하는 비교신호생성회로를 더 포함하되, 상기 비교신호는 상기 제1 내지 제8 입력신호의 논리레벨 중 상기 제1 논리레벨의 수가 홀수인 경우 인에이블되는 신호인 비교회로.
  6. 제 5 항에 있어서, 상기 비교신호생성회로는
    상기 제1 및 제2 내부신호에 응답하여 상기 제3 및 제4 입력신호를 비교하여 제1 전치비교신호 및 제2 전치비교신호를 생성하는 제1 내부비교회로;
    상기 제5 내지 제8 입력신호를 비교하여 제3 전치비교신호를 생성하는 제2 내부비교회로; 및
    상기 제1 및 제2 전치비교신호에 응답하여 상기 제3 전치비교신호를 반전버퍼링하거나 버퍼링하여 상기 비교신호로 출력하는 비교신호출력회로를 포함하는 비교회로.
  7. 제 6 항에 있어서, 상기 제1 내부비교회로는
    상기 제3 입력신호가 상기 제1 논리레벨일 때 상기 제4 입력신호를 제3 출력노드로 출력하고, 상기 제3 입력신호가 상기 제2 논리레벨일 때 상기 제4 입력신호에 응답하여 상기 제3 출력노드를 구동하여 제3 내부신호를 생성하는 제3 논리회로;
    상기 제1 및 제2 내부신호에 응답하여 상기 제3 내부신호를 반전버퍼링하거나 버퍼링하여 상기 제1 전치비교신호로 출력하는 제4 논리회로; 및
    상기 제1 및 제2 내부신호에 응답하여 상기 제3 내부신호를 반전버퍼링하거나 버퍼링하여 상기 제2 전치비교신호로 출력하는 제5 논리회로를 포함하는 비교회로.
  8. 제 7 항에 있어서,
    상기 제3 논리회로는 상기 제3 입력신호 및 상기 제4 입력신호를 배타적 논리합 연산을 수행하여 상기 제3 내부신호를 생성하고,
    상기 제4 논리회로는 상기 제1 내부신호 및 상기 제3 내부신호를 배타적 논리합 연산을 수행하여 상기 제1 전치비교신호를 생성하며,
    상기 제5 논리회로는 상기 제1 내부신호 및 상기 제3 내부신호를 배타적 부정 논리합 연산을 수행하여 상기 제2 전치비교신호를 생성하고,
    상기 비교신호출력회로는 상기 제1 전치비교신호 및 상기 제3 전치비교신호를 배타적 논리합 연산을 수행하여 상기 비교신호를 생성하는 비교회로.
  9. 제 6 항에 있어서, 상기 제2 내부비교회로는
    상기 제5 입력신호가 상기 제1 논리레벨일 때 상기 제6 입력신호를 제4 출력노드로 출력하고, 상기 제5 입력신호가 상기 제2 논리레벨일 때 상기 제6 입력신호에 응답하여 상기 제4 출력노드를 구동하여 제4 내부신호를 생성하는 제6 논리회로;
    상기 제5 입력신호가 상기 제2 논리레벨일 때 상기 제6 입력신호를 제5 출력노드로 출력하고, 상기 제5 입력신호가 상기 제1 논리레벨일 때 상기 제6 입력신호에 응답하여 상기 제5 출력노드를 구동하여 제5 내부신호를 생성하는 제7 논리회로;
    상기 제7 입력신호가 상기 제1 논리레벨일 때 상기 제8 입력신호를 제6 출력노드로 출력하고, 상기 제7 입력신호가 상기 제2 논리레벨일 때 상기 제8 입력신호에 응답하여 상기 제6 출력노드를 구동하여 제6 내부신호를 생성하는 제8 논리회로; 및
    상기 제4 및 제5 내부신호에 응답하여 상기 제6 내부신호를 반전버퍼링하거나 버퍼링하여 상기 제3 전치비교신호로 출력하는 제9 논리회로를 포함하는 비교회로.
  10. 제 9 항에 있어서,
    상기 제6 논리회로는 상기 제5 입력신호 및 상기 제6 입력신호를 배타적 논리합 연산을 수행하여 상기 제4 내부신호를 생성하고,
    상기 제7 논리회로는 상기 제5 입력신호 및 상기 제6 입력신호를 배타적 부정 논리합 연산을 수행하여 상기 제5 내부신호를 생성하며,
    상기 제8 논리회로는 상기 제7 입력신호 및 상기 제8 입력신호를 배타적 논리합 연산을 수행하여 상기 제6 내부신호를 생성하고,
    상기 제9 논리회로는 상기 제4 내부신호 및 상기 제6 내부신호를 배타적 논리합 연산을 수행하여 상기 제3 전치비교신호를 생성하는 비교회로.
  11. 라이트동작 시 제1 내지 제8 입력신호를 저장하고, 리드동작 시 상기 제1 내지 제8 입력신호를 출력하는 메모리회로;
    상기 제1 내지 제8 입력신호의 논리레벨을 비교하고, 상기 제1 내지 제8 입력신호의 논리레벨 중 제1 논리레벨의 수가 홀수인 경우 인에이블는 비교신호를 생성하는 비교회로; 및
    상기 비교신호에 응답하여 상기 제1 내지 제8 입력신호의 오류를 정정하여 입출력하는 데이터처리회로를 포함하는 반도체장치.
  12. 제 11 항에 있어서, 상기 비교회로는
    상기 제1 입력신호가 상기 제1 논리레벨일 때 상기 제2 입력신호를 제1 출력노드로 출력하고, 상기 제1 입력신호가 제2 논리레벨일 때 상기 제2 입력신호에 응답하여 상기 제1 출력노드를 구동하여 제1 내부신호를 생성하는 제1 논리회로;
    상기 제1 입력신호가 상기 제2 논리레벨일 때 상기 제2 입력신호를 제2 출력노드로 출력하고, 상기 제1 입력신호가 상기 제1 논리레벨일 때 상기 제2 입력신호에 응답하여 상기 제2 출력노드를 구동하여 제2 내부신호를 생성하는 제2 논리회로; 및
    상기 제1 및 제2 내부신호에 응답하여 상기 제3 내지 제8 입력신호를 비교하여 상기 비교신호를 생성하는 비교신호생성회로를 포함하는 반도체장치.
  13. 제 12 항에 있어서,
    상기 제1 논리회로는 상기 제1 입력신호 및 상기 제2 입력신호를 배타적 논리합 연산을 수행하여 상기 제1 내부신호를 생성하고,
    상기 제2 논리회로는 상기 제1 입력신호 및 상기 제2 입력신호를 배타적 부정 논리합 연산을 수행하여 상기 제2 내부신호를 생성하는 반도체장치.
  14. 제 12 항에 있어서, 제1 논리회로는
    상기 제1 입력신호가 상기 제1 논리레벨일 때 상기 제2 입력신호를 상기 제1 출력노드로 출력하는 제1 전달회로;
    상기 제1 입력신호가 상기 제2 논리레벨일 때 상기 제2 입력신호에 응답하여 상기 제1 출력노드를 구동하는 제1 구동회로; 및
    상기 제1 출력노드의 신호를 반전 버퍼링하여 상기 제1 내부신호로 출력하는 제1 버퍼를 포함하는 반도체장치.
  15. 제 12 항에 있어서, 상기 제2 논리회로는
    상기 제1 입력신호가 상기 제2 논리레벨일 때 상기 제2 입력신호를 상기 제2 출력노드로 출력하는 제2 전달회로;
    상기 제1 입력신호가 상기 제1 논리레벨일 때 상기 제2 입력신호에 응답하여 상기 제2 출력노드를 구동하는 제2 구동회로; 및
    상기 제2 출력노드의 신호를 반전 버퍼링하여 상기 제2 내부신호로 출력하는 제2 버퍼를 포함하는 반도체장치.
  16. 제 12 항에 있어서, 상기 비교신호생성회로는
    상기 제1 및 제2 내부신호에 응답하여 상기 제3 및 제4 입력신호를 비교하여 제1 전치비교신호 및 제2 전치비교신호를 생성하는 제1 내부비교회로;
    상기 제5 내지 제8 입력신호를 비교하여 제3 전치비교신호를 생성하는 제2 내부비교회로; 및
    상기 제1 및 제2 전치비교신호에 응답하여 상기 제3 전치비교신호를 반전 버퍼링하거나 버퍼링하여 상기 비교신호로 출력하는 비교신호출력회로를 포함하는 반도체장치.
  17. 제 16 항에 있어서, 상기 제1 내부비교회로는
    상기 제3 입력신호가 상기 제1 논리레벨일 때 상기 제4 입력신호를 제3 출력노드로 출력하고, 상기 제3 입력신호가 상기 제2 논리레벨일 때 상기 제4 입력신호에 응답하여 상기 제3 출력노드를 구동하여 제3 내부신호를 생성하는 제3 논리회로;
    상기 제1 및 제2 내부신호에 응답하여 상기 제3 내부신호를 반전버퍼링하거나 버퍼링하여 상기 제1 전치비교신호로 출력하는 제4 논리회로; 및
    상기 제1 및 제2 내부신호에 응답하여 상기 제3 내부신호를 반전버퍼링하거나 버퍼링하여 상기 제2 전치비교신호로 출력하는 제5 논리회로를 포함하는 반도체장치.
  18. 제 17 항에 있어서,
    상기 제3 논리회로는 상기 제3 입력신호 및 상기 제4 입력신호를 배타적 논리합 연산을 수행하여 상기 제3 내부신호를 생성하고,
    상기 제4 논리회로는 상기 제1 내부신호 및 상기 제3 내부신호를 배타적 논리합 연산을 수행하여 상기 제1 전치비교신호를 생성하며,
    상기 제5 논리회로는 상기 제1 내부신호 및 상기 제3 내부신호를 배타적 부정 논리합 연산을 수행하여 상기 제2 전치비교신호를 생성하고,
    상기 비교신호출력회로는 상기 제1 전치비교신호 및 상기 제3 전치비교신호를 배타적 논리합 연산을 수행하여 상기 비교신호를 생성하는 반도체장치.
  19. 제 16 항에 있어서, 상기 제2 내부비교회로는
    상기 제5 입력신호가 상기 제1 논리레벨일 때 상기 제6 입력신호를 제4 출력노드로 출력하고, 상기 제5 입력신호가 상기 제2 논리레벨일 때 상기 제6 입력신호에 응답하여 상기 제4 출력노드를 구동하여 제4 내부신호를 생성하는 제6 논리회로;
    상기 제5 입력신호가 상기 제2 논리레벨일 때 상기 제6 입력신호를 제5 출력노드로 출력하고, 상기 제5 입력신호가 상기 제1 논리레벨일 때 상기 제6 입력신호에 응답하여 상기 제5 출력노드를 구동하여 제5 내부신호를 생성하는 제7 논리회로;
    상기 제7 입력신호가 상기 제1 논리레벨일 때 상기 제8 입력신호를 제6 출력노드로 출력하고, 상기 제7 입력신호가 상기 제2 논리레벨일 때 상기 제8 입력신호에 응답하여 상기 제6 출력노드를 구동하여 제6 내부신호를 생성하는 제8 논리회로; 및
    상기 제4 및 제5 내부신호에 응답하여 상기 제6 내부신호를 반전버퍼링하거나 버퍼링하여 상기 제3 전치비교신호로 출력하는 제9 논리회로를 포함하는 반도체장치.
  20. 제 19 항에 있어서,
    상기 제6 논리회로는 상기 제5 입력신호 및 상기 제6 입력신호를 배타적 논리합 연산을 수행하여 상기 제4 내부신호를 생성하고,
    상기 제7 논리회로는 상기 제5 입력신호 및 상기 제6 입력신호를 배타적 부정 논리합 연산을 수행하여 상기 제5 내부신호를 생성하며,
    상기 제8 논리회로는 상기 제7 입력신호 및 상기 제8 입력신호를 배타적 논리합 연산을 수행하여 상기 제6 내부신호를 생성하고,
    상기 제9 논리회로는 상기 제4 내부신호 및 상기 제6 내부신호를 배타적 논리합 연산을 수행하여 상기 제3 전치비교신호를 생성하는 반도체장치.

KR1020160073702A 2016-06-14 2016-06-14 비교회로 및 반도체장치 KR102558044B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020160073702A KR102558044B1 (ko) 2016-06-14 2016-06-14 비교회로 및 반도체장치
US15/677,226 US9966121B2 (en) 2016-06-14 2017-08-15 Comparison circuits and semiconductor devices employing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160073702A KR102558044B1 (ko) 2016-06-14 2016-06-14 비교회로 및 반도체장치

Publications (2)

Publication Number Publication Date
KR20170140933A KR20170140933A (ko) 2017-12-22
KR102558044B1 true KR102558044B1 (ko) 2023-07-20

Family

ID=60573946

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160073702A KR102558044B1 (ko) 2016-06-14 2016-06-14 비교회로 및 반도체장치

Country Status (2)

Country Link
US (1) US9966121B2 (ko)
KR (1) KR102558044B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114639422B (zh) * 2020-12-16 2024-10-15 长鑫存储技术(上海)有限公司 比较电路与存储芯片

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090096495A1 (en) 2006-06-09 2009-04-16 Fujitsu Limited Ring oscillator for temperature sensor, temperature sensor circuit, and semiconductor device having the same
US20090224806A1 (en) * 2008-03-05 2009-09-10 Sun Microsystems, Inc. Analog baud rate clock and data recovery
US20130120009A1 (en) 2011-11-16 2013-05-16 Arm Limited Apparatus and method for determining variation in a predetermined physical property of a circuit

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3845361A (en) * 1972-05-11 1974-10-29 Tokyo Magnetic Printing Electric locking and unlocking apparatus
JPH04124473U (ja) * 1991-04-24 1992-11-12 旭光学工業株式会社 ロジツクチエツカ
US5278456A (en) * 1991-06-24 1994-01-11 International Business Machines Corporation Process independent digital clock signal shaping network
US6799243B1 (en) * 2000-06-14 2004-09-28 Netlogic Microsystems, Inc. Method and apparatus for detecting a match in an intra-row configurable cam system
US20020065860A1 (en) 2000-10-04 2002-05-30 Grisenthwaite Richard Roy Data processing apparatus and method for saturating data values
US6795842B2 (en) 2000-12-27 2004-09-21 International Business Machines Corporation Method and apparatus for comparing two binary numbers with a power-of-two threshold
KR100423903B1 (ko) 2000-12-29 2004-03-24 삼성전자주식회사 고속 저전력 4-2 압축기
US20020089354A1 (en) 2001-01-08 2002-07-11 Sanwo Ikuo Jimmy Apparatus and method of providing a four input logic function
US6573758B2 (en) 2001-09-27 2003-06-03 International Business Machines Corporation Fast, symmetrical XOR/XNOR gate
US7707216B2 (en) * 2002-10-08 2010-04-27 Stmicroelectronics, Inc. Data sorting apparatus with querying mechanism and method of operation
CA2447204C (en) 2002-11-29 2010-03-23 Memory Management Services Ltd. Error correction scheme for memory
US7362375B2 (en) * 2003-06-02 2008-04-22 Samsung Electronics Co., Ltd. Scanning conversion apparatus and method
KR100541048B1 (ko) * 2003-06-16 2006-01-11 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 테스트 방법
US6924664B2 (en) 2003-08-15 2005-08-02 Kilopass Technologies, Inc. Field programmable gate array
US7656190B2 (en) * 2003-12-24 2010-02-02 Tier Logic, Inc Incrementer based on carry chain compression
KR100547597B1 (ko) 2004-08-09 2006-01-31 삼성전자주식회사 리페어시 동일한 데이터 토폴로지를 갖는 오픈 비트라인셀 구조의 메모리 장치 및 그 동작 방법
CN101405610A (zh) * 2006-03-23 2009-04-08 松下电器产业株式会社 半导体装置、半导体测试装置和半导体装置的测试方法
KR100771875B1 (ko) 2006-07-10 2007-11-01 삼성전자주식회사 테스트하고자 하는 메모리 셀의 개수를 임의로 설정할 수있는 반도체 메모리 장치 및 반도체 메모리 장치의 테스트방법
KR100855575B1 (ko) 2007-04-19 2008-09-01 삼성전자주식회사 디먹스 회로를 가지는 반도체 메모리 장치 및 그의 테스트방법
US7953782B2 (en) * 2007-05-18 2011-05-31 Ess Technology, Inc. Digital forced oscillation by direct digital synthesis
JP4996375B2 (ja) 2007-07-09 2012-08-08 ルネサスエレクトロニクス株式会社 半導体装置
KR101213175B1 (ko) 2007-08-20 2012-12-18 삼성전자주식회사 로직 칩에 층층이 쌓인 메모리장치들을 구비하는반도체패키지
KR100961200B1 (ko) * 2008-04-01 2010-06-09 주식회사 하이닉스반도체 데이터출력제어회로
US7656340B2 (en) * 2008-06-06 2010-02-02 Lsi Corporation Systems and methods for pipelined analog to digital conversion
JP5321864B2 (ja) * 2009-03-10 2013-10-23 日本電気株式会社 デジタル位相比較器
KR101057193B1 (ko) * 2009-05-06 2011-08-16 주식회사 하이닉스반도체 데이터 제어회로 및 이를 이용한 반도체 메모리 장치
JP5343734B2 (ja) 2009-06-26 2013-11-13 富士通株式会社 半導体記憶装置
WO2011070722A1 (ja) * 2009-12-10 2011-06-16 パナソニック株式会社 表示装置用駆動回路及び表示装置の駆動方法
US8330632B2 (en) * 2011-02-11 2012-12-11 University Of Florida Research Foundation, Inc. Self-healing analog-to-digital converters with background calibration
WO2013039624A1 (en) * 2011-09-12 2013-03-21 Rambus Inc. Offset and decision feedback equalization calibration
JP2013073663A (ja) 2011-09-29 2013-04-22 Elpida Memory Inc 半導体装置
JP2013074560A (ja) 2011-09-29 2013-04-22 Elpida Memory Inc 論理回路及びデータ処理システム
JP2013081079A (ja) * 2011-10-04 2013-05-02 Elpida Memory Inc 半導体装置
US8917533B2 (en) 2012-02-06 2014-12-23 Shine C. Chung Circuit and system for testing a one-time programmable (OTP) memory
KR101966858B1 (ko) * 2012-04-24 2019-04-08 삼성전자주식회사 휘발성 메모리 장치의 동작 방법, 휘발성 메모리 장치 및 메모리 시스템의 제어 방법
JP2014033364A (ja) 2012-08-03 2014-02-20 Samsung Electronics Co Ltd 誤り検出訂正回路、及びメモリ装置
US9847712B2 (en) * 2013-03-15 2017-12-19 Peregrine Semiconductor Corporation Fault control for switched capacitor power converter
KR101996067B1 (ko) * 2013-04-15 2019-07-05 에스케이하이닉스 주식회사 입출력라인구동회로
KR102049228B1 (ko) * 2013-04-29 2019-11-28 삼성전자 주식회사 전력 소모를 줄일 수 있는 전하 공유 방법과 상기 방법을 수행할 수 있는 장치들
CN105706439B (zh) * 2013-09-16 2019-06-28 超龙凯姆公司 动态、单个光电二极管像素电路及其操作方法
US9300292B2 (en) 2014-01-10 2016-03-29 Semiconductor Energy Laboratory Co., Ltd. Circuit including transistor
JP6461517B2 (ja) * 2014-08-28 2019-01-30 ルネサスエレクトロニクス株式会社 半導体装置
US10338632B2 (en) * 2014-10-20 2019-07-02 Ambiq Micro, Inc. Adaptive voltage converter
KR20160056056A (ko) * 2014-11-11 2016-05-19 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
JP6428311B2 (ja) * 2015-01-28 2018-11-28 セイコーエプソン株式会社 液体吐出装置、ヘッドユニット、容量性負荷駆動回路および容量性負荷駆動用集積回路装置
KR102222449B1 (ko) * 2015-02-16 2021-03-03 삼성전자주식회사 탭이 내장된 데이터 수신기 및 이를 포함하는 데이터 전송 시스템

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090096495A1 (en) 2006-06-09 2009-04-16 Fujitsu Limited Ring oscillator for temperature sensor, temperature sensor circuit, and semiconductor device having the same
US20090224806A1 (en) * 2008-03-05 2009-09-10 Sun Microsystems, Inc. Analog baud rate clock and data recovery
US20130120009A1 (en) 2011-11-16 2013-05-16 Arm Limited Apparatus and method for determining variation in a predetermined physical property of a circuit

Also Published As

Publication number Publication date
KR20170140933A (ko) 2017-12-22
US9966121B2 (en) 2018-05-08
US20170358337A1 (en) 2017-12-14

Similar Documents

Publication Publication Date Title
US10204001B2 (en) Data I/O circuits and semiconductor systems including the same
US10430274B2 (en) Semiconductor devices executing an error scrub operation
CN108305654B (zh) 半导体器件
US9613666B1 (en) Semiconductor devices and semiconductor systems including the same
US10419025B2 (en) Semiconductor device
US10269398B2 (en) Electronic devices including logic operators to prevent malfunction
US10818372B2 (en) Test modes for a semiconductor memory device with stacked memory chips using a chip identification
US10090288B2 (en) Semiconductor device and semiconductor system
KR20180106491A (ko) 반도체장치
US9672884B1 (en) Semiconductor devices and semiconductor systems including the same
KR102558044B1 (ko) 비교회로 및 반도체장치
US11107547B2 (en) Semiconductor devices and semiconductor systems that operate with strobe signal during test mode
US20200287527A1 (en) Semiconductor devices
US11575365B2 (en) Input and output circuits and integrated circuits using the same
US11004487B2 (en) Semiconductor device and semiconductor system
CN111190763B (zh) 半导体器件及包括其的半导体系统
US10559340B2 (en) Semiconductor device
US10778226B1 (en) Fail redundancy circuits
KR20170033593A (ko) 반도체장치 및 반도체시스템
KR102638788B1 (ko) 반도체장치 및 반도체시스템
US20170235634A1 (en) Semiconductor devices and semiconductor systems including the same
US10720190B2 (en) Semiconductor devices and semiconductor systems including the same
US10024915B2 (en) Semiconductor devices
KR20210051364A (ko) 반도체장치

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant