JP6461517B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置に関し、例えば比較器としてインバータゲート回路を用いる半導体装置に関する。
発振器等の回路を搭載する半導体装置では、チップ面積の削減を達成するために、発振器を構成する比較器としてインバータゲート回路を用いることが提案されている。
特許文献１に記載の発振器は、定電流回路とレベル検出器において同様の電気特性を有するインバータゲート回路を用いている。これにより、特許文献１に記載の発振器では、回路構成を簡略化しながら高い発振精度を実現している。
特開昭６２−０００１１９号公報
しかしながら、発振器に採用されているインバータゲート回路には、インバータゲート回路の論理閾値付近の電圧レベルを有する入力電圧が入力される。そのため、論理閾値付近の電圧レベルを有する入力電圧が入力されるインバータゲート回路では、貫通電流が発生し消費電力が増加する問題がある。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、入力信号の論理レベルを反転して出力するインバータゲート回路を有し、当該インバータゲート回路が、第１の電源配線と第２の電源配線との間に直列に接続される定電流源とスイッチユニットを備え、スイッチユニットは、複数のトランジスタのうち定電流源が出力する電流が与えられるトランジスタにより構成されるスイッチトランジスタのゲート長及びゲート幅の実質値を制御信号に応じて切り替える。
なお、上記実施の形態の装置を方法やシステムに置き換えて表現したものなども、本発明の態様としては有効である。
前記一実施の形態によれば、半導体装置は、消費電力を削減することができる。
実施の形態１にかかる半導体装置のブロック図である。 実施の形態１にかかる半導体装置の動作を示すタイミングチャートである。 実施の形態１にかかる半導体装置の定電流バイアス電圧生成回路のブロック図である。 実施の形態１にかかる半導体装置のレベル検出器のブロック図である。 実施の形態１にかかるインバータゲート回路の回路図である。 実施の形態１にかかるインバータゲート回路における接続形態の種類を説明する図である。 実施の形態１にかかる半導体装置の論理閾値のばらつきを説明する図である。 実施の形態２にかかるインバータゲート回路のブロック図である。 実施の形態２にかかるインバータゲート回路における接続形態の種類を説明する図である。 実施の形態３にかかるインバータゲート回路の回路図である。 実施の形態３にかかるインバータゲート回路における接続形態の種類を説明する図である。 実施の形態４にかかるインバータゲート回路の回路図である。 実施の形態４にかかるインバータゲート回路における接続形態の種類を説明する図である。 実施の形態５にかかるインバータゲート回路の回路図である。 実施の形態５にかかるインバータゲート回路における接続形態の種類を説明する図である。 実施の形態６にかかる半導体装置のブロック図である。 実施の形態６にかかる半導体装置における最適制御例を説明する表である。 実施の形態７にかかる半導体装置のブロック図である。 実施の形態７にかかる半導体装置の動作を説明するタイミングチャートである。 実施の形態８にかかる半導体装置のブロック図である。
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。
実施の形態１
図１に実施の形態１にかかる半導体装置１のブロック図を示す。図１に示したブロック図は、半導体装置１に含まれる発振器を示すものであり、半導体装置１には、他のブロックも含まれていても構わない。以下の説明では、この発振器を半導体装置１と称す。
図１に示すように、実施の形態１にかかる半導体装置１は、Ｗ／Ｌ比制御部１０、定電流バイアス電圧生成回路１１、積分器１２、レベル検出器１３、発振制御回路１４を有する。
Ｗ／Ｌ比制御部１０は、半導体装置１の外部、或いは、図示しない他のブロックから与えられる接続形態選択信号（例えば、ＷＬ比選択信号ＷＬＳＥＬ）の値に応じて定電流バイアス電圧生成回路１１及びレベル検出器１３内のトランジスタのＷ／Ｌ比を制御するための制御信号（例えば、ＷＬ比制御信号ＷＬＣ）を出力する。ここで、Ｗ／Ｌ比とは、トランジスタのゲート幅Ｗとゲート長Ｌの比を言う。
定電流バイアス電圧生成回路１１は、積分器１２内で利用される定電流の電流値を決定するバイアス電圧Ｖｂｉａｓを生成する。この定電流バイアス電圧生成回路１１は、インバータゲート回路を含む帰還回路を備え、帰還回路の出力電流の電流量に応じて変動するバイアス電圧Ｖｂｉａｓを出力する。この定電流バイアス電圧生成回路１１の詳細は後述する。
積分器１２は、充電動作と充電リセット動作とを切り替える充放電制御信号ＣＣＳに応じて、バイアス電圧Ｖｂｉａｓにより電流量が決定される定電流の充電と、充電された電荷のリセットとを行うことでノコギリ波（例えば、積分結果ＩＲ）を生成する。この充放電制御信号ＣＣＳは、発振制御回路１４が出力する信号である。
レベル検出器１３は、積分結果信号ＩＲの電圧レベルとレベル判定閾値電圧との大小関係に応じてレベル検出信号ＬＤＥＴの論理レベルを切り替える。より具体的には、レベル検出器１３は、積分結果信号ＩＲを受信するインバータゲート回路を有し、このインバータゲート回路の論理閾値電圧をレベル判定閾値電圧とし、このレベル判定閾値電圧と積分結果信号ＩＲの電圧レベルとを比較してレベル検出信号ＬＤＥＴを出力する。このレベル検出器１３の詳細については、後述する。
発振制御回路１４は、レベル検出信号ＬＤＥＴに応じてクロック信号の論理レベルを切り替える。例えば、発振制御回路１４は、レベル検出信号ＬＤＥＴを分周することによってクロック信号を出力する。また、発振制御回路１４は、レベル検出信号ＬＤＥＴに応じて積分器１２に与える充放電制御信号ＣＣＳを出力する。より具体的には、発振制御回路１４は、積分結果信号ＩＲがレベル検出器１３のレベル判定閾値電圧を超えたことに応じてレベル検出信号ＬＤＥＴの論理レベルが切り替わったことに応じて、充放電制御信号ＣＣＳを一定期間、積分器１２にリセット動作を指示する状態（例えば、ロウレベル）とする。
続いて、実施の形態１にかかる半導体装置１の動作について説明する。そこで、図２に実施の形態１にかかる半導体装置１の動作を示すタイミングチャートを示す。図２に示すように、実施の形態１にかかる半導体装置１は、定電流バイアス電圧生成回路１１で生成されたバイアス電圧Ｖｂｉａｓにより決定された定電流で積分器１２内のコンデンサへの充電が行われることで、積分結果信号ＩＲの電圧レベルが上昇する。
そして、タイミングｔ１で積分結果信号ＩＲの電圧レベルがレベル検出器１３のレベル判定閾値電圧を超えると、レベル検出信号ＬＤＥＴがロウレベルからハイレベルに切り替わる。これにより、発振制御回路１４は、タイミングｔ２において、充放電制御信号ＣＣＳをハイレベル（例えば、充電動作を指示する状態）からロウレベル（例えば、リセット動作を指示する状態）とする。そして、充放電制御信号ＣＣＳがロウレベルとなったことに応じて、積分器１２がそれまで充電していた電荷を放電し、積分結果信号ＩＲの電圧レベルが低下する。また、積分器１２におけるリセット動作により、積分結果信号ＩＲの電圧レベルがレベル判定閾値電圧以下になったことに応じてレベル検出器１３はレベル検出信号ＬＤＥＴをハイレベルからロウレベルに切り替える。
そして、図２に示す例では、レベル検出信号ＬＤＥＴがロウレベルになったことに応じて発振制御回路１４がクロック信号の論理レベルを切り替える。なお、図２では、充放電制御信号ＣＣＳは、タイミングｔ３でロウレベルからハイレベルに復帰し、このタイミングｔ３から再び積分器１２が充電動作を開始する。
実施の形態１にかかる半導体装置１では、積分結果信号ＩＲのリセットが開始される間隔Ｔｒｃによりクロック信号の周波数が決定される。つまり、実施の形態１にかかる半導体装置１において、クロック信号の周波数の精度を高める場合、積分器１２内の定電流のばらつき及びレベル判定閾値電圧のばらつきを抑制する必要がある。そこで、実施の形態１にかかる半導体装置１の、定電流バイアス電圧生成回路１１及びレベル検出器１インバータゲート回路３について説明する。
図３に実施の形態１にかかる定電流バイアス電圧生成回路１１のブロック図を示す。図３に示すように、定電流バイアス電圧生成回路１１は、インバータゲート回路２０、ＰＭＯＳトランジスタ２１、ＮＭＯＳトランジスタ２２、抵抗２３を有する。
ＰＭＯＳトランジスタ２１は、第１の端子（例えば、ソース）が第１の電源配線（例えば、電源電圧ＶＤＤが供給される電源配線）に接続され、第２の端子（例えば、ドレイン）が制御端子（例えば、ゲート）に接続される。また、ＰＭＯＳトランジスタ２１のドレインは、ＮＭＯＳトランジスタ２２の第２の端子（例えば、ドレイン）と接続される。ＮＭＯＳトランジスタ２２の第１の端子（例えば、ソース）と、第２の電源配線（例えば、接地電圧ＶＳＳが供給される接地配線）と、の間には、抵抗２３が接続される。インバータゲート回路２０は、抵抗２３とＮＭＯＳトランジスタ２２のソースとの間に生成される電圧を入力信号Ｖｉｎとし、出力信号ＶｏをＮＭＯＳトランジスタ２２の制御端子（例えば、ゲート）に出力する。なお、インバータゲート回路２０には、ＷＬ比制御信号ＷＬＣが入力されている。インバータゲート回路２０は、ＷＬ比制御信号ＷＬＣに基づき内部のトランジスタのゲート幅とゲート長の比を切り替える。
上記定電流バイアス電圧生成回路１１では、インバータゲート回路２０、ＮＭＯＳトランジスタ２２、抵抗２３により定電流源回路が構成され、定電流Ｉｐが生成される。そして、生成された定電流Ｉｐがダイオード接続されたＰＭＯＳトランジスタ２１に流れることにより、ＰＭＯＳトランジスタ２１のゲートにバイアス電圧Ｖｂｉａｓが生成される。実施の形態１にかかる半導体装置１では、ＰＭＯＳトランジスタ２１は、カレントミラー回路において元電流Ｉｐに応じたバイアス電圧Ｖｂｉａｓを生成するトランジスタであり、カレントミラー回路においてバイアス電圧Ｖｂｉａｓに応じた枝電流を出力するトランジスタは積分器１２内に設けられている。半導体装置１では、定電流バイアス電圧生成回路１１で生成されたバイアス電圧Ｖｂｉａｓに基づき積分器１２内で生成される定電流を積分器１２内のコンデンサに充電する充電時間によりクロック信号の周波数を制御する。
また、インバータゲート回路２０、ＮＭＯＳトランジスタ２２、抵抗２３により構成される定電流源回路は、インバータゲート回路２０の入力信号Ｖｉｎの電圧がインバータゲート回路２０の論理閾値の電圧となるように定電流Ｉｐを制御する帰還回路である。そのため、インバータゲート回路２０では、インバータゲート回路を構成するトランジスタに貫通電流が流れる問題がある。
続いて、図４に実施の形態１にかかるレベル検出器１３のブロック図を示す。図４に示すように、レベル検出器１３は、インバータゲート回路３０、インバータ３１を有する。インバータゲート回路３０は、定電流バイアス電圧生成回路１１のインバータゲート回路２０と実質的に同じ回路である。レベル検出器１３は、インバータゲート回路３０の論理閾値電圧をレベル判定閾値電圧とし、積分結果信号ＩＲの電圧レベルを判定する。インバータ３１は、インバータゲート回路３０の出力を次段の回路に伝達するバッファ回路として機能する。
ここで、定電流バイアス電圧生成回路１１及びレベル検出器１３のインバータゲート回路の論理閾値ＶＴＨと図２で説明した積分結果信号ＩＲの１周期の長さを示す間隔Ｔｒｃとの関係について説明する。なお、以下の説明では、インバータゲート回路２０とインバータゲート回路３０の論理閾値は同じ電圧とする。
まず、実施の形態１にかかる半導体装置１では、積分結果信号ＩＲの電圧の上昇率を決定する定電流Ｉｐは、（１）式によって与えられる。なお、（１）式においてＶＴＨはインバータゲート回路２０の論理閾値、Ｒは抵抗２３の抵抗値である。
Figure 0006461517
次いで、実施の形態１にかかる半導体装置１では、積分器１２における充電時間Ｔｒｃは、インバータゲート回路３０の論理閾値ＶＴＨと、定電流Ｉｐ及び積分器１２内のコンデンサよ容量値Ｃによって（２）式で表される
Figure 0006461517
そして、（２）式に（１）式を代入すると（３）式が得られる。
Figure 0006461517
上記（１）式〜（３）式より、実施の形態１にかかる半導体装置１では、定電流バイアス電圧生成回路１１内のインバータゲート回路２０の論理閾値と、レベル検出器１３のインバータゲート回路３０の論理閾値とを一致させることで、トランジスタの閾値電圧のばらつきによらず期間Ｔｒｃの長さを一定に維持し、クロック信号の周波数精度を向上させることができる。しかしながら、特に定電流バイアス電圧生成回路１１内の定電流バイアス電圧生成回路１１では、論理閾値付近の電圧が入力されるため、インバータゲート回路を構成するトランジスタに流れる貫通電流が問題となる。そこで、実施の形態１にかかる半導体装置１では、インバータゲート回路２０、３０に特徴の１つを有することで、貫通電流による消費電力の上昇を抑制する。以下で、インバータゲート回路２０、３０の詳細について説明する。
図５に、実施の形態１にかかるインバータゲート回路２０の回路図を示す。なお、実施の形態１にかかる半導体装置１では、インバータゲート回路３０もインバータゲート回路２０と同じ回路を用いるため、ここでは、インバータゲート回路２０について説明する。まず、インバータゲート回路２０は、入力信号の論理レベルを反転して出力する回路である。インバータゲート回路２０は、入力信号の電圧レベルが論理閾値よりも高ければ出力信号をロウレベル（例えば、接地電圧）とし、入力信号の電圧レベルが論理閾値よりも低ければ出力信号をハイレベル（例えば、電源電圧）とする。しかし、インバータゲート回路２０は、入力信号の電圧レベルが論理閾値近傍であった場合、後述する定電流源４０とスイッチユニット４１との抵抗比によって決まる中間電圧（電源電圧と接地電圧との間の電圧）の出力信号を出力する。
図５に示すように、インバータゲート回路２０は、定電流源４０、スイッチユニット４１を有する。定電流源４０は、第１の電源配線（例えば、電源配線ＶＤＤ）に一端が接続され、出力端子（例えば、出力信号Ｖｏを出力端子）に他端が接続される。スイッチユニット４１は、出力端子と第２の電源配線（例えば、接地配線ＶＳＳ）との間に接続され、入力信号Ｖｉｎに応じて導通状態と遮断状態とを切り換える。スイッチユニット４１は、定電流源４０から出力される定電流を接地配線側に流すか遮断するかを切り替えるスイッチトランジスタとして機能するものである。また、スイッチユニット４１には、制御信号（例えば、ＷＬ比制御信号ＷＬＣ）が入力され、ＷＬ比制御信号ＷＬＣに応じてスイッチトランジスタのＷ／Ｌ比を切り替える機能を有する。
定電流源４０は、ＰＭＯＳトランジスタＭＰＬを有する。ＰＭＯＳトランジスタＭＰＬは、ソースが電源配線ＶＤＤに接続され、ドレインが出力端子に接続され、ゲートに定電圧Ｖｓｅｔが入力される。これにより、ＰＭＯＳトランジスタＭＰＬは、定電圧Ｖｓｅｔの電圧レベルに応じた電流値の定電流を出力する。なお、定電圧Ｖｓｅｔは、電圧値が一定の電圧レベルを維持される電圧であれば良く、必ずしも１つの電圧値で固定されていなければならないわけではない。
スイッチユニット４１は、単位セル４２を有する。そして、単位セル４２は、入力信号が制御端子に入力される複数のトランジスタと、接続形態切替回路４３と、を有する。実施の形態１にかかるインバータゲート回路２０では、単位セル４２には、第１のトランジスタ（例えば、ＮＭＯＳトランジスタＮ１１）及び第２のトランジスタ（例えばＮＭＯＳトランジスタＮ１２）が設けられる。スイッチユニット４１は、ＮＭＯＳトランジスタＮ１１、Ｎ１２の一方若しくは両方を用いてスイッチトランジスタを構成する。接続形態切替回路４３は、定電流源４０より出力される電流が複数のＮＭＯＳトランジスタの一方若しくは両方に印加される差異の電流経路を、ＷＬ比制御信号ＷＬＣに応じて切り替える。これにより、スイッチトランジスタのゲート長及びゲート幅の実質値を制御する。
ＮＭＯＳトランジスタＮ１１は、出力端子に第１の端子（例えば、ドレイン）が接続され、制御端子（例えば、ゲート）に入力信号Ｖｉｎが入力される。また、ＮＭＯＳトランジスタＮ１１の第２の端子（例えば、ソース）は、接続形態切替回路４３に接続される。ＮＭＯＳトランジスタＮ１２は、第２の端子（例えば、ソース）が接地配線ＶＳＳに接続され、制御端子（例えば、ゲート）に入力信号Ｖｉｎが入力される。ＮＭＯＳトランジスタＮ１２の第１の端子（例えば、ドレイン）は、接続形態切替回路４３に接続される。
接続形態切替回路４３は、ＷＬ比制御信号ＷＬＣに応じて、出力端子と接地配線ＶＳＳとの間におけるＮＭＯＳトランジスタＮ１１、Ｎ１２の接続形態を切り替える。接続形態切替回路４３は、出力端子と接地配線ＶＳＳとの間に直列に接続され、ＷＬ比制御信号ＷＬＣに応じて導通状態と遮断状態とが切り替えられる第１のスイッチ（例えば、スイッチＳＷ１１）、第２のスイッチ（例えば、スイッチＳＷ１２）及び第３のスイッチ（スイッチＳＷ１３）を有する。なお、スイッチＳＷ１１〜ＳＷ１３のオン抵抗は、ＮＭＯＳトランジスタＮ１１、Ｎ１２のオン抵抗に比べて十分に小さくなるように設定されている。
スイッチＳＷ１１は、一端がスイッチＳＷ１３の他端及びＮＭＯＳトランジスタＮ１２のドレインと接続され、他端がスイッチＳＷ１２の一端及びＮＭＯＳトランジスタＮ１１のソースに接続される。スイッチＳＷ１２は、一端がスイッチＳＷ１１の他端及びＮＭＯＳトランジスタＮ１１のソースと接続され、他端が接地配線ＶＳＳに接続される。スイッチＳＷ１３は、一端が出力端子と接続され、他端がスイッチＳＷ１１の一端及びＮＭＯＳトランジスタＮ１２のドレインに接続される。そして、接続形態切替回路４３では、スイッチＳＷ１１〜ＳＷ１３のうち１つ又は２つのスイッチが導通状態となることで、出力端子と接地配線ＶＳＳとの間でＮＭＯＳトランジスタＮ１１、Ｎ１２の接続形態を直列又は並列にする。さらに、接続形態切替回路４３は、出力端子と接地配線ＶＳＳとの間に接続されるＮＭＯＳトランジスタの個数を切り替える。
ここで、インバータゲート回路２０及びインバータゲート回路３０における貫通電流について説明する。インバータゲート回路２０、３０は、定電流源４０が出力する定電流とスイッチユニット４１内で構成されるスイッチトランジスタが流す電流Ｉｄｓとが一致する入力信号Ｖｉｎの電圧レベルが論理閾値となる。そして、インバータゲート回路２０、３０は、スイッチトランジスタが流すことができる電流Ｉｄｓが定電流の電流量よりも大きくなる入力信号Ｖｉｎが入力されたことで出力信号Ｖｏをロウレベルとする。つまり、インバータゲート回路２０、３０では、定電流源４０が出力する定電流が貫通電流の最大値となる。
そこで、まず、スイッチユニット４１内で構成されるスイッチトランジスタのドレイン電流Ｉｄｓについて説明する。スイッチトランジスタのドレイン電流Ｉｄｓは、（４）式で表すことができる。なお、（４）式において、Ｗはスイッチトランジスタのゲート幅であり、Ｌはスイッチトランジスタのゲート長、μは半導体中の電子の移動度、Ｃｏｘは単位面積当たりのゲート酸化膜容量、Ｖｇｓはスイッチトランジスタのソース・ゲート間電圧、Ｖｔｎはスイッチトランジスタの閾値電圧である。
Figure 0006461517
続いて、インバータゲート回路２０、３０の論理閾値ＶＴＨについて説明する。論理閾値ＶＴＨは、スイッチトランジスタのドレイン電流Ｉｄｓと定電流源４０が出力する定電流とがほぼ一致した状態となったときに入力される入力信号Ｖｉｎの電圧レベルである。この論理閾値ＶＴＨは、（５）式により表される。ここで、Ｉｐは定電流源４０が出力する定電流の電流量である。
Figure 0006461517
上記（５）式より、インバータゲート回路２０、３０の論理閾値ＶＴＨは、Ｗ／Ｌ比が大きい場合に下降し、Ｗ／Ｌ比が小さい場合に上昇する。つまり、インバータゲート回路２０、３０は、スイッチトランジスタのＷ／Ｌ比をＷＬ比制御信号ＷＬＣに応じて変更することで論理閾値が制御可能となる。そこで、インバータゲート回路２０、３０のＷ／Ｌ比の変更例について以下で説明する。
図６に、実施の形態１にかかるインバータゲート回路における接続形態の種類を説明する図を示す。なお、ここでは、ＮＭＯＳトランジスタＮ１１、Ｎ１２のトランジスタのＷ／Ｌ比は同じものとする。図６に示すように、実施の形態１にかかるインバータゲート回路２０、３０は、スイッチユニット４１内のトランジスタの接続形態を３種類の中から選択できる。
第１の接続形態（ＷＬ比選択信号ＷＬＳＥＬ＝１）では、スイッチＳＷ１１をオン状態とし、スイッチＳＷ１２、ＳＷ１３をオフ状態とする。これにより、インバータゲート回路２０、３０のスイッチユニットは、ＮＭＯＳトランジスタＮ１１、Ｎ１２が出力端子と接地配線ＶＳＳとの間に直列に接続される形態となる。つまり、この第１の接続形態では、ＮＭＯＳトランジスタＮ１１、Ｎ１２が直列接続されたものがスイッチトランジスタとなる。このスイッチトランジスタのＷ／Ｌ比は、ＮＭＯＳトランジスタが１つの場合に比べて１／２倍となる。
第２の接続形態（ＷＬ比選択信号ＷＬＳＥＬ＝２）では、スイッチＳＷ１１、ＳＷ１３がオフ状態となり、スイッチＳＷ１２がオン状態となる。これにより、インバータゲート回路２０、３０のスイッチユニットは、ＮＭＯＳトランジスタＮ１１のみが出力端子と接地配線ＶＳＳとの間に接続される形態となる。つまり、この第２の接続形態では、ＮＭＯＳトランジスタＮ１１のみでスイッチトランジスタが構成される。このスイッチトランジスタのＷ／Ｌ比は、ＮＭＯＳトランジスタが１つの場合のＷ／Ｌ比と同じになる。
第３の接続形態（ＷＬ比選択信号ＷＬＳＥＬ＝３）では、スイッチＳＷ１１がオフ状態となり、スイッチＳＷ１２、ＳＷ１３がオン状態となる。これにより、インバータゲート回路２０、３０のスイッチユニットは、ＮＭＯＳトランジスタＮ１１、Ｎ１２が出力端子と接地配線ＶＳＳとの間で並列接続された形態となる。つまり、この第３の接続形態では、ＮＭＯＳトランジスタＮ１１、Ｎ１２が並列接続されたものがスイッチトランジスタとなる。このスイッチトランジスタのＷ／Ｌ比は、ＮＭＯＳトランジスタが１つの場合に比べて２倍となる。
このように、実施の形態１にかかる半導体装置１では、インバータゲート回路２０、３０のＷ／Ｌ比を可変することで、インバータゲート回路の論理閾値を変更することができる。
上記説明より、実施の形態１にかかる半導体装置１では、インバータゲート回路２０、３０が、電源配線ＶＤＤと接地配線ＶＳＳとの間に直列に接続される定電流源４０とスイッチユニット４１とにより実現する。これにより、実施の形態１にかかる半導体装置１では、インバータゲート回路２０、３０内で流れる貫通電流の電流量を定電流源４０が出力する定電流の電流量とすることができる。従って、実施の形態１にかかる半導体装置１では、インバータゲート回路２０、３０で発生する貫通電流の電流量を削減して、半導体装置の消費電力を削減することができる。
また、実施の形態１にかかる半導体装置１では、インバータゲート回路２０、３０の論理閾値を変更出来ることで、クロック信号の発振周波数の変動を抑制できる効果を有する。インバータゲート回路の論理閾値が変化する要因には、電源電圧変動、温度変動、プロセス変動がある。これら変動要因のうち電源電圧変動に関しては論理閾値の変化はわずかであり、大きな影響はない。しかしながら、温度変動及びプロセス変動に関しては、論理閾値を変更する効果が大きい。
より具体的には、プロセス変動に起因してＮＭＯＳトランジスタの閾値電圧が低くなり論理閾値が低い半導体装置が製造された場合、或いは、高温状態に半導体装置が置かれることでＮＭＯＳトランジスタの閾値電圧が低下して論理閾値が低くなることがある。このような場合、インバータゲート回路３０等で遅延量が増加して、発振周波数がずれることがある。なぜならば、（１）〜（３）式において、発振周期は、積分器の充電時間Ｔｒｃで決定されると仮定して定式化したが、実際には、発振周期には、充電時間Ｔｒｃだけでなく、レベル検出器の遅延時間も含まれるためである。論理閾値ＶＴＨが極端に低い場合、レベル検出器の遅延時間が顕在化して、結果として発振精度の悪化を招く。
また、プロセス変動に起因してＮＭＯＳトランジスタの閾値電圧が高くなり論理閾値が高い半導体装置が製造された場合、或いは、低温状態に半導体装置が置かれることでＮＭＯＳトランジスタの閾値電圧が上昇して論理閾値が高くなることがある。このような場合、インバータゲート回路２０、３０等で貫通電流が増加して、半導体装置１の消費電力が増加する。
しかしながら、実施の形態１にかかる半導体装置１では、インバータゲート回路２０、３０において論理閾値を適切に操作することで、上記の周波数ズレ及び消費電力の増加を抑制することができる。そこで、図７に実施の形態１にかかる半導体装置１の論理閾値のばらつきを説明する図を示す。図７に示したグラフは、多数の半導体装置について、論理閾値の出現頻度をグラフ化したものである。図７の上のグラフは、論理閾値の操作を行っていない場合を示すものである。この図７の上のグラフに示すように、インバータゲート回路の論理閾値は、中央値付近のものが多いが、それよりもずれた低閾値のもの及び高閾値のものも存在する。そこで、低閾値のものに関しては、ＷＬ比選択信号ＷＬＳＥＬを２から１とすることで、スイッチユニットのＷ／Ｌ比を１倍から１／２倍とすることで論理閾値を上昇させる。また、高閾値のものに関してはＷＬ比選択信号ＷＬＳＥＬを２から３とすることで、スイッチユニットのＷ／Ｌ比を１倍から２倍とすることで論理閾値を低下させる。このような操作を行う事で、論理閾値ＶＴＨの変動幅を小さくすることができる。
このように、実施の形態１にかかる半導体装置１は、インバータゲート回路の論理閾値ＶＴＨを操作可能にすることで、トランジスタの閾値電圧の温度変動及びプロセス変動に対して、発振周波数のズレを小さくし、かつ、消費電力を抑制することができる。
実施の形態２
実施の形態２では、インバータゲート回路の別の形態となるインバータゲート回路２０ａ、３０ａについて説明する。なお、インバータゲート回路２０ａ、３０ａは実質的に同じ回路であるため、以下ではインバータゲート回路２０ａについて説明を行う。また、実施の形態１で説明した構成要素については、実施の形態１と同じ符号を付して説明を省略する。
図８に実施の形態２にかかるインバータゲート回路２０ａの回路図を示す。図８に示すように、インバータゲート回路２０ａは、インバータゲート回路２０のスイッチユニット４１をスイッチユニット４１ａに置き換えたものである。スイッチユニット４１ａは、接続形態切替回路４３を接続形態切替回路４３ａに置き換えたものである。
接続形態切替回路４３ａは、接続形態切替回路４３に第４のスイッチ（例えば、スイッチＳＷ１４）を追加したものである。スイッチＳＷ１４は、第１のトランジスタ（例えば、ＮＭＯＳトランジスタＮ２１）の第１の端子（例えば、ドレイン）と出力端子との間に接続される。このスイッチＳＷ１４は、スイッチＳＷ１１〜ＳＷ１３と同様に制御信号（例えば、ＷＬ比制御信号ＷＬＣ）によって開閉状態が制御される。
また、スイッチユニット４１ａは、スイッチユニット４１と同様に、第１のトランジスタ（例えば、ＮＭＯＳトランジスタＮ２１）及び第２のトランジスタ（例えば、ＮＭＯＳトランジスタＮ２２）を有する。スイッチユニット４１では、２つのトランジスタのＷ／Ｌ比を同じ設定とした。しかし、ＮＭＯＳトランジスタＮ２１、Ｎ２２は、異なるＷ／Ｌ比のトランジスタである。例えば、ＮＭＯＳトランジスタＮ２１のＷ／Ｌ比は、ＮＭＯＳトランジスタＮ２１の１．５倍に設定する。
このインバータゲート回路２０ａは、インバータゲート回路２０と同様に、ＷＬ比制御信号ＷＬＣに応じてスイッチユニット４１ａ内に構成されるスイッチトランジスタのＷ／Ｌ比を変更することができる。そこで、図９に実施の形態２にかかるインバータゲート回路２０ａの接続形態の種類を説明する図を示す。なお、図９において、「＋」はトランジスタを直列接続する状態を示し、「｜｜」はトランジスタを並列接続する状態を示す。
図９に示すように、インバータゲート回路２０ａでは、４種類の接続形態を取りうる。第１の接続形態（ＷＬ比選択信号ＷＬＳＥＬ＝１）では、スイッチＳＷ１１、ＳＷ１４をオン状態とし、スイッチＳＷ１２、ＳＷ１３をオフ状態とする。これにより、インバータゲート回路２０ａのスイッチユニットは、ＮＭＯＳトランジスタＮ１１、Ｎ１２が出力端子と接地配線ＶＳＳとの間に直列に接続される形態となる。つまり、この第１の接続形態では、ＮＭＯＳトランジスタＮ１１、Ｎ１２が直列接続されたものがスイッチトランジスタとなる。このスイッチトランジスタのＷ／Ｌ比は、ＮＭＯＳトランジスタＮ１１のＷ／Ｌ比を１倍とした場合に比べて０．６倍となる。
第２の接続形態（ＷＬ比選択信号ＷＬＳＥＬ＝２）では、スイッチＳＷ１１、ＳＷ１３がオフ状態となり、スイッチＳＷ１２、ＳＷ１４がオン状態となる。これにより、インバータゲート回路２０ａのスイッチユニットは、ＮＭＯＳトランジスタＮ１１のみが出力端子と接地配線ＶＳＳとの間に接続される形態となる。つまり、この第２の接続形態では、ＮＭＯＳトランジスタＮ１１のみでスイッチトランジスタが構成される。このスイッチトランジスタのＷ／Ｌ比は、ＮＭＯＳトランジスタＮ１１のＷ／Ｌ比となる１倍となる。
第３の接続形態（ＷＬ比選択信号ＷＬＳＥＬ＝３）では、スイッチＳＷ１１、ＳＷ１４がオフ状態となり、スイッチＳＷ１２、ＳＷ１３がオン状態となる。なお、この第３の接続形態では、スイッチＳＷ１２の開閉状態はオン状態とオフ状態とのいずれであっても良い。これにより、インバータゲート回路２０ａのスイッチユニットは、ＮＭＯＳトランジスタＮ１２のみが出力端子と接地配線ＶＳＳとの間に接続された形態となる。つまり、この第３の接続形態では、ＮＭＯＳトランジスタＮ１２のみでスイッチトランジスタが構成される。このスイッチトランジスタのＷ／Ｌ比は、ＮＭＯＳトランジスタＮ１２のＷ／Ｌ比となる１．５倍となる。
第４の接続形態（ＷＬ比選択信号ＷＬＳＥＬ＝４）では、スイッチＳＷ１１がオフ状態となり、スイッチＳＷ１２、ＳＷ１３、ＳＷ１４がオン状態となる。これにより、インバータゲート回路２０ａのスイッチユニットは、ＮＭＯＳトランジスタＮ１１、Ｎ１２が出力端子と接地配線ＶＳＳとの間で並列接続された形態となる。つまり、この第４の接続形態では、ＮＭＯＳトランジスタＮ１１、Ｎ１２が並列接続されたものがスイッチトランジスタとなる。このスイッチトランジスタのＷ／Ｌ比は、ＮＭＯＳトランジスタＮ１１のＷ／Ｌ比を１倍とした場合に比べて２．５倍となる。
上記説明より、実施の形態２にかかるインバータゲート回路２０ａを用いた半導体装置では、実施の形態１にかかるインバータゲート回路２０を用いた半導体装置に比べてスイッチユニット内で構成されるスイッチトランジスタのＷ／Ｌ比の可変幅が広い。これにより、実施の形態２にかかる半導体装置は、実施の形態１にかかる半導体装置よりも消費電力を削減する効果と発振精度を向上させる効果が高い。
実施の形態３
実施の形態３では、インバータゲート回路の別の形態となるインバータゲート回路２０ｂ、３０ｂについて説明する。なお、インバータゲート回路２０ｂ、３０ｂは実質的に同じ回路であるため、以下ではインバータゲート回路２０ｂについて説明を行う。また、実施の形態１で説明した構成要素については、実施の形態１と同じ符号を付して説明を省略する。
図１０に実施の形態３にかかるインバータゲート回路２０ｂの回路図を示す。図１０に示すように、実施の形態３にかかるインバータゲート回路２０ｂは、スイッチユニット４１に代えてスイッチユニット４１ｂを有する。スイッチユニット４１ｂは、単位セル４２に加えて、第３のトランジスタ（例えば、ＮＭＯＳトランジスタＮ３１）及び第２の接続形態切替回路（例えば、接続形態切替回路４３ｂ）を有する。また、インバータゲート回路２０ｂでは、単位セル４２がユニット内電源配線ＵＰ１１と出力端子との間に設けられる。なお、実施の形態３の説明では、接続形態切替回路４３を第１の接続形態切替回路とする。また、実施の形態３では、ＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ３１のＷ／Ｌ比は同じであるものとする。
ＮＭＯＳトランジスタＮ３１は、第２の端子（例えば、ソース）が接地配線ＶＳＳに接続され、第１の端子（例えば、ドレイン）が接続形態切替回路４３ｂに接続される。接続形態切替回路４３ｂは、出力端子と接地配線ＶＳＳとの間に設けられる。そして、接続形態切替回路４３ｂは、制御信号（例えば、ＷＬ比制御信号ＷＬＣ）に応じて、出力端子と接地配線ＶＳＳとの間における単位セル４２とＮＭＯＳトランジスタＮ３１との接続形態を切り替える。
接続形態切替回路４３ｂは、出力端子と接地配線ＶＳＳとの間に直列に接続され、ＷＬ比制御信号ＷＬＣに応じて導通状態と遮断状態とが切り替えられる第４のスイッチ（例えば、スイッチＳＷ３１）、第５のスイッチ（例えば、スイッチＳＷ３２）及び第６のスイッチ（スイッチＳＷ３３）を有する。スイッチＳＷ３１は、一端がスイッチＳＷ３３の他端及びＮＭＯＳトランジスタＮ３１のドレインと接続され、他端がスイッチＳＷ３２の一端及びユニット内電源配線ＵＰ１１に接続される。スイッチＳＷ３２は、一端がスイッチＳＷ３１の他端及びユニット内電源配線ＵＰ１１と接続され、他端が接地配線ＶＳＳに接続される。スイッチＳＷ３３は、一端が出力端子と接続され、他端がスイッチＳＷ３１の一端及びＮＭＯＳトランジスタＮ３１のドレインに接続される。
このインバータゲート回路２０ｂは、インバータゲート回路２０と同様に、ＷＬ比制御信号ＷＬＣに応じてスイッチユニット４１ｂ内に構成されるスイッチトランジスタのＷ／Ｌ比を変更することができる。そこで、図１１に実施の形態３にかかるインバータゲート回路２０ｂの接続形態の種類を説明する図を示す。
図１１に示すように、インバータゲート回路２０ｂでは、７種類の接続形態を取りうる。第１の接続形態（ＷＬ比選択信号ＷＬＳＥＬ＝１）では、スイッチＳＷ１１、ＳＷ３１をオン状態とし、その他のスイッチをオフ状態とする。これにより、インバータゲート回路２０ｂのスイッチユニットは、ＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ３１が出力端子と接地配線ＶＳＳとの間に直列に接続される形態となる。つまり、この第１の接続形態では、ＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ３１が直列接続されたものがスイッチトランジスタとなる。このスイッチトランジスタのＷ／Ｌ比は、１つのＮＭＯＳトランジスタによりスイッチトランジスタを構成した場合に比べて１／３倍となる。
第２の接続形態（ＷＬ比選択信号ＷＬＳＥＬ＝２）では、スイッチＳＷ１２、ＳＷ３１がオン状態となり、その他のスイッチがオフ状態となる。これにより、インバータゲート回路２０ｂのスイッチユニットは、ＮＭＯＳトランジスタＮ１１、Ｎ３１が出力端子と接地配線ＶＳＳとの間に直列接続される形態となる。つまり、この第２の接続形態では、ＮＭＯＳトランジスタＮ１１、Ｎ３１でスイッチトランジスタが構成される。このスイッチトランジスタのＷ／Ｌ比は、１つのＮＭＯＳトランジスタによりスイッチトランジスタを構成した場合に比べて１／２倍となる。
第３の接続形態（ＷＬ比選択信号ＷＬＳＥＬ＝３）では、スイッチＳＷ１２、ＳＷ１３、ＳＷ３１がオン状態となり、その他のスイッチがオフ状態となる。これにより、インバータゲート回路２０ｂのスイッチユニットは、出力端子と接地配線ＶＳＳとの間においてＮＭＯＳトランジスタＮ１１、Ｎ１２が並列接続され、かつ、この並列接続されたトランジスタにＮＭＯＳトランジスタＮ３１が直列接続された形態となる。つまり、この第３の接続形態では、ＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ３１によりスイッチトランジスタが構成される。このスイッチトランジスタのＷ／Ｌ比は、１つのＮＭＯＳトランジスタによりスイッチトランジスタを構成した場合に比べて２／３倍となる。
第４の接続形態（ＷＬ比選択信号ＷＬＳＥＬ＝４）では、スイッチＳＷ１２、ＳＷ３２がオン状態となり、その他のスイッチがオフ状態となる。これにより、インバータゲート回路２０ｂのスイッチユニットは、ＮＭＯＳトランジスタＮ１１のみが出力端子と接地配線ＶＳＳとの間に接続された形態となる。つまり、この第４の接続形態では、ＮＭＯＳトランジスタＮ１１のみによりスイッチトランジスタが構成される。このスイッチトランジスタのＷ／Ｌ比は、１つのＮＭＯＳトランジスタによりスイッチトランジスタを構成した場合と同じ１倍となる。
第５の接続形態（ＷＬ比選択信号ＷＬＳＥＬ＝５）では、スイッチＳＷ１１、ＳＷ３２、ＳＷ３３がオン状態となり、その他のスイッチがオフ状態となる。これにより、インバータゲート回路２０ｂのスイッチユニットは、出力端子と接地配線ＶＳＳとの間においてＮＭＯＳトランジスタＮ１１、Ｎ１２が直列接続され、かつ、この直列接続されたトランジスタにＮＭＯＳトランジスタＮ３１が並列接続された形態となる。つまり、この第５の接続形態では、ＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ３１によりスイッチトランジスタが構成される。このスイッチトランジスタのＷ／Ｌ比は、１つのＮＭＯＳトランジスタによりスイッチトランジスタを構成した場合に比べて３／２倍となる。
第６の接続形態（ＷＬ比選択信号ＷＬＳＥＬ＝６）では、スイッチＳＷ１２、ＳＷ３２、ＳＷ３３がオン状態となり、その他のスイッチがオフ状態となる。これにより、インバータゲート回路２０ｂのスイッチユニットは、出力端子と接地配線ＶＳＳとの間においてＮＭＯＳトランジスタＮ１１、Ｎ３１が並列接続された形態となる。つまり、この第６の接続形態では、ＮＭＯＳトランジスタＮ１１、Ｎ３１によりスイッチトランジスタが構成される。このスイッチトランジスタのＷ／Ｌ比は、１つのＮＭＯＳトランジスタによりスイッチトランジスタを構成した場合に比べて２倍となる。
第７の接続形態（ＷＬ比選択信号ＷＬＳＥＬ＝７）では、スイッチＳＷ１２、ＳＷ１３、ＳＷ３２、ＳＷ３３がオン状態となり、その他のスイッチがオフ状態となる。これにより、インバータゲート回路２０ｂのスイッチユニットは、出力端子と接地配線ＶＳＳとの間においてＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ３１が並列接続された形態となる。つまり、この第７の接続形態では、ＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ３１によりスイッチトランジスタが構成される。このスイッチトランジスタのＷ／Ｌ比は、１つのＮＭＯＳトランジスタによりスイッチトランジスタを構成した場合に比べて３倍となる。
上記説明より、実施の形態３にかかるインバータゲート回路２０ｂを用いた半導体装置では、実施の形態１にかかるインバータゲート回路２０を用いた半導体装置に比べてスイッチユニット内で構成されるスイッチトランジスタのＷ／Ｌ比の可変幅が広い。これにより、実施の形態３にかかる半導体装置は、実施の形態１にかかる半導体装置よりも消費電力を削減する効果と発振精度を向上させる効果が高い。
実施の形態４
実施の形態４では、インバータゲート回路の別の形態となるインバータゲート回路２０ｃ、３０ｃについて説明する。なお、インバータゲート回路２０ｃ、３０ｃは実質的に同じ回路であるため、以下ではインバータゲート回路２０ｃについて説明を行う。また、実施の形態１、３で説明した構成要素については、実施の形態１、３と同じ符号を付して説明を省略する。
図１２に実施の形態４にかかるインバータゲート回路２０ｃの回路図を示す。図１２に示すように、実施の形態４にかかるインバータゲート回路２０ｃは、スイッチユニット４１ｂに代えてスイッチユニット４１ｃを有する。スイッチユニット４１ｃは、インバータゲート回路２０ｂに加えて、第４のトランジスタ（例えば、ＮＭＯＳトランジスタＮ４１）及び第３の接続形態切替回路（例えば、接続形態切替回路４３ｃ）を有する。また、インバータゲート回路２０ｃでは、単位セル４２が第１のユニット内電源配線ＵＰ２１と出力端子との間に設けられ、接続形態切替回路４３ｂが第２のユニット内出源配線ＵＰ２２と出力端との間に設けられ、ＮＭＯＳトランジスタＮ３１のソースが第２のユニット内電源配線ＵＰ２１に接続される。なお、実施の形態４の説明では、接続形態切替回路４３を第１の接続形態切替回路とする。また、実施の形態４では、ＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ３１、Ｎ４１のＷ／Ｌ比は同じであるものとする。
ＮＭＯＳトランジスタＮ４１は、第２の端子（例えば、ソース）が接地配線ＶＳＳに接続され、第１の端子（例えば、ドレイン）が接続形態切替回路４３ｃに接続される。接続形態切替回路４３ｃは、出力端子と接地配線ＶＳＳとの間に設けられる。そして、接続形態切替回路４３ｃは、制御信号（例えば、ＷＬ比制御信号ＷＬＣ）に応じて、出力端子と接地配線ＶＳＳとの間における、単位セル４２及びＮＭＯＳトランジスタＮ３１からなるスイッチユニットと、ＮＭＯＳトランジスタＮ４１と、の接続形態を切り替える。
接続形態切替回路４３ｃは、出力端子と接地配線ＶＳＳとの間に直列に接続され、ＷＬ比制御信号ＷＬＣに応じて導通状態と遮断状態とが切り替えられる第７のスイッチ（例えば、スイッチＳＷ４１）、第８のスイッチ（例えば、スイッチＳＷ４２）及び第９のスイッチ（スイッチＳＷ４３）を有する。スイッチＳＷ４１は、一端がスイッチＳＷ４３の他端及びＮＭＯＳトランジスタＮ４１のドレインと接続され、他端がスイッチＳＷ４２の一端及びユニット内電源配線ＵＰ２２に接続される。スイッチＳＷ４２は、一端がスイッチＳＷ４１の他端及びユニット内電源配線ＵＰ２２と接続され、他端が接地配線ＶＳＳに接続される。スイッチＳＷ４３は、一端が出力端子と接続され、他端がスイッチＳＷ４１の一端及びＮＭＯＳトランジスタＮ４１のドレインに接続される。
このインバータゲート回路２０ｃは、インバータゲート回路２０と同様に、ＷＬ比制御信号ＷＬＣに応じてスイッチユニット４１ｃ内に構成されるスイッチトランジスタのＷ／Ｌ比を変更することができる。そこで、図１３に実施の形態４にかかるインバータゲート回路２０ｃの接続形態の種類を説明する図を示す。
図１３に示すように、インバータゲート回路２０ｃでは、１５種類の接続形態を取りうる。第１の接続形態（ＷＬ比選択信号ＷＬＳＥＬ＝１）では、スイッチＳＷ１１、ＳＷ３１、ＳＷ４１をオン状態とし、その他のスイッチをオフ状態とする。これにより、インバータゲート回路２０ｃのスイッチユニットは、ＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ３１、Ｎ４１が出力端子と接地配線ＶＳＳとの間に直列に接続される形態となる。つまり、この第１の接続形態では、ＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ３１、Ｎ４１が直列接続されたものがスイッチトランジスタとなる。このスイッチトランジスタのＷ／Ｌ比は、１つのＮＭＯＳトランジスタによりスイッチトランジスタを構成した場合に比べて１／４倍となる。
第２の接続形態（ＷＬ比選択信号ＷＬＳＥＬ＝２）では、スイッチＳＷ１２、ＳＷ３１、ＳＷ４１がオン状態となり、その他のスイッチがオフ状態となる。これにより、インバータゲート回路２０ｃのスイッチユニットは、ＮＭＯＳトランジスタＮ１１、Ｎ３１、Ｎ４１が出力端子と接地配線ＶＳＳとの間に直列接続される形態となる。つまり、この第２の接続形態では、ＮＭＯＳトランジスタＮ１１、Ｎ３１、Ｎ４１でスイッチトランジスタが構成される。このスイッチトランジスタのＷ／Ｌ比は、１つのＮＭＯＳトランジスタによりスイッチトランジスタを構成した場合に比べて１／３倍となる。
第３の接続形態（ＷＬ比選択信号ＷＬＳＥＬ＝３）では、スイッチＳＷ１２、ＳＷ１３、ＳＷ３１、ＳＷ４１がオン状態となり、その他のスイッチがオフ状態となる。これにより、インバータゲート回路２０ｃのスイッチユニットは、出力端子と接地配線ＶＳＳとの間においてＮＭＯＳトランジスタＮ１１、Ｎ１２が並列接続され、かつ、この並列接続されたトランジスタにＮＭＯＳトランジスタＮ３１、Ｎ４１が直列接続された形態となる。つまり、この第３の接続形態では、ＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ３１、Ｎ４１によりスイッチトランジスタが構成される。このスイッチトランジスタのＷ／Ｌ比は、１つのＮＭＯＳトランジスタによりスイッチトランジスタを構成した場合に比べて２／５倍となる。
第４の接続形態（ＷＬ比選択信号ＷＬＳＥＬ＝４）では、スイッチＳＷ１２、ＳＷ３２、ＳＷ４１がオン状態となり、その他のスイッチがオフ状態となる。これにより、インバータゲート回路２０ｃのスイッチユニットは、出力端子と接地配線ＶＳＳとの間においてＮＭＯＳトランジスタＮ１１、Ｎ４１が直列接続された形態となる。つまり、この第４の接続形態では、ＮＭＯＳトランジスタＮ１１、Ｎ４１によりスイッチトランジスタが構成される。このスイッチトランジスタのＷ／Ｌ比は、１つのＮＭＯＳトランジスタによりスイッチトランジスタを構成した場合に比べて１／２倍となる。
第５の接続形態（ＷＬ比選択信号ＷＬＳＥＬ＝５）では、スイッチＳＷ１１、ＳＷ３２、ＳＷ３３、ＳＷ４１がオン状態となり、その他のスイッチがオフ状態となる。これにより、インバータゲート回路２０ｃのスイッチユニットは、出力端子と接地配線ＶＳＳとの間においてＮＭＯＳトランジスタＮ１１、Ｎ１２とが直列に接続され、この直列接続されたＮＭＯＳトランジスタＮ１１、Ｎ１２にＮＭＳＯトランジスタＮ３１が並列接続され、かつ、ＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３にＮＭＯＳとトランジスタＮ４１が直列接続された形態となる。つまり、この第５の接続形態では、ＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ３１、Ｎ４１によりスイッチトランジスタが構成される。このスイッチトランジスタのＷ／Ｌ比は、１つのＮＭＯＳトランジスタによりスイッチトランジスタを構成した場合に比べて３／５倍となる。
第６の接続形態（ＷＬ比選択信号ＷＬＳＥＬ＝６）では、スイッチＳＷ１２、ＳＷ３２、ＳＷ３３、ＳＷ４１がオン状態となり、その他のスイッチがオフ状態となる。これにより、インバータゲート回路２０ｃのスイッチユニットは、出力端子と接地配線ＶＳＳとの間においてＮＭＯＳトランジスタＮ１１、Ｎ３１とが並列に接続され、この並列接続されたＮＭＯＳトランジスタＮ１１、Ｎ３１にＮＭＳＯトランジスタＮ４１が直列接続された形態となる。つまり、この第６の接続形態では、ＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ４１によりスイッチトランジスタが構成される。このスイッチトランジスタのＷ／Ｌ比は、１つのＮＭＯＳトランジスタによりスイッチトランジスタを構成した場合に比べて２／３倍となる。
第７の接続形態（ＷＬ比選択信号ＷＬＳＥＬ＝７）では、スイッチＳＷ１２、ＳＷ１３、ＳＷ３２、ＳＷ３３、ＳＷ４１がオン状態となり、その他のスイッチがオフ状態となる。これにより、インバータゲート回路２０ｃのスイッチユニットは、出力端子と接地配線ＶＳＳとの間においてＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ３１が並列に接続され、かつ、この並列接続されたＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ３１にＮＭＳＯトランジスタＮ４１が直列接続された形態となる。つまり、この第７の接続形態では、ＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ３１、Ｎ４１によりスイッチトランジスタが構成される。このスイッチトランジスタのＷ／Ｌ比は、１つのＮＭＯＳトランジスタによりスイッチトランジスタを構成した場合に比べて３／４倍となる。
第８の接続形態（ＷＬ比選択信号ＷＬＳＥＬ＝８）では、スイッチＳＷ１２、ＳＷ３２、ＳＷ４２がオン状態となり、その他のスイッチがオフ状態となる。これにより、インバータゲート回路２０ｃのスイッチユニットは、出力端子と接地配線ＶＳＳとの間においてＮＭＯＳトランジスタＮ１１のみが接続された形態となる。つまり、この第８の接続形態では、ＮＭＯＳトランジスタＮ１１によりスイッチトランジスタが構成される。このスイッチトランジスタのＷ／Ｌ比は、１つのＮＭＯＳトランジスタによりスイッチトランジスタを構成した場合と同じ１倍となる。
第９の接続形態（ＷＬ比選択信号ＷＬＳＥＬ＝９）では、スイッチＳＷ１１、ＳＷ３１、ＳＷ４２、ＳＷ４３がオン状態となり、その他のスイッチがオフ状態となる。これにより、インバータゲート回路２０ｃのスイッチユニットは、出力端子と接地配線ＶＳＳとの間においてＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ３１が直列接続され、かつ、この直列接続されたトランジスタにＮＭＯＳトランジスタＮ４１が並列接続された形態となる。つまり、この第９の接続形態では、ＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ３１、Ｎ４１によりスイッチトランジスタが構成される。このスイッチトランジスタのＷ／Ｌ比は、１つのＮＭＯＳトランジスタによりスイッチトランジスタを構成した場合に比べて４／３倍となる。
第１０の接続形態（ＷＬ比選択信号ＷＬＳＥＬ＝１０）では、スイッチＳＷ１２、ＳＷ３１、ＳＷ４２、ＳＷ４３がオン状態となり、その他のスイッチがオフ状態となる。これにより、インバータゲート回路２０ｃのスイッチユニットは、出力端子と接地配線ＶＳＳとの間においてＮＭＯＳトランジスタＮ１１、Ｎ３１、Ｎ４１が並列接続された形態となる。つまり、この第１０の接続形態では、ＮＭＯＳトランジスタＮ１１、Ｎ３１、Ｎ３１によりスイッチトランジスタが構成される。このスイッチトランジスタのＷ／Ｌ比は、１つのＮＭＯＳトランジスタによりスイッチトランジスタを構成した場合に比べて３／２倍となる。
第１１の接続形態（ＷＬ比選択信号ＷＬＳＥＬ＝１１）では、スイッチＳＷ１２、ＳＷ１３、ＳＷ３１、ＳＷ４２、ＳＷ４３がオン状態となり、その他のスイッチがオフ状態となる。これにより、インバータゲート回路２０ｃのスイッチユニットは、出力端子と接地配線ＶＳＳとの間においてＮＭＯＳトランジスタＮ１１、Ｎ１２が並列接続され、この並列接続されたＮＭＯＳトランジスタＮ１１、Ｎ１２にＮＭＯＳトランジスタＮ３１が直列接続され、さらに、ＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３に対してＮＭＯＳトランジスタＮ４１が並列接続された形態となる。つまり、この第１１の接続形態では、ＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ３１、Ｎ４１によりスイッチトランジスタが構成される。このスイッチトランジスタのＷ／Ｌ比は、１つのＮＭＯＳトランジスタによりスイッチトランジスタを構成した場合に比べて５／３倍となる。
第１２の接続形態（ＷＬ比選択信号ＷＬＳＥＬ＝１２）では、スイッチＳＷ１２、ＳＷ３２、ＳＷ４２、ＳＷ４３がオン状態となり、その他のスイッチがオフ状態となる。これにより、インバータゲート回路２０ｃのスイッチユニットは、出力端子と接地配線ＶＳＳとの間においてＮＭＯＳトランジスタＮ１１、Ｎ４１が並列接続された形態となる。つまり、この第１２の接続形態では、ＮＭＯＳトランジスタＮ１１、Ｎ４１によりスイッチトランジスタが構成される。このスイッチトランジスタのＷ／Ｌ比は、１つのＮＭＯＳトランジスタによりスイッチトランジスタを構成した場合に比べて２倍となる。
第１３の接続形態（ＷＬ比選択信号ＷＬＳＥＬ＝１３）では、スイッチＳＷ１１、ＳＷ３２、ＳＷ３３、ＳＷ４２、ＳＷ４３がオン状態となり、その他のスイッチがオフ状態となる。これにより、インバータゲート回路２０ｃのスイッチユニットは、出力端子と接地配線ＶＳＳとの間においてＮＭＯＳトランジスタＮ１１、Ｎ１２が直列接続され、この直列接続されたＮＭＯＳトランジスタＮ１１、Ｎ１２にＮＭＯＳトランジスタＮ３１とＮＭＯＳトランジスタＮ４１が並列接続された形態となる。つまり、この第１３の接続形態では、ＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ３１、Ｎ４１によりスイッチトランジスタが構成される。このスイッチトランジスタのＷ／Ｌ比は、１つのＮＭＯＳトランジスタによりスイッチトランジスタを構成した場合に比べて５／２倍となる。
第１４の接続形態（ＷＬ比選択信号ＷＬＳＥＬ＝１４）では、スイッチＳＷ１２、ＳＷ３２、ＳＷ３３、ＳＷ４２、ＳＷ４３がオン状態となり、その他のスイッチがオフ状態となる。これにより、インバータゲート回路２０ｃのスイッチユニットは、出力端子と接地配線ＶＳＳとの間においてＮＭＯＳトランジスタＮ１１、Ｎ３１、Ｎ４１が並列接続された形態となる。つまり、この第１４の接続形態では、ＮＭＯＳトランジスタＮ１１、Ｎ３１、Ｎ４１によりスイッチトランジスタが構成される。このスイッチトランジスタのＷ／Ｌ比は、１つのＮＭＯＳトランジスタによりスイッチトランジスタを構成した場合に比べて３倍となる。
第１５の接続形態（ＷＬ比選択信号ＷＬＳＥＬ＝１５）では、スイッチＳＷ１２、ＳＷ１３、ＳＷ３２、ＳＷ３３、ＳＷ４２、ＳＷ４３がオン状態となり、その他のスイッチがオフ状態となる。これにより、インバータゲート回路２０ｃのスイッチユニットは、出力端子と接地配線ＶＳＳとの間においてＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ３１、Ｎ４１が並列接続された形態となる。つまり、この第１４の接続形態では、ＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ３１、Ｎ４１によりスイッチトランジスタが構成される。このスイッチトランジスタのＷ／Ｌ比は、１つのＮＭＯＳトランジスタによりスイッチトランジスタを構成した場合に比べて４倍となる。
上記説明より、実施の形態４にかかるインバータゲート回路２０ｃを用いた半導体装置では、実施の形態１にかかるインバータゲート回路２０を用いた半導体装置に比べてスイッチユニット内で構成されるスイッチトランジスタのＷ／Ｌ比の可変幅が広く、かつ、可変ステップが多い。これにより、実施の形態４にかかる半導体装置は、実施の形態１にかかる半導体装置よりも消費電力を削減する効果と発振精度を向上させる効果が高い。
実施の形態５
実施の形態５では、インバータゲート回路の別の形態となるインバータゲート回路２０ｄ、３０ｄについて説明する。なお、インバータゲート回路２０ｄ、３０ｄは実質的に同じ回路であるため、以下ではインバータゲート回路２０ｄについて説明を行う。また、実施の形態１、３で説明した構成要素については、実施の形態１と同じ符号を付して説明を省略する。
図１４に実施の形態５にかかるインバータゲート回路２０ｄの回路図を示す。図１４に示すように、実施の形態５にかかるインバータゲート回路２０ｄは、スイッチユニット４１に代えてスイッチユニット４１ｄを有する。スイッチユニット４１ｄは、単位セル４２（以下、第１の単位セルと称す）に加えて、第２の単位セル（例えば、単位セル４４）及び第３の接続形態切替回路（例えば、接続形態切替回路４６）を有する。
単位セル４２は、第１のトランジスタ（例えば、ＮＭＯＳトランジスタＮ１１）、第２のトランジスタ（例えば、ＮＭＯＳトランジスタＮ１２）、第１の接続形態切替回路（例えば、接続形態切替回路４３）を有する。ＮＭＯＳトランジスタＮ１１は、出力端子にドレインが接続され、ソースが接続形態切替回路４３に接続される。ＮＭＯＳトランジスタＮ１２は、第１のユニット内電源配線ＵＰ３１にソースが接続され、ドレインが接続形態切替回路４３に接続される。接続形態切替回路４３は、出力端子と第１のユニット内電源配線ＵＰ３１との間に設けられ、ＷＬ比制御信号ＷＬＣに応じて、出力端子と第１のユニット内電源配線ＵＰ３１との間におけるＮＭＯＳトランジスタＮ１１、Ｎ１２の接続形態を切り替える。
単位セル４４は、第３のトランジスタ（例えば、ＮＭＯＳトランジスタＮ５１）、第４のトランジスタ（例えば、ＮＭＯＳトランジスタＮ５２）、第２の接続形態切替回路（例えば、接続形態切替回路４５）を有する。ＮＭＯＳトランジスタＮ５１は、第２のユニット内電源配線ＵＰ３２にドレインが接続され、ソースが接続形態切替回路４５に接続される。ＮＭＯＳトランジスタＮ５２は、ソースが接地配線ＶＳＳに接続され、ドレインが接続形態切替回路４５に接続される。接続形態切替回路４５は、出力端子と第２のユニット内電源配線ＵＰ３２との間に設けられ、ＷＬ比制御信号ＷＬＣに応じて、第２のユニット内電源配線ＵＰ３２と出力端子との間におけるＮＭＯＳトランジスタＮ５１、Ｎ５２の接続形態を切り替える。
接続形態切替回路４６は、出力端子と接地配線ＶＳＳとの間に設けられ、ＷＬ比制御信号ＷＬＣに応じて、出力端子と接地配線ＶＳＳとの間における単位セル４２、４４の接続形態を切り替える。
ここで、接続形態切替回路４３、接続形態切替回路４５、接続形態切替回路４６は以下のような構成となる。接続形態切替回路４３は、出力端子と第１のユニット内電源配線ＵＰ３１との間に直列に接続され、ＷＬ比制御信号ＷＬＣに応じて導通状態と遮断状態とが切り替えられる第１のスイッチ（例えば、スイッチＳＷ１１）、第２のスイッチ（例えば、スイッチＳＷ１２）及び第３のスイッチ（例えば、スイッチＳＷ１３）を有する。スイッチＳＷ１１は、一端がスイッチＳＷ１３の他端及びＮＭＯＳトランジスタＮ１２のドレインと接続され、他端がスイッチＳＷ１２の一端及びＮＭＯＳトランジスタＮ１１のソースに接続される。スイッチＳＷ１２は、一端がスイッチＳＷ１１の他端及びＮＭＯＳトランジスタＮ１１のソースと接続され、他端が第１のユニット内電源配線ＵＰ３１に接続される。スイッチＳＷ１３は、一端が出力端子と接続され、他端がスイッチＳＷ１１の一端及びＮＭＯＳトランジスタＮ１２のドレインに接続される。
接続形態切替回路４５は、第２のユニット内電源配線ＵＰ３２と接地配線ＶＳＳとの間に直列に接続され、ＷＬ比制御信号ＷＬＣに応じて導通状態と遮断状態とが切り替えられる第４のスイッチ（例えば、スイッチＳＷ５１）、第５のスイッチ（例えば、スイッチＳＷ５２）及び第６のスイッチ（例えば、スイッチＳＷ５３）を有する。スイッチＳＷ５１は、一端がスイッチＳＷ５３の他端及びＮＭＯＳトランジスタＮ５２のドレインと接続され、他端がスイッチＳＷ５２の一端及びＮＭＯＳトランジスタＮ５１のソースに接続される。スイッチＳＷ５２は、一端がスイッチＳＷ５１の他端及びＮＭＯＳトランジスタＮ５１のソースと接続され、他端が接地配線ＶＳＳに接続される。スイッチＳＷ５３は、一端が第２のユニット内電源配線ＵＰ３２と接続され、他端がスイッチＳＷ５１の一端及びＮＭＯＳトランジスタＮ５２のドレインに接続される。
接続形態切替回路４６は、出力端子と接地配線ＶＳＳとの間に直列に接続され、ＷＬ比制御信号ＷＬＣに応じて導通状態と遮断状態とが切り替えられる第７のスイッチ（例えば、スイッチＳＷ６１）、第８のスイッチ（例えば、スイッチＳＷ６２）及び第９のスイッチ（スイッチＳＷ６３）を有する。スイッチＳＷ６１は、一端がスイッチＳＷ６３の他端及び第２のユニット内電源配線ＵＰ３２と接続され、他端がスイッチＳＷ６２の一端及び第１のユニット内電源配線ＵＰ３１に接続される。スイッチＳＷ６２は、一端がスイッチＳＷ６１の他端及び第１のユニット内電源配線ＵＰ３１と接続され、他端が接地配線ＶＳＳに接続される。スイッチＳＷ６３は、一端が出力端子と接続され、他端がスイッチＳＷ６１の一端及び第２のユニット内電源配線ＵＰ３２に接続される。
このインバータゲート回路２０ｄは、インバータゲート回路２０と同様に、ＷＬ比制御信号ＷＬＣに応じてスイッチユニット４１ｄ内に構成されるスイッチトランジスタのＷ／Ｌ比を変更することができる。そこで、図１５に実施の形態５にかかるインバータゲート回路２０ｄの接続形態の種類を説明する図を示す。
図１５に示すように、インバータゲート回路２０ｄでは、５種類の接続形態を取りうる。第１の接続形態（ＷＬ比選択信号ＷＬＳＥＬ＝１）では、スイッチＳＷ１１、ＳＷ５１、ＳＷ６１をオン状態とし、その他のスイッチをオフ状態とする。これにより、インバータゲート回路２０ｄのスイッチユニットは、ＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ５１、Ｎ５２が出力端子と接地配線ＶＳＳとの間に直列に接続される形態となる。つまり、この第１の接続形態では、ＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ５１、Ｎ５２が直列接続されたものがスイッチトランジスタとなる。このスイッチトランジスタのＷ／Ｌ比は、１つのＮＭＯＳトランジスタによりスイッチトランジスタを構成した場合に比べて１／４倍となる。
第２の接続形態（ＷＬ比選択信号ＷＬＳＥＬ＝２）では、スイッチＳＷ１１、ＳＷ５１、ＳＷ６２がオン状態となり、その他のスイッチがオフ状態となる。これにより、インバータゲート回路２０ｄのスイッチユニットは、ＮＭＯＳトランジスタＮ１１、Ｎ１２が出力端子と接地配線ＶＳＳとの間に直列接続される形態となる。つまり、この第２の接続形態では、ＮＭＯＳトランジスタＮ１１、Ｎ１２でスイッチトランジスタが構成される。このスイッチトランジスタのＷ／Ｌ比は、１つのＮＭＯＳトランジスタによりスイッチトランジスタを構成した場合に比べて１／２倍となる。
第３の接続形態（ＷＬ比選択信号ＷＬＳＥＬ＝３）では、スイッチＳＷ１２、ＳＷ１３、ＳＷ５２、ＳＷ５３、ＳＷ６１がオン状態となり、その他のスイッチがオフ状態となる。これにより、インバータゲート回路２０ｄのスイッチユニットは、出力端子と接地配線ＶＳＳとの間においてＮＭＯＳトランジスタＮ１１、Ｎ１２を直列接続したものと、ＮＭＯＳトランジスタＮ５１、Ｎ５２を直列接続したものと、が並列接続された形態となる。つまり、この第３の接続形態では、ＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ５１、Ｎ５２によりスイッチトランジスタが構成される。このスイッチトランジスタのＷ／Ｌ比は、１つのＮＭＯＳトランジスタによりスイッチトランジスタを構成した場合と同じ１倍となる。
第４の接続形態（ＷＬ比選択信号ＷＬＳＥＬ＝４）では、スイッチＳＷ１２、ＳＷ１３、ＳＷ５２、ＳＷ５３、ＳＷ６２がオン状態となり、その他のスイッチがオフ状態となる。これにより、インバータゲート回路２０ｄのスイッチユニットは、出力端子と接地配線ＶＳＳとの間においてＮＭＯＳトランジスタＮ１１、Ｎ１２が並列接続された形態となる。つまり、この第４の接続形態では、ＮＭＯＳトランジスタＮ１１、Ｎ１２によりスイッチトランジスタが構成される。このスイッチトランジスタのＷ／Ｌ比は、１つのＮＭＯＳトランジスタによりスイッチトランジスタを構成した場合に比べて２倍となる。
第５の接続形態（ＷＬ比選択信号ＷＬＳＥＬ＝５）では、スイッチＳＷ１１、ＳＷ１２、ＳＷ５２、ＳＷ５３、ＳＷ６２、ＳＷ６３がオン状態となり、その他のスイッチがオフ状態となる。これにより、インバータゲート回路２０ｄのスイッチユニットは、出力端子と接地配線ＶＳＳとの間においてＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ５１、Ｎ５２が並列接続に接続された形態となる。つまり、この第５の接続形態では、ＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ５１、Ｎ５２によりスイッチトランジスタが構成される。このスイッチトランジスタのＷ／Ｌ比は、１つのＮＭＯＳトランジスタによりスイッチトランジスタを構成した場合に比べて４倍となる。
上記説明より、実施の形態５にかかるインバータゲート回路２０ｄでは、単位セル４２と単位セル４４を同じ制御信号を用いて制御する。これにより、実施の形態５にかかるインバータゲート回路２０ｄを用いた半導体装置では、実施の形態１にかかるインバータゲート回路２０を用いた半導体装置に比べてスイッチユニット内で構成されるスイッチトランジスタのＷ／Ｌ比の可変幅を広くしながら、ＷＬ比制御信号ＷＬＣの数を削減することができる。これにより、実施の形態５にかかる半導体装置は、実施の形態１にかかる半導体装置よりも消費電力を削減する効果と発振精度を向上させながら、回路を簡略化する事ができる。
実施の形態６
実施の形態６では、実施の形態１で説明した半導体装置１に、外部環境の変化に応じてＷＬ比選択信号ＷＬＳＥＬの値を切り替える選択信号生成部５０を有する半導体装置２について説明する。なお、実施の形態６の説明において、他の実施の形態で説明した構成要素については、他の実施の形態の説明で用いた符号と同じ符号を用いて説明を省略する。また、実施の形態６の説明では、半導体装置１を発振回路１と称す。
図１６に実施の形態６にかかる半導体装置２のブロック図を示す。図１６に示すように、実施の形態６にかかる半導体装置２は、発振回路１に選択信号生成部５０を追加したものである。選択信号生成部５０は、外部環境に応じた接続形態選択信号（例えば、ＷＬ比選択信号ＷＬＳＥＬ）を出力する。選択信号生成部５０は、基準電圧生成回路５１、閾値判定部５２、選択ロジック部５６を有する。
基準電圧生成回路５１は、基準電圧Ｖｒｅｆを生成する。この基準電圧Ｖｒｅｆは、温度に対する変動量が極めて小さな定電圧である。基準電圧生成回路５１は、例えば、バンドギャップリファレンス回路（ＢＧＲ：Band Gap Reference）が用いられる。これにより、実動作時に電源電圧や温度が変動した場合や、出来上がり時にプロセス変動が発生した場合においても、常に一定値の基準電圧Ｖｒｅｆを出力することができる。
閾値判定部５２は、基準電圧Ｖｒｅｆを入力電圧として、スイッチユニットの複数のトランジスタの接続形態がそれぞれ異なる形態に予め固定された複数のインバータゲート回路を有する。図１６に示す例では、閾値判定部５２は、インバータゲート回路５３〜５５を有する。インバータゲート回路５３は、ＷＬ比制御信号ＷＬＣがＷＬ比選択信号ＷＬＳＥＬの値が１に対応する値に固定されたインバータゲート回路２０である。インバータゲート回路５４は、ＷＬ比制御信号ＷＬＣがＷＬ比選択信号ＷＬＳＥＬの値が２に対応する値に固定されたインバータゲート回路２０である。インバータゲート回路５５は、ＷＬ比制御信号ＷＬＣがＷＬ比選択信号ＷＬＳＥＬの値が３に対応する値に固定されたインバータゲート回路２０である。なお、ここでのＷＬ比選択信号ＷＬＳＥＬの値は、例えば、図６に示した表の値である。また、インバータゲート回路５３は出力値ＣＭＰ１を出力し、インバータゲート回路５４は出力値ＣＭＰ２を出力し、インバータゲート回路５５は出力値ＣＭＰ３を出力する。
選択ロジック部５６は、複数のインバータゲート回路の出力値ＣＭＰ１〜ＣＭＰ３の組み合わせに応じてＷＬ比選択信号ＷＬＳＥＬの値を切り替える。
選択信号生成部５０は、上記構成により、半導体チップの温度が変化に応じてハイレベルとなるインバータゲート回路の個数が変化する。例えば、半導体チップの温度が上昇していくにつれて、インバータゲート回路の論理閾値ＶＴＨが低下する。一方、基準電圧Ｖｒｅｆは、半導体チップの温度に対して一定の電圧を維持する。そのため、閾値判定部５２では、半導体チップの温度が上昇していくにつれて、出力値がハイレベルとなるインバータゲート回路の数が減少する。そして、選択信号生成部５０では、選択ロジック部５６によりハイレベルとなるインバータゲート回路の出力値の個数に応じてＷＬ比選択信号ＷＬＳＥＬの値を変化させる。
ここで、選択ロジック部５６における出力値ＣＭＰ１〜３の組み合わせに対するＷＬ比選択信号ＷＬＳＥＬの値の例を説明する。図１７に実施の形態６にかかる半導体装置２における最適制御例を説明する表を示す。なお、図１７では２つの制御例を示した。
図１７の上図に示した制御例１では、ハイレベル（例えば、Ｈ）の数が増加する毎にＷＬ比選択信号ＷＬＳＥＬの値を増加させる。インバータゲート回路５３〜５５の論理閾値ＶＴＨが全て基準電圧Ｖｒｅｆよりも低いことにより、出力値ＣＭＰ１〜ＣＭＰ２がロウレベルとなった場合、発振回路１内のインバータゲート回路２０、３０の論理閾値ＶＴＨを最も高くすることが最適である。そのため、制御例１では、出力値ＣＭＰ１〜ＣＭＰ３がロウレベルである場合は、最も高い論理閾値ＶＴＨを指定できるＷＬ比選択信号ＷＬＳＥＬの値（例えば、１）を選択ロジック部５６が出力する。
インバータゲート回路５３の論理閾値ＶＴＨのみが基準電圧Ｖｒｅｆよりも高いことにより、出力値ＣＭＰ１のみがハイレベルとなった場合、発振回路１内のインバータゲート回路２０、３０の論理閾値ＶＴＨが最も高くなるレベルから１段低くすることが最適である。そのため、制御例１では、全ての出力値ＣＭＰ１のみがハイレベルである場合は、最も高い論理閾値ＶＴＨから１段低い論理閾値ＶＴＨを指定できるＷＬ比選択信号ＷＬＳＥＬの値（例えば、２）を選択ロジック部５６が出力する。
インバータゲート回路５３、５４の論理閾値ＶＴＨが基準電圧Ｖｒｅｆよりも高いことにより、出力値ＣＭＰ１、ＣＭＰ２がハイレベルとなった場合、発振回路１内のインバータゲート回路２０、３０の論理閾値ＶＴＨが最も低くすることが最適である。そのため、制御例１では、全ての出力値ＣＭＰ１、ＣＭＰ２がハイレベルである場合は、最も低い論理閾値ＶＴＨを指定できるＷＬ比選択信号ＷＬＳＥＬの値（例えば、３）を選択ロジック部５６が出力する。なお、実施の形態６にかかる選択ロジック部５６は、３つのＷＬ比選択信号ＷＬＳＥＬを選択できるのみであるため、出力値ＣＭＰ１〜ＣＭＰ３がハイレベルとなった場合は、最も低い論理閾値ＶＴＨを指定するＷＬ比選択信号ＷＬＳＥＬを出力する。
また、図１７の下図に示した制御例２は、制御例１の別の形態であり、出力値ＣＭＰ１〜ＣＭＰ３の全てがロウレベル及び出力値ＣＭＰ１のみがハイレベルの２つの状態でＷＬ比選択信号ＷＬＳＥＬの値を１とし、他の２つの状態ではそれぞれＷＬ比選択信号ＷＬＳＥＬを２、３とするものである。
上記説明より、実施の形態６にかかる半導体装置２では、インバータゲート回路２０と同じ構成のインバータゲート回路を複数個用い、複数のインバータゲート回路に与えるＷＬ比制御信号ＷＬＣを固定値とする。そして、このような複数のインバータゲート回路を用いて閾値判定部５２を構成する。これにより、実施の形態６にかかる半導体装置２では、閾値判定部５２内の比較器を小さな回路により実現することができる。
また、閾値判定部５２内のインバータゲート回路の個数は、ＷＬ比選択信号ＷＬＳＥＬの値の個数に応じて増減させることができる。このとき、実施の形態６にかかる半導体装置２では、閾値判定部５２内の比較器としてインバータゲート回路２０と同じ構成のインバータゲート回路を用いることで回路面積の増加を抑制することができる。
また、閾値判定部５２内のインバータゲート回路の数は１つでも良い。この場合、時間変化に応じてインバータゲート回路に与えるＷＬ比制御信号ＷＬＣを変更し、個々の接続形態における出力値をレジスタ等に記憶しておき、一定時間経過した後に図１７で示した表を参照してＷＬ比選択信号ＷＬＳＥＬの値を決めることができる。なお、複数個のインバータゲート回路で構成された閾値判定部５２と比較して、判定結果が出力されるまでの遅延が増加するが、インバータゲート回路の論理しきい値は温度変動に伴って高速に変動することはないため大きな問題はない。
また、選択信号生成部５０では、基準電圧生成回路５１を用いたが、出力される基準電位Ｖｒｅｆの電圧精度は高くなくともよい。また、外部に基準電位発生器が用意されている場合には、選択信号生成部５０から基準電圧生成回路５１を削除することも可能である。
実施の形態７
実施の形態７では、実施の形態６にかかる半導体装置２の変形例となる半導体装置３について説明する。なお、実施の形態７の説明において、他の実施の形態で説明した構成要素については、他の実施の形態の説明で用いた符号と同じ符号を用いて説明を省略する。また、実施の形態７の説明では、半導体装置１を発振回路１と称す。
図１８に実施の形態７にかかる半導体装置３のブロック図を示す。図１８に示すように、実施の形態７にかかる半導体装置３は、実施の形態２にかかる半導体装置２にレジスタ６０、間欠動作制御部６１を追加したものである。間欠動作制御部６１は、一定の間隔で選択信号生成部５０を動作させるための間欠動作制御信号を出力する。より具体的には、間欠動作制御部６１は、発振回路１が出力するクロック信号をカウントし、カウント値が一定の値に達したことに応じて間欠動作制御信号を出力する。選択信号生成部５０は、この間欠動作制御信号が活性化状態（例えば、ハイレベル）となったことに応じてＷＬ比選択信号ＷＬＳＥＬ０の値を更新する動作を行う。レジスタ６０は、接続形態選択信号の値を保持し、保持した値に応じて発振回路１内のＷ／Ｌ比制御部１０にＷＬ比選択信号ＷＬＳＥＬ１を出力する。
続いて、実施の形態７にかかる半導体装置３の動作について説明する。そこで、実施の形態７にかかる半導体装置の動作を説明するタイミングチャートを図１９に示す。図１９に示す例では、横軸を経過時間とするものである。そして、図１９に示すタイミングチャートは、時間経過と共に半導体チップの温度が上昇した場合を示すものである。
図１９に示すように、実施の形態７にかかる半導体装置３では、間欠動作制御部６１が一定の周期で間欠動作制御信号をハイレベルとして、定期的に論理閾値ＶＴＨの変動を監視する。そして、温度の上昇と共にインバータゲート回路の論理閾値ＶＴＨが低下する。なお、図１９に示すタイミングチャートでは、タイミングＴ１より前の期間はＷＬ比選択信号ＷＬＳＥＬの値を２とする。そして、図１９に示す例では、タイミングＴ１で間欠動作制御信号がハイレベルとなる時点で、インバータゲート回路の論理閾値が基準電圧生成回路５１が出力する基準電圧Ｖｒｅｆを下回った状態となっている。そのため、タイミングＴ１で間欠動作制御信号に応じて動作する選択信号生成部５０はＷＬ比選択信号ＷＬＳＥＬの値を２から１に切り替える。これにより、実施の形態７にかかる半導体装置３は、温度に応じて低下したインバータゲート回路の論理閾値を高い値に切り替える。
上記説明より、実施の形態７にかかる半導体装置３では、間欠動作制御部６１により選択信号生成部５０を間欠的に動作させることで、選択信号生成部５０の消費電力を低減することができる。また、実施の形態７にかかる半導体装置３では、レジスタ６０により選択信号生成部５０が動作している期間に出力するＷＬ比選択信号ＷＬＳＥＬの値を保持する。これにより、実施の形態７にかかる半導体装置３では、選択信号生成部５０に供給する電源を停止しても、発振回路１に与えるＷＬ比選択信号ＷＬＳＥＬを維持することができる。なお、レジスタ６０は、値の更新時に電力を消費するが、値の保持にかかる電力はごくわずかであるため、レジスタ６０の消費電力は無視できる程度である。
実施の形態８
実施の形態８では、実施の形態１にかかる半導体装置２の変形例となる半導体装置３について説明する。なお、実施の形態８の説明において、他の実施の形態で説明した構成要素については、他の実施の形態の説明で用いた符号と同じ符号を用いて説明を省略する。また、実施の形態８の説明では、半導体装置１を発振回路１と称す。
実施の形態８にかかる半導体装置４のブロック図を図２０に示す。図２０に示すように、実施の形態８にかかる半導体装置４は、１つの半導体チップＣＨ上に発振回路１、選択信号生成部５０、チェックトランジスタ領域７１、パッドＰ１〜Ｐ４、内部回路が形成される。なお、内部回路は、発振回路１が出力するクロック信号に基づき所定の機能を実現する論理回路である。
記憶素子７０は、パッドＰ１を介して他の装置から与えられるＷＬ比選択信号ＷＬＳＥＬの値を記憶し、記憶した値をＷＬ比選択信号ＷＬＳＥＬとして発振回路１に出力する。なお、記憶素子７０としては、不揮発性の記憶素子を用いることが好ましい。チェックトランジスタ領域７１は、半導体装置は、同一チップ内に形成されるトランジスタの閾値を確認するチェックトランジスタが形成される領域である。また、チェックトランジスタ領域７１にはパッドＰ２〜Ｐ４が接続される。このパッドＰ２〜Ｐ４は、チェックトランジスタ領域７１内に形成されているチェックトランジスタへのアクセスを可能にするためのパッドである。
続いて、実施の形態８にかかる半導体装置４におけるＷＬ比選択信号ＷＬＳＥＬの値の決定方法について説明する。実施の形態８にかかる半導体装置４では、例えば、出荷テスト等の検査においてチェックトランジスタ領域７１のチェックトランジスタの閾値電圧を確認する。そして、確認したチェックトランジスタの閾値電圧に基づき、ＷＬ比選択信号ＷＬＳＥＬの値をテスター等の他の装置で決定する。その後、決定したＷＬ比選択信号ＷＬＳＥＬの値を記憶素子７０に書き込む。
上記説明より、実施の形態８にかかる半導体装置４では、チェックトランジスタにより確認した半導体チップ上のトランジスタの閾値特性に応じてＷＬ比選択信号ＷＬＳＥＬを決定することができる。これにより、実施の形態８にかかる半導体装置４では、プロセス変動により正常に動作できない半導体チップを救済することができ、歩留まりを向上させることができる。
なお、記憶素子７０として、揮発性の記憶素子を利用することもできる。この場合、半導体装置４の起動時に、他の不揮発性の記憶媒体からチェックトランジスタの閾値特性に基づき決定したＷＬ比選択信号ＷＬＳＥＬの値を読み出して記憶素子７０に書き込むことで、記憶素子７０として不揮発性メモリを用いた場合と同様の効果を得ることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
例えば、上記の実施の形態にかかる半導体装置では、半導体基板、半導体層、拡散層（拡散領域）などの導電型（ｐ型もしくはｎ型）を反転させた構成としてもよい。そのため、ｎ型、及びｐ型の一方の導電型を第1の導電型とし、他方の導電型を第２の導電型とした場合、第１の導電型をｐ型、第２の導電型をｎ型とすることもできるし、反対に第１の導電型をｎ型、第２の導電型をｐ型とすることもできる。
１〜４ 半導体装置
１０ Ｗ／Ｌ比制御部
１１ 定電流バイアス電圧生成回路
１２ 積分器
１３ レベル検出器
１４ 発振制御回路
２０、２０ａ、２０ｂ、２０ｃ、２０ｄ インバータゲート回路
２１ ＰＭＯＳトランジスタ
２２ ＮＭＯＳトランジスタ
２３ 抵抗
３０、３０ａ、３０ｂ、３０ｃ、３０ｄ インバータゲート回路
３１ インバータ
４０ 定電流源
４１、４１ａ、４１ｂ、４１ｃ、４１ｄ スイッチユニット
４２、４２ａ、４４ 単位セル
４３、４３ａ、４３ｂ、４３ｃ 接続形態切替回路
４５、４６ 接続形態切替回路
５０ 選択信号生成部
５１ 基準電圧生成回路
５２ 閾値判定部
５３〜５５ インバータゲート回路
５６ 選択ロジック部
６０ レジスタ
６１ 間欠動作制御部
７０ 記憶素子
７１ チェックトランジスタ領域
ＣＨ チップ
ＣＣＳ 充放電制御信号
ＩＲ 積分結果信号
ＬＤＥＴ レベル検出信号
ＷＬＣ ＷＬ比制御信号
ＷＬＳＥＬ ＷＬ比選択信号

Claims (4)

  1. 入力信号の論理レベルを反転して出力するインバータゲート回路を有する半導体装置であって、前記インバータゲート回路は、
    第１の電源配線に一端が接続され、出力端子に他端が接続される定電流源と、
    制御信号を出力する制御回路と、
    前記出力端子と第２の電源配線との間に接続され、前記入力信号に応じて導通状態と遮断状態とを切り換えるスイッチユニットと、を有し、
    前記スイッチユニットは、
    前記入力信号が制御端子に入力され、前記出力端子に第１の端子が接続される第１のトランジスタと、
    前記入力信号が制御端子に入力され、前記第２の電源配線に第２の端子が接続される第２のトランジスタと、
    前記制御信号に応じて、前記出力端子と前記第２の電源配線との間における前記第１のトランジスタ及び前記第２のトランジスタの接続形態を切り替えることで、前記第１、第２のトランジスタのうち前記定電流源が出力する電流が与えられるトランジスタにより構成されるスイッチトランジスタのゲート長及びゲート幅の実質値を切り替える接続形態切替回路と、を有し、
    前記接続形態切替回路は、前記出力端子と前記第２の電源配線との間に直列に接続され、前記制御信号に応じて導通状態と遮断状態とが切り替えられる第１のスイッチ、第２のスイッチ及び第３のスイッチを有し、
    前記第１のスイッチは、一端が前記第３のスイッチの他端及び前記第２のトランジスタの第１の端子と接続され、他端が前記第２のスイッチの一端及び前記第１のトランジスタの第２の端子に接続され、
    前記第２のスイッチは、一端が前記第１のスイッチの他端及び前記第１のトランジスタの第２の端子と接続され、他端が前記第２の電源配線に接続され、
    前記第３のスイッチは、一端が前記出力端子と接続され、他端が前記第１のスイッチの一端及び前記第２のトランジスタの第１の端子に接続される半導体装置。
  2. 前記接続形態切替回路は、第４のスイッチをさらに有し、
    前記第４のスイッチは、前記第１のトランジスタの第１の端子と前記出力端子との間に接続される請求項１に記載の半導体装置。
  3. 入力信号の論理レベルを反転して出力するインバータゲート回路を有する半導体装置であって、前記インバータゲート回路は、
    第１の電源配線に一端が接続され、出力端子に他端が接続される定電流源と、
    制御信号を出力する制御回路と、
    前記出力端子と第２の電源配線との間に接続され、前記入力信号に応じて導通状態と遮断状態とを切り換えるスイッチユニットと、を有し、
    前記スイッチユニットは、
    前記入力信号が制御端子に入力される複数のトランジスタと、
    前記複数のトランジスタのうち前記定電流源が出力する電流が与えられるトランジスタにより構成されるスイッチトランジスタのゲート長及びゲート幅の実質値を前記制御信号に応じて切り替える接続形態切替回路を備え、
    前記制御回路は、他の回路ブロックから与えられる接続形態選択信号の値に応じて前記制御信号で示す指示値を切り替え、
    前記接続形態選択信号を出力する選択信号生成部を更に有し、
    前記選択信号生成部は、
    基準電圧を生成する基準電圧生成回路と、
    前記基準電圧を入力電圧として、前記スイッチユニットの前記複数のトランジスタの接続形態がそれぞれ異なる形態に予め固定された複数の前記インバータゲート回路と、
    前記複数のインバータゲート回路の出力値の組み合わせに応じて前記接続形態選択信号の値を切り替える選択ロジック回路と、
    を有する半導体装置。
  4. 前記半導体装置は、同一チップ内に形成されるトランジスタの閾値を確認するチェックトランジスタが形成されるチェックトランジスタ領域と、
    前記チェックトランジスタによって確認された閾値に応じて決定された前記接続形態選択信号の値を記憶し、かつ、記憶した値を前記接続形態選択信号として出力する記憶素子と、
    を有する請求項３に記載の半導体装置。
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