JP3307866B2 - デコード回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＤＲＡＭやフラッ
シュメモリ等に備えるデコード回路の改良に関し、詳し
くは、信号の入力順序が予め決定されている論理回路の
動作の高速化及び低電力化に関する。

【０００２】

【従来の技術】近年、携帯機器の普及に伴い、また、省
エネルギーの観点から、ＬＳＩに対する低電力化の要請
が高まっている。電力の低減には電源電圧を下げること
が有効であり、更に、トランジスタの微細化に伴い、そ
の信頼性を確保するためにも、電源電圧を下げること
は、ＬＳＩの設計に関する必修条件となりつつある。し
かし、電源電圧を下げると、トランジスタの駆動能力が
低下し、ＬＳＩとして必要なパフォーマンスが得られな
くなる。トランジスタの駆動電流Ｉｄは、 Ｉｄ＝β・(Ｖgs−Ｖt)² と近似されるので、しきい値電圧Ｖｔを下げれば、トラ
ンジスタの駆動能力は向上する。例えば、電源電圧が
１．０ｖでゲート・ソース間電圧Ｖgsに１．０ｖが印可
されている場合に、しきい値電圧Ｖｔを０．５ｖから
０．３ｖに下げると、駆動能力が約２倍に向上すること
が期待される。しかし、しきい値電圧を下げると、リー
ク電流の増大が懸念され、回路を構成するトランジスタ
のしきい値を単純に下げることはできない。

【０００３】そこで、従来、高速動作と低リーク電流と
を実現する方法として、例えば特開平６−２９８３４号
公報に開示されるＭＴＣＭＯＳ回路が提案されている。
以下、このＭＴＣＭＯＳ回路をメモリのデコード回路に
適用した場合を例に挙げて説明する。

【０００４】このデコード回路は、並列接続された多数
の論理回路を有する回路ブロックを複数個備える。この
各回路ブロックは、各々、高しきい値のＰ型ＭＯＳトラ
ンジスタを経て電源線に接続されると共に、高しきい値
のＮ型ＭＯＳトランジスタを経て接地線に接続される。
前記各回路ブロックの高しきい値のＰ型及びＮ型の各Ｍ
ＯＳトランジスタは、相補の関係にある２つの動作／待
機切換信号により、共通に制御される。

【０００５】従って、待機時に、各回路ブロックで、前
記動作／待機切換信号により、２個の高しきい値のＭＯ
ＳトランジスタをＯＦＦ動作させて、各回路ブロックを
電源線及び接地線から切り離せば、前記両ＭＯＳトラン
ジスタの高しきい値でもって、電源線から各回路ブロッ
クを経て接地線に流れるリーク経路を有効に遮断して、
リーク電流を軽減する。一方、動作時には、各回路ブロ
ックで、前記動作／待機切換信号により、２個の高しき
い値のＭＯＳトランジスタをＯＮ動作させて、電源線及
び接地線を各回路ブロックに接続し、各回路ブロック内
部の論理回路の動作を可能にする。ここで、各回路ブロ
ックの多数の論理回路を低しきい値のトランジスタで構
成しておけば、その各トランジスタは、その低しきい値
により駆動能力が高く、従って高速動作が確保される。
よって、動作時の高速動作と待機時の低リーク電流とが
両立できることになる。

【０００６】

【発明が解決しようとする課題】しかしながら、前記従
来のデコード回路では、待機時のリーク電流を少なく制
限できるものの、高しきい値のＰ型及びＮ型の両ＭＯＳ
トランジスタが必要であり、これ等を階層的に挿入する
ことに起因する面積増加が発生する。

【０００７】また、低リーク電流化を狙って前記高しき
い値のトランジスタのしきい値を過度に高値に設定する
と、この高しきい値のトランジスタの駆動能力は低下す
る。その結果、論理回路のトランジスタを低しきい値に
設定しても、前記高しきい値のトランジスタが論理回路
の高速動作性能を阻害する。従って、実際上、前記Ｐ型
及びＮ型の両ＭＯＳトランジスタは、待機時の低リーク
電流化と回路の高速動作との両立を図り得る程度の高し
きい値に設定され、双方共に優れた効果は期待できな
い。

【０００８】更に、前記従来のメモリのデコード回路で
は、動作時に、所定の１個の回路ブロックが選択される
と、この回路ブロック内の１個の論理回路が選択され
て、その論理回路の出力がデコード信号となる。しか
し、このデコード信号を出力した論理回路を含む回路ブ
ロック以外の多数の回路ブロック（非選択の回路ブロッ
ク）では、自己の高しきい値の２個のＭＯＳトランジス
タが動作／待機切換信号によりＯＮ状態にあるため、前
記非選択の回路ブロックが電源線及び接地線に接続され
て、リーク経路が形成され、リーク電流が流れ出し、動
作時に非選択の回路ブロックでのリーク電流が多い欠点
がある。

【０００９】本発明は前記の点に鑑みてなされたもので
あり、その目的は、デコード回路において、面積ペナル
ティを抑えつつ、論理回路の高速動作を確保すると共
に、待機時及び動作時の双方でリーク電流を小さく制限
することにある。

【００１０】

【課題を解決するための手段】前記目的を達成するた
め、本発明では、同様な機能を有する複数個のトランジ
スタを１個のトランジスタにマージ（併合、merge）
し、これにより、面積の増大を招くことなく、トランジ
スタの実効ゲート幅を拡大して、論理回路の高速動作性
能を所期通り確保する。また、前記マージしたトランジ
スタのしきい値電圧を高く設定することにより、待機時
のリーク電流を低減すると共に、前記マージしたトラン
ジスタをブロック選択信号で制御することにより、動作
時に、非選択の回路ブロックでは、このマージしたトラ
ンジスタをオフ状態として、この非選択の回路ブロック
でのリーク電流を小さく制限する。

【００１１】即ち、請求項１記載の発明のデコード回路
は、複数ビットのアドレス信号のうち一部をプリデコー
ドし、ブロック選択信号を出力するプリデコード回路
と、前記プリデコード回路のブロック選択信号により選
択される複数個の回路ブロックとを備え、前記各回路ブ
ロックは、自己が選択された時、前記プリデコード回路
でプリデコードされない残りのアドレス信号をデコード
し、複数個のトランジスタで構成される相互に同一構成
の複数個の論理回路と、前記複数個の論理回路を所定電
源に接続するスイッチ回路とを有し、前記スイッチ回路
は、前記複数個の論理回路相互で同一機能のトランジス
タをマージした１個のトランジスタで構成され、前記ス
イッチ回路を構成する共用トランジスタは、前記各論理
回路を構成する他のトランジスタのしきい値電圧よりも
高いしきい値電圧を持ち、且つそのゲートには、前記プ
リデコード回路のブロック選択信号が入力され、以上を
前提として、前記プリデコード回路は、前記一部のアド
レス信号を受け、待機時の出力期待値がハイであり、且
つ低しきい値のトランジスタのみで構成される内部論理
回路と、前記内部論理回路の出力を受け、低しきい値の
トランジスタのみで構成され、待機時の出力期待値がロ
ウであるインバータを有し、前記インバータの反転結果
をブロック選択信号として出力ノードから出力するドラ
イブ回路と、前記内部論理回路及び前記ドライブ回路が
接続される電源線と、前記電源線と所定電源との間に配
置され、制御信号により待機時にオフになるように制御
される高しきい値のＰＭＯＳトランジスタと、前記ドラ
イブ回路の出力ノードと接地線との間に配置され、前記
制御信号により待機時にオンになるように制御されるプ
ルダウンＮＭＯＳトランジスタとを備えたことを特徴と
する。

【００１２】請求項２記載の発明は、前記請求項１記載
のデコード回路と同一の前提の下で、前記プリデコード
回路は、前記一部のアドレス信号を受け、待機時の出力
期待値がハイであり、且つ低しきい値のトランジスタの
みで構成される内部論理回路と、前記内部論理回路の出
力を受け、待機時の出力期待値がロウであるインバータ
を有し、前記インバータの反転結果をブロック選択信号
として出力ノードから出力するドライブ回路と、前記内
部論理回路が接続される接地線と、前記接地線と接地と
の間に配置され、制御信号により待機時にオフになるよ
うに制御される高しきい値のＮＭＯＳトランジスタと、
前記内部論理回路の出力ノードと所定電源との間に配置
され、前記制御信号により待機時にオンになるように制
御されるプルアップＰＭＯＳトランジスタとを備えたこ
とを特徴とする。

【００１３】請求項３記載の発明は、前記請求項１記載
のデコード回路と同一の前提の下で、前記プリデコード
回路は、前記一部のアドレス信号を受け、待機時の出力
期待値がロウであり、且つ低しきい値のトランジスタの
みで構成される内部論理回路と、前記内部論理回路の出
力を受け、待機時の出力期待値がハイであるインバータ
を有し、前記インバータの反転結果をブロック選択信号
として出力ノードから出力するドライブ回路と、前記内
部論理回路が接続される電源線と、前記電源線と所定電
源との間に配置され、制御信号により待機時にオフにな
るように制御される高しきい値のＰＭＯＳトランジスタ
と、前記内部論理回路の出力ノードと接地との間に配置
され、前記制御信号により待機時にオンになるように制
御されるプルダウンＮＭＯＳトランジスタとを備えたこ
とを特徴とする。

【００１４】請求項４記載の発明は、前記請求項１記載
のデコード回路と同一の前提の下で、前記プリデコード
回路は、前記一部のアドレス信号を受け、待機時の出力
期待値がロウであり、且つ低しきい値のトランジスタの
みで構成される内部論理回路と、前記内部論理回路の出
力を受け、低しきい値のトランジスタのみで構成され、
待機時の出力期待値がハイであるインバータを有し、前
記インバータの反転結果をブロック選択信号として出力
ノードから出力するドライブ回路と、前記内部論理回路
及び前記ドライブ回路が接続される接地線と、前記接地
線と接地との間に配置され、制御信号により待機時にオ
フになるように制御される高しきい値のＮＭＯＳトラン
ジスタと、前記ドライブ回路の出力ノードと所定電源と
の間に配置され、前記制御信号により待機時にオンにな
るように制御されるプルアップＰＭＯＳトランジスタと
を備えたことを特徴とする。

【００１５】以上の構成により、請求項１〜請求項４記
載の発明のデコード回路では、待機時には、高しきい値
のスイッチ回路により、回路ブロックでの電流のリーク
経路が確実に遮断されるので、待機時のリーク電流が減
少し、省エネルギー化が図られる。

【００１６】また、前記高しきい値のスイッチ回路は、
複数個のＮＡＮＤ回路又はＮＯＲ回路相互で同一機能の
トランジスタをマージした１個のトランジスタで構成さ
れていて、この共用トランジスタのゲート幅を大きく設
定できるので、面積増加を招くことなく、回路ブロック
から接地電源への引き抜き電流、又は所定電源から回路
ブロックへの流入電流が増大して、低しきい値のトラン
ジスタで構成された論理回路の高速動作性能が向上す
る。

【００１７】更に、デコード回路では、内部が複数個の
回路ブロックに別れるものの、動作中で、所定の回路ブ
ロックが選択された際には、残る多数の非選択の回路ブ
ロックでは、高しきい値のスイッチ回路がオフ状態にあ
るので、この非選択の多数の回路ブロックでのリーク電
流を極く小さく制限でき、従って、動作時のリーク電流
をも低減できて、省エネルギー化を一層効果的に達成す
ることができる。

【００１８】加えて、待機時には、プルアップトランジ
スタ又はプルダウントランジスタにより、ドライブ回路
から出力されるブロック選択信号が出力期待値に確保さ
れるので、この期待値のブロック選択信号により、前記
リーク経路を遮断する高しきい値スイッチ回路を確実に
オフ状態に制御できるので、回路ブロックでの電流のリ
ーク経路を確実に遮断できて、リーク電流を少なく制限
できる。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて説明する。

【００２０】（第１の実施の形態） 図１及び図２は本発明の第１の実施の形態におけるメモ
リのデコード回路を示す。

【００２１】図１は、ＤＲＡＭ(Dynamic Random Access
Memory)のデコード回路の全体構成を示し、５ビットの
データ（アドレス信号）Ａx1〜Ａx5を３２（２５)本の
信号Ｄ1〜Ｄ32にデコードする回路である。

【００２２】同図において、２５は、５ビットのアドレ
ス信号Ａx1〜Ａx5のうち下位３ビットのアドレス信号Ａ
x1、Ａx2、Ａx3を入力して、８本のプリデコード信号Ｐ
１〜Ｐ８を生成するプリデコーダ（プリデコード回路）
である。２６ａ〜２６ｈは８個のデコーダ（回路ブロッ
ク）であって、各々、前記プリデコーダ２５からの対応
する１つのプリデコード信号Ｐ１〜Ｐ８を活性信号（ブ
ロック選択信号）として受けると共に、残る上位２ビッ
トのアドレス信号Ａx4、Ａx5及びこれ等の反転信号をア
ドレス信号Ａ1〜Ａ4として受け、このアドレス信号Ａ1
〜Ａ4を４つのデータにデコードし、そのデコードされ
た４つの信号を出力する。従って、８個の回路ブロック
２６ａ〜２６ｈは、合わせて３２個のデコード信号Ｄ1
〜Ｄ32を出力する。

【００２３】前記８個の回路ブロック（デコーダ）２６
ａ〜２６ｈは同一の内部構成を持つ。図２（ａ）は、そ
のうち１個の回路ブロック２６ａの内部構成を示す。

【００２４】同図（ａ）において、ＮＡ１〜ＮＡ４は４
個のＮＡＮＤ回路（論理回路）である。各ＮＡＮＤ回路
において、４は低しきい値のトランジスタで構成された
インバータ（論理回路）、５は前記インバータ４の出力
ノードＤ1〜Ｄ4をプルアップするＰＭＯＳトランジスタ
である。

【００２５】６は、前記４個のＮＡＮＤ回路ＮＡ１〜Ｎ
Ａ４でマージ（共用）されるＮＭＯＳトランジスタであ
る。ＶＳＮＬは擬似接地線であって、前記各インバータ
４の低電位側のノードが接続される。前記共用トランジ
スタ（スイッチ回路）６は、前記擬似接地線ＶＳＮＬと
接地電源Ｖssとの間に配置され、そのしきい値電圧は、
前記インバータ４を構成するＮＭＯＳトランジスタのし
きい値電圧よりも高い電圧である。この高しきい値のＮ
ＭＯＳトランジスタ６は、そのゲートにプリデコード信
号（ブロック選択信号）Ｐ１が入力され、ブロック選択
信号（“Ｈ”レベル）の入力時に、前記４個のインバー
タ４を擬似接地線ＶＳＮＬを介して接地電源Ｖssに接続
するスイッチ回路として機能する。

【００２６】前記各ＰＭＯＳプルアップトランジスタ５
は、そのゲートに前記ブロック選択信号Ｐ１が入力さ
れ、ブロック選択信号Ｐ１の非入力時（“Ｌ”レベル
時）にオンし、対応するＮＡＮＤ回路の出力ノードＤ1
〜Ｄ4に所定電源Ｖccを接続し、その出力ノードＤ1〜Ｄ
4を電源電位にプルアップする。

【００２７】図２（ｂ）は、同図（ａ）のデコード回路
において、各信号に関するタイミングチャートを示し、
以下、これ等の信号を用いて動作を説明する。

【００２８】動作開始直後の状態から説明する。ブロッ
ク選択信号Ｐ１、及びアドレス信号Ａ１〜Ａ４は全てロ
ウである。従って、高しきい値のＮＭＯＳトランジスタ
６がオフ状態にあって、擬似接地線ＶＳＮＬは接地電源
Ｖssから切り離されると共に、プルアップＰＭＯＳトラ
ンジスタ５がオン状態にあって、全てのインバータ４の
出力ノードＤ１〜Ｄ４は、所定電源Ｖssに接続されてハ
イ電位に固定されていて、ノイズ耐性が高い状態にあ
る。この際、前記擬似接地線ＶＳＮＬは前記オフ状態の
ＮＭＯＳトランジスタ６によりフローティングになって
いるが、各インバータ４のＮＭＯＳトランジスタがオフ
状態にあるので、回路の動作に対しては何ら影響しな
い。

【００２９】デコーダ（回路ブロック）２６ａを選択す
る場合には、先ず、プリデコード信号Ｐ１がハイに遷移
する。これにより、高しきい値のＮＭＯＳトランジスタ
６がオンして、擬似接地線ＶＳＮＬと接地電源Ｖssとが
接続される。この際、プルアップＰＭＯＳトランジスタ
５もオフとなり、各インバータ４の出力Ｄ１〜Ｄ４には
アドレス信号Ａ１〜Ａ４に応じて電源電圧Ｖcc又は接地
電位Ｖssが現れることが可能な状態となる。そして、ア
ドレス信号Ａ１〜Ａ４が活性化して、その何れか１つの
信号がハイに遷移すると、これに対応したインバータ４
がロウを出力し、他の残りのインバータ４はハイを保持
し続ける。

【００３０】その後、ブロック選択信号Ｐ１がロウに遷
移すると、高しきい値のＮＭＯＳトランジスタ６がオフ
になり、擬似接地線ＶＳＮＬが接地電源Ｖssから切り離
され、同時に、プルアップＰＭＯＳトランジスタ５がオ
ンになる。従って、インバータ４にハイが入力された状
態でも、インバータ４の出力はハイに固定されて、全て
のインバータ４がハイを出力する。

【００３１】ブロック選択信号Ｐ１よりもアドレス信号
Ａ１〜Ａ４の方が先にリセットされる場合、又は選択さ
れる回路ブロックが同一、即ちブロック選択信号Ｐ１が
ロウに遷移しない場合も考えられるが、これ等の場合
は、アドレス信号Ａ１〜Ａ４で選択されたアドレスに対
応するインバータ４が通常のインバータ動作をするだけ
であり、デコード回路は正しく動作する。

【００３２】ここで、本実施の形態のデコード回路と従
来のデコード回路とを比較する。本実施の形態では、各
ＮＡＮＤ回路の機能を、各ＮＡＮＤ回路個別のインバー
タ１及びプルアップトランジスタ５と、共用の高しきい
値のＮＭＯＳトランジスタ６とにより実現しており、回
路ブロックを構成する４個のＮＡＮＤ回路で各々前記Ｎ
ＭＯＳトランジスタ６と同様の機能を奏するトランジス
タを個別に配置する場合に比較して、レイアウト面積を
増大を招かない。

【００３３】また、１個の高しきい値のＮＭＯＳトラン
ジスタ６により、同機能の４個のトランジスタを共有す
るので、この高しきい値のＮＭＯＳトランジスタ６のゲ
ート幅を、前記共用しない場合のトランジスタのゲート
幅の４倍に設定することが可能であり、高しきい値トラ
ンジスタであっても、駆動能力を十分に確保することが
できる。例えば電源電圧が１．０ｖである場合に、しき
い値電圧が０．５ｖのトランジスタでは、しきい値電圧
が０．３ｖのトランジスタと比べて、駆動能力が１／２
倍に低下するが、しきい値電圧０．５ｖのトランジスタ
のゲート幅を２倍にすることにより、しきい値電圧が
０．３ｖのトランジスタと同等の駆動電流を得ることが
できる。従って、低しきい値電圧（０．３ｖ）及び高し
きい値電圧（０．５ｖ）の各トランジスタを用いてデコ
ード回路を構成する場合には、ＮＡＮＤ回路の個数ｎが
２以上であれば、面積を増やすことなく、デコード回路
としての駆動能力の向上を図ることが可能である。

【００３４】尚、所定電源Ｖccから接地電源Ｖssへのリ
ーク経路に、高しきい値のトランジスタ（スイッチ回
路）６が少くとも１個存在すれば、リーク電流を事実上
カットできるので、本実施の形態では、高しきい値のＮ
ＭＯＳトランジスタ６のみにより回路ブロック２６ａの
リーク経路を遮断する。従って、ＭＴＣＭＯＳ回路構成
に必要な高しきい値のトランジスタとして、所定電源Ｖ
ssとデコーダ２６ａとの間に高しきい値のＰＭＯＳトラ
ンジスタを配置することが省略でき、本実施の形態のデ
コード回路全体としての面積削減効果は一層に大きい。

【００３５】更に、動作時には、図４に示すように、所
定の１個の回路ブロック２６ａが選択された時、高しき
い値のＮＭＯＳトランジスタスイッチ６は、ブロック選
択信号Ｐ１によりオンし、従って各インバータ４の接地
ノードから擬似接地線ＶＳＮＰを経て接地電源Ｖssに向
うリーク経路ができるものの、非選択の他の複数個の回
路ブロック２６ｂ〜２６ｄでは、高しきい値のＮＭＯＳ
トランジスタ６は、ブロック選択信号Ｐ１〜Ｐ４により
オフしており、その結果、この非選択の回路ブロックで
は、前記各インバータ４の接地ノードから擬似接地線Ｖ
ＳＮＰを経て接地電源Ｖssに向うリーク経路が有効に遮
断されるので、動作時での非選択の複数個の回路ブロッ
ク２６ｂ〜２６ｄでのリーク電流を少なく制限できる。

【００３６】これに対し、図５に示した従来例では、動
作時に、高しきい値のＮＭＯＳトランジスタＨ、ｈが相
補の動作／待機切換信号／ＶＳＷ、ＶＳＷによりオンし
ているため、非選択の複数個の回路ブロックでも、イン
バータ４の接地ノードから擬似接地線ＶＳＮＰ及び前記
高しきい値のＮＭＯＳトランジスタｈを経て接地電源Ｖ
ssに向うリーク経路が形成され、リーク電流が増大する
欠点を持つ。

【００３７】尚、本実施の形態では、メモリのデコード
回路を例に挙げて説明したが、これ以外にも複数のＮＡ
ＮＤ回路において、共通に入力される信号が他の信号よ
りも先行している場合には、本発明の構成がそのまま適
用できるのは勿論である。

【００３８】更に、本実施の形態では、高しきい値のＮ
ＭＯＳトランジスタ６及びプルアップＰＭＯＳトランジ
スタ５を制御するブロック選択信号Ｐ１が先行して入力
される場合を想定して、信号のセット側の動作について
説明したが、インバータ４を制御するアドレス信号Ａ１
〜Ａ４の方が早期に入力される場合であっても、プルア
ップトランジスタ５により、インバータ回路４の出力は
電源電位Ｖccに固定され、また、インバータ回路４の擬
似接地線ＶＳＮＰはハイインピーダンスとなっているの
で、インバータ回路４はブロック選択信号Ｐ１がハイに
遷移するまでは動作しない。但し、このようにブロック
選択信号Ｐ１の遷移によりインバータ４が起動される場
合には、ＮＭＯＳトランジスタ６が高しきい値であり、
且つサイズが大きいので、高しきい値のＮＭＯＳトラン
ジスタ６のスイッチ速度が問題となる。即ち、ブロック
選択信号Ｐ１を先に入力し、その後にインバータ４のゲ
ートを直接制御する信号を入力して起動する場合に対し
て、動作速度の劣化が予想される。従って、高しきい値
のＮＭＯＳトランジスタ６及びプルアップＰＭＯＳトラ
ンジスタ５を制御するブロック選択信号Ｐ１を先行して
入力する方が望ましい。

【００３９】加えて、本実施の形態では２入力ＮＡＮＤ
回路を複数用いたが、多入力のＮＡＮＤ回路を用いる場
合にも本発明を適用できる。例えば、ｎ入力であれば、
インバータ４に代えて、（ｎ−１）入力のＮＡＮＤ回路
を配置すればよい。低しきい値のトランジスタで構成さ
れた（ｎ−１）入力のＮＡＮＤ回路の低電位側ノードを
共通に接続し、この共通ノードと接地電位Ｖssとの間
に、高しきい値のＮＭＯＳトランジスタを挿入し、更
に、各（ｎ−１）入力ＮＡＮＤ回路の出力をプルアップ
するトランジスタを設け、２入力の場合と同様に、先行
する信号で高しきい値のＮＭＯＳトランジスタ及びプル
アップトランジスタを制御する構成にすれば、高速動作
と低リーク電流とを両立できる。

【００４０】次に、図１のプリデコード回路２５の内部
構成を説明する。このプリデコード回路２５は、請求項
１記載の発明の実施の形態を示し、特殊に構成される。
その理由は次の通りである。即ち、前記高しきい値のト
ランジスタ６を設けて電流のリーク経路を遮断する場合
に、この高しきい値のトランジスタ６を制御する信号
は、ブロック選択信号（プリデコード信号）Ｐ１であ
り、この信号はプリデコード回路内部に備える論理回路
により生成され、チップ外部から直接には入力されな
い。一方、低電圧時に前記内部論理回路の高速化と低リ
ーク電流化とを両立する方法として、前記従来技術のＭ
ＴＣＭＯＳ回路を適用した場合であっても、待機時の前
記論理回路の出力が電流リークに起因して期待値の電源
電位Ｖcc又は接地電位Ｖssから多少ずれることが予想さ
れる。従って、待機時に、前記内部論理回路の出力（即
ち、ブロック選択信号）が前記高しきい値のトランジス
タ６に入力されても、このトランジスタ６が確実にオフ
せず、従って、リーク経路を確実に遮断できずに、リー
ク電流が増大する懸念がある。図１のプリデコード回路
２５は、待機時に、前記高しきい値のトランジスタ６を
確実にオフ状態にするために、内部論理回路の出力を期
待値の接地電位Ｖssに確保するためのものである。この
プリデコード回路の内部構成を図３に示す。

【００４１】図３のプリデコード回路２５は、待機時に
ロウのブロック選択信号Ｐ１を出力する回路である。同
図において、１０は下位３ビットのアドレス信号Ａx1〜
Ａx3を受ける内部論理回路、１２は２個のトランジスタ
で構成されるインバータを持つドライブ回路であって、
これ等内部論理回路１０及びドライブ回路１２は電源線
ＶＣＮＰと接地との間に配置される。前記内部論理回路
１０及びドライブ回路１２を構成するトランジスタは、
低電圧時での高速動作性を実現するように、低しきい値
電圧のトランジスタが採用される。前記電源線ＶＣＮＰ
は、高しきい値のＰＭＯＳトランジスタ２を介して所定
電源Ｖccに接続される。前記高しきい値のＰＭＯＳトラ
ンジスタ２のゲートには、待機時に内部論理回路１０の
リーク経路を遮断するために、動作／待機切換信号ＶＳ
Ｗの反転信号（制御信号）／ＶＳＷ（待機時にハイとな
る）が入力される。この反転信号／ＶＳＷは、外部又は
専用コントロール回路から入力される。

【００４２】前記ドライブ回路１２は、前記内部論理回
路１０の出力を反転し、その反転結果をブロック選択信
号Ｐ１として出力端子から出力する。前記ドライブ回路
１２の出力端子と接地との間には、前記動作／待機切換
信号の反転信号／ＶＳＷにより制御されるプルダウンＮ
ＭＯＳトランジスタ１１が配置される。

【００４３】図３のプリデコード回路２５の動作を説明
する。待機時、内部論理回路１０はハイを出力してお
り、このハイ出力はドライブ回路１２で反転されて、ロ
ウの出ブロック選択信号Ｐ１が出力される。この待機時
では、ハイの動作／待機切換信号／ＶＳＷにより、高し
きい値のＰＭＯＳトランジスタ２がオフして、電源線Ｖ
ＣＮＰと所定電源Ｖccとが切り離され、所定電源Ｖccか
ら内部論理回路１０へのリーク電流が遮断される。この
際、電源線ＶＣＮＰはフローティング状態となるので、
内部論理回路１０から接地へのリーク電流により、電源
線ＶＣＮＰの電位は下降する。電源線ＶＣＮＰの電位降
下が進むと、回路動作に必要な電位差が得られなくな
り、ドライブ回路１２の出力がハイインピーダンス状態
になろうとするが、プルダウンＮＭＯＳトランジスタ１
１が前記ハイの動作／待機切換信号／ＶＳＷによりオン
し、前記出力端子は接地され、ブロック選択信号Ｐ１は
ロウに固定される。よって、内部論理回路１０を構成す
るトランジスタを低しきい値のトランジスタで実現しな
がら、待機時でのブロック選択信号Ｐ１を確実にロウに
保持することが可能である。

【００４４】尚、待機時には、ノイズ等によりドライブ
回路１２がハイを出力する場合も考えられるが、この場
合の電流流通経路は、フローティングとなった電源線Ｖ
ＣＮＰからドライブ回路１２、プルダウンＮＭＯＳトラ
ンジスタ１１を通じて接地に至る経路となるので、実質
上、電流は流れない。

【００４５】（回路ブロックの第１の変形例） 図６（ａ）は前記実施の形態で示した回路ブロック２６
ａ〜２６ｈの第１の変形例を示す。

【００４６】本変形例では、図６（ａ）と図２（ａ）と
を比較して判るように、図２（ａ）の各ＮＡＮＤ回路Ｎ
Ａ１〜ＮＡ４のＰＭＯＳプルアップトランジスタ５を削
除し、これに代えて、１個のＰＭＯＳトランジスタ７を
設け、このトランジスタ７を、所定電源Ｖccとインバー
タ４の接地ノードとの間に配置したものである。即ち、
本変形例では、各ＮＡＮＤ回路の機能を、低しきい値の
トランジスタで構成された各ＮＡＮＤ回路別のインバー
タ４と、高しきい値電圧の共用ＮＭＯＳトランジスタ６
と、前記１個の共用ＰＭＯＳトランジスタ７とにより実
現するものである。前記高しきい値電圧の共用ＮＭＯＳ
トランジスタ６と、前記１個の共用ＰＭＯＳトランジス
タ７とは、図６（ａ）から判るように、擬似接地線ＶＳ
ＮＬを制御するインバータとして機能する。

【００４７】次に、図６（ｂ）のタイミングチャートを
参照しながら、本変形例の動作を説明する。動作開始直
後は、ブロック選択信号Ｐ１及びアドレス信号Ａ１〜Ａ
４は全てロウであり、全てのインバータ４の出力Ｄ１〜
Ｄ４はハイである。この際、擬似接地線ＶＳＮＬは、Ｐ
ＭＯＳトランジスタ７により電源電位Ｖccに充電されて
いる。

【００４８】ＰＭＯＳトランジスタ７は、待機時を通じ
てオン状態にあるので、そのしきい値は高しきい値であ
る必要はない。

【００４９】回路ブロック２６ａが選択される場合に
は、先ず、ブロック選択信号Ｐ１がハイに遷移し、ＰＭ
ＯＳトランジスタ７がオフすると共に、高しきい値のＮ
ＭＯＳトランジスタ６がオンして、擬似接地線ＶＳＮＬ
に接地電位Ｖssが充電される。続いて、アドレス信号Ａ
１〜Ａ４が活性化され、その何れか１つの信号がハイに
遷移するので、これに対応したインバータ４がロウを出
力する。他の残りのインバータ４はハイを保持し続け
る。

【００５０】アドレスが切り換わってブロック選択信号
Ｐ１がロウに遷移すると、高しきい値のＮＭＯＳトラン
ジスタ６がオフし、ＰＭＯＳトランジスタ７がオンし
て、擬似接地線ＶＳＮＬに電源電位Ｖccが印可される。
ブロック選択信号Ｐ１がリセットされても、ハイが入力
されているインバータ４では、出力電圧がある程度上昇
した時点でハイインピーダンス状態となる。インバータ
４を構成するＮＭＯＳトランジスタは、ソースフォロア
で動作するので、出力電圧は（Ｖcc−Ｖt）（Ｖtはしき
い値電圧）にまでしか上昇せず、特に、低電圧動作時に
は、直ちにはリセットしない。これに遅れて、アドレス
信号Ａがロウレベルにリセットして、初めて、インバー
タ４は正しくハイを出力し、リセットが完了する。リセ
ット後は、図２の回路ブロックと同様に、高しきい値の
トランジスタ６により、擬似接地線ＶＳＮＬが接地電源
Ｖssと切り離されるので、リーク経路は遮断される。

【００５１】このように、図６に示す回路構成では、リ
セットが実効的に遅いという課題を有するが、セット側
の速度が重要であって、リセット側の速度は問題にされ
ないような回路では、図６の構成であっても実用可能で
ある。

【００５２】勿論、面積的には、図２の構成と比べて、
複数のプルアップＰＭＯＳトランジスタ５が１個のＰＭ
ＯＳトランジスタ７に置換されるので、より一層に面積
削減効果が大きい。

【００５３】尚、本変形例においても、２入力のＮＡＮ
Ｄ回路に代えて、多入力のＮＡＮＤ回路を用いても良い
のは勿論である。

【００５４】（回路ブロックの第２の変形例） 図７（ａ）は、回路ブロックの第２の変形例を示す。

【００５５】本変形例は、図７（ａ）を前記第１の変形
例の図６（ａ）と比較して判るように、図６（ａ）に示
した１個の共用ＰＭＯＳトランジスタ７を削除した構成
である。即ち、本変形例では、各ＮＡＮＤ回路の機能
を、低しきい値のトランジスタで構成された各ＮＡＮＤ
回路別のインバータ４と、擬似接地線ＶＳＮＬを接地電
源Ｖssに接続する高しきい値電圧の共用ＮＭＯＳトラン
ジスタ６とにより実現するものである。

【００５６】次に、図７（ｂ）のタイミングチャートを
参照しながら、本変形例の動作を説明する。動作開始直
後は、前記第１の変形例と同様に、高しきい値のＮＭＯ
Ｓトランジスタ６がオフ状態であるので、擬似接地線Ｖ
ＳＮＬはハイインピーダンス状態になっている。従っ
て、各インバータ４に入力する信号Ａ１〜Ａ４がブロッ
ク選択信号Ｐ１よりも先行してハイに遷移すると、イン
バータ４のハイ出力と、ハイインピーダンスの擬似接地
線ＶＳＮＬとがショートすることになり、擬似接地線Ｖ
ＳＮＬに保持されていた電位が低いと、インバータ４の
出力電位が低下してしまい、誤動作を起こすことにな
る。

【００５７】一方、ブロック選択信号Ｐ１の方が明らか
に早い場合は、ブロック選択信号Ｐ１により擬似接地線
ＶＳＮＬが接地電位Ｖssに充電された後、正規に、何れ
かのハイのアドレス信号Ａ１〜Ａ４がインバータ４に入
力され、この選択されたインバータ４のみがロウを出力
する。

【００５８】リセット側については、図６に示した回路
ブロックの場合と同様に、ブロック選択信号Ｐ１により
インバータ４がリセットされる場合は、擬似接地線ＶＳ
ＮＬがハイインピーダンスになるだけであるので、イン
バータ４の出力も一旦ハイインピーダンスとなる。続い
て、アドレス信号がロウにリセットして、初めて、イン
バータ４は正しくリセットされて、ハイを出力する。但
し、既述の通り、リセット側の速度が問題とならない回
路に適用する場合においては、実用上何ら問題ない。

【００５９】また、インバータ４に入力するアドレス信
号がブロック選択信号Ｐ１よりも先行してハイに遷移す
る場合には、擬似接地線ＶＳＮＬに保持されていた電位
が低いと、インバータ４の出力電位が低下することを説
明したが、このことを利用して、動作の高速化を図るこ
とができる。即ち、アドレス信号Ａがブロック選択信号
Ｐ１よりも先に遷移すると、擬似接地線ＶＳＮＬとイン
バータ４の出力Ｄとが接続されるが、擬似接地線ＶＳＮ
Ｌ及びインバータ４の出力Ｄの電位は、これ等のノード
の容量比で定まる値となる。インバータ４の出力Ｄの電
位が次段の回路の論理しきい値を越えない範囲ぎりぎり
まで低下すると、次に、ブロック選択信号Ｐ１が遷移し
て高しきい値のＮＭＯＳトランジスタ６がオンになった
瞬間、インバータ４の出力Ｄの電位が降下し始めて、次
段の回路の状態遷移が開始されることになる。

【００６０】尚、以上の説明では、高しきい値のＮＭＯ
Ｓトランジスタ６を擬似接地線ＶＳＮＬと接地電源Ｖss
との間に直接挿入したが、高しきい値のＮＭＯＳトラン
ジスタ６と接地電源Ｖssとの間に、待機時のみオフ状態
となる高しきい値のＮＭＯＳトランジスタを更に挿入
し、ＮＭＯＳトランジスタ６は低しきい値に設定すれ
ば、上述の通り、ＮＭＯＳトランジスタ６にゲート幅が
大きなトランジスタを面積の増加なく適用できるので、
レイアウト面積の増加を招くことなく、高速動作と低リ
ーク電流との両立を図ることが可能である。

【００６１】（回路ブロックの第３の変形例） 前記実施の形態並びに前記第１及び第２の変形例では、
回路ブロック（デコーダ）２６ａ〜２６ｈを４個のＮＡ
ＮＤ回路ＮＡ１〜ＮＡ４で構成したが、本変形例では、
４個のＮＯＲ回路により構成するものである。図８
（ａ）は本変形例の回路ブロックを示す。同図の回路ブ
ロックは、前記図２（ａ）に示したＮＡＮＤ機能の回路
ブロックについて、トランジスタのＰ型、Ｎ型、及び電
圧の方向を逆にしたものである。即ち、図８（ａ）にお
いて、４個のＮＯＲ回路NOR1〜NOR4において、４は低し
きい値のトランジスタで構成されたインバータ（論理回
路）であって、その高電位側のノードは擬似電源線ＶＣ
ＮＨに接続される。４個のＮＯＲ回路NOR1〜NOR4でマー
ジ（共用）されるＰＭＯＳトランジスタ（スイッチ回
路）８は、前記擬似電源線ＶＣＮＨと所定電源Ｖccとの
間に配置され、そのしきい値電圧は、前記インバータ４
を構成するＰＭＯＳトランジスタのしきい値電圧よりも
高い電圧である。プリデコード信号（ブロック選択信
号）Ｐ１の反転信号/Ｐ1は、前記共用ＰＭＯＳトランジ
スタ８のゲートと、各インバータ４の出力ノードＤ1〜
Ｄ4をプルダウンする４個のＮＭＯＳトランジスタ９の
各ゲートとに入力される。

【００６２】同図（ｂ）は、本変形例での各信号に関す
るタイミングチャートを示し、これ等を用いて動作を説
明する。

【００６３】動作開始直後の状態から説明する。ブロッ
ク選択信号の反転信号／Ｐ１及びアドレス信号Ａ１〜Ａ
４は全てハイであり、全てのインバータ４の出力Ｄ１〜
Ｄ４はロウである。この際、共用ＰＭＯＳトランジスタ
８がオフして、擬似電源線ＶＣＮＨはフローティングで
あるが、インバータ４のＰＭＯＳトランジスタがオフ状
態にあるので、回路の動作に対しては何ら影響しない。

【００６４】回路ブロック２６ａを選択する場合には、
先ず、ブロック選択信号の反転信号／Ｐ１がロウに遷移
し、高しきい値の共用ＰＭＯＳトランジスタ８がオンし
て、擬似電源線ＶＣＮＨと所定電源Ｖccとが接続され
る。この際、プルダウンＮＭＯＳトランジスタ９もオフ
となる。続いて、アドレス信号Ａ１〜Ａ４が活性化し、
その信号の何れか１つがロウに遷移すると、これに対応
したインバータ４がハイを出力し、他の残りのインバー
タ４はロウを保持し続ける。

【００６５】信号Ａx1〜Ａx5が切り換わり、ブロック選
択信号の反転信号／Ｐ１がハイに遷移すると、高しきい
値のＰＭＯＳトランジスタ８がオフになり、擬似電源線
ＶＣＮＨが所定電源Ｖccから切り離され、同時に、プル
ダウンＮＭＯＳトランジスタ９がオンするので、インバ
ータ４にロウのアドレス信号が入力された状態であって
も、そのインバータ４の出力はロウとなり、全てのイン
バータ４がロウを出力する。ブロック選択信号の反転信
号／Ｐ１よりも先にアドレス信号Ａ１〜Ａ４がリセット
される場合、又は、同一の回路ブロックを選択するよう
にブロック選択信号の反転信号／Ｐ１がハイに遷移しな
い場合も考えられるが、これ等の場合は、アドレス信号
Ａ１〜Ａ４で選択されたアドレスに対応するインバータ
４が通常のインバータ動作をするので、デコード回路は
正しく動作する。

【００６６】このように、ＮＯＲ機能によるデコード回
路は、ＮＡＮＤ機能のデコード回路と比べると、トラン
ジスタのＰ、Ｎ型、及び電圧の方向が逆になるだけであ
り、全く同様に実現できる。勿論、２入力ＮＯＲの機能
のみではなく、多入力ＮＯＲ回路を用いても良い。例え
ば、ｎ入力ＮＯＲの機能であれば、インバータ４に代え
て（ｎ−１）入力のＮＯＲ回路を配置すればよい。

【００６７】（回路ブロックの第４の変形例） 図９は、回路ブロックの第４の変形例を示し、前記第３
の変形例のＮＯＲ機能の回路ブロックを更に改良したも
のである。

【００６８】即ち、同図の回路ブロックは、前記図８
（ａ）と比較して判るように、図８（ａ）の各ＮＯＲ回
路NOR1〜NOR4のＮＭＯＳプルダウントランジスタ９を削
除し、これに代えて、１個のＮＭＯＳトランジスタ１７
を設け、このトランジスタ１７を、接地電源Ｖssと高し
きい値電圧の共用ＰＭＯＳトランジスタ８との間に配置
したものである。即ち、本変形例では、各ＮＯＲ回路の
機能を、低しきい値のトランジスタで構成された各ＮＯ
Ｒ回路別のインバータ４と、高しきい値電圧の共用ＰＭ
ＯＳトランジスタ８と、前記１個の共用ＮＭＯＳトラン
ジスタ１７とにより実現するものである。前記高しきい
値電圧の共用ＰＭＯＳトランジスタ８と、前記１個の共
用ＮＭＯＳトランジスタ１７とは、図９から判るよう
に、擬似電源線ＶＣＮＨの電位を制御するインバータと
して機能する。

【００６９】（回路ブロックの第５の変形例） 図１０は、回路ブロックの第５の変形例を示し、前記第
４の変形例の回路ブロックを更に改良したものである。

【００７０】即ち、同図の回路ブロックは、前記図９と
比較して判るように、図９に示した１個の共用ＮＭＯＳ
トランジスタ１７を削除した構成である。即ち、本変形
例では、各ＮＯＲ回路の機能を、低しきい値のトランジ
スタで構成された各ＮＯＲ回路別のインバータ４と、高
しきい値電圧の共用ＰＭＯＳトランジスタ８とにより実
現するものである。

【００７１】（回路ブロックの第６の変形例） 以上の説明では、２入力型のＮＡＮＤ回路及びＮＯＲ回
路を備える場合について説明したが、本発明は３以上の
入力型にも適用できる。本変形例は３入力型のＮＡＮＤ
回路に本発明を適用した例を示す。

【００７２】図１１おいて、２６ａ〜２６ｄは図２に示
した回路ブロックとほぼ同様の回路ブロックであり、相
互に同一構成である。回路構成は階層構造になってお
り、２個の回路ブロック２６ａ、２６ｂが集まって大ブ
ロックを形成し、他の２個の回路ブロック２６ｃ、２６
ｄが集まって他の大ブロックを形成する。尚、各回路ブ
ロックが図２の回路ブロックと異なる点は、インバータ
４の出力ノードには、大ブロック選択信号Ｑ１又はＱ２
によって制御されるプルアップＰＭＯＳトランジスタ１
６が接続される点である。各回路ブロックの第１の擬似
接地線ＶＳＮＬ１は、高しきい値のＮＭＯＳトランジス
タ６を介して第２の擬似接地線ＶＳＮＬ２に接続され、
この第２の擬似接地線ＶＳＮＬ２は、大ブロック選択信
号Ｑ１又はＱ２によって制御される高しきい値のＮＭＯ
Ｓトランジスタ１７を介して接地される。

【００７３】大ブロックを選択する場合には、１つの大
ブロック選択信号（例えばＱ１）がハイに遷移してＮＭ
ＯＳトランジスタ１７がオンになり、第２の擬似接地線
ＶＳＮＬ２が接地電位Ｖssに充電される。続いて、１つ
のブロック選択信号（例えばＰ１）がハイに遷移して１
個の回路ブロック２６ａが選択されると、この選択され
た回路ブロック２６ａでは、トランジスタ６がオンし
て、擬似接地線ＶＳＮＬ１が第２の擬似接地線ＶＳＮＬ
２に接続され、第２の擬似接地線ＶＳＮＬ２に現れてい
た接地電位Ｖssが第１の擬似接地線ＶＳＮＬ１にも伝達
される。

【００７４】最後に、アドレス信号Ａ１〜Ａ４が入力さ
れると、非選択の大ブロックでは、プルアップトランジ
スタ１６がオンしているので、アドレス信号Ａ１〜Ａ４
がハイに遷移しても、各インバータ４の出力はハイに保
持される。また、選択された大ブロックでは、プルアッ
プトランジスタ１６はオフになるが、非選択の回路ブロ
ック２６ｂでは、トランジスタ６がオフであるため、第
２の擬似接地線ＶＳＮＬ２に接地電位Ｖssが印可されて
いても、第１の擬似接地線ＶＳＮＬ１はハイインピーダ
ンス状態にあり、また、プルアップトランジスタ５がオ
ンしているので、アドレス信号Ａ１〜Ａ４がハイに遷移
しても、各インバータ４の出力ノードＤ１〜Ｄ４はハイ
に保持される。一方、選択された回路ブロック２６ａで
は、第１の擬似接地線ＶＳＮＬ１には接地電位Ｖssが印
可され、またプルアップトランジスタ５、１６が共にオ
フであるので、何れかのアドレス信号Ａ１〜Ａ４がハイ
に遷移すると、これに対応したインバータ４がロウを出
力する。

【００７５】本変形例では、３入力のＮＡＮＤ回路の各
々は、各ＮＡＮＤ回路別のインバータ４と、各回路ブロ
ックで共用する高しきい値のＮＭＯＳトランジスタ６
と、大ブロックで共用する高しきい値のＮＭＯＳトラン
ジスタ１７とから成る。従って、トランジスタを共用せ
ずに各ＮＡＮＤ回路を構成した場合と比べて、前記共用
トランジスタ６、１７のゲート幅を大きく設定できるの
で、より一層の高速動作が図れるが期待できる。勿論、
接地電位Ｖssに最も近い共用トランジスタ１７のみを高
しきい値に設定し、各回路ブロックの共用トランジスタ
６を低しきい値に設定しても、待機時のリーク電流を抑
制することが可能である。

【００７６】このように、２入力の回路を最小回路とし
て多入力の回路を階層的に構成すれば、高速で且つ待機
時のリーク電流が少ない多入力のデコード回路を実現す
ることができる。

【００７７】尚、図１１の４個の回路ブロック２６ａ〜
２６ｄを大ブロックとして選択する場合には、図１１に
示した２個の高しきい値のＮＭＯＳトランジスタ１７、
１７を接地せずに、図示しない第３の疑似接地線に接続
し、この疑似接地線を図示しない高しきい値のＮＭＯＳ
トランジスタを介して接地電源Ｖssに接続する。更に、
この新たに設けた高しきい値のＮＭＯＳトランジスタの
ゲートに、前記４個の回路ブロック２６ａ〜２６ｄを同
時に選択するための大ブロック選択信号（図示せず）を
入力する。

【００７８】尚、最小の各回路ブロック２６ａ〜２６ｄ
の内部構成は、既述した全ての変形例が適用可能であ
り、また、階層毎に異なる変形例を適用することも可能
であるのは勿論である。

【００７９】即ち、本変形例の半導体集積回路は、接地
ノードが第１の疑似接地線に接続された複数個の論理回
路と、前記第１の疑似接地線を第２の擬似接地線に接続
し、且つブロック選択信号により制御されるＮＭＯＳト
ランジスタスイッチとを備えて、１個の回路ブロックが
構成される半導体集積回路であって、前記回路ブロック
を複数個備えると共に、前記複数個の回路ブロックは、
前記第２の擬似接地線を介して階層的に接続され、前記
各階層間には、隣り合う２つの階層を接続し且つこの両
層のうち上層のブロック選択信号により制御されるＮＭ
ＯＳトランジスタスイッチが配置され、前記各階層のＮ
ＭＯＳトランジスタスイッチのうち最上層のＮＭＯＳト
ランジスタスイッチが接地線に接続され、少くとも、前
記最上層のＮＭＯＳトランジスタスイッチのしきい値電
圧は、前記各回路ブロックの複数個の論理回路を構成す
るＮＭＯＳトランジスタのしきい値電圧よりも高く設定
されることを特徴とする。

【００８０】その場合、前記複数個の論理回路は、各
々、インバータ又はＮＡＮＤ回路により構成できる。

【００８１】また、前記ブロック選択信号及び前記各層
のブロック選択信号が全てハイに遷移する時刻は、前記
各回路ブロックの複数個の論理回路に入力する信号が全
てハイに遷移する時刻よりも早い時刻に設定される。

【００８２】また、本変形例では、図１１に示したよう
に、ＮＡＮＤ回路を備える回路ブロック２６ａ〜２６ｄ
を例に挙げて説明したが、ＮＡＮＤ回路に代えて、ＮＯ
Ｒ回路を備える回路ブロックについても、トランジスタ
のＰ型、Ｎ型、及び電圧の方向を逆にするだけであり、
同様に適用可能である。即ち、このような変形例の半導
体集積回路は、電源ノードが第１の疑似電源線に接続さ
れた複数個の論理回路と、前記第１の疑似電源線を第２
の擬似電源線に接続し、且つブロック選択信号により制
御されるＰＭＯＳトランジスタスイッチとを備えて、１
個の回路ブロックが構成される半導体集積回路であっ
て、前記回路ブロックを複数個備えると共に、前記複数
個の回路ブロックは、前記第２の擬似電源線を介して階
層的に接続され、前記各階層間には、隣り合う２つの階
層を接続し且つこの両層のうち上層のブロック選択信号
により制御されるＰＭＯＳトランジスタスイッチが配置
され、前記各階層のＰＭＯＳトランジスタスイッチのう
ち最上層のＰＭＯＳトランジスタスイッチが電源線に接
続され、少くとも、前記最上層のＰＭＯＳトランジスタ
スイッチのしきい値電圧の絶対値は、前記各回路ブロッ
クの複数個の論理回路を構成するＰＭＯＳトランジスタ
のしきい値電圧の絶対値よりも高く設定されることを特
徴とする。

【００８３】その場合、前記複数個の論理回路は、イン
バータ又はＮＯＲ回路により構成できる。

【００８４】更に、前記ブロック選択信号及び前記各層
のブロック選択信号が全てロウに遷移する時刻は、前記
各回路ブロックの複数個のインバータ又はＮＡＮＤ回路
に入力する信号が全てロウに遷移する時刻よりも早い時
刻に設定される。

【００８５】（プリデコード回路の第１の変形例） 次に、プリデコード回路２５の第１の変形例を図１２に
示す。この変形例のプリデコード回路２５’は、請求項
２記載の発明の実施の形態を示し、図３のプリデコード
回路２５と同様に、待機時にロウのブロック選択信号Ｐ
１を出力する回路であって、待機時の内部論理回路１０
のリーク電流を制限する高しきい値のトランジスタをＮ
ＭＯＳトランジスタ３で構成し、このＮＭＯＳトランジ
スタ３を内部論理回路１０と接地との間に配置したもの
である。この高しきい値のＮＭＯＳトランジスタ３は、
待機時にロウとなる動作／待機切換信号（制御信号）Ｖ
ＳＷにより制御される。更に、図３のプルダウンＮＭＯ
Ｓトランジスタ１１に代えて、前記動作／待機切換信号
ＶＳＷにより制御されるプルアップＰＭＯＳトランジス
タ１４が配置される。

【００８６】次に、本変形例の動作を説明する。待機
時、内部論理回路１０はハイを出力し、このハイ出力は
ドライブ回路１２で反転されて、ブロック選択信号Ｐ１
はロウとなる。一方、動作／待機切換信号ＶＳＷがロウ
となり、ＮＭＯＳトランジスタ３がオフして、接地線Ｖ
ＳＮＰと接地とは切り離され、内部論理回路１０から接
地へのリーク電流が遮断される。この際、接地線ＶＳＮ
Ｐがフローティングとなり、所定電源Ｖccから内部論理
回路１０へのリーク電流により、接地線ＶＳＮＰの電位
が上昇するのに起因して内部論理回路１０の出力が変化
しても、プルアップＰＭＯＳトランジスタ１４のオンに
より、ドライブ回路１２の入力ノードは所定電位Ｖccに
固定され、ドライブ回路１２からのブロック選択信号Ｐ
１はロウに固定される。

【００８７】尚、ドライブ回路１２の入力ノードにプル
アップＰＭＯＳトランジスタ１４を配置する理由は次の
通りである。即ち、前記図３に示すプルダウンＮＭＯＳ
トランジスタ１１をドライブ回路１２の出力ノードに配
置してもよいが、高しきい値のトランジスタ３を制御す
る動作／待機切換信号ＶＳＷが待機時にロウであるの
で、プルダウンＮＭＯＳトランジスタ１１を制御するに
は、前記切換信号ＶＳＷを反転させる回路が余分に必要
となるため、この余分な反転回路を不要とするためであ
る。

【００８８】更に、ブロック選択信号Ｐ１はドライブ回
路１２のみでロウに固定されるので、ドライブ回路１２
は、内部論理回路１０からは独立し、低電位側は直接接
地できる構成である。従って、待機時には、ドライブ回
路１２はロウを出力し続ける。但し、待機時にドライブ
回路１２のリーク電流が問題となる場合は、ドライブ回
路１２を構成するＰＭＯＳトランジスタ１５を高しきい
値のトランジスタで構成すれば、リーク電流は低減でき
る。

【００８９】加えて、ドライブ回路１２の前記ＰＭＯＳ
トランジスタ１５を高しきい値のトランジスタで構成す
ると、動作時でのブロック選択信号Ｐ１の立ち上り速度
が劣化するが、前記実施の形態の構成では、ブロック選
択信号Ｐ１はセットアップ信号として使われるのみであ
って、この選択信号Ｐ１が起動トリガーとはならないの
で、少々の速度劣化は問題ではない。

【００９０】また、ドライブ回路１２の速度の劣化が問
題となる場合は、ＰＭＯＳトランジスタ１５を低しきい
値化し、このＰＭＯＳトランジスタ１５と所定電源Ｖcc
との間に高しきい値のＰＭＯＳトランジスタを挿入し、
待機時はこの高しきい値のＰＭＯＳトランジスタがオフ
になるように制御すれば、ドライブ回路１２の高速性と
低リーク電流特性とが両立できる。

【００９１】（プリデコード回路の第２の変形例） 次に、プリデコード回路２５の第２の変形例を図１３に
示す。この変形例のプリデコード回路２５''は、請求項
３記載の発明の実施の形態を示し、待機時にハイのブロ
ック選択信号／Ｐ１を出力する回路である。同図のプリ
デコード回路は、図３のプリデコード回路の構成とほぼ
同様であるが、異なる点は、内部論理回路１０’の待機
時の出力が図３の内部論理回路１０の出力を反転した電
位、即ちロウである点、及びプルダウンＮＭＯＳトラン
ジスタ１１の配置位置を内部論理回路１０’とドライブ
回路１２との間に変更したものである。但し、待機時に
ドライブ回路１２がブロック選択信号／Ｐ１を所定電源
Ｖccの高電位に保持するので、ドライブ回路１２に所定
電源Ｖccを直接に接続する。

【００９２】尚、ドライブ回路１２を構成するＮＭＯＳ
トランジスタによるリーク電流が問題となる場合は、こ
のＮＭＯＳトランジスタを高しきい値のトランジスタで
構成する。このＮＭＯＳトランジスタを高しきい値にし
ない場合には、ドライブ回路１２と接地との間に、スイ
ッチとして、他の高しきい値のＮＭＯＳトランジスタを
挿入すればよい。

【００９３】（プリデコード回路の第３の変形例） 次に、プリデコード回路２５の第３の変形例を図１４に
示す。この変形例のプリデコード回路２５'''は、請求
項４記載の発明の実施の形態を示し、前記第２の変形例
と同様に、待機時にハイのブロック選択信号／Ｐ１を出
力する回路である。同図のプリデコード回路は、図１２
のプリデコード回路の構成とほぼ同様であるが、異なる
点は、内部論理回路１０’の待機時の出力が図３の内部
論理回路１０の出力を反転した電位、即ちロウである
点、及びプルアップＰＭＯＳトランジスタ１４の配置位
置をドライブ回路１２の出力ノード側に変更した点であ
る。この場合、ドライブ回路１２の低電位側ノードを内
部論理回路１０’の接地線ＶＳＮＰに接続すると共に、
ドライブ回路１２のＰＭＯＳトランジスタ１５を低しき
い値のトランジスタで構成する。

【００９４】尚、所定電源Ｖcc側と接地側の双方に高し
きい値のトランジスタが挿入されて、内部論理回路と所
定電源Ｖcc及び接地電源Ｖssとが切り離される場合は、
待機時にハイになる信号／ＶＳＷ、待機時にロウになる
信号ＶＳＷの双方が供給されるので、プルアップ及びプ
ルダウンの各トランジスタはドライブ回路１２の出力ノ
ードに直接挿入できる。

【００９５】

【発明の効果】以上説明したように、請求項１〜請求項
４記載の発明のデコード回路によれば、複数個の論理回
路を内部に有する回路ブロックにおいて、その回路ブロ
ックの電流のリーク経路を遮断するスイッチ回路とし
て、前記複数個の論理回路相互で同一機能のトランジス
タをマージした１個の高しきい値の共用トランジスタで
構成したので、面積増加を招くことなく、前記共用トラ
ンジスタのゲート幅を大きく設定できて、前記各論理回
路の高速動作性能を確保できると共に、前記スイッチ回
路をブロック選択信号で制御したので、動作時に、非選
択の回路ブロックでは前記スイッチ回路がオフ動作し
て、自己の回路ブロックの電流リーク経路を遮断させる
ことができ、従って、待機時だけでなく動作時において
も、リーク電流を低減できて、省エネルギー化を効果的
に達成できる効果を奏する。

【００９６】更に、待機時のブロック選択信号の電圧を
期待値通りに確保したので、その待機時のブロック選択
信号により、前記リーク経路を遮断する高しきい値のス
イッチ回路を確実にオフ状態に制御できるので、回路ブ
ロックでの電流のリーク経路を確実に遮断できて、待機
時のリーク電流を少なく制限できる効果を奏する。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態のメモリのデコード
回路の全体構成を示す図である。

【図２】（ａ）は同メモリのデコード回路に備える回路
ブロックの内部構成を示す図、（ｂ）は同回路ブロック
の動作波形を示す図である。

【図３】同メモリのデコード回路に備えるプリデコード
回路の内部構成を示す図である。

【図４】同メモリのデコード回路の電流のリーク経路を
示す図である。

【図５】従来例のメモリのデコード回路における電流の
リーク経路を示す図である。

【図６】（ａ）は回路ブロックの第１の変形例を示す
図、（ｂ）は同回路ブロックの動作波形を示す図であ
る。

【図７】（ａ）は回路ブロックの第２の変形例を示す
図、（ｂ）は同回路ブロックの動作波形を示す図であ
る。

【図８】（ａ）は回路ブロックの第３の変形例を示す
図、（ｂ）は同回路ブロックの動作波形を示す図であ
る。

【図９】（ａ）は回路ブロックの第４の変形例を示す
図、（ｂ）は同回路ブロックの動作波形を示す図であ
る。

【図１０】（ａ）は回路ブロックの第５の変形例を示す
図、（ｂ）は同回路ブロックの動作波形を示す図であ
る。

【図１１】（ａ）は回路ブロックの第６の変形例を示す
図、（ｂ）は同回路ブロックの動作波形を示す図であ
る。

【図１２】プリデコード回路の第１の変形例を示す図で
ある。

【図１３】プリデコード回路の第２の変形例を示す図で
ある。

【図１４】プリデコード回路の第３の変形例を示す図で
ある。

【符号の説明】

ＮＡ１〜ＮＡｎ ＮＡＮＤ回路 ＮＯＲ１〜ＮＯＲ４ ＮＯＲ回路 ２５ プリデコーダ（プリデコード回
路） ２６ａ〜２６ｄ デコーダ（回路ブロック） ４ インバータ（論理回路） ５、７、１４ プルアップ用ＰＭＯＳトランジ
スタ ６ 高しきい値の共用ＮＭＯＳトラ
ンジスタスイッチ （スイッチ回路） ８ 高しきい値の共用ＰＭＯＳトラ
ンジスタスイッチ （スイッチ回路） ９、１１、１７ プルダウン用ＮＭＯＳトランジ
スタ Ｐ１ プリデコード信号（ブロック選
択信号） １０ 内部論理回路 １２ ドライブ回路 ＶＳＮＰ 接地線 ＶＣＮＰ 電源線

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−101669（ＪＰ，Ａ) 特開 平７−244982（ＪＰ，Ａ) 特開 平７−264775（ＪＰ，Ａ) 特開 平８−18021（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/34 H03K 19/00 H01L 27/10

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 複数ビットのアドレス信号のうち一部を
   プリデコードし、ブロック選択信号を出力するプリデコ
   ード回路と、 前記プリデコード回路のブロック選択信号により選択さ
   れる複数個の回路ブロックとを備え、 前記各回路ブロックは、 自己が選択された時、前記プリデコード回路でプリデコ
   ードされない残りのアドレス信号をデコードし、複数個
   のトランジスタで構成される相互に同一構成の複数個の
   論理回路と、 前記複数個の論理回路を所定電源に接続するスイッチ回
   路とを有し、 前記スイッチ回路は、前記複数個の論理回路相互で同一
   機能のトランジスタをマージした１個のトランジスタで
   構成され、 前記スイッチ回路を構成する共用トランジスタは、前記
   各論理回路を構成する他のトランジスタのしきい値電圧
   よりも高いしきい値電圧を持ち、且つそのゲートには、
   前記プリデコード回路のブロック選択信号が入力され、 前記プリデコード回路は、 前記一部のアドレス信号を受け、待機時の出力期待値が
   ハイであり、且つ低しきい値のトランジスタのみで構成
   される内部論理回路と、 前記内部論理回路の出力を受け、低しきい値のトランジ
   スタのみで構成され、待機時の出力期待値がロウである
   インバータを有し、前記インバータの反転結果をブロッ
   ク選択信号として出力ノードから出力するドライブ回路
   と、 前記内部論理回路及び前記ドライブ回路が接続される電
   源線と、 前記電源線と所定電源との間に配置され、制御信号によ
   り待機時にオフになるように制御される高しきい値のＰ
   ＭＯＳトランジスタと、 前記ドライブ回路の出力ノードと接地線との間に配置さ
   れ、前記制御信号により待機時にオンになるように制御
   されるプルダウンＮＭＯＳトランジスタとを備えたこと
   を特徴とするデコード回路。
2. 【請求項２】 複数ビットのアドレス信号のうち一部を
   プリデコードし、ブロック選択信号を出力するプリデコ
   ード回路と、 前記プリデコード回路のブロック選択信号により選択さ
   れる複数個の回路ブロックとを備え、 前記各回路ブロックは、 自己が選択された時、前記プリデコード回路でプリデコ
   ードされない残りのアドレス信号をデコードし、複数個
   のトランジスタで構成される相互に同一構成の複数個の
   論理回路と、 前記複数個の論理回路を所定電源に接続するスイッチ回
   路とを有し、 前記スイッチ回路は、前記複数個の論理回路相互で同一
   機能のトランジスタをマージした１個のトランジスタで
   構成され、 前記スイッチ回路を構成する共用トランジスタは、前記
   各論理回路を構成する他のトランジスタのしきい値電圧
   よりも高いしきい値電圧を持ち、且つそのゲートには、
   前記プリデコード回路のブロック選択信号が入力され、 前記プリデコード回路は、 前記一部のアドレス信号を受け、待機時の出力期待値が
   ハイであり、且つ低しきい値のトランジスタのみで構成
   される内部論理回路と、 前記内部論理回路の出力を受け、待機時の出力期待値が
   ロウであるインバータを有し、前記インバータの反転結
   果をブロック選択信号として出力ノードから出力するド
   ライブ回路と、 前記内部論理回路が接続される接地線と、 前記接地線と接地との間に配置され、制御信号により待
   機時にオフになるように制御される高しきい値のＮＭＯ
   Ｓトランジスタと、 前記内部論理回路の出力ノードと所定電源との間に配置
   され、前記制御信号により待機時にオンになるように制
   御されるプルアップＰＭＯＳトランジスタとを備えたこ
   とを特徴とするデコード回路。
3. 【請求項３】 複数ビットのアドレス信号のうち一部を
   プリデコードし、ブロック選択信号を出力するプリデコ
   ード回路と、 前記プリデコード回路のブロック選択信号により選択さ
   れる複数個の回路ブロ ックとを備え、 前記各回路ブロックは、 自己が選択された時、前記プリデコード回路でプリデコ
   ードされない残りのアドレス信号をデコードし、複数個
   のトランジスタで構成される相互に同一構成の複数個の
   論理回路と、 前記複数個の論理回路を所定電源に接続するスイッチ回
   路とを有し、 前記スイッチ回路は、前記複数個の論理回路相互で同一
   機能のトランジスタをマージした１個のトランジスタで
   構成され、 前記スイッチ回路を構成する共用トランジスタは、前記
   各論理回路を構成する他のトランジスタのしきい値電圧
   よりも高いしきい値電圧を持ち、且つそのゲートには、
   前記プリデコード回路のブロック選択信号が入力され、 前記プリデコード回路は、 前記一部のアドレス信号を受け、待機時の出力期待値が
   ロウであり、且つ低しきい値のトランジスタのみで構成
   される内部論理回路と、 前記内部論理回路の出力を受け、待機時の出力期待値が
   ハイであるインバータを有し、前記インバータの反転結
   果をブロック選択信号として出力ノードから出力するド
   ライブ回路と、 前記内部論理回路が接続される電源線と、 前記電源線と所定電源との間に配置され、制御信号によ
   り待機時にオフになるように制御される高しきい値のＰ
   ＭＯＳトランジスタと、 前記内部論理回路の出力ノードと接地との間に配置さ
   れ、前記制御信号により待機時にオンになるように制御
   されるプルダウンＮＭＯＳトランジスタとを備えたこと
   を特徴とするデコード回路。
4. 【請求項４】 複数ビットのアドレス信号のうち一部を
   プリデコードし、ブロック選択信号を出力するプリデコ
   ード回路と、 前記プリデコード回路のブロック選択信号により選択さ
   れる複数個の回路ブロックとを備え、 前記各回路ブロックは、 自己が選択された時、前記プリデコード回路でプリデコ
   ードされない残りのア ドレス信号をデコードし、複数個
   のトランジスタで構成される相互に同一構成の複数個の
   論理回路と、 前記複数個の論理回路を所定電源に接続するスイッチ回
   路とを有し、 前記スイッチ回路は、前記複数個の論理回路相互で同一
   機能のトランジスタをマージした１個のトランジスタで
   構成され、 前記スイッチ回路を構成する共用トランジスタは、前記
   各論理回路を構成する他のトランジスタのしきい値電圧
   よりも高いしきい値電圧を持ち、且つそのゲートには、
   前記プリデコード回路のブロック選択信号が入力され、 前記プリデコード回路は、 前記一部のアドレス信号を受け、待機時の出力期待値が
   ロウであり、且つ低しきい値のトランジスタのみで構成
   される内部論理回路と、 前記内部論理回路の出力を受け、低しきい値のトランジ
   スタのみで構成され、待機時の出力期待値がハイである
   インバータを有し、前記インバータの反転結果をブロッ
   ク選択信号として出力ノードから出力するドライブ回路
   と、 前記内部論理回路及び前記ドライブ回路が接続される接
   地線と、 前記接地線と接地との間に配置され、制御信号により待
   機時にオフになるように制御される高しきい値のＮＭＯ
   Ｓトランジスタと、 前記ドライブ回路の出力ノードと所定電源との間に配置
   され、前記制御信号により待機時にオンになるように制
   御されるプルアップＰＭＯＳトランジスタとを備えたこ
   とを特徴とするデコード回路。