KR101332925B1 - 메모리 장치, 집적 회로, 메모리 장치에서 사용되는 방법 및 컴퓨터 판독가능 저장 매체 - Google Patents

메모리 장치, 집적 회로, 메모리 장치에서 사용되는 방법 및 컴퓨터 판독가능 저장 매체 Download PDF

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Abstract

메모리 장치는 메모리 어레이와, 메모리 어레이에 결합된 적어도 하나의 버퍼와, 버퍼에 결합된 테스트 회로를 포함한다. 버퍼는 테스트 회로에 의해 생성된 제어 신호에 적어도 부분적으로 기초하여 버퍼의 제 1 및 제 2 입력을 상기 버퍼의 주어진 출력으로 멀티플렉싱하도록 구성된 스위칭 회로를 포함한다. 제어 신호는 메모리 장치의 테스트 동작 모드를 나타내는 테스트 신호와 메모리 장치의 파워 다운 동작 모드를 나타내는 파워 다운 신호 양자의 기능으로서 생성된다. 버퍼는 제어 신호에 응답하여 파워 다운 동작 모드에서 버퍼에 의해 소비되는 전류의 양을 감소시키는 전류 감소 회로를 더 포함한다. 버퍼는 메모리 장치의 입력 데이터 버퍼 또는 어드레스 버퍼를 포함할 수 있다.

Description

메모리 장치, 집적 회로, 메모리 장치에서 사용되는 방법 및 컴퓨터 판독가능 저장 매체{MEMORY DEVICE WITH REDUCED BUFFER CURRENT DURING POWER-DOWN MODE}
본 발명은 일반적으로 반도체 메모리 장치에 관한 것으로, 특히 파워 다운 동작 모드(power-down mode of operation) 동안 이러한 장치에서 버퍼 전류를 감소시키는 기법에 관한 것이다.
반도체 메모리 장치는 전형적으로 입력 데이터 버퍼 및 어드레스 버퍼를 포함한, 다수의 버퍼를 포함한다. 또한, 이러한 메모리 장치는 일반적으로 데이터가 장치의 메모리 어레이 내의 메모리 셀로 기록되거나 또는 그로부터 판독되는 정상 모드 또는 기능 모드와 대부분의 메모리 회로가 비활성화되거나 또는 동작하지 않는 파워 다운 모드를 포함한, 적어도 두 개의 모드로 동작한다.
종래 기술에 있어서, 주어진 메모리 장치의 입력 데이터 버퍼 및 어드레스 버퍼는 주어진 장치가 파워 다운 모드로 있을 지라도 상당량의 전류를 소비할 수 있다. 이러한 이유는, 주어진 메모리 장치가 파워 다운 모드로 있을 지라도 상기 버퍼는 전형적으로 상위 레벨 메모리 시스템 내에서 동작하고 있는 외부 데이터 및 어드레스 버스에 결합되고, 또한 외부 데이터 및 어드레스 버스 상에서의 동작에 의해 입력 데이터 버퍼 및 어드레스 버퍼에 동적인 전류가 공급될 수 있기 때문이다.
이러한 문제를 완화하기 위한 종래의 시도로서, 버퍼를 포함하는 메모리 장치가 파워 다운 모드로 진입하는 경우 입력 데이터 버퍼 및 어드레스 버퍼를 디스에이블링하기 위한 조합 논리 게이트 및 추가의 제어 신호를 사용하여 왔다. 안타깝게도, 이러한 접근방식은 장치가 기능 모드로 있을 때 버퍼의 성능에 악영향을 미친다는 점에서 결함을 가지고 있다. 예를 들어, 이러한 방식으로 구성된 버퍼는 보다 긴 설정 시간을 필요로 할 수 있으며, 그에 따라, 버퍼가 동작할 수 있는 속도를 감소시킬 수 있다. 또한, 이러한 방식에서 사용되는 조합 논리 게이트의 구현은 일반적으로 다수의 트랜지스터를 필요하며, 이는 장치의 회로 면적을 상당히 증가시킨다. 끝으로, 제어 신호는 대개 다수의 상이한 버퍼와 연관된 논리 게이트에 인가되어야 하며, 그에 따라 대량의 부하를 구동할 수 있도록 생성되어야 한다. 이러한 유형의 제어 신호는 생성하기 어려울 수 있고, 그에 따라 많은 전류를 소비하고 큰 회로 면적을 차지하는 구동 회로를 필요로 한다.
따라서, 장치가 기능 모드로 있을 때 버퍼의 성능에 부정적인 영향을 미치는 일 없이, 메모리 장치가 그의 파워 다운 모드로 있을 때 입력 데이터 버퍼 및 어드레스 버퍼에 의한 동적인 전류 소비를 감소시키는 개선된 방식이 필요하다는 것은 자명하다.
하나 이상의 예시적인 실시예에서, 본 발명은 파워 다운 동작 모드로 있는 메모리 장치 내의 입력 데이터 버퍼 및 어드레스 버퍼에 의해 소비되는 동적인 전류를 감소시키는 기법을 제공한다. 이들 기법은 버퍼의 내장 자체 테스트(built-in self test: BIST) 회로를 이용하여 제어 신호를 생성하는데, 이 제어 신호는 기능 동작 모드로 있는 버퍼의 성능에 영향을 미치지 않고 메모리 장치의 회로 면적 또는 전력 소비를 현저히 증가시키지 않는 방식으로 파워 다운 모드 동안 버퍼를 디스에이블링한다.
본 발명의 일 측면에 따르면, 메모리 장치는 메모리 어레이와, 이 메모리 어레이에 결합된 적어도 하나의 버퍼와, 버퍼에 결합된 테스트 회로를 포함한다. 버퍼는, 테스트 회로에 의해 생성된 제어 신호에 적어도 부분적으로 기초하여 버퍼의 제 1 및 제 2 입력을 버퍼의 주어진 출력으로 멀티플렉싱하도록 구성된 스위칭 회로를 포함한다. 제어 신호는 메모리 장치의 테스트 동작 모드를 나타내는 테스트 신호와 메모리 장치의 파워 다운 동작 모드를 나타내는 파워 다운 신호 양자의 기능으로서 생성된다. 버퍼는 제어 신호에 응답하여 파워 다운 동작 모드에서 버퍼에 의해 소비되는 전류량을 감소시키는 전류 감소 회로를 더 포함한다. 버퍼는 메모리 장치의 입력 데이터 버퍼 또는 어드레스 버퍼를 포함할 수 있다.
예시적인 실시예에서, 테스트 회로는 메모리 장치의 내장 자체 테스트 회로를 포함하고, 테스트 신호 및 파워 다운 신호를 각각 수신하는 제 1 및 제 2 입력을 구비한 제 1 논리 게이트와, 제 1 논리 게이트의 출력을 수신하는 제 1 입력과 파워 다운 신호를 수신하는 제 2 입력을 구비한 제 2 논리 게이트를 포함한다. 제어 신호는 제 1 및 제 2 논리 게이트 중 적어도 하나의 출력을 포함할 수 있다. 논리 게이트는 NAND 게이트 또는 NOR 게이트를 포함할 수 있다.
전류 감소 회로는 버퍼의 공급 노드와 버퍼의 주어진 출력 사이에 결합된 소스 및 드레인 단자와, 테스트 회로로부터 제어 신호를 수신하는 게이트 단자를 구비한 전계 효과 트랜지스터를 포함할 수 있다. 보다 구체적인 예로서, 전계 효과 트랜지스터는 버퍼의 접지 단자와 버퍼의 주어진 출력 사이에 결합된 소스 및 드레인 단자를 구비한 N-형 전계 효과 트랜지스터를 포함할 수 있다. 또 다른 예로서, 전계 효과 트랜지스터는 버퍼의 VDD 단자와 버퍼의 주어진 출력 사이에 결합된 소스 및 드레인 단자를 구비한 P-형 전계 효과 트랜지스터를 포함할 수 있다.
본 발명에 따른 메모리 장치는 예를 들어 패키지형 집적 회로와 같은 독립형 메모리 장치로서, 또는 프로세서 또는 다른 장치의 내장형 메모리로서 구현될 수 있다.
도 1은 본 발명의 예시적인 실시예에서 입력 데이터 버퍼 및 어드레스 버퍼를 구비한 반도체 메모리 장치,
도 2는 파워 다운 전류 감소없이 구성된, 입력 데이터 및 어드레스 버퍼 중 주어진 하나와 연관된 테스트 회로의 일부를 나타내는 도면,
도 3 및 도 4는 파워 다운 전류 감소를 구현하도록 구성된, 도 2 버퍼 및 연 관된 테스트 회로의 다른 실시예의 일부를 나타내는 도면.
본 발명은 예시적인 반도체 메모리 장치 및 연관된 입력 데이터 버퍼 및 어드레스 버퍼와 연계하여 설명될 것이다. 그러나, 본 발명은 임의의 반도체 메모리 장치에 보다 일반적으로 적용가능하며, 예시적인 실시예와 연계하여 구체적으로 설명된 것 이외의 버퍼 회로를 사용하여 구현될 수 있음을 이해해야 한다.
도 1은 본 발명의 예시적인 실시예에 따른 메모리 장치(100)를 간단히 나타낸다. 메모리 장치(100)는 데이터를 저장하도록 구성된 다수의 메모리 셀(105)을 구비한 메모리 어레이(102)를 포함한다. 메모리 셀은 각각 단일 데이터 비트를 저장하도록 구성될 수 있지만, 다른 실시예에서는 다른 유형의 셀이 사용될 수 있다. 각 셀(105)은 대응하는 행 또는 워드라인(115) 및 열 또는 비트라인(120)에 결합된다. 메모리 어레이는 2N 열 및 2M 행으로 구성된 셀을 포함하는 어레이로서 예시적으로 도시되어 있지만, 다른 구성도 가능하다. 셀들 중 특정 셀들은 제각기의 행 디코더(125) 및 열 디코더(130)에 적절한 행 및 열 어드레스를 인가함으로써 그로부터 데이터를 기록 또는 판독하기 위해 활성화될 수 있다. 메모리 장치(100)의 다른 요소들은 게이팅 및 감지 증폭기 소자(135), 입력 데이터 버퍼(140), 출력 데이터 버퍼(145) 및 어드레스 버퍼(150)를 포함한다.
입력 데이터 버퍼(140)는 어레이에 기록될 데이터를 저장하고, 출력 데이터 버퍼(145)는 어레이로부터 판독된 데이터를 저장한다. 어드레스 버퍼(150)는 어레이로 데이터를 기록 및 그로부터 데이터를 판독하는데 사용되는 행 및 열 어드레스를 저장한다. 어레이(102)와 같은 메모리 어레이로 데이터를 기록 및 그로부터 데이터를 판독하기 위한 다수의 기법은 당업계에 잘 알려져 있고, 따라서, 이러한 기법을 본 명세서에서는 자세히 설명하지 않을 것이다.
내장 자체 테스트(BIST) 회로(160)가 또한 메모리 장치(100)에 포함된다. 이 실시예에서의 BIST 회로는 도시되어 있는 바와 같이 입력 데이터 버퍼(140) 및 어드레스 버퍼(150)에 결합된다. 예시적인 실시예에서, BIST 회로는 메모리 장치의 테스트 동작 모드를 나타내는 테스트 신호와 메모리 장치의 파워 다운 동작 모드를 나타내는 파워 다운 신호 양자의 기능으로서 제어 신호를 생성한다. 이러한 유형의 제어 신호 생성의 예는 도 3 및 도 4와 연계하여 이하에서 보다 자세히 설명될 것이다. BIST 회로 그 자체는 본 명세서에서 "테스트 회로"로서 보다 일반적으로 지칭되는 예일 수 있다. 이러한 테스트 회로는 BIST 회로 또는 메모리 장치에서 일반적으로 구현되는 다른 유형의 테스트 회로에서 전형적으로 발견되는 종래의 소자, 예를 들어 테스트 신호 생성기, 레지스터 등을 포함할 수 있다.
도 1에서 메모리 어레이(102)는 셀(105) 및 그의 연관된 워드라인(115) 및 비트라인(120)을 포함하는 것으로 식별되지만, 본 명세서에서 사용되는 "메모리 어레이"라는 용어는 광범위하게 해석되어야 할 것이며, 하나 이상의 연관된 소자, 예를 들어 입력 또는 출력 데이터 버퍼, 열 또는 행 디코더, 게이팅 소자, 감지 증폭기 등을 포함할 수 있다. 예를 들어, "Memory Device with Error Correction Capability and Efficient Partial Word Write Operation"라는 제목으로 2007년 4월 26일에 출원되고 본 출원과 공동으로 양도되며 본 명세서에서 참조로서 인용되는 PCT 국제 출원 번호 PCT/US07/67502호에 설명되어 있는 바와 같이, 메모리 어레이(102)의 소정의 구현은 게이팅 및 감지 증폭기 소자(135)가, 도 1에 도시되어 있는 바와 같이 별도의 소자로서 구성되는 것보다, 어레이 전체에 걸쳐 분포되도록 국부 및 전역 감지 증폭기를 포함한다.
메모리 장치(100)는 정적 또는 동적 랜덤 액세스 메모리(SRAM 또는 DRAM), 전기 소거가능 프로그램가능 ROM(EEPROM), 자기 RAM(MRAM), 강유전성 RAM(FRAM), 상변화 메모리(PCRAM) 등을 포함한, 여러 유형의 독립형 또는 내장형 메모리를 포함할 수 있다. 또한, 앞서 언급한 바와 같이, 다른 유형의 메모리 셀 구성이 사용될 수 있다. 예를 들어, 어레이(102) 내의 메모리 셀은 멀티-레벨 셀일 수 있고 각 셀은 1비트보다 많은 비트의 데이터를 저장하도록 구성된다. 따라서, 본 발명은 메모리 장치에 사용되는 특정 저장 또는 액세스 메카니즘에 국한되지 않는다.
도 1에 도시되어 있는 메모리 장치(100)는 이러한 메모리 장치의 종래의 구현에서 일반적으로 발견되는 유형의 하나 이상의 소자를 포함하여, 구체적으로 도시되어 있는 것 이외에 또는 그 대신에 다른 소자를 포함할 수 있다. 예를 들어, 메모리는 종래의 에러 교정 코딩(ECC)을 사용하여 에러 검출 및 교정을 수행하는 디코드 및 교정 회로를 포함할 수 있다. 당업자가 잘 알고 있는 이들 및 다른 종래의 소자는 본 명세서에서 설명되지 않는다. 도 1에 도시되어 있는 소자의 특정 배열은 단지 예로서 제공된 것임을 이해해야 한다. 보다 구체적으로, 앞서 언급한 바와 같이, 본 발명은 여러 유형의 메모리를 사용하여 구현될 수 있고, 임의의 특정 메모리 장치 구성에 국한되지 않는다. 본 발명을 구현할 때 다양한 다른 메모리 장치 구성이 사용될 수 있음을 당업자라면 알 수 있을 것이다.
앞서 설명한 바와 같이, 종래의 입력 데이터 버퍼 및 어드레스 버퍼는 결점을 가지고 있는데, 그 이유는 이러한 버퍼를 포함하는 메모리 장치가 파워 다운 동작 모드로 진입하는 경우, 버퍼는 여전히 많은 양의 동적 전류를 소비할 수 있기 때문이다. 예시적인 실시예는 BIST 회로(160)를 사용하여, 파워 다운 전류 감소를 구현하도록 입력 데이터 버퍼(140)와 어드레스 버퍼(150) 중 하나 또는 둘 모두를 구성함으로써 종래의 상기 결점을 해결한다. 바람직하게, 이러한 전류 감소는 기능 동작 모드에서 버퍼의 성능에 악영향을 미치지 않고 현저한 추가 회로를 요구하지 않는 방식으로 제공된다.
예시적인 실시예는 BIST 동작 모드와 같은 테스트 동작 모드를 지원하는 멀티플렉싱 기능을 포함한 버퍼를 이용한다. 이러한 버퍼의 일 예는 도 2에 도시되어 있는 버퍼(200)이다. 이 버퍼는 입력 데이터 버퍼(140) 또는 어드레스 버퍼(150)의 일부를 포함하는 것으로 볼 수 있다. 간단하고 명료한 설명을 위해 버퍼의 일부분만이 도시되어 있지만, 전형적으로는 대응하는 테스트 모드 입력 신호 라인과 멀티플렉싱되는 별도의 각 기능 모드 입력 신호 라인마다 하나씩 다수의 예시적인 그러한 부분을 포함하도록 구현된다.
도시되어 있는 바와 같이 직렬로 연결되어 있는 인버터(I1,I2)를 포함하는 제어 신호 발생기(210)가 버퍼(200)와 연관된다. 동작시, 인버터(I1)의 입력에 인 가된 BIST 신호는 장치의 기능 모드와 BIST 모드 간을 선택하는데 사용된다. 인버터(I1)의 출력은 인버터(I2)의 입력으로서 인가된다. 인버터(I2)의 출력은 제어 신호(BISTT)이고, 그의 상보 신호(BISTC)는 인버터(I1)의 출력에 존재한다. 본 명세서에서 사용되는 "제어 신호"라는 용어는 광범위한 의미로 해석되어야 하며, 예를 들어, 주어진 신호, 그의 상보 신호, 또는 주어진 신호와 그의 상보 신호 모두를 지칭할 수 있고, 또한 다른 관련 신호 세트, 예를 들어 일 동작 모드에서는 상보적일 수 있으나 다른 동작 모드에서는 상보적이지 않을 수 있는 한 쌍의 신호를 지칭할 수 있다. 따라서, 도 2 구성에서, 신호(BISTT) 또는 그의 상보 신호(BISTC)의 각각이 제어 신호로서 간주되거나, 또는 그 둘 모두가 총괄적으로 하나의 제어 신호를 포함하는 것으로 간주될 수 있다.
버퍼(200)는 발생기(210)에 의해 생성된 제어 신호에 적어도 부분적으로 기초하여 두 버퍼 입력(A,AM) 중 하나를 주어진 버퍼 출력 노드(MUX)로 멀티플렉싱하도록 구성된 스위칭 회로를 포함한다. 본 실시예에서 제어 신호 발생기(210)는 BIST 회로(160)의 일부인 것으로 가정한다. 입력(A)은 기능 동작 모드에서 입력 데이터 또는 어드레스 신호를 버퍼에 공급하는데 사용되는 정상 데이터 또는 어드레스 입력이고, 입력(AM)은 테스트 동작 모드에서 테스트 데이터 또는 어드레스 신호를 버퍼에 공급하는데 사용되는 테스트 데이터 또는 어드레스 입력인 것으로 가정한다.
도 2 구성에서, 신호 발생기(210)는 테스트 동작 모드를 나타내는 BIST 신호로부터, 신호(BISTT) 및 그의 상보 신호(BISTC)을 포함하는 제어 신호를 생성한다. 버퍼(200)의 스위칭 회로는 N-형 금속 산화물 반도체(NMOS) 전계 효과 트랜지스터(N1,N2,N3,N4)와, P-형 MOS(PMOS) 전계 효과 트랜지스터(P1,P2,P3,P4)를 도시되어 있는 바와 같이 구성되어 있는 대로 포함한다. BISTT 신호는 N3 및 P4의 게이트에 인가되고, 그의 상보 신호(BISTC)는 P3 및 N4의 게이트에 인가된다.
BISTT 신호 및 그의 상보 신호(BISTC)는 버퍼 출력 노드(MUX)로의 버퍼 입력(A,AM)의 멀티플렉싱을 제어한다. 보다 구체적으로, 기능 동작 모드에서, BIST 신호는 로직 로우 레벨로 존재하여 BIST 및 BISTC 신호는 각각 로직 로우 및 로직 하이 레벨로 존재한다. 따라서, 트랜지스터(N3,P3)는 오프되고, 트랜지스터(N4,P4)는 온되어, 정상 입력(A)은 트랜지스터(N2,P2)의 동작을 통해 출력 노드(MUX)에 인가된다. 유사하게, BIST 동작 모드에서, BIST 신호는 로직 하이 레벨로 존재하여, BISTT 및 BISTC 신호는 각각 로직 하이 및 로직 로우 레벨로 존재한다. 따라서, 트랜지스터(N3,P3)는 온되고, 트랜지스터(N4,P4)는 오프되어, 테스트 입력(AM)은 트랜지스터(N1,P1)의 동작을 통해 출력 노드(MUX)에 인가된다.
도 2에 도시되어 있는 배열은 파워 다운 전류 감소를 포함하지 않는다. 따라서, 주어진 메모리 장치가 파워 다운 모드로 있을 지라도 상위 레벨 메모리 시스템 내에서 활성 상태로 있는 외부 데이터 또는 어드레스 버스를 통해 입력 신호(A,AM)가 공급되는 경우, 이러한 외부 버스 상의 동작은 동적 전류가 버퍼(200)에 의해 소비되는 원치 않는 상황을 야기할 수 있다.
이러한 문제는 도 3 및 도 4의 예시적인 실시예에서 제어 신호가 메모리 장치의 테스트 동작 모드를 나타내는 테스트 신호와 메모리 장치의 파워 다운 동작 모드를 나타내는 파워 다운 신호 양자의 기능으로서 생성되도록 테스트 회로의 제어 신호 생성기를 구성함으로써 해결된다. 또한, 버퍼는 파워 다운 동작 모드에서 버퍼에 의해 소비되는 전류의 양을 감소시키기 위한 제어 신호에 응답하는 전류 감소 회로를 포함하도록 구성된다. 알 수 있는 바와 같이, 전류 감소 회로는 대응하는 테스트 모드 입력 신호 라인과 멀티플레싱되는 별도의 각 기능 모드 입력 신호 라인마다 단일 추가 트랜지스터만을 사용하여 구현될 수 있다.
먼저 도 3을 참조하면, BIST 회로(160)는 이 실시예에서 NAND1 및 NAND2로 지칭되는 한 쌍의 NAND 게이트를 포함하는 제어 신호 발생기(310)를 포함한다. 제 1 게이트(NAND1)는 BIST 신호와 PD-bar로 지칭되는 파워 다운 신호를 각각 수신하는 제 1 및 제 2 입력을 구비한다. 신호(PD-bar)는 PD로 지칭되는 파워 다운 신호의 상보 신호인 것으로 가정한다. 제 2 게이트(NAND2)는 제 1 게이트(NAND1)의 출력을 수신하는 제 1 입력과 파워 다운 신호(PD-bar)를 수신하는 제 2 입력을 구비한다. 이 실시예에서, 제어 신호는 NAND1의 출력에서 신호(BISTC)를 포함한다.
버퍼(300)는 트랜지스터(P1-P4 및 N1-N4), 입력(A,AM) 및 출력 노드(MUX)를 포함하되, 이들 모두는 도 2와 연계하여 앞서 설명한 바와 같이 배열된다. 회로는 트랜지스터(N1)와 병렬로 연결된 추가의 NMOS 트랜지스터(N5)를 포함하는 전류 감소 회로를 더 포함한다. N5의 게이트는 BISTIC 신호를 수신한다. 트랜지스터(P1-P4 및 N1-N4)를 포함하는 스위칭 회로는 BISTT 및 BISTC를 사용하여 따라서 트랜지스터(N5)를 포함하는 전류 감소 회로에 인가되는 제어 신호(BISTC)에 적어도 부분적으로 기초하는 방식으로, 버퍼의 입력(A,AM)을 출력 노드(MUX)로 멀티플렉싱한 다.
파워 다운 동작 모드에서, 신호(PD-bar)는 로직 로우 레벨로 존재하여, BISTT 신호 및 BISTC 신호 모두가 로직 하이 레벨이 되도록 한다. BISTT 및 BISTC 모두가 하이이기 때문에, 버퍼(300)의 출력 노드(MUX)는 트랜지스터(N3,N5)를 통해 로우로 되고 입력(A,AM) 또는 BIST 신호의 레벨과는 무관하게 파워 다운 모드 동안 로우로 유지된다.
기능 동작 모드에서, 신호(PD-bar)는 로직 하이 레벨로 존재하고, BIST 신호는 로직 로우 레벨로 존재한다. 따라서, BISTT 및 BISTC 신호는 각각 로직 로우 및 로직 하이 레벨로 존재한다. 트랜지스터(N4,P4)는 트랜지스터(N5)와 같이 온된다. 트랜지스터(N3,P3)는 오프되고, 따라서, 트랜지스터(N5)는 출력 노드(MUX)에 영향을 미치지 않는다. 따라서, 트랜지스터(N5)를 포함하는 전류 감소 회로의 추가는 기능 동작 모드에서 버퍼(300)의 성능에 영향을 미치지 않는다.
테스트 동작 모드에서, 신호(PD-bar)는 로직 하이 레벨로 존재하고, BIST 신호는 로직 하이 레벨로 존재한다. 따라서, BISTT 및 BISTC 신호는 각각 로직 하이 및 로직 로우 레벨로 존재한다. 트랜지스터(N3,P3)는 온된다. 트랜지스터(N4,P4)는 트랜지스터(N5)와 같이 오프된다.
도 4는 또 다른 예시적인 실시예를 나타낸다. 이 실시예에서 BIST 회로(160)는 NOR1 및 NOR2로 지칭되는 한 쌍의 NOR 게이트를 포함하는 제어 신호 발생기(410)를 포함한다. 제 1 게이트(NOR1)는 BIST 신호 및 파워 다운 신호(PD)를 각각 수신하는 제 1 및 제 2 입력을 갖는다. 제 2 게이트(NOR2)는 제 1 게이 트(NOR1)의 출력을 수신하는 제 1 입력과 파워 다운 신호(PD)를 수신하는 제 2 입력을 갖는다. 이 실시예에서의 제어 신호는 NOR2의 출력에서 신호(BISTT)를 포함한다.
버퍼(400)는 트랜지스터(P1-P4 및 N1-N4)와, 입력(A,AM) 및 출력 노드(MUX)를 포함하며, 이들 모두는 도 2와 연계하여 설명한 바와 같이 정렬된다. 회로는 트랜지스터(P1)와 병렬로 연결된 추가의 PMOS 트랜지스터(P5)를 포함하는 전류 감소 회로를 더 포함한다. P5의 게이트는 BISTT 신호를 수신한다. 트랜지스터(P1-P4 및 N1-N4)를 포함하는 스위칭 회로는 신호(BISTT, BISTC)를 사용하여, 따라서 트랜지스터(P5)를 포함하는 전류 감소 회로에 인가된 제어 신호(BISTT)에 적어도 부분적으로 기초한 방식으로, 버퍼의 입력(A,AM)을 출력 노드(MUX)로 멀티플렉싱한다.
파워 다운 동작 모드에서, 신호(PD)는 로직 하이 레벨로 존재하며, 그에 따라 BISTT 신호 및 BISTC 신호 모두는 로직 로우 레벨이 된다. BISTT 및 BISTC는 로우이기 때문에, 버퍼(400)의 출력 노드(MUX)는 트랜지스터(P3,P5)를 통해 하이로 되고 입력(A,AM) 또는 BIST 신호의 로직 레벨과는 무관하게 파워 다운 모드 동안 하이로 유지된다.
기능 동작 모드에서, 신호(PD)는 로직 로우 레벨로 존재하고, BIST 신호는 로직 로우 레벨로 존재한다. 따라서, BISTT 및 BISTC 신호는 각각 로직 로우 및 로직 하이 레벨로 존재한다. 트랜지스터(N4,P4)는 트랜지스터(P5)와 같이 온된다. 트랜지스터(N3,P3)는 오프되고, 따라서 트랜지스터(P5)는 출력 노드(MUX)에 영향을 미치지 않는다. 따라서, 트랜지스터(P5)를 포함하는 전류 감소 회로의 추가는 기능 동작 모드에서 버퍼(400)의 성능에 영향을 미치지 않는다.
테스트 동작 모드에서, 신호(PD)는 로직 로우 레벨로 존재하고, BIST 신호는 로직 하이 레벨로 존재한다. 따라서, BISTT 및 BISTC 신호는 각각 로직 하이 및 로직 로우 레벨로 존재한다. 트랜지스터(N3,P3)는 온된다. 트랜지스터(N4,P4)는 트랜지스터(P5)와 같이 오프된다.
도 3 및 도 4 실시예로부터, 주어진 버퍼의 MUX 노드는 파워 다운 동작 모드 동안 로직 하이 또는 로직 로우의 바람직한 상태로 설정될 수 있다. 예를 들어, 주어진 버퍼링된 신호가 파워 다운 모드 동안 대응하는 MUX 노드를 로직 하이 레벨로 하는 것이 바람직한 경우, 도 4의 회로가 구현될 수 있고, 소정의 다른 버퍼링된 신호가 파워 다운 모드 동안 대응하는 MUX 노드를 로직 로우 레벨로 하는 것이 바람직한 경우, 도 3의 회로가 구현될 수 있다. 따라서, 주어진 메모리 장치는 파워 다운 모드 동안 MUX 노드의 원하는 상태에 따라, 소정의 버퍼링된 신호에 대해 도 3을 이용할 수 있고 다른 버퍼링된 신호에 대해서는 도 4를 이용할 수 있다. 이러한 접근방식은 칩 선택 또는 칩 인에이블 신호를 이용하는 설계의 융통성을 증가시키는데, 그 이유는 이러한 신호는 전형적으로 파워 다운 모드 동안 선택해제 또는 디스에이블링 상태로 있기 때문이다. 예를 들어, 파워 다운 모드 동안 주어진 버퍼의 MUX 노드를 특정 상태로 설정함으로써, 칩 인에이블 신호에 의해 디스에이블링되는 메모리 내의 모든 회로는 임의의 추가 로직, 제어 신호 또는 트랜지스터를 필요로 하지 않으면서 비활성상태가 될 수 있다.
도 3 및 도 4에 도시되어 있는 특정 버퍼 및 테스트 회로 구성은 다른 실시예에서 변경될 수 있음을 이해해야 한다. 다른 유형의 스위칭 회로 및 전류 감소 회로가 사용될 수 있다. 또한, 다른 유형의 제어 신호 및 연관된 제어 신호 발생기, 또는 보다 일반적으로 다른 테스트 회로가 본 발명을 구현하는데 사용될 수 있다.
앞서 설명한 바와 같이, 전술한 실시예는 파워 다운 동작 모드로 있는 메모리 장치 내의 입력 데이터 버퍼 또는 어드레스 버퍼에 의해 소비되는 동작 전류를 현저히 감소시키는 장점을 갖는다. 이러한 향상은 버퍼의 기능 모드 성능에 영향을 주지 않으면서 또한 현저한 양의 추가 회로를 필요로 하는 일 없이 달성된다. 참조번호(310 또는 410)에 도시되어 있는 유형의 단일 BIST 회로는 다수의 회로(300 또는 400)의 예시를 갖는 버퍼를 구동하는데 사용될 수 있다. 따라서, 메모리 장치의 회로 영역은 심하게 증가하지 않는다.
본 발명에 따라 구성된 주어진 메모리 장치는 독립형 메모리 장치로서, 예를 들어, 상위 레벨의 회로 보드 또는 다른 시스템내로 통합될 수 있는 패키지형 집적 회로 메모리 장치로서 구현될 수 있다. 내장형 메모리 장치와 같은 다른 유형의 구현이 가능한데, 이 내장형 메모리 장치에서, 메모리는 예를 들어 메모리 장치에 결합된 추가의 회로를 포함하는 프로세서 또는 다른 유형의 집적 회로 장치 내로 내장될 수 있다. 보다 구체적으로, 본 명세서에서 기술한 메모리 장치는 마이크로프로세서, 중앙 처리 장치(CPU), 디지털 신호 프로세서(DSP), 주문형 집적 회로(ASIC), 또는 다른 유형의 프로세서 또는 집적 회로 장치의 내장형 메모리를 포 함할 수 있다.
본 발명의 집적 회로 구현에 있어서, 다수의 집적 회로 다이가 웨이퍼의 표면 상에 반복 패턴으로 형성된다. 이러한 각 다이는 본 명세서에서 기술한 장치를 포함할 수 있고, 다른 구조체 또는 회로를 포함할 수 있다. 다이는 웨이퍼로부터 절단 또는 다이싱되고, 그런 다음 집적 회로로서 패키징된다. 당업자라면, 웨이퍼를 다이싱하고 다이를 패키징하여 패키지형 집적 회로를 생성하는 방법을 알 것이다. 이와 같이 제조된 집적 회로는 본 발명의 일부로서 간주된다.
또 다시, 본 발명의 전술한 실시예는 단지 예시일 뿐이다. 예를 들어, 다른 실시예는 기술한 기능을 구현하는 다른 유형 및 배열의 메모리 어레이, 버퍼 회로, 스위칭 회로, 테스트 회로, 전류 감소 회로 및 연관된 로직 및 스위칭 소자를 사용할 수 있다. 후속하는 청구항의 범주 내에 속하는 이들 및 다수의 다른 또 다른 실시예가 당업자에게 자명하다.

Claims (20)

  1. 메모리 장치로서,
    메모리 어레이와,
    상기 메모리 어레이에 결합된 적어도 하나의 버퍼와,
    상기 버퍼에 결합된 테스트 회로를 포함하되,
    상기 버퍼는 상기 테스트 회로에 의해 생성된 제어 신호에 적어도 부분적으로 기초하여 상기 버퍼의 제 1 입력 및 제 2 입력을 상기 버퍼의 주어진 출력으로 멀티플렉싱하도록 구성된 스위칭 회로를 포함하고,
    상기 제어 신호는 상기 메모리 장치의 테스트 동작 모드를 나타내는 테스트 신호와 상기 메모리 장치의 파워 다운 동작 모드를 나타내는 파워 다운 신호 양자의 함수로서 생성되며,
    상기 버퍼는 상기 제어 신호에 응답하여, 상기 파워 다운 동작 모드에서 상기 버퍼에 의해 소비되는 전류의 양을 감소시키기 위해, 상기 제 1 입력 및 상기 제 2 입력, 또는 상기 테스트 신호의 로직 레벨과 무관하게, 주어진 로직 레벨에서 상기 버퍼의 출력을 고정시키는 전류 감소 회로를 더 포함하는
    메모리 장치.
  2. 제 1 항에 있어서,
    상기 테스트 회로는 상기 테스트 신호 및 파워 다운 신호 각각을 수신하는 제 1 입력 및 제 2 입력을 구비한 제 1 로직 게이트를 포함하는
    메모리 장치.
  3. 제 2 항에 있어서,
    상기 테스트 회로는 상기 제 1 로직 게이트의 출력을 수신하는 제 1 입력과 상기 파워 다운 신호를 수신하는 제 2 입력을 구비한 제 2 로직 게이트를 더 포함하는
    메모리 장치.
  4. 제 3 항에 있어서,
    상기 제어 신호는 상기 제 1 로직 게이트와 상기 제 2 로직 게이트 중 적어도 하나의 출력을 포함하는
    메모리 장치.
  5. 제 3 항에 있어서,
    상기 제 1 로직 게이트 및 상기 제 2 로직 게이트는 NAND 게이트를 포함하는
    메모리 장치.
  6. 제 3 항에 있어서,
    상기 제 1 로직 게이트 및 상기 제 2 로직 게이트는 NOR 게이트를 포함하는
    메모리 장치.
  7. 제 1 항에 있어서,
    상기 전류 감소 회로는 상기 버퍼의 공급 노드와 상기 버퍼의 상기 주어진 출력 사이에 결합된 소스 단자 및 드레인 단자와, 상기 테스트 회로로부터 상기 제어 신호를 수신하는 게이트 단자를 구비한 전계 효과 트랜지스터를 포함하는
    메모리 장치.
  8. 제 7 항에 있어서,
    상기 전계 효과 트랜지스터는 상기 버퍼의 접지 단자와 상기 버퍼의 상기 주어진 출력 사이에 결합된 소스 단자 및 드레인 단자를 구비한 N-형 전계 효과 트랜지스터를 포함하는
    메모리 장치.
  9. 제 7 항에 있어서,
    상기 전계 효과 트랜지스터는 상기 버퍼의 VDD 단자와 상기 버퍼의 상기 주어진 출력 사이에 결합된 소스 단자 및 드레인 단자를 구비한 P-형 전계 효과 트랜지스터를 포함하는
    메모리 장치.
  10. 청구항 제 1 항의 메모리 장치를 포함하는 집적 회로.
  11. 메모리 어레이 및 테스트 회로를 포함하는 메모리 장치에서 사용되는 방법에 있어서,
    상기 테스트 회로에 의해 생성된 제어 신호에 적어도 부분적으로 기초하여 버퍼의 제 1 입력 및 제 2 입력을 상기 버퍼의 주어진 출력으로 멀티플렉싱하는 단계 -상기 제어 신호는 상기 메모리 장치의 테스트 동작 모드를 나타내는 테스트 신호와 상기 메모리 장치의 파워 다운 동작 모드를 나타내는 파워 다운 신호 양자의 함수로서 생성됨- 와,
    상기 제어 신호에 응답하여, 상기 파워 다운 동작 모드에서 상기 버퍼에 의해 소비되는 전류의 양을 감소시키기 위해, 상기 제 1 입력 및 상기 제 2 입력, 또는 상기 테스트 신호의 로직 레벨과 무관하게, 주어진 로직 레벨에서 상기 버퍼의 출력을 고정시키는 단계를 포함하는
    방법.
  12. 청구항 제 11 항의 방법을 구현하는 실행가능 프로그램 코드를 포함하는 컴퓨터 판독가능 저장 매체.
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