JP3255132B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に、テスト信号の活性化により内部回路の試験を行う
ことが可能な半導体装置に関する。
特に、テスト信号の活性化により内部回路の試験を行う
ことが可能な半導体装置に関する。
【０００２】
【従来の技術】近年、半導体記憶装置、特にＤＲＡＭの
大容量化が著しく進んでいる。かかる大容量化によって
アドレス空間が増大すると、必然的にアドレス端子の増
加をもたらしてしまう。例えば、８Ｍバイトのアドレス
空間を有するメモリであれば、２３ビットのアドレス信
号を必要とし、６４Ｍバイトのアドレス空間を有するメ
モリであれば、２６ビットのアドレス信号を必要とす
る。
大容量化が著しく進んでいる。かかる大容量化によって
アドレス空間が増大すると、必然的にアドレス端子の増
加をもたらしてしまう。例えば、８Ｍバイトのアドレス
空間を有するメモリであれば、２３ビットのアドレス信
号を必要とし、６４Ｍバイトのアドレス空間を有するメ
モリであれば、２６ビットのアドレス信号を必要とす
る。
【０００３】但し、特にＤＲＡＭにおいては、外部より
供給されるアドレス信号は時分割により複数回（典型的
には２回）に分けて供給されるので、例えば８Ｍバイト
のアドレス空間を有するメモリであっても２３個のアド
レス端子が必要なわけではない。この場合、例えば、最
低１２個のアドレス端子があれば、これらアドレス端子
に２回に分けてアドレス信号を供給することによって、
２３ビットのアドレス信号を供給することができるので
ある。
供給されるアドレス信号は時分割により複数回（典型的
には２回）に分けて供給されるので、例えば８Ｍバイト
のアドレス空間を有するメモリであっても２３個のアド
レス端子が必要なわけではない。この場合、例えば、最
低１２個のアドレス端子があれば、これらアドレス端子
に２回に分けてアドレス信号を供給することによって、
２３ビットのアドレス信号を供給することができるので
ある。
【０００４】より具体的には、例えば×４ビット品の６
４ＭビットＤＲＡＭでは、Ａ０〜Ａ１３からなる１４個
のアドレス端子を持っており、ＲＡＳ信号の活性化に応
答してアドレス端子Ａ０〜Ａ１３へ１４ビットのアドレ
ス信号を受け、続くＣＡＳ信号の活性化に応答してアド
レス端子Ａ０〜Ａ９へ１０ビットのアドレス信号を受け
ることにより、１６Ｍバイトのアドレス空間にアクセス
される。×８ビット品の６４ＭビットＤＲＡＭでは、Ｃ
ＡＳ信号の活性化に応答してアドレス端子Ａ０〜Ａ８へ
９ビットのアドレス信号を受けることになる。
４ＭビットＤＲＡＭでは、Ａ０〜Ａ１３からなる１４個
のアドレス端子を持っており、ＲＡＳ信号の活性化に応
答してアドレス端子Ａ０〜Ａ１３へ１４ビットのアドレ
ス信号を受け、続くＣＡＳ信号の活性化に応答してアド
レス端子Ａ０〜Ａ９へ１０ビットのアドレス信号を受け
ることにより、１６Ｍバイトのアドレス空間にアクセス
される。×８ビット品の６４ＭビットＤＲＡＭでは、Ｃ
ＡＳ信号の活性化に応答してアドレス端子Ａ０〜Ａ８へ
９ビットのアドレス信号を受けることになる。
【０００５】同様に、×４ビット品の１２８ＭビットＤ
ＲＡＭでは、同じくＡ０〜Ａ１３からなる１４個のアド
レス端子を持っており、ＲＡＳ信号の活性化に応答して
アドレス端子Ａ０〜Ａ１３へ１４ビットのアドレス信号
を受け、続くＣＡＳ信号の活性化に応答してアドレス端
子Ａ０〜Ａ９及びＡ１１へ１１ビットのアドレス信号を
受けることにより、３２Ｍバイトのアドレス空間にアク
セスされる。×８ビット品の１２８ＭビットＤＲＡＭで
は、ＣＡＳ信号の活性化に応答してアドレス端子Ａ０〜
Ａ９へ１０ビットのアドレス信号を受けることになる。
ＲＡＭでは、同じくＡ０〜Ａ１３からなる１４個のアド
レス端子を持っており、ＲＡＳ信号の活性化に応答して
アドレス端子Ａ０〜Ａ１３へ１４ビットのアドレス信号
を受け、続くＣＡＳ信号の活性化に応答してアドレス端
子Ａ０〜Ａ９及びＡ１１へ１１ビットのアドレス信号を
受けることにより、３２Ｍバイトのアドレス空間にアク
セスされる。×８ビット品の１２８ＭビットＤＲＡＭで
は、ＣＡＳ信号の活性化に応答してアドレス端子Ａ０〜
Ａ９へ１０ビットのアドレス信号を受けることになる。
【０００６】しかしながら、２５６ＭビットのＤＲＡＭ
になると、アドレス端子数を１個増やす必要が出てく
る。つまり、×４ビット品の２５６ＭビットＤＲＡＭで
は、Ａ０〜Ａ１２からなる１３個のアドレス端子とＢＡ
０及びＢＡ１からなる２個のバンク選択端子を持ってお
り、ＲＡＳ信号の活性化に応答してアドレス端子Ａ０〜
Ａ１２へ１３ビットのアドレス信号を受けるとともにバ
ンク選択端子ＢＡ０及びＢＡ１へ２ビットのバンク選択
信号を受け、続くＣＡＳ信号の活性化に応答してアドレ
ス端子Ａ０〜Ａ９及びＡ１１へ１１ビットのアドレス信
号を受けることにより、６４Ｍバイトのアドレス空間に
アクセスされる。×８ビット品の２５６ＭビットＤＲＡ
Ｍでは、ＣＡＳ信号の活性化に応答してアドレス端子Ａ
０〜Ａ９へ１０ビットのアドレス信号を受けることにな
る。
になると、アドレス端子数を１個増やす必要が出てく
る。つまり、×４ビット品の２５６ＭビットＤＲＡＭで
は、Ａ０〜Ａ１２からなる１３個のアドレス端子とＢＡ
０及びＢＡ１からなる２個のバンク選択端子を持ってお
り、ＲＡＳ信号の活性化に応答してアドレス端子Ａ０〜
Ａ１２へ１３ビットのアドレス信号を受けるとともにバ
ンク選択端子ＢＡ０及びＢＡ１へ２ビットのバンク選択
信号を受け、続くＣＡＳ信号の活性化に応答してアドレ
ス端子Ａ０〜Ａ９及びＡ１１へ１１ビットのアドレス信
号を受けることにより、６４Ｍバイトのアドレス空間に
アクセスされる。×８ビット品の２５６ＭビットＤＲＡ
Ｍでは、ＣＡＳ信号の活性化に応答してアドレス端子Ａ
０〜Ａ９へ１０ビットのアドレス信号を受けることにな
る。
【０００７】このように、６４ＭビットＤＲＡＭや１２
８ＭビットＤＲＡＭでは１４個のアドレス端子が必要で
あるのに対し、２５６ＭビットＤＲＡＭでは１３個のア
ドレス端子と２個のバンク選択端子の計１５個の端子が
必要となる。つまり、大容量化に伴うアドレス端子数の
増大は避けられない。
８ＭビットＤＲＡＭでは１４個のアドレス端子が必要で
あるのに対し、２５６ＭビットＤＲＡＭでは１３個のア
ドレス端子と２個のバンク選択端子の計１５個の端子が
必要となる。つまり、大容量化に伴うアドレス端子数の
増大は避けられない。
【０００８】
【発明が解決しようとする課題】このように、大容量化
に伴って必要なアドレス端子数が増えると、従来まで使
用していたテスト装置がそのまま使用できなくなってし
まうという問題が発生する。特に、製品の選別試験に要
する時間を短縮すべく多数のチップを一度に試験する装
置などでは、アドレス端子数が相違すると全く使用でき
ないことが多い。バーンインテストなどはこの種の試験
に属する。
に伴って必要なアドレス端子数が増えると、従来まで使
用していたテスト装置がそのまま使用できなくなってし
まうという問題が発生する。特に、製品の選別試験に要
する時間を短縮すべく多数のチップを一度に試験する装
置などでは、アドレス端子数が相違すると全く使用でき
ないことが多い。バーンインテストなどはこの種の試験
に属する。
【０００９】このため、大容量化に伴ってアドレス端子
数が増大するごとに、新たなテスト装置を作製せねばな
らず、これが製造コストを増大させる一因となってい
た。
数が増大するごとに、新たなテスト装置を作製せねばな
らず、これが製造コストを増大させる一因となってい
た。
【００１０】したがって、本発明は、大容量化等に伴っ
て必要な端子数が増えても、従来まで使用していたテス
ト装置がそのまま使用可能な半導体装置を提供すること
を目的とする
て必要な端子数が増えても、従来まで使用していたテス
ト装置がそのまま使用可能な半導体装置を提供すること
を目的とする
【００１１】
【課題を解決するための手段】本発明によれば、通常動
作時及びテスト時のいずれにおいても使用される第１の
端子と、前記通常動作時には使用されるが前記テスト時
には使用されない第２の端子と、テスト信号が前記テス
ト時であることを示しているときには前記第１の端子に
印加される信号を選択して内部回路に供給し前記テスト
信号が前記通常動作時であることを示しているときには
前記第２の端子に印加される信号を選択して前記内部回
路に供給する手段とを備える半導体装置が提供される。
作時及びテスト時のいずれにおいても使用される第１の
端子と、前記通常動作時には使用されるが前記テスト時
には使用されない第２の端子と、テスト信号が前記テス
ト時であることを示しているときには前記第１の端子に
印加される信号を選択して内部回路に供給し前記テスト
信号が前記通常動作時であることを示しているときには
前記第２の端子に印加される信号を選択して前記内部回
路に供給する手段とを備える半導体装置が提供される。
【００１２】また、本発明によれば、テスト信号が非活
性状態であるときにはバンク選択端子に供給される選択
信号に基づいて複数のメモリバンクのうちのいずれかを
活性化させ、前記テスト信号が活性状態であるときには
前記バンク選択端子に供給される前記選択信号にかかわ
らず前記複数のメモリバンクのうちの少なくとも２つを
活性化させるデコード回路と、前記テスト信号が前記非
活性状態であるときには所定のアドレス端子に供給され
るアドレス信号を内部アドレスとし、前記テスト信号が
前記活性状態であるときには前記所定のアドレス端子に
供給される前記アドレス信号にかかわらず前記選択信号
を前記内部アドレスとする選択手段とを備える半導体装
置が提供される。
性状態であるときにはバンク選択端子に供給される選択
信号に基づいて複数のメモリバンクのうちのいずれかを
活性化させ、前記テスト信号が活性状態であるときには
前記バンク選択端子に供給される前記選択信号にかかわ
らず前記複数のメモリバンクのうちの少なくとも２つを
活性化させるデコード回路と、前記テスト信号が前記非
活性状態であるときには所定のアドレス端子に供給され
るアドレス信号を内部アドレスとし、前記テスト信号が
前記活性状態であるときには前記所定のアドレス端子に
供給される前記アドレス信号にかかわらず前記選択信号
を前記内部アドレスとする選択手段とを備える半導体装
置が提供される。
【００１３】
【発明の実施の形態】本発明の実施の形態について説明
する。
する。
【００１４】本実施の形態においては×４ビット品の２
５６ＭビットのＤＲＡＭを例に説明を進めるが、本発明
の適用範囲がこれに限定されることはなく、例えば×８
ビット等他の語構成のＤＲＡＭであってもよく、１Ｇビ
ット等他の容量のＤＲＡＭであってもよく、ＳＲＡＭ等
他の半導体メモリであってもよく、さらにＤＳＰ等メモ
リ以外の半導体装置であってもよい。
５６ＭビットのＤＲＡＭを例に説明を進めるが、本発明
の適用範囲がこれに限定されることはなく、例えば×８
ビット等他の語構成のＤＲＡＭであってもよく、１Ｇビ
ット等他の容量のＤＲＡＭであってもよく、ＳＲＡＭ等
他の半導体メモリであってもよく、さらにＤＳＰ等メモ
リ以外の半導体装置であってもよい。
【００１５】図１は、本実施の形態による２５６Ｍビッ
トＤＲＡＭ１００のうち、本発明と密接にかかわる部分
を示す要部ブロック図である。したがって、図１にはメ
モリセルアレイや、ローデコーダ、カラムスイッチ等は
示されていない。尚、本実施の形態による２５６Ｍビッ
トＤＲＡＭ１００のメモリセルアレイは、図示しない
が、それぞれ６４Ｍビットの容量を持つ４つのメモリバ
ンク（Ａバンク〜Ｄバンク）に分割されているものとす
る。
トＤＲＡＭ１００のうち、本発明と密接にかかわる部分
を示す要部ブロック図である。したがって、図１にはメ
モリセルアレイや、ローデコーダ、カラムスイッチ等は
示されていない。尚、本実施の形態による２５６Ｍビッ
トＤＲＡＭ１００のメモリセルアレイは、図示しない
が、それぞれ６４Ｍビットの容量を持つ４つのメモリバ
ンク（Ａバンク〜Ｄバンク）に分割されているものとす
る。
【００１６】図１に示すように、２５６ＭビットＤＲＡ
Ｍ１００は、１３個のアドレス端子Ａ０〜Ａ１２と、２
個のバンク選択端子ＢＡ０及びＢＡ１を有している。こ
れらアドレス端子Ａ０〜Ａ１２に供給されるアドレス信
号、バンク選択端子ＢＡ０及びＢＡ１に供給されるバン
ク選択信号は、それぞれ対応する初段回路１０１にてバ
ッファリングされる。
Ｍ１００は、１３個のアドレス端子Ａ０〜Ａ１２と、２
個のバンク選択端子ＢＡ０及びＢＡ１を有している。こ
れらアドレス端子Ａ０〜Ａ１２に供給されるアドレス信
号、バンク選択端子ＢＡ０及びＢＡ１に供給されるバン
ク選択信号は、それぞれ対応する初段回路１０１にてバ
ッファリングされる。
【００１７】初段回路１０１の具体的回路構成を図２に
示す。図２に示すように、初段回路１０１は、対応する
アドレス信号Ａｎ又は対応するバンク選択信号ＢＡｎ、
基準電圧ＲＥＦ、及びパワーダウンコントロール信号Ｐ
ＤＣを受けて、内部信号ＣＡｎ又はＢＡｎを生成する回
路であり、ＰチャンネルＭＯＳトランジスタＰ４１〜Ｐ
４３、ＮチャンネルＭＯＳトランジスタＮ４１〜Ｎ４３
及びインバータＩ４１からなる。尚、パワーダウンコン
トロール信号ＰＤＣは、スタンバイ時にハイレベル活性
化されて初段回路１０１の電力消費を低減する内部信号
であり、通常動作時やテスト時にはローレベルに非活性
化される。また、基準電圧ＲＥＦは、図示しない内部回
路により２５６ＭビットＤＲＡＭ１００内で生成される
基準電圧である。
示す。図２に示すように、初段回路１０１は、対応する
アドレス信号Ａｎ又は対応するバンク選択信号ＢＡｎ、
基準電圧ＲＥＦ、及びパワーダウンコントロール信号Ｐ
ＤＣを受けて、内部信号ＣＡｎ又はＢＡｎを生成する回
路であり、ＰチャンネルＭＯＳトランジスタＰ４１〜Ｐ
４３、ＮチャンネルＭＯＳトランジスタＮ４１〜Ｎ４３
及びインバータＩ４１からなる。尚、パワーダウンコン
トロール信号ＰＤＣは、スタンバイ時にハイレベル活性
化されて初段回路１０１の電力消費を低減する内部信号
であり、通常動作時やテスト時にはローレベルに非活性
化される。また、基準電圧ＲＥＦは、図示しない内部回
路により２５６ＭビットＤＲＡＭ１００内で生成される
基準電圧である。
【００１８】図１に戻って、初段回路１０１より生成さ
れた内部信号ＣＡｎ又はＢＡｎは、２段のインバータを
介してラッチ回路１０２又はラッチ回路１０３に供給さ
れる。図１から分かるように、アドレス端子Ａ１２に対
応する信号のみがラッチ回路１０３に供給され、その他
の信号はラッチ回路１０２に供給される。
れた内部信号ＣＡｎ又はＢＡｎは、２段のインバータを
介してラッチ回路１０２又はラッチ回路１０３に供給さ
れる。図１から分かるように、アドレス端子Ａ１２に対
応する信号のみがラッチ回路１０３に供給され、その他
の信号はラッチ回路１０２に供給される。
【００１９】ラッチ回路１０２の具体的回路構成を図３
に示す。図３に示すように、ラッチ回路１０２は、対応
する内部信号ＣＡｎＢ又は対応する内部信号ＢＡｎＢ、
及び内部クロック信号ＩＣＬＫを受けて、内部アドレス
信号ＩＡｎ又は内部信号ＢＡｎＢＬを生成する回路であ
り、トランスファゲートＴＧ５１〜ＴＧ５４、及びイン
バータＩ４２〜Ｉ４７からなる。また、各トランスファ
ゲートＴＧ５１〜ＴＧ５４は、図３に示すようにＰチャ
ンネルＭＯＳトランジスタとＮチャンネルＭＯＳトラン
ジスタの並列接続からなる。尚、内部クロック信号ＩＣ
ＬＫは、外部より供給される外部クロック信号に基づ
き、図示しない内部回路により２５６ＭビットＤＲＡＭ
１００内で生成される信号である。
に示す。図３に示すように、ラッチ回路１０２は、対応
する内部信号ＣＡｎＢ又は対応する内部信号ＢＡｎＢ、
及び内部クロック信号ＩＣＬＫを受けて、内部アドレス
信号ＩＡｎ又は内部信号ＢＡｎＢＬを生成する回路であ
り、トランスファゲートＴＧ５１〜ＴＧ５４、及びイン
バータＩ４２〜Ｉ４７からなる。また、各トランスファ
ゲートＴＧ５１〜ＴＧ５４は、図３に示すようにＰチャ
ンネルＭＯＳトランジスタとＮチャンネルＭＯＳトラン
ジスタの並列接続からなる。尚、内部クロック信号ＩＣ
ＬＫは、外部より供給される外部クロック信号に基づ
き、図示しない内部回路により２５６ＭビットＤＲＡＭ
１００内で生成される信号である。
【００２０】ラッチ回路１０３の具体的回路構成を図４
に示す。図４に示すように、ラッチ回路１０３は、内部
信号ＣＡ１２Ｂ、内部クロック信号ＩＣＬＫ、圧縮テス
トエントリ信号ＴＥＳＴ、及び内部信号ＢＡ０Ｂを受け
て、内部アドレス信号ＩＡ１２を生成する回路であり、
ＰチャンネルＭＯＳトランジスタＰ２１〜Ｐ２４、Ｎチ
ャンネルＭＯＳトランジスタＮ２１〜Ｎ２４、トランス
ファゲートＴＧ２１〜ＴＧ２４、及びインバータＩ２１
〜Ｉ２７からなる。尚、ＰチャンネルＭＯＳトランジス
タＰ２１及びＰ２２、ＮチャンネルＭＯＳトランジスタ
Ｎ２１及びＮ２２はトライステートインバータ１０を構
成し、ＰチャンネルＭＯＳトランジスタＰ２３及びＰ２
４、ＮチャンネルＭＯＳトランジスタＮ２３及びＮ２４
はトライステートインバータ２０を構成している。ま
た、各トランスファゲートＴＧ２１〜ＴＧ２４は、図４
に示すようにＰチャンネルＭＯＳトランジスタとＮチャ
ンネルＭＯＳトランジスタの並列接続からなる。尚、圧
縮テストエントリ信号ＴＥＳＴは、テスト時にはハイレ
ベルに活性化され、通常動作時にはローレベルに非活性
化される信号であり、やはり図示しない内部回路により
２５６ＭビットＤＲＡＭ１００内において生成される。
に示す。図４に示すように、ラッチ回路１０３は、内部
信号ＣＡ１２Ｂ、内部クロック信号ＩＣＬＫ、圧縮テス
トエントリ信号ＴＥＳＴ、及び内部信号ＢＡ０Ｂを受け
て、内部アドレス信号ＩＡ１２を生成する回路であり、
ＰチャンネルＭＯＳトランジスタＰ２１〜Ｐ２４、Ｎチ
ャンネルＭＯＳトランジスタＮ２１〜Ｎ２４、トランス
ファゲートＴＧ２１〜ＴＧ２４、及びインバータＩ２１
〜Ｉ２７からなる。尚、ＰチャンネルＭＯＳトランジス
タＰ２１及びＰ２２、ＮチャンネルＭＯＳトランジスタ
Ｎ２１及びＮ２２はトライステートインバータ１０を構
成し、ＰチャンネルＭＯＳトランジスタＰ２３及びＰ２
４、ＮチャンネルＭＯＳトランジスタＮ２３及びＮ２４
はトライステートインバータ２０を構成している。ま
た、各トランスファゲートＴＧ２１〜ＴＧ２４は、図４
に示すようにＰチャンネルＭＯＳトランジスタとＮチャ
ンネルＭＯＳトランジスタの並列接続からなる。尚、圧
縮テストエントリ信号ＴＥＳＴは、テスト時にはハイレ
ベルに活性化され、通常動作時にはローレベルに非活性
化される信号であり、やはり図示しない内部回路により
２５６ＭビットＤＲＡＭ１００内において生成される。
【００２１】再び図１に戻って、アドレス端子Ａ０〜Ａ
１１に対応するラッチ回路１０２及びラッチ回路１０３
の出力である内部アドレス信号ＩＡ０〜ＩＡ１２は、Ｒ
ＡＳ信号の活性化に応答して図示しないロウデコーダに
供給され、ＣＡＳ信号の活性化に応答して図示しないカ
ラムデコーダに供給される。また、バンク選択端子ＢＡ
０及びＢＡ１に対応するラッチ回路１０２の出力である
内部信号ＢＡ０ＢＬ及びＢＡ１ＢＬはデコード回路１０
４に供給される。
１１に対応するラッチ回路１０２及びラッチ回路１０３
の出力である内部アドレス信号ＩＡ０〜ＩＡ１２は、Ｒ
ＡＳ信号の活性化に応答して図示しないロウデコーダに
供給され、ＣＡＳ信号の活性化に応答して図示しないカ
ラムデコーダに供給される。また、バンク選択端子ＢＡ
０及びＢＡ１に対応するラッチ回路１０２の出力である
内部信号ＢＡ０ＢＬ及びＢＡ１ＢＬはデコード回路１０
４に供給される。
【００２２】デコード回路１０４の具体的回路構成を図
５に示す。図５に示すように、デコード回路１０４は、
内部信号ＢＡ０ＢＬ、ＢＡ１ＢＬ、及び圧縮テストエン
トリ信号ＴＥＳＴを受け、バンク選択信号ＢＳＡ〜ＢＳ
Ｄを生成する回路であり、ＮＡＮＤゲートＮＡ６１〜Ｎ
Ａ６８及びインバータＩ６１〜Ｉ６３からなる。デコー
ド回路１０４により生成されるバンク選択信号ＢＳＡ〜
ＢＳＤは、それぞれ６４Ｍビットの容量を持つＡバンク
〜Ｄバンクを活性化させる信号であり、例えばＡバンク
選択信号ＢＳＡが活性化すると、Ａバンクが活性化され
る。同様に、Ｂバンク選択信号ＢＳＢが活性化すると、
Ｂバンクが活性化される。
５に示す。図５に示すように、デコード回路１０４は、
内部信号ＢＡ０ＢＬ、ＢＡ１ＢＬ、及び圧縮テストエン
トリ信号ＴＥＳＴを受け、バンク選択信号ＢＳＡ〜ＢＳ
Ｄを生成する回路であり、ＮＡＮＤゲートＮＡ６１〜Ｎ
Ａ６８及びインバータＩ６１〜Ｉ６３からなる。デコー
ド回路１０４により生成されるバンク選択信号ＢＳＡ〜
ＢＳＤは、それぞれ６４Ｍビットの容量を持つＡバンク
〜Ｄバンクを活性化させる信号であり、例えばＡバンク
選択信号ＢＳＡが活性化すると、Ａバンクが活性化され
る。同様に、Ｂバンク選択信号ＢＳＢが活性化すると、
Ｂバンクが活性化される。
【００２３】次に、本実施の形態による２５６Ｍビット
ＤＲＡＭ１００の通常時における動作とテスト時におけ
る動作をそれぞれ説明する。
ＤＲＡＭ１００の通常時における動作とテスト時におけ
る動作をそれぞれ説明する。
【００２４】まず、通常時における動作について説明す
る。
る。
【００２５】通常時には、アドレス端子Ａ０〜Ａ１２及
びバンク選択端子ＢＡ０、ＢＡ１は全て使用される。ま
ず、ＲＡＳ信号の活性化に応答して、アドレス端子Ａ０
〜Ａ１２にはロウアドレスが、バンク選択端子ＢＡ０、
ＢＡ１にはバンク選択信号が印加される。これにより、
各初段回路１０１は、対応するアドレス信号及びバンク
選択信号をバッファリングし、内部信号ＣＡ０〜ＣＡ１
２、ＢＡ０及びＢＡ１として出力する。これら内部信号
ＣＡ０〜ＣＡ１２、ＢＡ０及びＢＡ１は２段のインバー
タによりさらにバッファリングされてそれぞれ対応する
ラッチ回路１０２又はラッチ回路１０３に供給される。
びバンク選択端子ＢＡ０、ＢＡ１は全て使用される。ま
ず、ＲＡＳ信号の活性化に応答して、アドレス端子Ａ０
〜Ａ１２にはロウアドレスが、バンク選択端子ＢＡ０、
ＢＡ１にはバンク選択信号が印加される。これにより、
各初段回路１０１は、対応するアドレス信号及びバンク
選択信号をバッファリングし、内部信号ＣＡ０〜ＣＡ１
２、ＢＡ０及びＢＡ１として出力する。これら内部信号
ＣＡ０〜ＣＡ１２、ＢＡ０及びＢＡ１は２段のインバー
タによりさらにバッファリングされてそれぞれ対応する
ラッチ回路１０２又はラッチ回路１０３に供給される。
【００２６】各ラッチ回路１０２は、対応する内部信号
ＣＡ０Ｂ〜ＣＡ１１Ｂ、ＢＡ０Ｂ、ＢＡ１Ｂを受けて、
内部クロック信号ＩＣＬＫのアクティブエッジに応答し
てこれをラッチする一方、ラッチ回路１０３は、圧縮テ
ストエントリ信号ＴＥＳＴが非活性レベル（ローレベ
ル）であるため、 内部信号ＣＡ１２Ｂを選択し、内部
クロック信号ＩＣＬＫのアクティブエッジに応答してこ
れをラッチする。この時、ラッチ回路１０３内のトライ
ステートインバータ２０の出力はハイインピーダンス状
態であるので、内部信号ＢＡ０Ｂがハイレベルであるか
ローレベルであるかは、ラッチ回路１０３の動作に何ら
影響しない。
ＣＡ０Ｂ〜ＣＡ１１Ｂ、ＢＡ０Ｂ、ＢＡ１Ｂを受けて、
内部クロック信号ＩＣＬＫのアクティブエッジに応答し
てこれをラッチする一方、ラッチ回路１０３は、圧縮テ
ストエントリ信号ＴＥＳＴが非活性レベル（ローレベ
ル）であるため、 内部信号ＣＡ１２Ｂを選択し、内部
クロック信号ＩＣＬＫのアクティブエッジに応答してこ
れをラッチする。この時、ラッチ回路１０３内のトライ
ステートインバータ２０の出力はハイインピーダンス状
態であるので、内部信号ＢＡ０Ｂがハイレベルであるか
ローレベルであるかは、ラッチ回路１０３の動作に何ら
影響しない。
【００２７】また、デコード回路１０４も、圧縮テスト
エントリ信号ＴＥＳＴが非活性レベル（ローレベル）で
あるため、内部信号ＢＡ０ＢＬ、ＢＡ１ＢＬを受けてこ
れをデコードし、バンク選択信号ＢＳＡ〜ＢＳＤのいず
れか一つを活性化させる。例えば、内部信号ＢＡ０ＢＬ
及びＢＡ１ＢＬがいずれもローレベルであればＡバンク
選択信号ＢＳＡのみが活性化され、内部信号ＢＡ０ＢＬ
がハイレベルで内部信号ＢＡ１ＢＬがローレベルであれ
ばＣバンク選択信号ＢＳＣのみが活性化される。
エントリ信号ＴＥＳＴが非活性レベル（ローレベル）で
あるため、内部信号ＢＡ０ＢＬ、ＢＡ１ＢＬを受けてこ
れをデコードし、バンク選択信号ＢＳＡ〜ＢＳＤのいず
れか一つを活性化させる。例えば、内部信号ＢＡ０ＢＬ
及びＢＡ１ＢＬがいずれもローレベルであればＡバンク
選択信号ＢＳＡのみが活性化され、内部信号ＢＡ０ＢＬ
がハイレベルで内部信号ＢＡ１ＢＬがローレベルであれ
ばＣバンク選択信号ＢＳＣのみが活性化される。
【００２８】以上の動作により、アドレス端子Ａ０〜Ａ
１２に供給されたアドレス信号はそのまま内部アドレス
信号ＩＡ０〜ＩＡ１２となって図示しないロウデコーダ
に供給され、バンク選択端子ＢＡ０及びＢＡ１に供給さ
れたバンク選択信号はデコード回路１０４に供給され４
つのメモリバンクのうちの一つのみを活性化させる。
１２に供給されたアドレス信号はそのまま内部アドレス
信号ＩＡ０〜ＩＡ１２となって図示しないロウデコーダ
に供給され、バンク選択端子ＢＡ０及びＢＡ１に供給さ
れたバンク選択信号はデコード回路１０４に供給され４
つのメモリバンクのうちの一つのみを活性化させる。
【００２９】続いて、ＣＡＳ信号の活性化に応答して、
アドレス端子Ａ０〜Ａ９及びＡ１１にカラムアドレスが
印加される。この時、アドレス端子Ａ１０、Ａ１２〜Ａ
１４及びバンク選択端子ＢＡ０、ＢＡ１は使用されな
い。これにより、アドレス端子Ａ０〜Ａ９及びＡ１１に
印加されたアドレス信号は、対応する各初段回路１０
１、２段のインバータ、及びラッチ回路１０２を介して
そのまま内部アドレス信号ＩＡ０〜ＩＡ９及びＩＡ１１
となって図示しないカラムデコーダに供給される。
アドレス端子Ａ０〜Ａ９及びＡ１１にカラムアドレスが
印加される。この時、アドレス端子Ａ１０、Ａ１２〜Ａ
１４及びバンク選択端子ＢＡ０、ＢＡ１は使用されな
い。これにより、アドレス端子Ａ０〜Ａ９及びＡ１１に
印加されたアドレス信号は、対応する各初段回路１０
１、２段のインバータ、及びラッチ回路１０２を介して
そのまま内部アドレス信号ＩＡ０〜ＩＡ９及びＩＡ１１
となって図示しないカラムデコーダに供給される。
【００３０】以上により、所定のメモリバンク内の所定
のメモリセルがアクセスされることとなる。
のメモリセルがアクセスされることとなる。
【００３１】次に、テスト時における動作について説明
する。
する。
【００３２】テスト時には、アドレス端子Ａ０〜Ａ１１
及びバンク選択端子ＢＡ０、ＢＡ１は使用されるが、ア
ドレス端子Ａ１２は使用されない。これは、６４Ｍビッ
トＤＲＡＭや１２８ＭビットＤＲＡＭのテストに用いら
れていたテスト装置を２５６ＭビットＤＲＡＭ１００の
テストにもそのまま流用するためである。
及びバンク選択端子ＢＡ０、ＢＡ１は使用されるが、ア
ドレス端子Ａ１２は使用されない。これは、６４Ｍビッ
トＤＲＡＭや１２８ＭビットＤＲＡＭのテストに用いら
れていたテスト装置を２５６ＭビットＤＲＡＭ１００の
テストにもそのまま流用するためである。
【００３３】すなわち、６４ＭビットＤＲＡＭや１２８
ＭビットＤＲＡＭでは、上述のようにＡ０〜Ａ１３から
なる１４個のアドレス端子しか持たないため、これらに
使用されるテスト装置では、１５個以上のアドレス端子
にテストパターンを供給することができない。このた
め、６４ＭビットＤＲＡＭや１２８ＭビットＤＲＡＭの
テストに用いられていたテスト装置を２５６ＭビットＤ
ＲＡＭ１００のテストにもそのまま流用した場合、いず
れか一つの端子、本実施の形態ではアドレス端子Ａ１２
が使用できないのである。
ＭビットＤＲＡＭでは、上述のようにＡ０〜Ａ１３から
なる１４個のアドレス端子しか持たないため、これらに
使用されるテスト装置では、１５個以上のアドレス端子
にテストパターンを供給することができない。このた
め、６４ＭビットＤＲＡＭや１２８ＭビットＤＲＡＭの
テストに用いられていたテスト装置を２５６ＭビットＤ
ＲＡＭ１００のテストにもそのまま流用した場合、いず
れか一つの端子、本実施の形態ではアドレス端子Ａ１２
が使用できないのである。
【００３４】図１には、６４ＭビットＤＲＡＭや１２８
ＭビットＤＲＡＭのテストに用いられるテスト装置２０
０の一部が示されている。テスト装置２００には、図１
に示す複数のバッファが設けられており、これらバッフ
ァよりテスト対象たる半導体装置に各種テストパターン
が印加される。しかし、図１に示すように、テスト装置
２００にはアドレス端子Ａ１２にテストパターンを印加
するバッファは設けられていない。上述のとおり、６４
ＭビットＤＲＡＭや１２８ＭビットＤＲＡＭでは、Ａ０
〜Ａ１３からなる１４個のアドレス端子しか持たないか
らである。
ＭビットＤＲＡＭのテストに用いられるテスト装置２０
０の一部が示されている。テスト装置２００には、図１
に示す複数のバッファが設けられており、これらバッフ
ァよりテスト対象たる半導体装置に各種テストパターン
が印加される。しかし、図１に示すように、テスト装置
２００にはアドレス端子Ａ１２にテストパターンを印加
するバッファは設けられていない。上述のとおり、６４
ＭビットＤＲＡＭや１２８ＭビットＤＲＡＭでは、Ａ０
〜Ａ１３からなる１４個のアドレス端子しか持たないか
らである。
【００３５】さて、テスト時における動作につき順を追
って説明すると、まず、ＲＡＳ信号の活性化に応答し
て、アドレス端子Ａ０〜Ａ１１にはロウアドレスが、バ
ンク選択端子ＢＡ０、ＢＡ１にはバンク選択信号が印加
される。これにより、各初段回路１０１は、対応するア
ドレス信号及びバンク選択信号をバッファリングし、内
部信号ＣＡ０〜ＣＡ１１、ＢＡ０及びＢＡ１として出力
する。これら内部信号ＣＡ０〜ＣＡ１１、ＢＡ０及びＢ
Ａ１は２段のインバータによりさらにバッファリングさ
れてそれぞれ対応するラッチ回路１０２に供給される。
って説明すると、まず、ＲＡＳ信号の活性化に応答し
て、アドレス端子Ａ０〜Ａ１１にはロウアドレスが、バ
ンク選択端子ＢＡ０、ＢＡ１にはバンク選択信号が印加
される。これにより、各初段回路１０１は、対応するア
ドレス信号及びバンク選択信号をバッファリングし、内
部信号ＣＡ０〜ＣＡ１１、ＢＡ０及びＢＡ１として出力
する。これら内部信号ＣＡ０〜ＣＡ１１、ＢＡ０及びＢ
Ａ１は２段のインバータによりさらにバッファリングさ
れてそれぞれ対応するラッチ回路１０２に供給される。
【００３６】各ラッチ回路１０２は、対応する内部信号
ＣＡ０Ｂ〜ＣＡ１１Ｂ、ＢＡ０Ｂ、ＢＡ１Ｂを受けて、
内部クロック信号ＩＣＬＫのアクティブエッジに応答し
てこれをラッチするが、ラッチ回路１０３は、圧縮テス
トエントリ信号ＴＥＳＴが活性レベル（ハイレベル）と
なっているため内部信号ＢＡ０Ｂを選択し、内部クロッ
ク信号ＩＣＬＫのアクティブエッジに応答してこれをラ
ッチする。この時、ラッチ回路１０３内のトライステー
トインバータ１０の出力はハイインピーダンス状態であ
るので、内部信号ＣＡ１２Ｂはラッチ回路１０３の動作
に何ら影響しない。
ＣＡ０Ｂ〜ＣＡ１１Ｂ、ＢＡ０Ｂ、ＢＡ１Ｂを受けて、
内部クロック信号ＩＣＬＫのアクティブエッジに応答し
てこれをラッチするが、ラッチ回路１０３は、圧縮テス
トエントリ信号ＴＥＳＴが活性レベル（ハイレベル）と
なっているため内部信号ＢＡ０Ｂを選択し、内部クロッ
ク信号ＩＣＬＫのアクティブエッジに応答してこれをラ
ッチする。この時、ラッチ回路１０３内のトライステー
トインバータ１０の出力はハイインピーダンス状態であ
るので、内部信号ＣＡ１２Ｂはラッチ回路１０３の動作
に何ら影響しない。
【００３７】また、デコード回路１０４は、圧縮テスト
エントリ信号ＴＥＳＴが活性レベル（ハイレベル）とな
っているため、内部信号ＢＡ０ＢＬ、ＢＡ１ＢＬがいか
なる論理状態であるかにかかわらず、バンク選択信号Ｂ
ＳＡ〜ＢＳＤを全て活性化させる。これにより、４つの
メモリバンク（Ａバンク〜Ｄバンク）は全て選択状態と
なる。
エントリ信号ＴＥＳＴが活性レベル（ハイレベル）とな
っているため、内部信号ＢＡ０ＢＬ、ＢＡ１ＢＬがいか
なる論理状態であるかにかかわらず、バンク選択信号Ｂ
ＳＡ〜ＢＳＤを全て活性化させる。これにより、４つの
メモリバンク（Ａバンク〜Ｄバンク）は全て選択状態と
なる。
【００３８】以上により、アドレス端子Ａ０〜Ａ１１に
供給されたアドレス信号はそのまま内部アドレス信号Ｉ
Ａ０〜ＩＡ１１となり、バンク選択端子ＢＡ０に供給さ
れたバンク選択信号は内部アドレス信号ＩＡ１２となっ
て、図示しないロウデコーダに供給されるとともに、４
つのメモリバンク（Ａバンク〜Ｄバンク）は全て選択状
態となる。
供給されたアドレス信号はそのまま内部アドレス信号Ｉ
Ａ０〜ＩＡ１１となり、バンク選択端子ＢＡ０に供給さ
れたバンク選択信号は内部アドレス信号ＩＡ１２となっ
て、図示しないロウデコーダに供給されるとともに、４
つのメモリバンク（Ａバンク〜Ｄバンク）は全て選択状
態となる。
【００３９】このように４つのメモリバンク（Ａバンク
〜Ｄバンク）の全てを選択状態としたのは、各メモリバ
ンクに対するテストを並列に行い、テスト時間を短縮す
るためである。各メモリバンクに対するテストを並列に
行う場合は、メモリバンクを選択するための信号は不要
であるから、バンク選択端子ＢＡ０及びＢＡ１は「空
き」の端子となり、かかる「空き」の端子をアドレス端
子Ａ１２の代わりに使用しているのである。
〜Ｄバンク）の全てを選択状態としたのは、各メモリバ
ンクに対するテストを並列に行い、テスト時間を短縮す
るためである。各メモリバンクに対するテストを並列に
行う場合は、メモリバンクを選択するための信号は不要
であるから、バンク選択端子ＢＡ０及びＢＡ１は「空
き」の端子となり、かかる「空き」の端子をアドレス端
子Ａ１２の代わりに使用しているのである。
【００４０】続いて、ＣＡＳ信号の活性化に応答して、
アドレス端子Ａ０〜Ａ９及びＡ１１にカラムアドレスが
印加されるが、この動作は通常時と同様であるのでその
説明を省略する。
アドレス端子Ａ０〜Ａ９及びＡ１１にカラムアドレスが
印加されるが、この動作は通常時と同様であるのでその
説明を省略する。
【００４１】以上により、テスト時においては、４つの
メモリバンク（Ａバンク〜Ｄバンク）は全て選択されつ
つ、アドレス端子Ａ０〜Ａ１１及びバンク選択端子ＢＡ
０に印加されるアドレス信号に従い、所定のメモリセル
がアクセスされる。
メモリバンク（Ａバンク〜Ｄバンク）は全て選択されつ
つ、アドレス端子Ａ０〜Ａ１１及びバンク選択端子ＢＡ
０に印加されるアドレス信号に従い、所定のメモリセル
がアクセスされる。
【００４２】以上の説明から理解できるように、本実施
の形態による２５６ＭビットＤＲＡＭ１００では、テス
ト時には使用されない端子を活用し、かかる端子にアド
レス信号を印加して内部アドレス信号とすることによ
り、６４ＭビットＤＲＡＭ等、より少ない端子数からな
る半導体装置に用いられるテスト装置を流用することが
可能となる。
の形態による２５６ＭビットＤＲＡＭ１００では、テス
ト時には使用されない端子を活用し、かかる端子にアド
レス信号を印加して内部アドレス信号とすることによ
り、６４ＭビットＤＲＡＭ等、より少ない端子数からな
る半導体装置に用いられるテスト装置を流用することが
可能となる。
【００４３】尚、本実施の形態による２５６ＭビットＤ
ＲＡＭ１００のテスト時における動作を示すタイミング
チャートを図６に示す。図６を参照すれば、アドレス端
子Ａ１２上の電位が不定（未接続）であっても、バンク
選択端子ＢＡ０に印加される信号が２５６ＭビットＤＲ
ＡＭ１００の内部では内部アドレス信号ＩＡ１２となっ
て利用される様子がより容易に理解できるであろう。
ＲＡＭ１００のテスト時における動作を示すタイミング
チャートを図６に示す。図６を参照すれば、アドレス端
子Ａ１２上の電位が不定（未接続）であっても、バンク
選択端子ＢＡ０に印加される信号が２５６ＭビットＤＲ
ＡＭ１００の内部では内部アドレス信号ＩＡ１２となっ
て利用される様子がより容易に理解できるであろう。
【００４４】以上、本実施の形態による２５６Ｍビット
ＤＲＡＭ１００について詳細に説明したが、本発明が上
記実施の形態に限定されることなく、種々の変形・応用
が可能であることはいうまでもない。
ＤＲＡＭ１００について詳細に説明したが、本発明が上
記実施の形態に限定されることなく、種々の変形・応用
が可能であることはいうまでもない。
【００４５】例えば、本実施の形態による２５６Ｍビッ
トＤＲＡＭ１００では、バンク選択端子ＢＡ０によって
アドレス端子Ａ１２を置き換えているが、バンク選択端
子ＢＡ１によってアドレス端子Ａ１２を置き換えてもよ
く、また他のアドレス端子を置き換えても良い。
トＤＲＡＭ１００では、バンク選択端子ＢＡ０によって
アドレス端子Ａ１２を置き換えているが、バンク選択端
子ＢＡ１によってアドレス端子Ａ１２を置き換えてもよ
く、また他のアドレス端子を置き換えても良い。
【００４６】また、本実施の形態による２５６Ｍビット
ＤＲＡＭ１００では、６４ＭビットＤＲＡＭや１２８Ｍ
ビットＤＲＡＭ用のテスト装置２００を流用する場合を
想定しているため、アドレス端子の置き換えは１個のみ
としたが、よりピン数の少ない半導体装置に使用される
テスト装置を流用する場合には、バンク選択端子ＢＡ０
及びＢＡ１によって例えばアドレス端子Ａ１１及びＡ１
２をそれぞれ置き換えても良い。
ＤＲＡＭ１００では、６４ＭビットＤＲＡＭや１２８Ｍ
ビットＤＲＡＭ用のテスト装置２００を流用する場合を
想定しているため、アドレス端子の置き換えは１個のみ
としたが、よりピン数の少ない半導体装置に使用される
テスト装置を流用する場合には、バンク選択端子ＢＡ０
及びＢＡ１によって例えばアドレス端子Ａ１１及びＡ１
２をそれぞれ置き換えても良い。
【００４７】さらに、バンク選択端子に限らず、テスト
時において使用されないような端子があれば、その端子
によってアドレス端子Ａ１２を置き換えてもよい。逆
に、バンク選択端子によって置き換えられる端子もアド
レス端子には限られず、テスト装置には対応する端子が
設けられていないがテスト対象たる半導体装置には備え
られており且つテストパターンの印加が必要な端子があ
れば、このような端子をバンク選択端子によって置き換
えても良い。
時において使用されないような端子があれば、その端子
によってアドレス端子Ａ１２を置き換えてもよい。逆
に、バンク選択端子によって置き換えられる端子もアド
レス端子には限られず、テスト装置には対応する端子が
設けられていないがテスト対象たる半導体装置には備え
られており且つテストパターンの印加が必要な端子があ
れば、このような端子をバンク選択端子によって置き換
えても良い。
【００４８】要するに、バンク選択端子に限らずテスト
時において使用されないような端子があれば、このよう
な端子によって、テスト装置には対応する端子が設けら
れていないがテスト対象たる半導体装置には備えられて
おり且つテストパターンの印加が必要な端子を置き換え
ればよいのである。したがって、冒頭で説明したとお
り、本発明はＳＲＡＭ等他の半導体メモリもその適用範
囲であり、さらにＤＳＰ等メモリ以外の半導体装置も本
発明の適用範囲でありことが理解できよう。
時において使用されないような端子があれば、このよう
な端子によって、テスト装置には対応する端子が設けら
れていないがテスト対象たる半導体装置には備えられて
おり且つテストパターンの印加が必要な端子を置き換え
ればよいのである。したがって、冒頭で説明したとお
り、本発明はＳＲＡＭ等他の半導体メモリもその適用範
囲であり、さらにＤＳＰ等メモリ以外の半導体装置も本
発明の適用範囲でありことが理解できよう。
【００４９】また、上記説明では専ら入力系の端子の置
き換えについて説明したが、出力系の端子の置き換えを
行ってもよい。つまり、テスト時には必要な出力がされ
るがこれに対応する端子がテスト装置側に設けられてい
ない場合、テスト時には出力ハイインピーダンスとなる
端子や無用の出力がされる端子によって、このような端
子を置き換えることができる。さらに、入力系の端子に
よって出力系の端子を置き換えてもよく、出力系の端子
によって入力系の端子を置き換えてもよい。
き換えについて説明したが、出力系の端子の置き換えを
行ってもよい。つまり、テスト時には必要な出力がされ
るがこれに対応する端子がテスト装置側に設けられてい
ない場合、テスト時には出力ハイインピーダンスとなる
端子や無用の出力がされる端子によって、このような端
子を置き換えることができる。さらに、入力系の端子に
よって出力系の端子を置き換えてもよく、出力系の端子
によって入力系の端子を置き換えてもよい。
【００５０】
【発明の効果】以上のとおり、本発明によれば、テスト
対象である半導体装置の端子とテスト装置の端子とが対
応していなくても、テスト対象である半導体装置側で、
テスト時には使用されない端子によってテスト時に使用
される端子を置き換えることにより、テストが可能とな
る。このため、従来まで使用していたテスト装置の流用
が可能となり、製造コストが低減される。
対象である半導体装置の端子とテスト装置の端子とが対
応していなくても、テスト対象である半導体装置側で、
テスト時には使用されない端子によってテスト時に使用
される端子を置き換えることにより、テストが可能とな
る。このため、従来まで使用していたテスト装置の流用
が可能となり、製造コストが低減される。
【００５１】
【図１】 本発明の実施の形態による２５６ＭビットＤ
ＲＡＭ１００の要部を示すブロック図である。
ＲＡＭ１００の要部を示すブロック図である。
【図２】 初段回路１０１の回路図である。
【図３】 ラッチ回路１０２の回路図である。
【図４】 ラッチ回路１０３の回路図である。
【図５】 デコード回路１０４の回路図である。
【図６】 本発明の実施の形態による２５６ＭビットＤ
ＲＡＭ１００おテスト時における動作を示すタイミング
チャートである。
ＲＡＭ１００おテスト時における動作を示すタイミング
チャートである。
【符号の説明】 １０，２０ トライステートインバータ １００ ２５６ＭビットＤＲＡＭ １０１ 初段回路 １０２，１０３ ラッチ回路 １０４ デコード回路 ２００ テスト装置 Ａ０〜Ａ１２ アドレス端子 ＢＡ０，ＢＡ１ バンク選択端子 ＩＡ０〜ＩＡ１２ 内部アドレス信号 ＢＳＡ〜ＢＳＤ バンク選択信号 ＴＥＳＴ 圧縮テストエントリ信号 ＰＤＣ パワーダウンコントロール信号 ＲＥＦ 基準電圧 ＩＣＬＫ 内部クロック信号 Ｐ２１〜Ｐ４３ ＰチャンネルＭＯＳトランジスタ Ｎ２１〜Ｐ４３ ＮＰチャンネルＭＯＳトランジスタ Ｉ２１〜Ｉ６３ インバータ ＴＧ２１〜ＴＧ５４ トランスファゲート ＮＡ６１ＮＡ６８ ＮＡＮＤゲート
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 G01R 31/28 H01L 21/822 H01L 27/04
Claims (3)
- 【請求項１】 通常動作時及びテスト時のいずれにおい
ても使用される第１の端子と、前記通常動作時には使用
されるが前記テスト時には使用されない第２の端子と、
テスト信号が前記テスト時であることを示しているとき
には前記第１の端子に印加される信号を選択して内部回
路に供給し前記テスト信号が前記通常動作時であること
を示しているときには前記第２の端子に印加される信号
を選択して前記内部回路に供給する手段とを備える半導
体装置。 - 【請求項２】 テスト信号が非活性状態であるときには
バンク選択端子に供給される選択信号に基づいて複数の
メモリバンクのうちのいずれかを活性化させ、前記テス
ト信号が活性状態であるときには前記バンク選択端子に
供給される前記選択信号にかかわらず前記複数のメモリ
バンクのうちの少なくとも２つを活性化させるデコード
回路と、前記テスト信号が前記非活性状態であるときに
は所定のアドレス端子に供給されるアドレス信号を内部
アドレスとし、前記テスト信号が前記活性状態であると
きには前記所定のアドレス端子に供給される前記アドレ
ス信号にかかわらず前記選択信号を前記内部アドレスと
する選択手段とを備える半導体装置。 - 【請求項３】 前記選択手段は、前記アドレス信号を受
ける第１のトライステートインバータと、前記選択信号
を受ける第２のトライステートインバータと、前記テス
ト信号が前記活性状態であるときには前記第１のトライ
ステートインバータの出力をハイインピーダンス状態と
し前記テスト信号が前記非活性状態であるときには前記
第２のトライステートインバータの出力をハイインピー
ダンス状態とする手段とを含むことを特徴とする請求項
２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36978198A JP3255132B2 (ja) | 1998-12-25 | 1998-12-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36978198A JP3255132B2 (ja) | 1998-12-25 | 1998-12-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000195298A JP2000195298A (ja) | 2000-07-14 |
| JP3255132B2 true JP3255132B2 (ja) | 2002-02-12 |
Family
ID=18495310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36978198A Expired - Fee Related JP3255132B2 (ja) | 1998-12-25 | 1998-12-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3255132B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2179420A1 (en) * | 2007-08-13 | 2010-04-28 | Agere Systems, Inc. | Memory device with reduced buffer current during power-down mode |
| JP5629962B2 (ja) * | 2008-01-30 | 2014-11-26 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
| US8031533B2 (en) | 2008-02-14 | 2011-10-04 | Hynix Semiconductor Inc. | Input circuit of semiconductor memory apparatus and controlling method thereof |
-
1998
- 1998-12-25 JP JP36978198A patent/JP3255132B2/ja not_active Expired - Fee Related
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|---|---|
| JP2000195298A (ja) | 2000-07-14 |
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