KR100343079B1 - 테스트 모드를 갖는 반도체 기억 장치 - Google Patents

테스트 모드를 갖는 반도체 기억 장치 Download PDF

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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

DRAM의 출력 버퍼(49)에 있어서, 레벨 시프터(77)는 내부 데이터 신호 ZRDH1이 「L」레벨로 되거나, 테스트 모드 시그너쳐 TMSIG1이 「H」레벨로 됨에 따라서 승압 전위 VPP를 출력한다. N채널 MOS 트랜지스터(78)는 레벨 시프터(77)로부터의 승압 전압 VPP에 응답하여 도통하고, 데이터 입출력 단자(70)를 전원 전위 VCC로 한다. 내부 데이터 신호 ZRDH1과 테스트 모드 시그너쳐 TMSIG1에서 레벨 시프트(77) 및 N채널 MOS 트랜지스터(78)를 공용하므로, 레이어웃 면적이 작게 끝나고, 고레벨의 테스트 모드 시그너쳐 TMSIG1'를 출력 할 수 있다.

Description

테스트 모드를 갖는 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE HAVING TEST MODE}
본 발명은 반도체 기억 장치에 관한 것으로, 특히, 테스트 모드 시에 테스트모드 신호(test mode signature)를 출력하는 반도체 기억 장치에 관한 것이다.
도 15는, 종래의 다이내믹 랜덤 액세스 메모리(이하, DRAM이라 칭함)의 구성을 나타내는 블록도이다. 도 15를 참조하여, 이 DRAM은 클럭 발생 회로(101), 행 및 열 어드레스 버퍼(102), 행 디코더(103), 열 디코더(104), 메모리 매트(105), 입력 버퍼(108) 및 출력 버퍼(109)를 구비하고, 메모리 매트(105)는 메모리 어레이(106) 및 감지 증폭기+입출력 제어 회로(107)를 포함한다.
클럭 발생 회로(101)는, 외부로부터 제공되는 제어 신호 ext. ZRAS, ext.ZCAS, ext. ZWE에 기초하여 소정의 동작 모드를 선택하고, DRAM 전체를 제어한다.
행 및 열 어드레스 버퍼(102)는, 외부로부터 제공되는 어드레스 신호 ext. A0∼ext. Am(단, m은 0 이상의 정수)에 기초하여 행 어드레스 신호 RA0∼RAm 및 열 어드레스 신호 CA0∼CAm을 생성하고, 생성한 신호 RA0∼RAm 및 CA0∼CAm을 각각 행 디코더(103) 및 열 디코더(104)에 제공한다.
메모리 어레이(106)는, 각각이 1비트의 데이터를 기억하는 복수의 메모리셀을 포함한다. 복수의 메모리셀은, 미리 n개(단, n은 1이상의 정수)씩 그룹화되어 있다. 각 메모리셀 그룹은, 행 어드레스 및 열 어드레스에 의해 결정되는 소정의 어드레스에 배치된다.
행 디코더(103)는, 행 및 열 어드레스 버퍼(102)로부터 제공된 행 어드레스 신호 RA0∼RAm에 응답하여, 메모리 어레이(106)의 행 어드레스를 지정한다. 열 디코더(104)는, 행 및 열 어드레스 버퍼(102)로부터 제공된 열 어드레스 신호 CA0∼CAm에 응답하여, 메모리 어레이106의 열 어드레스를 지정한다.
감지 증폭기+입출력 제어 회로(107)는, 행 디코더(103) 및 열 디코더(104)에 의해 지정된 어드레스의 n개의 메모리셀을 데이터 버스 DB의 일단에 접속한다. 데이터 버스 DB의 타단은, 입력 버퍼(108) 및 출력 버퍼(109)에 접속된다. 입력 버퍼(108)는 기입 모드 시에, 제어 신호 ext. ZWE에 응답하여, 외부로부터 입력된 데이터 D1∼Dn을 데이터 버스 DB를 통해 선택된 n개의 메모리셀에 제공한다. 출력 버퍼(109)는, 판독 모드 시에, 외부로부터 입력되는 제어 신호 ext. ZOE에 응답하여, 선택된 n개의 메모리셀로부터의 판독 데이터 D1∼Dn을 외부로 출력한다.
판독 모드 시에는, 외부 어드레스 신호 ext. A0∼ext. Am이 제공됨과 함께, 외부 제어 신호 ext. ZRAS가 활성화 레벨의「L」레벨로 된 후에 외부 제어 신호 ext. ZCAS가 활성화 레벨의「L」레벨로 된다. 이에 따라, 행 디코더(103) 및 열 디코더(104)에 의해 n개의 메모리셀이 선택되고, n개의 메모리셀의 판독 데이터가 감지 증폭기+입출력 제어 회로(107) 및 출력 버퍼(109)를 통해 외부로 출력된다.
기입 모드 시에는, 외부 데이터 D1∼Dn 및 외부 어드레스 신호 ext. A 0∼ext. Am이 제공됨과 함께, 외부 제어 신호 ext. ZRAS가 활성화 레벨의「L」레벨로 된 후에 외부 제어 신호 ext. ZCAS, ext. ZWE가 활성화 레벨의「L」레벨로 된다. 이에 따라, 행 디코더(103) 및 열 디코더(104)에 의해 n개의 메모리셀이 선택되고, 데이터 D1∼Dn이 입력 버퍼(108) 및 감지 증폭기+입출력 제어 회로(107)를 통해 선택된 n개의 메모리셀에 기입된다.
그런데, 이러한 DRAM에서는, 출하 전에 DRAM이 정상인지의 여부를 테스트하기 위한 테스트 회로가 내장되어 있고, 외부 제어 신호 ext. ZRAS, ext. ZCAS, ext. ZWE의 입력 타이밍 및 외부 어드레스 신호 ext. A0∼ext. Am의 조합에 의해 여러가지의 테스트 모드를 설정하는 것이 가능해지고 있다.
이러한 DRAM에 있어서, 테스트 시에 항상 원하는 테스트 모드로 설정되어 있으면 문제는 없지만, 만일 원하는 테스트 모드와는 다른 테스트 모드가 설정되어 있거나, 테스트 모드가 전혀 설정되어 있지 않은 경우에는, 원하는 테스트가 행해지지 않아, 불량품이 출하될 우려가 있다.
예를 들면, DRAM의 내부 전원 전압을 외부로부터 강제적으로 제공하는 테스트 모드를 설정한 경우, 내부 전원 전압을 외부로부터 모니터하는 것은 불가능하며, 내부 전원 전압이 외부로부터 제공된 전압으로 되어 있는지의 여부를 판정하는 것은 불가능하다. 이 때문에, 원하는 테스트가 행해지지 않아, 불량품이 출하될 우려가 있다.
그러나, 테스트 모드가 설정되어 있는 기간만, 그 테스트 모드에 따른 테스트 모드 시그너쳐를 DRAM으로부터 외부로 출력시키면, 그 테스트 모드 시그너쳐를 모니터함으로써, 테스트 모드가 설정되어 있는지의 여부를 판정할 수 있다. 그래서, DRAM에는, 테스트 모드에 따른 테스트 모드 시그너쳐를 생성하여 외부로 출력하기 위한 회로가 내장되어 있다. 이하, DRAM의 테스트 모드 시그너쳐에 관련된 부분에 대해 상세히 설명한다.
도 16은, 종래의 DRAM의 테스트 모드의 설정에 관련된 부분의 구성을 나타내는 블록도이다. 도 16에 있어서, 이 DRAM은 입력 회로(111∼113), WCBR 판정 회로(114), 슈퍼 VIH 판정 회로(115) 및 어드레스 판정 회로(116)를 구비한다.
입력 회로(111∼113)는, 외부 제어 신호 ext. ZRAS, ext. ZCAS, ext. ZWE 및 외부 어드레스 신호 ext. A1∼ext. A3을 DRAM 내부로 전달시킨다. WCBR 판정 회로(114)는, 외부 제어 신호 ext. ZRAS보다도 외부 제어 신호 ext. ZCAS, ext. ZWE가 먼저「L」레벨로 하강할 때 즉 WCBR의 타이밍으로 하강할 때에 내부 제어 신호 WCBR를 활성화 레벨의「H」레벨로 한다.
슈퍼 VIH 판정 회로(115)는, 신호 WCBR가 활성화 레벨의「H」레벨로 된 것에 따라서 활성화되고, 외부 어드레스 신호 ext. A1용의 입력 단자에 전원 전압 VCC보다도 충분히 높은 수퍼 VIH 레벨 SVIH가 제공됨에 따라서 신호 φ SVIH를 활성화 레벨의「H」레벨로 한다.
어드레스 판정 회로(116)는, 신호 φSVIH가 활성화 레벨의「H」레벨이 된 것에 따라서 활성화되고, 외부 어드레스 신호 ext. A2, ext. A3의 레벨의 조합(00∼11)에 따라서 테스트 신호 TM1∼TM4 중 어느 한 신호를 활성화 레벨의「H」레벨로 하고, 리세트 신호 RES에 의해 리세트된다.
즉, 어드레스 판정 회로(116)는 도 17에 도시한 바와 같이, 인버터(121∼125), AND 게이트(126, 127), 클럭된 인버터(128, 129) 및 NOR 게이트(130, 131)를 포함한다. 외부 어드레스 신호 ext. A2는, 입력 회로(113a)를 통해 AND 게이트(126, 127)의 한쪽 입력 노드에 입력된다. 외부 어드레스 신호 ext. A3은 입력 회로(113b)를 통해 AND 게이트(126)의 다른쪽 입력 노드에 입력됨과 함께, 입력 회로(113b) 및 인버터(121)를 통해 AND 게이트(127)의 다른쪽 입력 노드에 입력된다.
AND 게이트(126, 127)의 출력 신호 φ126, φ127은, 각각 클럭된 인버터(128, 129)를 통해 NOR 게이트(130, 131)의 한쪽 입력 노드에 입력된다. 신호 φSVIH는 클럭된 인버터(128, 129)의 N채널 MOS 트랜지스터측의 게이트에 입력됨과 함께, 인버터(122, 123)를 통해 클럭된 인버터(128, 129)의 P채널 MOS 트랜지스터측의 게이트에 입력된다. 리세트 신호 RES는 NOR 게이트(130, 131)의 다른쪽 입력 노드에 입력된다. 인버터(124, 125)는 각각 NOR 게이트(130, 131)의 출력 노드와 한쪽 입력 노드 사이에 접속된다. NOR 게이트(130, 131)의 출력 신호는 신호TM1, TM2로 된다.
신호 ext. A2, ext. A3이 모두「H」레벨의 경우 즉 11의 경우에는, AND 게이트(126, 127)의 출력 신호 φ126, 127이 각각「H」레벨 및「L」레벨로 된다. 신호 ext. A2, ext. A3이 각각「H」레벨 및「L」레벨의 경우 즉 10의 경우에는, AND 게이트(126, 127)에 출력 신호 φ126, φ127은 각각「L」레벨 및「H」레벨로 된다. 신호 φSVIH가 활성화 레벨의「H」레벨로 되면 클럭된 인버터(128, 129)가 활성화되고, 신호 φ126, φ127이 클럭된 인버터 인버터(128, 129)를 통해 NOR 게이트(130, 131)의 한쪽 입력 노드에 입력된다.
신호 φ126은, NOR 게이트(130) 및 인버터(124)로 이루어지는 래치 회로에 래치되어 신호 TM1로 된다. 신호 φ127은, NOR 게이트(131) 및 인버터(125)로 이루어지는 래치 회로에 래치되어 신호 TM2로 된다. 신호 φSVIH가「L」레벨로 되면 클럭된 인버터(128, 129)가 비활성화되고, 리세트 신호 RES가「H」레벨로 되면 신호 TM1, TM2는「L」레벨로 리세트된다.
또, 신호 TM3은, 외부 어드레스 신호 ext. A2 및 ext. A3이 각각「L」레벨 및「H」레벨로 되고, 또한 신호 φSVIH가「H」레벨로 된 경우에「H」레벨로 된다. 신호 TM4는, 외부 어드레스 신호 ext. A2 및 ext. A3이 모두「L」레벨로 되고, 또한 신호 φSVIH가「H」레벨이 된 경우에「H」레벨로 된다. 테스트 신호 TM1∼TM4 중 어느 한 신호가「H」레벨로 되면, DRAM은 그 신호에 따른 테스트 모드로 설정된다.
도 18은, 이 DRAM의 테스트 모드 시그너쳐의 발생 및 출력에 관련된 부분의구성을 나타내는 블록도이다. 도 18에 있어서, 이 DRAM은, 테스트 모드 시그너쳐 발생 회로(132) 및 출력 버퍼(133)를 구비한다. 단, 동시에 입출력 가능한 데이터의 비트수 n은 4로 한다.
테스트 모드 시그너쳐 발생 회로(132)는, 신호 WCBR이 활성화 레벨의「H」레벨로 됨에 따라서 활성화되고, 테스트 신호 TM1∼TM4를 테스트 모드 시그너쳐 TMSIG1∼TMSIG4로서 출력한다. 즉 테스트 모드 신호 발생 회로(132)는, 도 19에 도시한 바와 같이, NAND 게이트(141∼144) 및 인버터(145∼148)를 포함한다. 신호 WCBR은, NAND 게이트(141∼144)의 각각의 한쪽 입력 노드에 입력된다. 신호 TMl∼TM4는, 각각 NAND 게이트(141∼144)의 다른쪽 입력 노드에 입력된다. NAND 게이트(141∼144)의 출력 신호는, 각각 인버터(145∼148)로 반전되어 테스트 모드 시그너쳐 TMSIG1∼TMSIG4로 된다.
신호 WCBR이 비활성화 레벨의「L」레벨의 경우에는, 테스트 모드 시그너쳐 TMSIG1∼TMSIG4는 모두 「L」레벨로 고정된다. 신호 WCBR가 활성화 레벨의「H」레벨의 경우에는, 테스트 신호 TM1∼TM4는 NAND 게이트(141∼144) 및 인버터(145∼148)를 통과하여 테스트 모드 시그너쳐 TMSIG1∼TMSIG4로 된다.
출력 버퍼(133)는, 통상의 판독 모드 시에는 내부 데이터 신호 ZRDH1∼ZRDH4, ZRDL1∼ZRDL4에 따라서 데이터 신호 D1∼D4를 외부로 출력하고, 테스트 모드 시에는 테스트 모드 시그너쳐 TMSIG1∼TMSIG4에 따라서 테스트 모드 시그너쳐 TMSIG1'∼TMSIG4'를 외부로 출력한다.
즉 출력 버퍼(133)는, 도 20에 도시한 바와 같이, 신호 ZRDH1, ZRDLl,TMSIG1에 대응하여 설치된 버퍼(133a)를 포함한다. 출력 버퍼(133)는, 버퍼(133a) 외에, 각각 신호 ZRDH2, ZRDL2, TMSIG2;…; ZRDH4, ZRDL4, TMSIG4에 대응하여 설치된 3조의 버퍼를 포함한다. 4조의 버퍼는 동일 구성이므로, 버퍼(133a)만에 대해 설명한다.
버퍼(133a)는 인버터(151∼156), 레벨 시프터(157) 및 N채널 MOS 트랜지스터(158∼160)를 포함한다. N채널 MOS 트랜지스터(158, 159)는 전원 전위 VCC의 라인과 데이터 신호 D1용의 데이터 입출력 단자(150) 사이에 병렬 접속된다. N채널 MOS 트랜지스터(160)는, 데이터 입출력 단자(150)와 접지 전위 GND의 라인 사이에 접속된다. 신호 ZRDH1은, 인버터(151∼153) 및 레벨 시프터(157)를 통해 N채널 MOS 트랜지스터(158)의 게이트에 입력된다. 테스트 모드 시그너쳐 TMSIG1은, N채널 MOS 트랜지스터(159)의 게이트에 입력된다. 신호 ZRDL1은, 인버터(154∼156)를 통해 N채널 MOS 트랜지스터(160)의 게이트에 입력된다. 레벨 시프터(157)의 출력 신호 φ157은 입력 신호 φ133이「L」레벨의 경우에는「L」레벨로 되고, 입력 신호 φ133이「H」레벨의 경우에는 승압 전위 VPP로 된다.
신호 ZRDH1이 활성화 레벨의「L」레벨로 된 경우에는, 레벨 시프터(157) 즉 출력 신호 φ157이 승압 전위 VPP로 되어 N채널 MOS 트랜지스터(158)가 도통하고, 데이터 신호 D1은「H」레벨로 된다. 테스트 모드 시그너쳐 TMSIG1이 활성화 레벨의「H」레벨로 된 경우에는, N채널 MOS 트랜지스터(159)가 도통하여 테스트 모드 시그너쳐 TMSIG1'는「H」레벨로 된다. 신호 ZRDL1이 활성화 레벨의「L」레벨로 된 경우에는, N채널 MOS 트랜지스터(160)가 도통하여 데이터 신호 D1은「L」레벨로 된다.
도 21은, 도 16 내지 도 20에서 도시한 DRAM의 테스트 모드 시그너쳐에 관련된 부분의 동작을 나타내는 타임차트이다. 단, 설명의 간단화를 위해, 테스트 모드 시그너쳐 TMSIG1에 관련된 부분의 동작만에 대해 설명한다.
신호 ext. ZRAS, ext. ZCAS, ext. ZWE가 WCBR의 타이밍으로「L」레벨로 하강되어 신호 WCBR이 활성화 레벨의「H」레벨로 되고, 슈퍼 VIH 판정 회로(115) 및 테스트 신호 발생 회로(132)가 활성화된다. 외부 어드레스 신호 ext. A1용의 입력 단자에 수퍼 VIH 레벨 SVIH가 제공되어 신호 φSVIH가「H」레벨로 되고, 어드레스 판정 회로(116)가 활성화된다. 외부 어드레스 신호 ext. A2, ext. A3이 모두「H」레벨로 되어 신호 TM1이「H」레벨로 되고, 테스트 모드 시그너쳐 TMSIG1, TMSIG1'가「H」레벨로 된다. 이 테스트 모드 시그너쳐 TMSIGl'이「H」레벨로 되어 있는 것을 검출함으로써, DRAM이 신호 TM1에 따른 테스트 모드로 설정되어 있는 것을 검출할 수가 있다.
그러나, 종래의 DRAM 에서는,테스트 모드 시그너쳐 TMSIG1' ∼TMSIG4'를 출력하기 위한 전용의 N채널 MOS 트랜지스터(159)를 설치하고, 더구나 데이터 입출력 단자(150)에 제공되는 서지 전압에 대한 내압을 올리기 위해 N채널 MOS 트랜지스터(159)의 사이즈를 크게 하고 있었기 때문에, 출력 버퍼(133)의 레이아웃 면적이 커진다고 하는 문제가 있었다.
또한, 출력 버퍼(133)의 레이아웃 면적을 작게 하기 위해서 테스트 모드 시그너쳐 TMSIG1용의 레벨 시프터(157)를 생략하고 있었기 때문에, 테스트 모드 시그너쳐TMSIG1'의「H」레벨은 전원 전위 VCC보다도 낮은 VCC-Vth[단, Vth는 N채널 MOS 트랜지스터(159)의 임계치 전압]로 되어 있었다.
또한, 종래의 DRAM에서는, 테스트 모드의 설정 시에는 항상 테스트 모드 시그너쳐 TMSIG1'∼TMSIG4'가 출력되고 있기 때문에, 테스트 모드 시그너쳐 TMSIG1'∼TMSIG4'와 판독 데이터가 충돌할 우려도 있었다.
그 때문에, 본 발명의 주된 목적은, 레이아웃 면적이 작은 출력 버퍼를 구비한 반도체 기억 장치를 제공하는 것이다.
또한, 본 발명의 다른 목적은, 테스트 모드 시그너쳐와 판독 데이터의 충돌을 방지하는 것이 가능한 반도체 기억 장치를 제공하는 것이다.
본 발명의 한 국면에서는, 출력 버퍼는, 제1 내부 데이터 신호 및 테스트 모드 시그너쳐 중 적어도 한쪽이 활성화 레벨로 됨에 따라서 제3 내부 데이터 신호를 활성화 레벨로 하는 논리 회로와, 제1 전원 전압의 라인과 데이터 출력 단자 사이에 접속되고, 제3 내부 데이터 신호가 활성화 레벨로 됨에 따라서 도통하는 제1 트랜지스터와, 데이터 출력 단자와 제2 전원 전위의 라인 사이에 접속되고, 제2 내부 데이터 신호가 활성화 레벨로 됨에 따라서 도통하는 제2 트랜지스터를 포함한다. 따라서, 제1 트랜지스터는 제1 내부 데이터 신호와 테스트 모드 시그너쳐의 양방에서 공용되기 때문에, 제1 내부 데이터 신호용의 트랜지스터와 테스트 모드 시그너쳐용의 트랜지스터가 따로 따로 설치되어 있던 종래에 비해 레이아웃 면적을 작게 하여 끝난다.
바람직하게는 출력 버퍼는, 제3 내부 데이터 신호가 더욱 활성화 레벨로 됨에 따라서, 제1 전원 전위로부터 승압된 승압 전위를 제1 트랜지스터의 입력 전극에 제공하여 제1 트랜지스터를 도통시키는 승압 전위 발생 회로를 포함한다. 이 경우에는, 승압 전위 발생 회로는 제1 내부 데이터 신호 및 테스트 모드 시그너쳐 중 적어도 한쪽이 활성화 레벨로 됨에 따라서 승압 전위를 출력하기 때문에, 제1 내부 데이터 신호용의 승압 전위 발생 회로만이 설치되어 있던 종래에 비해, 고레벨의 테스트 모드 시그너쳐를 출력할 수 있다.
더욱 바람직하게는, 출력 버퍼는, 테스트 모드 시그너쳐가 활성화 레벨로 됨에 따라서 제2 내부 데이터 신호가 활성화 레벨의 경우에서도 제2 트랜지스터를 비도통 상태로 고정하는 제어 회로를 더욱 포함한다. 따라서, 테스트 모드 시그너쳐와 판독 데이터가 충돌하여 출력 버퍼에 관통 전류가 흐르는 것이 방지된다.
더욱 바람직하게는 메모리 어레이, 판독 회로, 제1 신호 발생 회로 및 출력 버퍼는 N조(단, N은 2 이상의 정수) 설치되고, 제2 신호 발생 회로는 각각이, 미리 정해진 복수의 외부 어드레스 신호가 미리 정해진 제1∼제N 논리 레벨이 조합됨에 따라서, 제1∼제N 테스트 모드를 설정하기 위한 제1∼제N 테스트 신호를 활성화 레벨로 하는 제1∼제N 어드레스 판정 회로와, 제1∼제N 테스트 신호를 제1∼제N 테스트 모드 시그너쳐로서 각각 N조의 출력 버퍼에 제공하는 테스트 모드 시그너쳐 발생 회로를 포함한다. 이 경우에는, N종류의 테스트 모드 시그너쳐를 각각 N조의 데이터 출력 단자로 출력할 수가 있다.
더욱 바람직하게는 메모리 어레이, 판독 회로, 제1 신호 발생 회로 및 출력버퍼는, N조(단, N은 2 이상의 정수) 설치되고, 제2 신호 발생 회로는 각각이, 미리 정해진 복수의 외부 어드레스 신호가 미리 정해진 제1∼제M(단, M은 N보다도 큰 정수)의 논리 레벨이 조합됨에 따라서, 제1∼제M 테스트 모드를 설정하기 위한 제1∼제M 테스트 신호를 활성화 레벨로 하는 제1∼제M 어드레스 판정 회로와, 제1∼제M 테스트 신호 중의 활성화 레벨로 된 테스트 신호의 번호를 나타내는 N비트의 테스트 모드 시그너쳐를 생성하고, 각각 N조의 출력 버퍼에 제공하는 테스트 모드 시그너쳐 발생 회로를 포함한다. 이 경우에는, M종류의 테스트 모드 중의 설정되어 있는 테스트 모드를 나타내는 N비트의 테스트 모드 시그너쳐를 각각 N조의 데이터 출력 단자로 출력할 수가 있다.
본 발명의 다른 국면에서는, 제2 신호 발생 회로는, 제2 및 제3 외부 제어 신호가 활성화 레벨로 된 후에 제1 외부 제어 신호가 활성화 레벨로 됨에 따라서 활성화되고, 복수의 외부 어드레스 신호 중 미리 정해진 복수의 외부 어드레스 신호가 미리 정해진 논리 레벨이 조합됨에 따라서, 테스트 모드가 설정되어 있는 것을 나타내는 테스트 모드 시그너쳐를 활성화 레벨로 하고, 제2 외부 제어 신호가 비활성화 레벨로 됨에 따라서 테스트 모드 시그너쳐를 비활성화 레벨로 한다. 따라서, 제2 외부 제어 신호가 다시 활성화 레벨로 되어 제2 내부 데이터 신호가 활성화 레벨에 된 경우에서도, 테스트 모드 시그너쳐와 제2 내부 데이터 신호와 충돌하는 경우는없다.
바람직하게는 제2 신호 발생 회로는, 미리 정해진 복수의 외부 어드레스 신호가 미리 정해진 논리 레벨이 조합됨에 따라서 테스트 신호를 활성화 레벨로 하는어드레스 판정 회로와, 어드레스 판정 회로로부터 출력된 테스트 신호를 테스트 모드 시그너쳐로서 출력 버퍼에 제공하고, 제1 외부 제어 신호가 활성화 레벨일 때에 제2 외부 제어 신호가 비활성화 레벨로 됨에 따라서 테스트 모드 시그너쳐를 비활성화 레벨로 하는 테스트 모드 시그너쳐 발생 회로를 포함한다. 이 경우에는, 제2 신호 발생 회로를 용이하게 구성할 수 있다.
더욱 바람직하게는 메모리 어레이, 판독 회로, 제1 신호 발생 회로 및 출력 버퍼는, N조(다만, N은 2 이상의 정수) 설치되고, 제2 신호 발생 회로는, 각각이, 미리 정해진 복수의 외부 어드레스 신호가 미리 정해진 제1∼제N 논리 레벨이 조합됨에 따라서 제1∼제N 테스트 신호를 활성화 레벨로 하는 제1∼제N 어드레스 판정 회로와, 제1∼제N 테스트 신호를 제1∼제N 테스트 모드 시그너쳐로서 N조의 출력 버퍼에 제공하고, 제1 외부 제어 신호가 활성화 레벨일 때에 제2 외부 제어 신호가 비활성화 레벨로 됨에 따라서 제1∼제N 테스트 모드 시그너쳐의 각각을 비활성화 레벨로 하는 테스트 모드 시그너쳐 발생 회로를 포함한다. 이 경우에는, N종류의 테스트 모드 시그너쳐를 각각 N개의 데이터 출력 단자로 출력할 수 있다.
더욱 바람직하게는 메모리 어레이, 판독 회로, 제1 신호 발생 회로 및 출력 버퍼는 N조(단, 2 이상의 정수) 설치되고, 제2 신호 발생 회로는, 각각이, 미리 정해진 복수의 외부 어드레스 신호가 미리 정해진 제1∼제M(단, M은 N보다도 큰 정수)의 논리 레벨이 조합됨에 따라서 제1∼제M 테스트 신호를 활성화 레벨로 하는 제1∼제M 어드레스 판정 회로와, 활성화 레벨로 된 테스트 신호의 번호를 나타내는 N비트의 테스트 모드 시그너쳐를 생성하여 N조의 출력 버퍼에 제공하고, 제1 외부제어 신호가 활성화 레벨일 때에 제2 외부 제어 신호가 비활성화 레벨로 됨에 따라서 N비트의 테스트 모드 시그너쳐의 각각을 비활성화 레벨로 하는 테스트 모드 시그너쳐 발생 회로를 포함한다. 이 경우에는, M종류의 테스트 모드 중의 설정되어 있는 테스트 모드를 나타내는 N비트의 테스트 모드 시그너쳐를 각각 N개의 데이터 출력 단자로 출력할 수가 있다.
본 발명의 다른 국면에서는, 제2 신호 발생 회로는, 제1 내부 제어 신호가 활성화 레벨로 되는 테스트 모드 세트 기간에 활성화되고, 미리 정해진 복수의 외부 어드레스 신호가 미리 정해진 논리 레벨이 조합됨에 따라서 테스트 신호를 활성화 레벨로 하는 어드레스 판정 회로와, 제2 내부 제어 신호가 활성화 레벨로 되는 테스트 모드 시그너쳐 출력 기간에 활성화되고, 테스트 신호를 테스트 모드 시그너쳐로서 출력 버퍼로 제공하는 테스트 모드 시그너쳐 발생 회로를 포함한다. 따라서, 테스트 모드를 설정하기 위한 테스트 모드 설정 기간과 테스트 모드 시그너쳐를 출력하는 출력 기간을 나누고, 제2 내부 제어 신호를 비활성화 레벨로 하고 있는 한 테스트 모드 시그너쳐는 출력되지 않기 때문에, 테스트 모드 시그너쳐와 판독 데이터의 충돌을 방지할 수가 있다.
바람직하게는, 제2 신호 발생 회로는, 또한, 제2 및 제3 외부 제어 신호가 활성화 레벨로 된 후에 제1 외부 제어 신호가 활성화 레벨로 됨에 따라서 활성화되어, 미리 정해진 외부 어드레스 신호가 제1 논리 레벨로 됨에 따라서 제1 내부 제어 신호를 활성화 레벨로 하고, 미리 정해진 외부 어드레스 신호가 제2 논리 레벨로 되어 있음에 따라서 제2 내부 제어 신호를 활성화 레벨로 하는 내부 제어 신호발생 회로를 포함한다. 이 경우에는, 제1 및 제2 내부 제어 신호를 용이하게 생성할 수 있다.
더욱 바람직하게는 내부 제어 신호 발생 회로는, 제1 외부 제어 신호가 활성화 레벨일 때에 제2 외부 제어 신호가 비활성화 레벨로 됨에 따라서, 미리 정해진 외부 어드레스 신호가 제2 논리 레벨로 되어 있는 경우에서도 제2 내부 제어 신호를 비활성화 레벨로 한다. 이 경우에는, 제2 외부 제어 신호가 다시 활성화 레벨로 되어 제2 내부 데이터 신호가 활성화 레벨로 된 경우에서도, 테스트 모드 시그너쳐와 제2 내부 데이터 신호와는 충돌하지 않는다.
더욱 바람직하게는 메모리 어레이, 판독 회로, 제1 신호 발생 회로 및 출력 버퍼는, N조(단, N은 2 이상의 정수) 설치되고, 제2 신호 발생 회로는, 각각이, 테스트 모드 설정 기간에 활성화되고, 미리 정해진 복수의 외부 어드레스 신호가 미리 정해진 제1∼제N 논리 레벨이 조합됨에 따라서, 제1∼제N 테스트 모드를 활성화 레벨로 하는 제1∼제N 어드레스 판정 회로와, 테스트 모드 시그너쳐 출력 기간에 활성화되고, 제1∼제N 테스트 신호를 제1∼제N 테스트 모드 시그너쳐로서 각각 N조의 출력 버퍼에 제공하는 테스트 모드 시그너쳐 발생 회로를 포함한다. 이 경우에는, N종류의 테스트 모드 시그너쳐를 각각 N개의 데이터 출력 단자로 출력할 수가 있다.
더욱 바람직하게는 메모리 어레이, 판독 회로, 제1 신호 발생 회로 및 출력 버퍼는 N조(단, N은 2 이상의 정수) 설치되고, 제2 신호 발생 회로는, 각각이, 테스트 모드 설정 기간에 활성화되고, 미리 정해진 복수의 외부 어드레스 신호가 미리 정해진 제1∼ 제M(단, M은 N보다도 큰 정수)의 논리 레벨이 조합됨에 따라서, 제1∼제M 테스트 신호를 활성화 레벨로 하는 제1∼제M 어드레스 판정 회로와, 테스트 모드 시그너쳐 출력 기간에 활성화되고, 활성화 레벨에 된 테스트 신호의 번호를 나타내는 N비트의 테스트 모드 시그너쳐를 생성하고, N조의 출력 버퍼에 제공하는 테스트 모드 시그너쳐 발생 회로를 포함한다. 이 경우에는, M 종류의 테스트 모드 중의 설정되어 있는 테스트 모드를 나타내는 N비트의 테스트 모드 시그너쳐를 각각 N개의 데이터 출력 단자로 출력할 수가 있다.
도 1은 본 발명의 일 실시예에 따른 DRAM의 테스트 모드의 설정에 관련된 부분의 구성을 나타내는 블록도.
도 2는 도 1에 도시한 WCBR 판정 회로의 구성을 나타내는 회로도.
도 3a 내지 도 3i는 도 2에 도시한 WCBR 판정 회로의 동작을 나타내는 타임차트.
도 4는 도 1에 도시한 슈퍼 VIH 판정 회로의 구성을 나타내는 회로 블록도.
도 5는 도 1에 도시한 어드레스 판정 회로의 구성을 나타내는 회로도.
도 6은 도 1에서 설명한 DRAM의 테스트 모드 시그너쳐의 발생 및 출력에 관련된 부분의 구성을 나타내는 블록도이다.
도 7은 도 6에 도시한 테스트 모드 시그너쳐 발생 회로의 구성을 나타내는 회로 블록도.
도 8은 도 6에 도시한 출력 버퍼에 포함되는 버퍼의 구성을 나타내는 회로 블록도.
도 9는 도 8에 도시한 레벨 시프터의 구성을 나타내는 회로도이다.
도 10a 내지 도 10p는 도 1 내지 도 9에 도시한 DRAM의 테스트 모드 시그너쳐에 관련된 부분의 동작을 나타내는 타임차트.
도 11은 도 1 내지 도 10p에서 도시한 DRAM의 효과를 설명하기 위한 블록도.
도 12a 내지 도 12k는 도 1 내지 도 10p에서 설명한 DRAM의 효과를 설명하기 위한 타임차트.
도 13은 이 실시예의 변경예를 나타내는 회로 블록도.
도 14는 이 실시예의 다른 변경예를 나타내는 회로 블록도.
도 15는 종래의 DRAM의 전체 구성을 나타내는 블록도.
도 16은 도 15에 도시한 DRAM에 포함되는 테스트 모드의 설정에 관련된 부분의 구성을 나타내는 블록도.
도 17은 도 16에 도시한 어드레스 판정 회로의 구성을 나타내는 회로도.
도 18은 도 15에 도시한 DRAM에 포함되는 테스트 모드 시그너쳐의 발생 및 출력에 관련된 부분의 구성을 나타내는 블록도.
도 19는 도 18에 도시한 테스트 모드 시그너쳐 발생 회로의 구성을 나타내는 회로도.
도 20은 도 18에 도시한 출력 버퍼에 포함되는 버퍼의 구성을 나타내는 회로 블록도.
도 21은 도 16 내지 도 20에서 도시한 테스트 모드 시그너쳐에 관련된 부분의 동작을 나타내는 타임차트.
〈도면의 주요 부분에 대한 부호의 설명〉
1∼3, 51∼53, 111∼113 : 입력 회로
4, 114 : WCBR 판정 회로
5, 115 : 슈퍼 VIH 판정 회로
6, 116 : 어드레스 판정 회로
11∼15, 35∼40, 54∼59, 71∼75, 85, 87, 95∼98,121∼125, 145∼148, 151∼156 : 인버터
16∼23, 60∼66, 88, 141∼144 : NAND 게이트
24, 41∼43, 126, 127 : AND 게이트
25∼28, 68 : 플립플롭
30 : 어드레스 신호 입력 단자
31 : 레벨 변환 회로
32 : 비교기
33, 78,79, 83, 84, 159, 160 : N채널 MOS 트랜지스터
44, 45, 128, 129 : 클럭된 인버터
46, 47, 67, 76, 91∼94, 130, 131 : NOR 게이트
48, 132 : 테스트 모드 시그너쳐 발생 회로
49, 109, 133 : 출력 버퍼
49a, 133a : 버퍼
70, 150 : 데이터 입출력 단자
77, 157 : 레벨 시프터
81, 82 : P채널 MOS 트랜지스터
86 : 판독/기록 제어 회로
101 : 클럭 발생 회로
102 : 행 및 열 어드레스 버퍼
103 : 행 디코더
104 : 열 디코더
105 : 메모리 매트
106 : 메모리 어레이
107 : 감지 증폭기+입출력 제어 회로
108 : 입력 버퍼
도 1은, 본 발명의 일 실시예에 따른 DRAM의 테스트 모드의 설정에 관련된 부분의 구성을 나타내는 블록도이다. 도 1에 있어서, 이 DRAM은, 입력 회로(1∼3), WCBR 판정 회로(4), 슈퍼 VIH 판정 회로(5) 및 어드레스 판정 회로(6)를 구비한다.
입력 회로(1∼3)는 외부 제어 신호 ext. ZRAS, ext. ZCAS, ext. ZWE 및 외부 어드레스 신호 ext. A0∼ext. A3을 DRAM 내부로 전달시킨다. WCBR 판정 회로는, 외부 제어 신호 ext. ZRAS가 외부 제어 신호 ext. ZCAS, ext. ZWE보다도 지연되어 하강할 때 즉 WCBR의 타이밍으로 하강할 때에 내부 제어 신호 WCBR을 활성화 레벨의「H」레벨로 한다.
즉 WCBR 판정 회로(4)는, 도 2에 도시한 바와 같이, 인버터(11∼15), NAND 게이트(16∼23) 및 AND 게이트(24)를 포함하고, NAND 게이트(16)와 NAND 게이트(17, 18)와 NAND 게이트(19, 20)와 NAND 게이트(21, 22)와 NAND 게이트(23)는 각각 플립플롭(25∼28)을 구성한다. 외부 제어 신호 ext. ZCAS는 입력 회로(1a) 및 인버터(11)를 통해 플립플롭(25)의 세트 단자(25a)에 입력된다. 외부 제어 신호 ext. ZRAS는, 입력 회로(1b) 및 인버터(12)를 통해 플립플롭(25∼28)의 리세트 단자(25b∼28b)에 입력된다. 외부 제어 신호 ext. ZWE는 입력 회로(1c) 및 인버터(13)를 통해 플립플롭(26)의 세트 단자(26a)에 입력된다. 플립플롭(25, 26)의 출력 단자(25c, 26c)는, 각각 플립플롭(27, 28)의 세트 단자(27a, 28a)에 접속된다. 인버터(14, 15)는, 각각 플립플롭(27, 28)의 반전 출력 단자(27d, 28d)와 AND 게이트(24)의 한쪽 입력 노드 및 다른쪽 입력 노드 사이에 접속된다. AND 게이트(24)의 출력 신호가 신호 WCBR로 된다.
인버터(11, 12, 14) 및 플립플롭(25, 27)으로 이루어지는 회로와 인버터(13, 12, 15) 및 플립플롭(26, 28)으로 이루어지는 회로와는 동일 구성이기 때문에, 전자의 회로 동작에 대해 설명한다. 도 3a 내지 도 3i에 있어서, 1 사이클째는 통상 동작의 타이밍을 나타내고 있고, 2 사이클째는 WCBR의 타이밍을 나타내고 있다. 초기 상태에서는, 외부 제어 신호 ext. ZRAS, ext. ZCAS는 모두「H」레벨로 되어 있고, 단자(25a, 25b, 27b, 27c) 및 신호 φ14는「L」레벨로 되고, 단자(25c, 27a, 25d, 27d)는「H」레벨로 되어 있다.
우선 시각 t0에 있어서 외부 제어 신호 ext. ZRAS가「L」레벨로 하강하면, 단자(25b, 27b)가「H」레벨로 되어 플립플롭(25)이 세트되고, 단자(25d)가「L」레벨로 된다. 그러나, 단자(25a)가「L」레벨로 되어 있기 때문에, 단자(25c)의 레벨은 변화하지 않고, 신호 φ14도「L」레벨 그대로 변화하지 않는다. 계속해서, 시각 t1에 있어서 외부 제어 신호 ext. ZCAS가「L」레벨로 하강하면, 단자(25a)가「H」레벨로 되지만 단자(25d)가「L」레벨로 되어 있기 때문에, 단자(25c)의 레벨은 변화하지 않고, 신호 φ14도「L」레벨 그대로 변화하지 않는다. 따라서, 외부 제어 신호 ext. ZRAS가 외부 제어 신호 ext. ZCAS보다도 먼저 하강하는 통상의 타이밍에서는, 신호 φ14는「L」레벨 그대로 변화하지 않고, 신호 WCBR은「L」레벨 그대로 변화하지 않는다.
초기 상태로 복귀한 후, 우선 시각 t4에 있어서 외부 제어 신호 ext. ZCAS가「L」레벨로 하강하면, 단자(25a)가「H」레벨로 되어 플립플롭(25)이 리세트되고, 이에 따라 단자(25c, 27a)가「L」레벨로 되어 플립플롭(27)이 리세트되고, 단자(27c)가「H」레벨로 된다. 계속해서 시각 t5에 있어서 외부 제어 신호 ext. ZRAS가「L」레벨로 하강하면, 단자(25b, 27b)가「H」레벨로 되어 플립플롭(27)이 세트되고, 이에 따라 단자(27d)가「L」레벨로 되어 신호 φ14가「H」레벨로 된다. 따라서, 외부 제어 신호 ext. ZRAS가 외부 제어 신호 ext.ZCAS보다도 후에 하강하면, 신호 φ14가「H」레벨로 상승된다.
한편, 인버터(12, 13, 15) 및 플립플롭(26, 28)으로 이루어지는 회로에서는, 외부 제어 신호 ext. ZRAS가 외부 제어 신호 ext. ZWE보다도 먼저 하강하는 통상의 타이밍에서는, 신호 φ15는「L」레벨 그대로 변화하지 않고, 신호 WCBR는「L」레벨대로 변화하지 않는다. 또한, 외부 제어 신호 ext. ZRAS가 외부 제어 신호 ext. ZWE보다도 후에 하강하는 타이밍에서는, 신호 φ15는「H」레벨로 된다.
따라서, 외부 제어 신호 ext. ZRAS가 외부 제어 신호 ext. ZCAS, ext. ZWE보다도 후에 하강하는 WCBR의 타이밍에서는, 신호 φ14, φ15는 모두「H」레벨로 되어 신호 WCBR이「H」레벨로 된다. 신호 ext. ZRAS가「H」레벨로 되면, 단자(25b∼28b)가「L」레벨로 되어 단자(25d∼28d)가「H」레벨로 되어, 신호φ 14, φ 15가「L」레벨로 되고 신호 WCBR이「L」레벨로 된다.
슈퍼 VIH 판정 회로(5)는, 도 4에 도시한 바와 같이, 레벨 변환 회로(31), 비교기(32) 및 N채널 MOS 트랜지스터(33)를 포함한다. 레벨 변환 회로(31)는, 외부 어드레스 신호 ext. A1용의 입력 단자(30)에 제공된 전위를 소정의 전압만큼 강압하여 비교기(32)의 비반전 입력 단자에 제공한다. 레벨 변환 회로(31)의 출력 전위 V31은, 입력 단자(30)에 외부 어드레스 신호 ext. A1 즉「H」레벨(전원 전위 VCC) 또는「L」레벨(접지 전위 GND)이 제공된 경우에는 기준 전위 VR보다도 낮은 전위로 되고, 입력 단자(30)에 전원 전위 VCC보다도 충분히 높은 VIH 레벨 SVIH가 제공된 경우에는 기준 전위 VR보다도 높은 전위로 된다. 비교기(32)의 반전 입력 단자에는 기준 전위 VR이 제공된다. N채널 MOS 트랜지스터(33)는, 비교기(32)의 제어 단자(32a)와 접지 전위 GND의 라인 사이에 접속되고, 그 게이트는 신호 WCBR을 수신한다. 비교기(32)의 출력 신호가 슈퍼 VIH 판정 회로(5)의 출력 신호 φSVIH로 된다.
신호 WCBR가 활성화 레벨의「H」레벨로 되면 N채널 MOS 트랜지스터(33)가 도통하고, 제어 단자(32a)가 접지되어 비교기(32)가 활성화된다. 외부 어드레스 신호 ext. A1용의 입력 단자(30)에 슈퍼 VIH 레벨 SVIH가 제공되면, 레벨 변환 회로(31)의 출력 전위 V31이 기준 전위 VR보다도 높아지게 되어, 신호 φSVIH가 활성화 레벨의「H」레벨로 된다. 신호 WCBR가 비활성 레벨의「L」레벨의 경우, 및 입력 단자(30)에 외부 어드레스 신호 ext. A1이 제공되어 있는 경우에는, 신호 SVIH는 비활성화 레벨의「L」레벨로 된다.
어드레스 판정 회로(6)는, 외부 어드레스 신호 ext. A0이「L」레벨이고, 또한 신호 φSVIH가「H」레벨인 경우에 활성화되고, 외부 어드레스 신호 ext. A2, ext. A3의 논리 레벨의 조합(11, 10, 01, 00)에 따라서 테스트 신호 TM1∼TM4 중 어느 한 신호를 활성화 레벨의「H」레벨로 하고, 리세트 신호 RES에 의해 리세트된다.
즉 어드레스 판정 회로(6)는, 도 5에 도시한 바와 같이, 인버터(35∼40), AND 게이트(41∼43), 클럭된 인버터(44, 45) 및 NOR 게이트(46, 47)를 포함한다. 여기서는, 도면의 간단화를 위해, 신호 TM1, TM2를 발생하는 부분만에 대해 설명한다. 신호 ext. A2는, 입력 회로(3a)를 통해 AND 게이트(41, 42)의 한쪽 입력 노드에 입력된다. 신호 ext. A3은, 입력 회로(3b)를 통해 AND 게이트(41)의 다른쪽 입력 노드에 입력됨과 함께, 입력 회로(3b) 및 인버터(35)를 통해 AND 게이트(45)의 다른쪽 입력 노드에 입력된다. 신호 ext. A0은, 입력 회로(3c) 및 인버터(36)를 통해 AND 게이트(43)의 한쪽 입력 노드에 입력된다. 신호 φSVIH는 AND 게이트(43)의 다른쪽 입력 노드에 입력된다.
AND 게이트(41, 42)의 출력 신호 φ41, φ42는 클럭된 인버터(44, 45)를 통해 NOR 회로(46, 47)의 한쪽 입력 노드에 입력된다. AND 게이트(43)의 출력 신호φ43은 클럭된 인버터(44, 45)의 N채널 MOS 트랜지스터측의 게이트에 입력됨과 함께, 인버터(37, 38)를 통해 클럭된 인버터(44, 45)의 P채널 M0S 트랜지스터측의 게이트에 입력된다. 리세트 신호 RES는, NOR 게이트(46, 47)의 다른쪽 입력 노드에 입력된다. 인버터(39, 40)는, 각각 NOR 게이트(46, 47)의 출력 노드와 한쪽 입력 노드 사이에 접속된다. NOR 게이트(46, 47)의 출력 신호가 테스트 신호 TM1, TM2로 된다.
외부 어드레스 신호 ext. A2, ext. A3이 모두「H」레벨의 경우 즉 11의 경우에는, AND 게이트(41, 42)의 출력 신호 φ41, φ42가 각각「H」레벨 및「L」레벨로 된다. 외부 제어 신호 ext. A2, ext. A3이 각각「H」레벨 및「L」레벨의 경우 즉 10의 경우에는, AND 게이트(41, 42)의 출력 신호 φ41, φ42가 각각「L」및「H」레벨로 된다. 신호 ext. A0, φSVIH가 각각「L」레벨 및「H」레벨의 경우에는, 클럭된 인버터(44, 45)가 활성화되고, 신호 φ41, φ42가 클럭된 인버터(44, 45)를 통해 NOR 게이트(46, 47)의 한쪽 입력 노드에 입력된다.
신호 φ41은, NOR 게이트(46) 및 인버터(39)로 이루어지는 래치 회로에 래치되어 테스트 신호 TM1로 된다. 신호φ 42는, NOR 게이트(47) 및 인버터(40)로 이루어지는 래치 회로에 래치되어 테스트 신호 TM2로 된다. 신호 φSVIH가「L」레벨로 되면, 신호 φ43이 「L」레벨로 되어 클럭된 인버터(44, 45)가 비활성화된다. 신호 RES가「H」레벨로 되면, 신호 TM1, TM2는「L」레벨로 리세트된다. 리세트 신호 RES는 CBR(CAS befor RAS)나 ROR (RAS Only Refresh)의 타이밍일 때에「H」레벨로 된다.
또, 테스트 신호 TM3은, 외부 어드레스 신호 ext. A2, ext. A3이 각각「L」레벨 및「H」레벨로 되고, 또한 신호 φ43이「H」레벨이 된 경우에「H」레벨로 된다. 또한, 테스트 신호 TM4는, 외부 어드레스 신호 ext. A2, ext. A3이 모두「L」레벨로 되고, 또한 신호 φ43이「H」레벨로 된 경우에「H」레벨로 된다. 테스트 신호 TM1∼TM4 중 어느 한 신호가「H」레벨로 되면, DRAM은 그 테스트 신호에 따른 테스트 모드로 설정된다.
도 6은, 이 DRAM의 테스트 모드 시그너쳐의 발생 및 출력에 관련된 부분의 구성을 나타내는 블록도이다. 도 6에 있어서, 이 DRAM은, 테스트 모드 시그너쳐 발생 회로(48) 및 출력 버퍼(49)를 구비한다. 다만, 동시에 입출력 가능한 데이터의 비트수 n은 4로 한다.
테스트 모드 시그너쳐 발생 회로(48)는, 신호 WCBR, ext. A0이 모두「H」레벨로 됨에 따라서 활성화되고, 테스트 신호 TM1∼TM4를 테스트 모드 시그너쳐 TMSIG1∼TMSIG4로서 출력하고, 외부 제어 신호 ext. ZRAS가「L」레벨일 때에 외부 제어 신호 ext. ZCAS가「H」레벨로 됨에 따라서 비활성화되고, 테스트 모드 시그너쳐 TMSIG1∼TMSIG4를「L」레벨로 고정한다.
즉 테스트 모드 시그너쳐 발생 회로(48)는, 도 7에 도시한 바와 같이, 입력 회로(51∼53), 인버터(54∼59), NAND 게이트(60∼66) 및 NOR 게이트(67)를 포함하고, NAND 게이트(61, 62)는 플립플롭(68)을 구성한다. 신호 WCBR은, NAND 게이트(60)의 한쪽 입력 노드에 입력된다. 신호 ext. A0은, 입력 회로(51)를 통해 NAND 게이트(60)의 다른쪽 입력 노드에 입력된다. 신호 ext. ZCAS는 입력 회로(52) 및 인버터(54)를 통해 플립플롭(68)의 세트 단자(68a)에 입력된다. 신호ext. ZRAS는, 입력 회로(53) 및 인버터(55)를 통해 플립플롭(68)의 리세트 단자(68b)에 입력된다.
NOR 게이트(67)는, NAND 게이트(60)의 출력 신호 ZREFON 및 플립플롭(68)의 출력 신호 ZCBRS를 수신하고, 그 출력 신호는 NAND 게이트(63∼66)의 한쪽 입력 노드에 입력된다. 신호 TM1∼TM4는, 각각 NAND 게이트(63∼66)의 다른쪽 입력 노드에 입력된다. NAND 게이트(63∼66)의 출력 신호는, 각각 인버터(56∼59)로 반전되어 테스트 모드 시그너쳐 TMSIG1∼TMSIG4로 된다.
신호 WCBR, ext. A0이 모두「H」레벨의 경우에는, 신호 ZREFON이 활성화 레벨의「L」레벨로 된다. 신호 ext. ZRAS, ext. ZCAS가 모두「H」레벨인 경우에는, 신호 ZCBRS는「H」레벨로 된다. 신호 ext. ZRAS가「H」레벨일 때에 신호 ext. ZCAS가「L」레벨로 된 경우에는, 플립플롭(68)이 리세트되어 신호 ZCBRS는 활성화 레벨의「L」레벨로 된다. 신호 ext. ZCAS가「H」레벨일 때에 신호 ext. ZRAS가「L」레벨로 된 경우에는, 플립플롭(68)이 세트되어 신호 ZCBRS는 비활성화 레벨의「H」레벨로 된다. 신호 ext. ZRAS, ext. ZCAS가 모두「L」레벨로 된 경우에는, 신호 ZCBRS는 변화하지 않는다.
신호 ZREFON, ZCBRS 중 적어도 한쪽의 신호가「H」레벨인 경우에는, NOR 게이트(67)의 출력 신호 φ67이「L」레벨로 되어 테스트 모드 시그너쳐 TMSIG1∼TMSIG4는 모두「L」레벨로 고정된다. 신호 ZREFON, ZCBRS가 모두「L」레벨인 경우에는, NOR 게이트(67)의 출력 신호 φ67이「H」레벨로 되어 신호 TM1∼TM4는 각각 테스트 모드 시그너쳐 TMSIG1∼TMSIG4로 된다.
이 DRAM에서는, 외부 어드레스 신호 ext. A0을「L」레벨로 하고 있는 한 테스트 모드 시그너쳐 TMSIG1∼TMSIG4는 출력되지 않기 때문에, 테스트 모드 시그너쳐와 판독 데이터의 충돌을 방지할 수가 있다.
출력 버퍼(49)는, 통상의 판독 모드 시에는 내부 데이터 신호 ZRDH1∼ZRDH4, ZRDL1∼ZRDL4에 따라서 데이터 신호 D1∼D4를 외부로 출력하고, 테스트 모드 시에는 테스트 모드 시그너쳐 TMSIG1∼TMSIG4에 따라서 테스트 모드 시그너쳐 TMSIG1'∼TMSIG4'를 외부로 출력한다.
즉 출력 버퍼(49)는, 도 8에 도시한 바와 같이, 신호 ZRDH1, ZRDL1 및 테스트 모드 시그너쳐 TMSIG1에 대응하여 설치된 버퍼(49a)를 포함한다. 출력 버퍼(49)는, 버퍼(49a) 외에, 각각 신호 ZRDH2, ZRDL2, TMSIG2;…; ZRDH4, ZRDL4, TMSIG4에 대응하여 설치된 3조의 버퍼를 포함한다. 4조의 버퍼는 동일 구성이기 때문에, 버퍼(49a)만에 대해 설명한다.
버퍼(49a)는, 인버터(71∼75), NOR 게이트(76), 레벨 시프터(77) 및 N채널 MOS 트랜지스터(78, 79)를 포함한다. N채널 MOS 트랜지스터(78)는, 전원 전위 VCC의 라인과 데이터 신호 D1용의 데이터 입출력 단자(70) 사이에 접속된다. N채널 MOS 트랜지스터(79)는, 데이터 입출력 단자(70)와 접지 전위 GND의 라인 사이에 접속된다. 신호 ZRDH1은 인버터(71)를 통해 NOR 게이트(76)의 한쪽 입력 노드에 입력된다. 신호 TMSIG1은 NOR 게이트(76)의 다른쪽 입력 노드에 입력된다. NOR 게이트(76)의 출력 신호 ZODH1은 인버터(72) 및 레벨 시프터(77)를 통해 N채널 MOS 트랜지스터(78)의 게이트에 입력된다. 신호 ZRDL1은 인버터(73∼75)를 통해 N채널MOS 트랜지스터(79)의 게이트에 입력된다.
레벨 시프터(77)는, 도 9에 도시한 바와 같이, P채널 MOS 트랜지스터(81, 82), N채널 MOS 트랜지스터(83, 84) 및 인버터(85)를 포함한다. MOS 트랜지스터(81)와 MOS 트랜지스터(83, 82)와 MOS 트랜지스터(84)는, 각각 승압 전위 VPP의 라인과 접지 전위 GND의 라인 사이에 직렬 접속된다. P채널 MOS 트랜지스터(81, 82)의 게이트는, 각각 P채널 MOS 트랜지스터(82, 81)의 드레인에 접속된다. 입력 노드(77a)는, N채널 MOS 트랜지스터(83)의 게이트에 직접 접속됨과 함께, 인버터(85)를 통해 N채널 MOS 트랜지스터(84)의 게이트에 접속된다. P채널 MOS 트랜지스터(82)의 드레인이 레벨 시프터(77)의 출력 노드(77a)로 된다. 또, 승압 전위 VPP는 DRAM에 내장되어 있는 VPP 발생 회로에 의해 생성된다. VPP 발생 회로는 전원 전위 VCC를 승압하여 승압 전위 VPP를 생성한다.
입력 신호 φ72가「L」레벨의 경우에는, MOS 트랜지스터(81, 84)가 도통하여 MOS 트랜지스터(82, 83)가 비도통으로 되어 출력 신호 φ77은 접지 전위 GND로 된다. 입력 신호 φ72가「H」레벨인 경우에는, MOS 트랜지스터(82, 83)가 도통하고 M0S 트랜지스터(81, 84)가 비도통으로 되어 출력 신호 φ77은 승압 전위 VPP로 된다.
도 8로 되돌아가, 신호 ZRDH1이 활성화 레벨의「L」레벨로 된 경우, 또는 테스트 모드 시그너쳐 TMSIG1이 활성화 레벨의「H」레벨로 된 경우에는, NOR 게이트(76)의 출력 신호 ZODH1이「L」레벨로 되고, 레벨 시프터(77)의 출력 신호 φ77이 승압 전위 VPP로 되어 N채널 MOS 트랜지스터(78)가 도통하여, 데이터 입출력 단자(70)는 전원 전위 VCC로 된다. 또한, 신호 ZRDL1이 활성화 레벨의「L」레벨로 된 경우에는, 인버터(74)의 출력 신호 ZODL1이「L」레벨로 되고, N채널 MOS 트랜지스터(79)가 도통하여 데이터 입출력 단자(70)는 접지 전위 GND로 된다.
이 버퍼(49a)에서는, 레벨 시프터(77) 및 N채널 MOS 트랜지스터(78)를 신호 ZRDH1과 테스트 모드 시그너쳐 TMSIG1로 공용하기 때문에, 버퍼(49a)의 레이아웃 면적이 작게 끝나고, 전원 전위 VCC의 테스트 모드 시그너쳐 TMSIG1'를 출력할 수 있다.
도 10a 내지 도 10p는, 도 1 내지 도 9에서 도시한 DRAM의 테스트 모드 시그너쳐에 관련된 부분의 동작을 나타내는 타임차트이다. 단, 설명의 간단화를 위해, 테스트 모드 시그너쳐 TMSIG1에 관련된 부분의 동작만에 대해 설명한다.
1사이클째에서는, 테스트 모드의 설정이 행해진다. 즉 신호 ext.ZRAS, ext. ZCAS, ext. ZWE가 WCBR의 타이밍으로「L」레벨로 하강되고, 이에 따라서 신호 WCBR가「H」레벨로 되어 신호 ZCBRS가「L」레벨로 된다.
신호 WCBR이「H」레벨로 되면 슈퍼 VIH 판정 회로(5)가 활성화되고, 외부 어드레스 신호 ext. A1용의 단자에 수퍼 VIH 레벨 SVIH가 제공되면 신호 φSVIH가「H」레벨로 된다. 신호 ext. A0이「L」레벨로 하강되면 어드레스 판정 회로(6)가 활성화되고, 신호 ext. A2, ext. A3이 모두「H」레벨의 경우에는 신호 TM1이「H」레벨로 되고, 신호 TM1이 래치된다. 신호 ext. A0이「L」레벨이기 때문에 테스트 모드 시그너쳐 발생 회로(48)는 활성화되지 않고, 테스트 모드 시그너쳐 TMSIG1은「L」레벨로 고정되어 버퍼(49a)의 출력 신호 TMSIG1'도「L」레벨 그대로 변화하지 않는다. 신호 ext. ZRAS, ext. ZCAS, ext. ZWE가「H」레벨로 상승하면, 신호 WCBR, φSVIH가「L」레벨로 되고, 신호 ZCBRS가「H」레벨로 된다.
2사이클째에서는 테스트 모드 시그너쳐 TMSIG1'의 출력이 행해진다. 즉 신호 ext. ZRAS, ext. ZCAS, ext. ZWE가 WCBR의 타이밍으로「L」레벨로 하강되고, 이에 따라서 신호 WCBR이「H」레벨로 되고 신호 ZCBRS가「L」레벨로 된다.
신호 WCBR이「H」레벨로 되면 슈퍼 VIH 판정 회로(5)가 활성화되지만, 외부 어드레스 신호 ext. A1용의 단자에「L」레벨이 제공되고, 신호 φSVIH는「L」레벨 그대로 변화하지 않는다. 따라서, 어드레스 판정 회로(6)는 활성화되지 않고, 테스트 신호 TM1은「H」레벨 그대로 변화하지 않는다. 또한, 신호 ext. A0이「H」레벨로 되어 테스트 모드 시그너쳐 발생 회로(48)가 활성화되고, 테스트 모드 시그너쳐 TMSIG1이「H」레벨로 된다. 이에 따라서 도 8의 NOR 게이트(76)의 출력 신호 ZODH1이「L」레벨로 되고, 버퍼(49a)의 출력 신호 TMSIGl'가「H」레벨로 된다. 신호 ext.ZRAS, ext. ZCAS, ext. ZWE가「H」레벨로 상승되면, 신호 WCBR가「L」레벨로 되어 신호 ZREFON이「H」레벨로 되어, 테스트 모드 시그너쳐 발생 회로(48)가 비활성화되어 테스트 모드 시그너쳐 TMSIG1'가「L」레벨로 된다.
3사이클째에서는, 2 사이클째와 마찬가지로 하여 신호 WCBR이「H」레벨로 되고, 신호 ZCBRS, ZREFON이「H」레벨로 되어 테스트 모드 시그너쳐 TMSIG1'가「H」레벨로 된다. 이 상태에서 신호 ext. ZCAS가「H」레벨로 상승되면, 신호 ZCBRS가「H」레벨로 되어 테스트 모드 시그너쳐 발생 회로(48)가 비활성화되어 테스트 모드 시그너쳐 TMSIG1'가「L」레벨로 된다.
따라서, 이 실시예에서는, 신호 ext. ZRAS보다도 신호 ext.ZCAS 쪽이 빠르게 상승된 경우에는 테스트 모드 시그너쳐 TMSIG1'의 출력이 정지되기 때문에, 테스트 모드 시그너쳐 TMSIG1'와 판독 데이터 D1의 충돌이 방지된다. 이하, 테스트 모드 시그너쳐TMSIG1'와 판독 데이터 D1의 충돌이 방지되는 점에 대해, 보다 상세히 설명한다.
도 11은, 도 15에 도시한 감지 증폭기+입출력 제어 회로(107)에 포함되는 판독/기록 제어 회로(86)를 나타내는 블록도이다. 판독/기록 제어 회로(86)는, 신호 ZCBRS가「H」레벨의 경우에 활성화되고, 메모리 어레이(106)로부터의 판독 데이터 RD에 따라서 신호 ZRDH1, ZRDL1 중의 한쪽을「H」레벨로 하고, 다른쪽을「L」레벨로 한다. 신호 ZCBRS가「L」레벨의 경우에는 판독/기록 제어 회로(86)는 비활성화되고, 신호 ZRDH1, ZRDL1은 모두「H」레벨로 된다.
도 12a 내지 도 12k에 있어서, 신호 ext. ZRAS, ext. ZCAS, ext. ZWE가 WCBR의 타이밍으로「L」레벨로 하강되고, 신호 ZCBRS, WCBR은 각각「L」레벨 및「H」레벨로 되고, 신호 TM1이「H」레벨로 되어 테스트 모드 시그너쳐 TMSIG1이「H」레벨로 되도록 한다. 여기까지는, 종래에서도 본원 발명에서도 동일하다.
다음에, 신호 ext. ZRAS보다도 먼저 신호 ext. ZCAS, ext. ZWE가「H」레벨로 상승되면, 신호 ZCBRS가「H」레벨로 되어 판독/기록 제어 회로(86)가 활성화된다. 계속해서 신호 ext. ZCAS가「L」레벨로 하강되면 메모리 어레이(106)로부터의 판독 데이터 RD에 따라서 신호 ZRDH1, ZRDL1 중의 한쪽이「H」레벨로 되어 다른쪽이「L」레벨로 된다.
종래의 DRAM에서는, 신호 ZRDL1이「L」레벨로 되어 신호 TM1이「H」레벨로 되면, 판독 데이터 D1과 테스트 모드 시그너쳐 TMSIG1의 충돌이 생기고 있었다. 즉, 도 20의 버퍼(133a)에서는, 신호 ZRDL1이「L」레벨로 되고 신호 TMSIG1이「H」레벨로 되면, N채널 MOS 트랜지스터(159, 160)가 모두 도통하여, 전원 전위 VCC의 라인으로부터 N채널 MOS 트랜지스터(159, 160)를 통해 접지 전위 GND의 라인에 관통 전류가 흐르게 된다.
이에 대해 본원의 DRAM에서는, 신호 ext. ZRAS보다도 신호 ext.ZCAS가 먼저「H」레벨로 상승되어 신호 ZCBRS가「H」레벨로 상승되면, 테스트 모드 시그너쳐 발생 회로(48)가 비활성화되어 테스트 모드 시그너쳐 TMSIG1이「L」레벨로 된다. 따라서, 버퍼(49a)의 N채널 MOS 트랜지스터(78, 79) 중 N채널 MOS 트랜지스터(79)밖에 도통하지 않기 때문에, 관통 전류가 흐르는 일은 없다.
도 13은, 이 실시예의 변경예 1에 따른 DRAM의 출력 버퍼(49a')의 구성을 나타내는 회로 블록도이고, 도 8과 대비되는 도면이다. 도 13을 참조하여, 이 출력 버퍼(49a')가 도 8의 출력 버퍼(49a)와 다른 점은, 인버터(74)를 대신하여 인버터(87) 및 NAND 게이트(88)가 설치되어 있는 점이다. 테스트 모드 시그너쳐 TMSIG1은 인버터(87)를 통해 NAND 게이트(88)의 한쪽 입력 노드에 입력된다. 신호 ZRDL1은 인버터(73)를 통해 NAND 게이트(88)의 다른쪽 입력 노드에 입력된다. NAND 게이트(88)의 출력 신호 ZODL1은, 인버터(75)를 통해 N채널 MOS 트랜지스터(79)의 게이트에 입력된다.
테스트 모드 시그너쳐 TMSIG1이「H」레벨로 되면, NAND 게이트(88)의 출력신호 ZODL1이「H」레벨로 고정된다. 따라서, 테스트 모드 시그너쳐 TMSIG1이「H」레벨의 기간에 신호 ZRDL1이「L」레벨로 되어도 N채널 MOS 트랜지스터(79)가 도통하지 않아, 관통 전류가 흐르는 일은 없다. 이 변경예 1에서는, 관통 전류가 흐르는 것을 한층 확실하게 방지할 수 있다.
도 14는, 이 실시예의 변경예 2에 따른 DRAM의 테스트 모드 시그너쳐 발생 회로(90)의 구성을 나타내는 회로 블록도에 있어서, 도 7과 대비되는 도면이다. 도 14를 참조하고, 이 테스트 모드 시그너쳐 발생 회로(90)가 도 7의 테스트 모드 시그너쳐 발생 회로(48)와 다른 점은, NOR 게이트(91∼94) 및 인버터(95∼98)가 추가되어 있는 점이다.
이 DRAM에서는, 4개의 외부 어드레스 신호(예를 들면 ext. A2∼ext. A5)의 논리 레벨의 조합 (0000∼1111)에 의해 16 종류의 테스트 모드가 설정 가능하게 되어 있다. 16 종류의 테스트 모드에 대응하여 신호 TM1∼TM16이 생성된다. 신호 TM1∼TM16은, 도 5에서 도시한 어드레스 판정 회로(6)과 마찬가지의 구성의 어드레스 판정 회로에 의해 생성된다. NOR 게이트(91)는 홀수번의 신호 TM1, TM3, …, TM15을 수신한다. NOR 게이트(92)는, 신호 TM2, TM3, TM6, TM7, TM10, TM11, TM14, TM15를 수신한다. NOR 게이트(93)는, 신호 TM4∼TM7, TM12∼TM15를 수신한다. NOR 게이트(94)는, 신호 TM8∼TM15를 수신한다. NOR 게이트(91∼94)의 출력 신호는, 각각 인버터(95∼98)로 반전되어 NAND 게이트(63∼66)의 다른쪽 입력 노드에 입력된다.
신호 φ67이「H」레벨로 되면 테스트 모드 시그너쳐 발생 회로(90)가 활성화되고, 테스트 신호 TM1∼TM15가 NOR 게이트(91∼94), 인버터(95∼98), NAND 게이트(63∼66) 및 인버터(56∼59)를 통과하여 테스트 모드 시그너쳐 TMSIG1∼TMSIG4로 된다. 4개의 테스트 모드 시그너쳐 TMSIG∼TMSIG4의 논리 레벨의 조합 (0001∼1111)로 15종류의 테스트 모드 시그너쳐를 출력할 수가 있다.
예를 들면 신호 TM1이「H」레벨로 신호 TM2∼TM15가「L」레벨의 경우에는, 테스트 모드 시그너쳐 TMSIG1이「H」레벨이고 테스트 모드 시그너쳐 TMSIG2∼TMSIG4가「L」레벨로 되고(0001), 신호 TM1∼TM14가「L」레벨로 신호 TM15가「H」레벨의 경우에는 테스트 모드 시그너쳐 TMSIG1∼TMSIG4가 모두「H」레벨로 된다(1111). 또한, 테스트 모드 시그너쳐 TMSIG1∼TMSIG4가 모두「L」레벨일 때(0000)에도 신호 출력이라고 간주하면, 4비트의 테스트 모드 시그너쳐 TMSIG1∼TMSIG4에 의해 16종류의 테스트 모드가 특정된다.
또, 이번 개시된 실시예는 모든 점에서 예시이며 제한적인 것은 아니라고 생각되어야 된다. 본 발명의 범위는 상기한 설명이 아니라 특허 청구의 범위에 의해 설명되며, 특허 청구의 범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
이상과 같이, 본 발명에 의하면, 제1의 트랜지스터는 제1의 내부 데이터 신호와 테스트 모드 시그너쳐의 양방에서 공용되므로, 제1의 내부 데이터 신호용의 트랜지스터와 테스트 모드 시그너쳐용의 트랜지스터가 별개로 설치되어 있던 종래에 비해 레이아웃 면적이 적어지게 된다. 또한, 제2의 외부 제어 신호가 다시 활성화레벨로 되어 제2의 내부 데이터 신호가 활성화 레벨로 된 경우에도, 테스트 모드 시그너쳐와 제2의 내부 데이터 신호가 충돌하지는 않는다. 또한, 테스트 모드를 설정하기 위한 테스트 모드 설정 기간과 테스트 모드 시그너쳐를 출력하는 출력기간을 나누고, 제2의 내부 제어 신호를 비활성화 레벨로 하고 있는 한 테스트 모드 시그너쳐는 출력되지 않으므로, 테스트 모드 시그너쳐와 판독 데이터의 충돌을 방지할 수 있다.

Claims (3)

  1. 테스트 모드를 갖는 반도체 기억 장치에 있어서,
    복수의 메모리셀을 포함하는 메모리 어레이(106);
    판독 모드시에 외부 어드레스 신호(ext A0∼ext.Am)에 따라서 상기 복수의 메모리셀 중 어느 하나의 메모리셀을 선택하고, 그 메모리셀의 데이터를 판독하는 판독 회로(102∼104, 107);
    상기 판독 회로(102∼104, 107)에 의해 판독된 데이터가 제1 논리임에 따라서 제1 내부 데이터 신호(ZRDH1)를 활성화 레벨로 하고, 상기 데이터가 제2 논리임에 따라서 제2 내부 데이터 신호(ZRDH1)를 활성화 레벨로 하는 제1 신호 발생 회로(86);
    상기 테스트 모드가 설정됨에 따라서 테스트 모드 시그너쳐(TMSIG)를 활성화 레벨로 하는 제2 신호 발생 회로(4∼6, 48); 및
    상기 제1 내부 데이터 신호(ZRDH1) 및 상기 테스트 모드 시그너쳐(TMSIG) 중의 적어도 한쪽이 활성화 레벨로 됨에 따라서 데이터 출력 단자(70)를 제1 논리 레벨로 하고, 상기 제2 내부 데이터 신호(ZRDL1)가 활성화 레벨로 됨에 따라서 상기 데이터 출력 단자(70)를 제2 논리 레벨로 하는 출력 버퍼(49a)를 포함하고,
    상기 출력 버퍼(49a)는,
    상기 제1 내부 데이터 신호(ZRDL1) 및 상기 테스트 모드 시그너쳐(TMSIG) 중 적어도 한쪽이 활성화 레벨로 됨에 따라서 제3 내부 데이터 신호(φ72)를 활성화레벨로 하는 논리 회로(71, 72, 76);
    상기 제1 전원 전위(VCC)의 라인과 상기 데이터 출력 단자(70) 사이에 접속되고, 상기 제3 내부 데이터 신호(φ72)가 활성화 레벨로 됨에 따라서 도통하는 제1 트랜지스터(78); 및
    상기 데이터 출력 단자(70)와 제2 전원 전위(GND)의 라인 사이에 접속되고, 상기 제2 내부 데이터 신호(ZRDL1)가 활성화 레벨로 됨에 따라서 도통하는 제2 트랜지스터(79)를 포함하는 반도체 기억 장치.
  2. 제1 내지 제3 외부 제어 신호(ext. ZRAS, ext ZCAS, ext. ZWE) 및 복수의 외부 어드레스 신호(ext. AD∼ext. Am)에 따라서 제어되는 반도체 기억 장치에 있어서,
    복수의 메모리셀을 포함하는 메모리 어레이(106);
    상기 제1 외부 제어 신호(ext. ZRAS)가 활성화 레벨로 된 후에 상기 제2 외부 제어 신호(ext. ZCAS)가 활성화 레벨로 됨에 따라서 활성화되고, 상기 복수의 외부 어드레스 신호(ext. AD∼ext. Am)에 따라서 상기 복수의 메모리셀 중 어느 하나의 메모리셀을 선택하고, 그 메모리셀의 데이터를 판독하는 판독 회로(102∼104, 107);
    상기 판독 회로(102∼104, 107)에 의해 판독된 데이터가 제1 논리임에 따라서 제1 내부 데이터 신호(ZRDH1)를 활성화 레벨로 하고, 상기 데이터가 제2 논리임에 따라서 제2 내부 데이터 신호(ZRDL1)를 활성화 레벨로 하는 제1 신호 발생회로(86);
    상기 제2 및 제3 외부 제어 신호(ext. ZCAS, ext. ZWE)가 활성화 레벨로 된 후에 상기 제1 외부 제어 신호(ext. ZRAS)가 활성화 레벨로 됨에 따라서 활성화되고, 상기 복수의 외부 어드레스 신호(ext. A0∼ext. Am) 중의 미리 정해진 복수의 외부 어드레스 신호가 미리 정해진 논리 레벨이 조합됨에 따라서, 테스트 모드가 설정되어 있는 것을 나타내는 테스트 모드 시그너쳐(TMSIG)를 활성화 레벨로 하고, 상기 제2 외부 제어 신호(ext. ZCAS)가 비활성화 레벨로 됨에 따라서 상기 테스트 모드 시그너쳐(TMSIG)를 비활성화 레벨로 하는 제2 신호 발생 회로(4∼6, 48); 및
    상기 제1 내부 데이터 신호(ZRDH1) 및 상기 테스트 모드 시그너쳐(TMSIG) 중 어느 한쪽이 활성화 레벨로 됨에 따라서 데이터 출력 단자(70)를 제1 논리 레벨로 하고, 상기 제2 내부 데이터 신호(ZRDL1)가 활성화 레벨로 됨에 따라서 상기 데이터 출력 단자(70)를 제2 논리 레벨로 하는 출력 버퍼(49a)를 포함하는 반도체 기억 장치.
  3. 제1 내지 제3 외부 제어 신호(ext. ZRAS, ext. ZCAS, ext. ZWE) 및 복수의 외부 어드레스 신호(ext. A0∼ext. Am)에 의해 제어되는 반도체 기억 장치에 있어서,
    복수의 메모리셀을 포함하는 메모리 어레이(106);
    상기 제1 외부 제어 신호(ext. ZRAS)가 활성화 레벨로 된 후에 상기 제2 외부 제어 신호(ext. ZCAS)가 활성화 레벨로 됨에 따라서 활성화되고, 상기 복수의외부 어드레스 신호(ext. A0∼ext. Am)에 따라서 상기 복수의 메모리셀 중 어느 하나의 메모리셀을 선택하고, 그 메모리셀의 데이터를 판독하는 판독 회로(102∼104, 107);
    상기 판독 회로(102∼104, 107)에 의해 판독된 데이터가 제1 논리임에 따라서 제1 내부 데이터 신호(ZRDH1)를 활성화 레벨로 하고, 상기 데이터가 제2 논리임에 따라서 제2 내부 데이터 신호(ZRDL1)를 활성화 레벨로 하는 제1 신호 발생 회로(86);
    상기 제2 및 제3 외부 제어 신호(ext. ZCAS, ext. ZWE)가 활성화 레벨로 된 후에 상기 제1 외부 제어 신호(ext. ZRAS)가 활성화 레벨로 됨에 따라서 활성화되고, 상기 복수의 외부 어드레스 신호(ext. A0∼ext Am) 중의 미리 정해진 복수의 외부 어드레스 신호가 미리 정해진 논리 레벨이 조합됨에 따라서, 테스트 모드가 설정되어 있는 것을 나타내는 테스트 모드 시그너쳐(TMSIG)를 활성화 레벨로 하는 제2 신호 발생 회로(48), 및 상기 제1 내부 데이터 신호 및 상기 테스트 모드 시그너쳐 (TMSIG) 중의 적어도 한쪽이 활성화 레벨로 됨에 따라서 데이터 출력 단자(70)를 제1 논리 레벨로 하고, 상기 제2 내부 데이터 신호(ZRDL1)가 활성화 레벨로 됨에 따라서 상 기데이터 출력 단자(70)를 제2 논리 레벨로 하는 출력 버퍼(49a)를 포함하고,
    상기 제2 신호 발생 회로(48)는,
    제1 내부 제어 신호(φ43)가 활성화 레벨로 되는 테스트 모드 설정 기간에 활성화되고, 상기 미리 정해진 복수의 외부 어드레스 신호가 미리 정해진 논리 레벨이 조합됨에 따라서, 상기 테스트 모드를 설정하기 위한 테스트 신호(TM)를 활성화 레벨로 하는 어드레스 판정 회로(6); 및
    제2 내부 제어 신호(ZREFON)가 활성화 레벨로 되는 테스트 모드 시그너쳐 출력 기간에 활성화되고, 상기 어드레스 판정 회로(6)로부터 출력된 테스트 신호(TM)를 상기 테스트 모드 시그너쳐(TMSIG)로서 상기 출력 버퍼(49)에 제공하는 테스트 모드 시그너쳐 발생 회로(48)를 포함하는 반도체 기억 장치.
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