JP2001126498A - 半導体記憶装置 - Google Patents
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 レイアウト面積が小さな出力バッファを備え
た半導体記憶装置を提供する。 【解決手段】 ＤＲＡＭの出力バッファ４９において、
レベルシフタ７７は、内部データ信号ＺＲＤＨ１が
「Ｌ」レベルになるか、テストモードシグネチャＴＭＳ
ＩＧ１が「Ｈ」レベルになったことに応じて昇圧電位Ｖ
ＰＰを出力する。ＮチャネルＭＯＳトランジスタ７８
は、レベルシフタ７７からの昇圧電位ＶＰＰに応答して
導通し、データ入出力端子７０を電源電位ＶＣＣにす
る。内部データ信号ＺＲＤＨ１とテストモードシグネチ
ャＴＭＳＩＧ１でレベルシフタ７７およびＮチャネルＭ
ＯＳトランジスタ７８を共用するので、レイアウト面積
が小さくてすみ、高レベルのテストモードシグネチャＴ
ＭＳＩＧ１′を出力できる。
た半導体記憶装置を提供する。 【解決手段】 ＤＲＡＭの出力バッファ４９において、
レベルシフタ７７は、内部データ信号ＺＲＤＨ１が
「Ｌ」レベルになるか、テストモードシグネチャＴＭＳ
ＩＧ１が「Ｈ」レベルになったことに応じて昇圧電位Ｖ
ＰＰを出力する。ＮチャネルＭＯＳトランジスタ７８
は、レベルシフタ７７からの昇圧電位ＶＰＰに応答して
導通し、データ入出力端子７０を電源電位ＶＣＣにす
る。内部データ信号ＺＲＤＨ１とテストモードシグネチ
ャＴＭＳＩＧ１でレベルシフタ７７およびＮチャネルＭ
ＯＳトランジスタ７８を共用するので、レイアウト面積
が小さくてすみ、高レベルのテストモードシグネチャＴ
ＭＳＩＧ１′を出力できる。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、テストモード時にテストモードシグネチャ
を出力する半導体記憶装置に関する。
関し、特に、テストモード時にテストモードシグネチャ
を出力する半導体記憶装置に関する。
【０００２】
【従来の技術】図１５は、従来のダイナミックランダム
アクセスメモリ（以下、ＤＲＡＭと称す）の構成を示す
ブロック図である。図１５を参照して、このＤＲＡＭ
は、クロック発生回路１０１、行および列アドレスバッ
ファ１０２、行デコーダ１０３、列デコーダ１０４、メ
モリマット１０５、入力バッファ１０８および出力バッ
ファ１０９を備え、メモリマット１０５はメモリアレイ
１０６およびセンスアンプ＋入出力制御回路１０７を含
む。
アクセスメモリ（以下、ＤＲＡＭと称す）の構成を示す
ブロック図である。図１５を参照して、このＤＲＡＭ
は、クロック発生回路１０１、行および列アドレスバッ
ファ１０２、行デコーダ１０３、列デコーダ１０４、メ
モリマット１０５、入力バッファ１０８および出力バッ
ファ１０９を備え、メモリマット１０５はメモリアレイ
１０６およびセンスアンプ＋入出力制御回路１０７を含
む。
【０００３】クロック発生回路１０１は、外部から与え
られる制御信号ｅｘｔ．ＺＲＡＳ，ｅｘｔ．ＺＣＡＳ，
ｅｘｔ．ＺＷＥに基づいて所定の動作モードを選択し、
ＤＲＡＭ全体を制御する。
られる制御信号ｅｘｔ．ＺＲＡＳ，ｅｘｔ．ＺＣＡＳ，
ｅｘｔ．ＺＷＥに基づいて所定の動作モードを選択し、
ＤＲＡＭ全体を制御する。
【０００４】行および列アドレスバッファ１０２は、外
部から与えられるアドレス信号ｅｘｔ．Ａ０〜ｅｘｔ．
Ａｍ（ただし、ｍは０以上の整数である）に基づいて行
アドレス信号ＲＡ０〜ＲＡｍおよび列アドレス信号ＣＡ
０〜ＣＡｍを生成し、生成した信号ＲＡ０〜ＲＡｍおよ
びＣＡ０〜ＣＡｍをそれぞれ行デコーダ１０３および列
デコーダ１０４に与える。
部から与えられるアドレス信号ｅｘｔ．Ａ０〜ｅｘｔ．
Ａｍ（ただし、ｍは０以上の整数である）に基づいて行
アドレス信号ＲＡ０〜ＲＡｍおよび列アドレス信号ＣＡ
０〜ＣＡｍを生成し、生成した信号ＲＡ０〜ＲＡｍおよ
びＣＡ０〜ＣＡｍをそれぞれ行デコーダ１０３および列
デコーダ１０４に与える。
【０００５】メモリアレイ１０６は、それぞれが１ビッ
トのデータを記憶する複数のメモリセルを含む。複数の
メモリセルは、予めｎ個（ただし、ｎは１以上の整数で
ある）ずつグループ化されている。各メモリセルグルー
プは、行アドレスおよび列アドレスによって決定される
所定のアドレスに配置される。
トのデータを記憶する複数のメモリセルを含む。複数の
メモリセルは、予めｎ個（ただし、ｎは１以上の整数で
ある）ずつグループ化されている。各メモリセルグルー
プは、行アドレスおよび列アドレスによって決定される
所定のアドレスに配置される。
【０００６】行デコーダ１０３は、行および列アドレス
バッファ１０２から与えられた行アドレス信号ＲＡ０〜
ＲＡｍに応答して、メモリアレイ１０６の行アドレスを
指定する。列デコーダ１０４は、行および列アドレスバ
ッファ１０２から与えられた列アドレス信号ＣＡ０〜Ｃ
Ａｍに応答して、メモリアレイ１０６の列アドレスを指
定する。
バッファ１０２から与えられた行アドレス信号ＲＡ０〜
ＲＡｍに応答して、メモリアレイ１０６の行アドレスを
指定する。列デコーダ１０４は、行および列アドレスバ
ッファ１０２から与えられた列アドレス信号ＣＡ０〜Ｃ
Ａｍに応答して、メモリアレイ１０６の列アドレスを指
定する。
【０００７】センスアンプ＋入出力制御回路１０７は、
行デコーダ１０３および列デコーダ１０４によって指定
されたアドレスのｎ個のメモリセルをデータバスＤＢの
一端に接続する。データバスＤＢの他端は、入力バッフ
ァ１０８および出力バッファ１０９に接続される。入力
バッファ１０８は、書込モード時に、制御信号ｅｘｔ．
ＺＷＥに応答して、外部から入力されたデータＤ１〜Ｄ
ｎをデータバスＤＢを介して選択されたｎ個のメモリセ
ルに与える。出力バッファ１０９は、読出モード時に、
外部から入力される制御信号ｅｘｔ．ＺＯＥに応答し
て、選択されたｎ個のメモリセルからの読出データＤ１
〜Ｄｎを外部に出力する。
行デコーダ１０３および列デコーダ１０４によって指定
されたアドレスのｎ個のメモリセルをデータバスＤＢの
一端に接続する。データバスＤＢの他端は、入力バッフ
ァ１０８および出力バッファ１０９に接続される。入力
バッファ１０８は、書込モード時に、制御信号ｅｘｔ．
ＺＷＥに応答して、外部から入力されたデータＤ１〜Ｄ
ｎをデータバスＤＢを介して選択されたｎ個のメモリセ
ルに与える。出力バッファ１０９は、読出モード時に、
外部から入力される制御信号ｅｘｔ．ＺＯＥに応答し
て、選択されたｎ個のメモリセルからの読出データＤ１
〜Ｄｎを外部に出力する。
【０００８】読出モード時は、外部アドレス信号ｅｘ
ｔ．Ａ０〜ｅｘｔ．Ａｍが与えられるとともに、外部制
御信号ｅｘｔ．ＺＲＡＳが活性化レベルの「Ｌ」レベル
にされた後に外部制御信号ｅｘｔ．ＺＣＡＳが活性化レ
ベルの「Ｌ」レベルにされる。これにより、行デコーダ
１０３および列デコーダ１０４によってｎ個のメモリセ
ルが選択され、ｎ個のメモリセルの読出データがセンス
アンプ＋入出力制御回路１０７および出力バッファ１０
９を介して外部に出力される。
ｔ．Ａ０〜ｅｘｔ．Ａｍが与えられるとともに、外部制
御信号ｅｘｔ．ＺＲＡＳが活性化レベルの「Ｌ」レベル
にされた後に外部制御信号ｅｘｔ．ＺＣＡＳが活性化レ
ベルの「Ｌ」レベルにされる。これにより、行デコーダ
１０３および列デコーダ１０４によってｎ個のメモリセ
ルが選択され、ｎ個のメモリセルの読出データがセンス
アンプ＋入出力制御回路１０７および出力バッファ１０
９を介して外部に出力される。
【０００９】書込モード時は、外部データＤ１〜Ｄｎお
よび外部アドレス信号ｅｘｔ．Ａ０〜ｅｘｔ．Ａｍが与
えられるとともに、外部制御信号ｅｘｔ．ＺＲＡＳが活
性化レベルの「Ｌ」レベルにされた後に外部制御信号ｅ
ｘｔ．ＺＣＡＳ，ｅｘｔ．ＺＷＥが活性化レベルの
「Ｌ」レベルにされる。これにより、行デコーダ１０３
および列デコーダ１０４によってｎ個のメモリセルが選
択され、データＤ１〜Ｄｎが入力バッファ１０８および
センスアンプ＋入出力制御回路１０７を介して選択され
たｎ個のメモリセルに書込まれる。
よび外部アドレス信号ｅｘｔ．Ａ０〜ｅｘｔ．Ａｍが与
えられるとともに、外部制御信号ｅｘｔ．ＺＲＡＳが活
性化レベルの「Ｌ」レベルにされた後に外部制御信号ｅ
ｘｔ．ＺＣＡＳ，ｅｘｔ．ＺＷＥが活性化レベルの
「Ｌ」レベルにされる。これにより、行デコーダ１０３
および列デコーダ１０４によってｎ個のメモリセルが選
択され、データＤ１〜Ｄｎが入力バッファ１０８および
センスアンプ＋入出力制御回路１０７を介して選択され
たｎ個のメモリセルに書込まれる。
【００１０】さて、このようなＤＲＡＭでは、出荷前に
ＤＲＡＭが正常か否かをテストするためのテスト回路が
内蔵されており、外部制御信号ｅｘｔ．ＺＲＡＳ，ｅｘ
ｔ．ＺＣＡＳ，ｅｘｔ．ＺＷＥの入力タイミングおよび
外部アドレス信号ｅｘｔ．Ａ０〜ｅｘｔ．Ａｍの組合せ
によって種々のテストモードを設定することが可能とな
っている。
ＤＲＡＭが正常か否かをテストするためのテスト回路が
内蔵されており、外部制御信号ｅｘｔ．ＺＲＡＳ，ｅｘ
ｔ．ＺＣＡＳ，ｅｘｔ．ＺＷＥの入力タイミングおよび
外部アドレス信号ｅｘｔ．Ａ０〜ｅｘｔ．Ａｍの組合せ
によって種々のテストモードを設定することが可能とな
っている。
【００１１】このようなＤＲＡＭにおいて、テスト時に
常に所望のテストモードに設定されていれば問題はない
が、もし所望のテストモードとは異なるテストモードが
設定されていたり、全くテストモードが設定されていな
い場合は、所望のテストが行なわれず、不良品が出荷さ
れるおそれがある。
常に所望のテストモードに設定されていれば問題はない
が、もし所望のテストモードとは異なるテストモードが
設定されていたり、全くテストモードが設定されていな
い場合は、所望のテストが行なわれず、不良品が出荷さ
れるおそれがある。
【００１２】たとえば、ＤＲＡＭの内部電源電圧を外部
から強制的に与えるようなテストモードを設定した場
合、内部電源電圧を外部からモニタすることはできず、
内部電源電圧が外部から与えられた電圧になっているか
どうかを判定することはできない。このため、所望のテ
ストが行なわれず、不良品が出荷されるおそれがある。
から強制的に与えるようなテストモードを設定した場
合、内部電源電圧を外部からモニタすることはできず、
内部電源電圧が外部から与えられた電圧になっているか
どうかを判定することはできない。このため、所望のテ
ストが行なわれず、不良品が出荷されるおそれがある。
【００１３】しかし、テストモードが設定されている期
間だけ、そのテストモードに応じたテストモードシグネ
チャをＤＲＡＭから外部に出力させれば、そのテストモ
ードシグネチャをモニタすることにより、テストモード
が設定されているかどうかを判定できる。そこで、ＤＲ
ＡＭには、テストモードに応じたテストモードシグネチ
ャを生成して外部に出力するための回路が内蔵されてい
る。以下、ＤＲＡＭのテストモードシグネチャに関連す
る部分について詳細に説明する。
間だけ、そのテストモードに応じたテストモードシグネ
チャをＤＲＡＭから外部に出力させれば、そのテストモ
ードシグネチャをモニタすることにより、テストモード
が設定されているかどうかを判定できる。そこで、ＤＲ
ＡＭには、テストモードに応じたテストモードシグネチ
ャを生成して外部に出力するための回路が内蔵されてい
る。以下、ＤＲＡＭのテストモードシグネチャに関連す
る部分について詳細に説明する。
【００１４】図１６は、従来のＤＲＡＭのテストモード
の設定に関連する部分の構成を示すブロック図である。
図１６において、このＤＲＡＭは、入力回路１１１〜１
１３、ＷＣＢＲ判定回路１１４、スーパーＶＩＨ判定回
路１１５およびアドレス判定回路１１６を備える。
の設定に関連する部分の構成を示すブロック図である。
図１６において、このＤＲＡＭは、入力回路１１１〜１
１３、ＷＣＢＲ判定回路１１４、スーパーＶＩＨ判定回
路１１５およびアドレス判定回路１１６を備える。
【００１５】入力回路１１１〜１１３は、外部制御信号
ｅｘｔ．ＺＲＡＳ，ｅｘｔ．ＺＣＡＳ，ｅｘｔ．ＺＷＥ
および外部アドレス信号ｅｘｔ．Ａ１〜ｅｘｔ．Ａ３を
ＤＲＡＭ内部に伝達させる。ＷＣＢＲ判定回路１１４
は、外部制御信号ｅｘｔ．ＺＲＡＳよりも外部制御信号
ｅｘｔ．ＺＣＡＳ，ｅｘｔ．ＺＷＥが先に「Ｌ」レベル
に立下がったときすなわちＷＣＢＲのタイミングで立下
がったときに内部制御信号ＷＣＢＲを活性化レベルの
「Ｈ」レベルにする。
ｅｘｔ．ＺＲＡＳ，ｅｘｔ．ＺＣＡＳ，ｅｘｔ．ＺＷＥ
および外部アドレス信号ｅｘｔ．Ａ１〜ｅｘｔ．Ａ３を
ＤＲＡＭ内部に伝達させる。ＷＣＢＲ判定回路１１４
は、外部制御信号ｅｘｔ．ＺＲＡＳよりも外部制御信号
ｅｘｔ．ＺＣＡＳ，ｅｘｔ．ＺＷＥが先に「Ｌ」レベル
に立下がったときすなわちＷＣＢＲのタイミングで立下
がったときに内部制御信号ＷＣＢＲを活性化レベルの
「Ｈ」レベルにする。
【００１６】スーパーＶＩＨ判定回路１１５は、信号Ｗ
ＣＢＲが活性化レベルの「Ｈ」レベルになったことに応
じて活性化され、外部アドレス信号ｅｘｔ．Ａ１用の入
力端子に電源電圧ＶＣＣよりも十分に高いスーパーＶＩ
ＨレベルＳＶＩＨが与えられたことに応じて信号φＳＶ
ＩＨを活性化レベルの「Ｈ」レベルにする。
ＣＢＲが活性化レベルの「Ｈ」レベルになったことに応
じて活性化され、外部アドレス信号ｅｘｔ．Ａ１用の入
力端子に電源電圧ＶＣＣよりも十分に高いスーパーＶＩ
ＨレベルＳＶＩＨが与えられたことに応じて信号φＳＶ
ＩＨを活性化レベルの「Ｈ」レベルにする。
【００１７】アドレス判定回路１１６は、信号φＳＶＩ
Ｈが活性化レベルの「Ｈ」レベルになったことに応じて
活性化され、外部アドレス信号ｅｘｔ．Ａ２，ｅｘｔ．
Ａ３のレベルの組合せ（００〜１１）に応じてテスト信
号ＴＭ１〜ＴＭ４のうちのいずれかの信号を活性化レベ
ルの「Ｈ」レベルにし、リセット信号ＲＥＳによってリ
セットされる。
Ｈが活性化レベルの「Ｈ」レベルになったことに応じて
活性化され、外部アドレス信号ｅｘｔ．Ａ２，ｅｘｔ．
Ａ３のレベルの組合せ（００〜１１）に応じてテスト信
号ＴＭ１〜ＴＭ４のうちのいずれかの信号を活性化レベ
ルの「Ｈ」レベルにし、リセット信号ＲＥＳによってリ
セットされる。
【００１８】すなわちアドレス判定回路１１６は、図１
７に示すように、インバータ１２１〜１２５、ＡＮＤゲ
ート１２６，１２７、クロックトインバータ１２８，１
２９およびＮＯＲゲート１３０，１３１を含む。外部ア
ドレス信号ｅｘｔ．Ａ２は、入力回路１１３ａを介して
ＡＮＤゲート１２６，１２７の一方入力ノードに入力さ
れる。外部アドレス信号ｅｘｔ．Ａ３は、入力回路１１
３ｂを介してＡＮＤゲート１２６の他方入力ノードに入
力されるとともに、入力回路１１３ｂおよびインバータ
１２１を介してＡＮＤゲート１２７の他方入力ノードに
入力される。
７に示すように、インバータ１２１〜１２５、ＡＮＤゲ
ート１２６，１２７、クロックトインバータ１２８，１
２９およびＮＯＲゲート１３０，１３１を含む。外部ア
ドレス信号ｅｘｔ．Ａ２は、入力回路１１３ａを介して
ＡＮＤゲート１２６，１２７の一方入力ノードに入力さ
れる。外部アドレス信号ｅｘｔ．Ａ３は、入力回路１１
３ｂを介してＡＮＤゲート１２６の他方入力ノードに入
力されるとともに、入力回路１１３ｂおよびインバータ
１２１を介してＡＮＤゲート１２７の他方入力ノードに
入力される。
【００１９】ＡＮＤゲート１２６，１２７の出力信号φ
１２６，φ１２７は、それぞれクロックトインバータ１
２８，１２９を介してＮＯＲゲート１３０，１３１の一
方入力ノードに入力される。信号φＳＶＩＨは、クロッ
クトインバータ１２８，１２９のＮチャネルＭＯＳトラ
ンジスタ側のゲートに入力されるとともに、インバータ
１２２，１２３を介してクロックトインバータ１２８，
１２９のＰチャネルＭＯＳトランジスタ側のゲートに入
力される。リセット信号ＲＥＳは、ＮＯＲゲート１３
０，１３１の他方入力ノードに入力される。インバータ
１２４，１２５は、それぞれＮＯＲゲート１３０，１３
１の出力ノードと一方入力ノードの間に接続される。Ｎ
ＯＲゲート１３０，１３１の出力信号は信号ＴＭ１，Ｔ
Ｍ２となる。
１２６，φ１２７は、それぞれクロックトインバータ１
２８，１２９を介してＮＯＲゲート１３０，１３１の一
方入力ノードに入力される。信号φＳＶＩＨは、クロッ
クトインバータ１２８，１２９のＮチャネルＭＯＳトラ
ンジスタ側のゲートに入力されるとともに、インバータ
１２２，１２３を介してクロックトインバータ１２８，
１２９のＰチャネルＭＯＳトランジスタ側のゲートに入
力される。リセット信号ＲＥＳは、ＮＯＲゲート１３
０，１３１の他方入力ノードに入力される。インバータ
１２４，１２５は、それぞれＮＯＲゲート１３０，１３
１の出力ノードと一方入力ノードの間に接続される。Ｎ
ＯＲゲート１３０，１３１の出力信号は信号ＴＭ１，Ｔ
Ｍ２となる。
【００２０】信号ｅｘｔ．Ａ２，ｅｘｔ．Ａ３がともに
「Ｈ」レベルの場合すなわち１１の場合は、ＡＮＤゲー
ト１２６，１２７の出力信号φ１２６，１２７がそれぞ
れ「Ｈ」レベルおよび「Ｌ」レベルになる。信号ｅｘ
ｔ．Ａ２，ｅｘｔ．Ａ３がそれぞれ「Ｈ」レベルおよび
「Ｌ」レベルの場合すなわち１０の場合は、ＡＮＤゲー
ト１２６，１２７に出力信号φ１２６，φ１２７は、そ
れぞれ「Ｌ」レベルおよび「Ｈ」レベルとなる。信号φ
ＳＶＩＨが活性化レベルの「Ｈ」レベルなるとクロック
トインバータ１２８，１２９が活性化され、信号φ１２
６，φ１２７がクロックトインバータインバータ１２
８，１２９を介してＮＯＲゲート１３０，１３１の一方
入力ノードに入力される。
「Ｈ」レベルの場合すなわち１１の場合は、ＡＮＤゲー
ト１２６，１２７の出力信号φ１２６，１２７がそれぞ
れ「Ｈ」レベルおよび「Ｌ」レベルになる。信号ｅｘ
ｔ．Ａ２，ｅｘｔ．Ａ３がそれぞれ「Ｈ」レベルおよび
「Ｌ」レベルの場合すなわち１０の場合は、ＡＮＤゲー
ト１２６，１２７に出力信号φ１２６，φ１２７は、そ
れぞれ「Ｌ」レベルおよび「Ｈ」レベルとなる。信号φ
ＳＶＩＨが活性化レベルの「Ｈ」レベルなるとクロック
トインバータ１２８，１２９が活性化され、信号φ１２
６，φ１２７がクロックトインバータインバータ１２
８，１２９を介してＮＯＲゲート１３０，１３１の一方
入力ノードに入力される。
【００２１】信号φ１２６は、ＮＯＲゲート１３０およ
びインバータ１２４からなるラッチ回路にラッチされて
信号ＴＭ１となる。信号φ１２７は、ＮＯＲゲート１３
１およびインバータ１２５からなるラッチ回路にラッチ
されて信号ＴＭ２となる。信号φＳＶＩＨが「Ｌ」レベ
ルになるとクロックトインバータ１２８，１２９が非活
性化され、リセット信号ＲＥＳが「Ｈ」レベルになると
信号ＴＭ１，ＴＭ２は「Ｌ」レベルにリセットされる。
びインバータ１２４からなるラッチ回路にラッチされて
信号ＴＭ１となる。信号φ１２７は、ＮＯＲゲート１３
１およびインバータ１２５からなるラッチ回路にラッチ
されて信号ＴＭ２となる。信号φＳＶＩＨが「Ｌ」レベ
ルになるとクロックトインバータ１２８，１２９が非活
性化され、リセット信号ＲＥＳが「Ｈ」レベルになると
信号ＴＭ１，ＴＭ２は「Ｌ」レベルにリセットされる。
【００２２】なお、信号ＴＭ３は、外部アドレス信号ｅ
ｘｔ．Ａ２およびｅｘｔ．Ａ３がそれぞれ「Ｌ」レベル
および「Ｈ」レベルになり、かつ信号ＳＶＩＨが「Ｈ」
レベルになった場合に「Ｈ」レベルになる。信号ＴＭ４
は、外部アドレス信号ｅｘｔ．Ａ２およびｅｘｔ．Ａ３
がともに「Ｌ」レベルになり、かつ信号φＳＶＩＨが
「Ｈ」レベルになった場合に「Ｈ」レベルになる。テス
ト信号ＴＭ１〜ＴＭ４のうちのいずれかの信号が「Ｈ」
レベルになると、ＤＲＡＭはその信号に応じたテストモ
ードに設定される。
ｘｔ．Ａ２およびｅｘｔ．Ａ３がそれぞれ「Ｌ」レベル
および「Ｈ」レベルになり、かつ信号ＳＶＩＨが「Ｈ」
レベルになった場合に「Ｈ」レベルになる。信号ＴＭ４
は、外部アドレス信号ｅｘｔ．Ａ２およびｅｘｔ．Ａ３
がともに「Ｌ」レベルになり、かつ信号φＳＶＩＨが
「Ｈ」レベルになった場合に「Ｈ」レベルになる。テス
ト信号ＴＭ１〜ＴＭ４のうちのいずれかの信号が「Ｈ」
レベルになると、ＤＲＡＭはその信号に応じたテストモ
ードに設定される。
【００２３】図１８は、このＤＲＡＭのテストモードシ
グネチャの発生および出力に関連する部分の構成を示す
ブロック図である。図１８において、このＤＲＡＭは、
テストモードシグネチャ発生回路１３２および出力バッ
ファ１３３を備える。ただし、同時に入出力可能なデー
タのビット数ｎは４とする。
グネチャの発生および出力に関連する部分の構成を示す
ブロック図である。図１８において、このＤＲＡＭは、
テストモードシグネチャ発生回路１３２および出力バッ
ファ１３３を備える。ただし、同時に入出力可能なデー
タのビット数ｎは４とする。
【００２４】テストモードシグネチャ発生回路１３２
は、信号ＷＣＢＲが活性化レベルの「Ｈ」レベルになっ
たことに応じて活性化され、テスト信号ＴＭ１〜ＴＭ４
をテストモードシグネチャＴＭＳＩＧ１〜ＴＭＳＩＧ４
として出力する。すなわちテストモードシグネチャ発生
回路１３２は、図１９に示すように、ＮＡＮＤゲート１
４１〜１４４およびインバータ１４５〜１４８を含む。
信号ＷＣＢＲは、ＮＡＮＤゲート１４１〜１４４の各々
の一方入力ノードに入力される。信号ＴＭ１〜ＴＭ４
は、それぞれＮＡＮＤゲート１４１〜１４４の他方入力
ノードに入力される。ＮＡＮＤゲート１４１〜１４４の
出力信号は、それぞれインバータ１４５〜１４８で反転
されてテストモードシグネチャＴＭＳＩＧ１〜ＴＭＳＩ
Ｇ４となる。
は、信号ＷＣＢＲが活性化レベルの「Ｈ」レベルになっ
たことに応じて活性化され、テスト信号ＴＭ１〜ＴＭ４
をテストモードシグネチャＴＭＳＩＧ１〜ＴＭＳＩＧ４
として出力する。すなわちテストモードシグネチャ発生
回路１３２は、図１９に示すように、ＮＡＮＤゲート１
４１〜１４４およびインバータ１４５〜１４８を含む。
信号ＷＣＢＲは、ＮＡＮＤゲート１４１〜１４４の各々
の一方入力ノードに入力される。信号ＴＭ１〜ＴＭ４
は、それぞれＮＡＮＤゲート１４１〜１４４の他方入力
ノードに入力される。ＮＡＮＤゲート１４１〜１４４の
出力信号は、それぞれインバータ１４５〜１４８で反転
されてテストモードシグネチャＴＭＳＩＧ１〜ＴＭＳＩ
Ｇ４となる。
【００２５】信号ＷＣＢＲが非活性化レベルの「Ｌ」レ
ベルの場合は、テストモードシグネチャＴＭＳＩＧ１〜
ＴＭＳＩＧ４はともに「Ｌ」レベルに固定される。信号
ＷＣＢＲが活性化レベルの「Ｈ」レベルの場合は、テス
ト信号ＴＭ１〜ＴＭ４はＮＡＮＤゲート１４１〜１４４
およびインバータ１４５〜１４８を通過してテストモー
ドシグネチャＴＭＳＩＧ１〜ＴＭＳＩＧ４となる。
ベルの場合は、テストモードシグネチャＴＭＳＩＧ１〜
ＴＭＳＩＧ４はともに「Ｌ」レベルに固定される。信号
ＷＣＢＲが活性化レベルの「Ｈ」レベルの場合は、テス
ト信号ＴＭ１〜ＴＭ４はＮＡＮＤゲート１４１〜１４４
およびインバータ１４５〜１４８を通過してテストモー
ドシグネチャＴＭＳＩＧ１〜ＴＭＳＩＧ４となる。
【００２６】出力バッファ１３３は、通常の読出モード
時は内部データ信号ＺＲＤＨ１〜ＺＲＤＨ４，ＺＲＤＬ
１〜ＺＲＤＬ４に従ってデータ信号Ｄ１〜Ｄ４を外部に
出力し、テストモード時はテストモードシグネチャＴＭ
ＳＩＧ１〜ＴＭＳＩＧ４に従ってテストモードシグネチ
ャＴＭＳＩＧ１′〜ＴＭＳＩＧ４′を外部に出力する。
時は内部データ信号ＺＲＤＨ１〜ＺＲＤＨ４，ＺＲＤＬ
１〜ＺＲＤＬ４に従ってデータ信号Ｄ１〜Ｄ４を外部に
出力し、テストモード時はテストモードシグネチャＴＭ
ＳＩＧ１〜ＴＭＳＩＧ４に従ってテストモードシグネチ
ャＴＭＳＩＧ１′〜ＴＭＳＩＧ４′を外部に出力する。
【００２７】すなわち出力バッファ１３３は、図２０に
示すように、信号ＺＲＤＨ１，ＺＲＤＬ１，ＴＭＳＩＧ
１に対応して設けられたバッファ１３３ａを含む。出力
バッファ１３３は、バッファ１３３ａの他に、それぞれ
信号ＺＲＤＨ２，ＺＲＤＬ２，ＴＭＳＩＧ２；…；ＺＲ
ＤＨ４，ＺＲＤＬ４，ＴＭＳＩＧ４に対応して設けられ
た３組のバッファを含む。４組のバッファは同じ構成で
あるので、バッファ１３３ａのみについて説明する。
示すように、信号ＺＲＤＨ１，ＺＲＤＬ１，ＴＭＳＩＧ
１に対応して設けられたバッファ１３３ａを含む。出力
バッファ１３３は、バッファ１３３ａの他に、それぞれ
信号ＺＲＤＨ２，ＺＲＤＬ２，ＴＭＳＩＧ２；…；ＺＲ
ＤＨ４，ＺＲＤＬ４，ＴＭＳＩＧ４に対応して設けられ
た３組のバッファを含む。４組のバッファは同じ構成で
あるので、バッファ１３３ａのみについて説明する。
【００２８】バッファ１３３ａは、インバータ１５１〜
１５６、レベルシフタ１５７およびＮチャネルＭＯＳト
ランジスタ１５８〜１６０を含む。ＮチャネルＭＯＳト
ランジスタ１５８，１５９は、電源電位ＶＣＣのライン
とデータ信号Ｄ１用のデータ入出力端子１５０との間に
並列接続される。ＮチャネルＭＯＳトランジスタ１６０
は、データ入出力端子１５０と接地電位ＧＮＤのライン
との間に接続される。信号ＺＲＤＨ１は、インバータ１
５１〜１５３およびレベルシフタ１５７を介してＮチャ
ネルＭＯＳトランジスタ１５８のゲートに入力される。
テストモードシグネチャＴＭＳＩＧ１は、ＮチャネルＭ
ＯＳトランジスタ１５９のゲートに入力される。信号Ｚ
ＲＤＬ１は、インバータ１５４〜１５６を介してＮチャ
ネルＭＯＳトランジスタ１６０のゲートに入力される。
レベルシフタ１５７の出力信号φ１５７は、入力信号φ
１３３が「Ｌ」レベルの場合は「Ｌ」レベルになり、入
力信号φ１３３が「Ｈ」レベルの場合は昇圧電位ＶＰＰ
となる。
１５６、レベルシフタ１５７およびＮチャネルＭＯＳト
ランジスタ１５８〜１６０を含む。ＮチャネルＭＯＳト
ランジスタ１５８，１５９は、電源電位ＶＣＣのライン
とデータ信号Ｄ１用のデータ入出力端子１５０との間に
並列接続される。ＮチャネルＭＯＳトランジスタ１６０
は、データ入出力端子１５０と接地電位ＧＮＤのライン
との間に接続される。信号ＺＲＤＨ１は、インバータ１
５１〜１５３およびレベルシフタ１５７を介してＮチャ
ネルＭＯＳトランジスタ１５８のゲートに入力される。
テストモードシグネチャＴＭＳＩＧ１は、ＮチャネルＭ
ＯＳトランジスタ１５９のゲートに入力される。信号Ｚ
ＲＤＬ１は、インバータ１５４〜１５６を介してＮチャ
ネルＭＯＳトランジスタ１６０のゲートに入力される。
レベルシフタ１５７の出力信号φ１５７は、入力信号φ
１３３が「Ｌ」レベルの場合は「Ｌ」レベルになり、入
力信号φ１３３が「Ｈ」レベルの場合は昇圧電位ＶＰＰ
となる。
【００２９】信号ＺＲＤＨ１が活性化レベルの「Ｌ」レ
ベルになった場合は、レベルシフタ１５７すなわち出力
信号φ１５７が昇圧電位ＶＰＰとなってＮチャネルＭＯ
Ｓトランジスタ１５８が導通し、データ信号Ｄ１は
「Ｈ」レベルになる。テストモードシグネチャＴＭＳＩ
Ｇ１が活性化レベルの「Ｈ」レベルになった場合は、Ｎ
チャネルＭＯＳトランジスタ１５９が導通してテストモ
ードシグネチャＴＭＳＩＧ１′は「Ｈ」レベルになる。
信号ＺＲＤＬ１が活性化レベルの「Ｌ」レベルになった
場合は、ＮチャネルＭＯＳトランジスタ１６０が導通し
てデータ信号Ｄ１は「Ｌ」レベルになる。
ベルになった場合は、レベルシフタ１５７すなわち出力
信号φ１５７が昇圧電位ＶＰＰとなってＮチャネルＭＯ
Ｓトランジスタ１５８が導通し、データ信号Ｄ１は
「Ｈ」レベルになる。テストモードシグネチャＴＭＳＩ
Ｇ１が活性化レベルの「Ｈ」レベルになった場合は、Ｎ
チャネルＭＯＳトランジスタ１５９が導通してテストモ
ードシグネチャＴＭＳＩＧ１′は「Ｈ」レベルになる。
信号ＺＲＤＬ１が活性化レベルの「Ｌ」レベルになった
場合は、ＮチャネルＭＯＳトランジスタ１６０が導通し
てデータ信号Ｄ１は「Ｌ」レベルになる。
【００３０】図２１は、図１６〜図２０で示したＤＲＡ
Ｍのテストモードシグネチャに関連する部分の動作を示
すタイムチャートである。ただし、説明の簡単化のた
め、テストモードシグネチャＴＭＳＩＧ１に関連する部
分の動作のみについて説明する。
Ｍのテストモードシグネチャに関連する部分の動作を示
すタイムチャートである。ただし、説明の簡単化のた
め、テストモードシグネチャＴＭＳＩＧ１に関連する部
分の動作のみについて説明する。
【００３１】信号ｅｘｔ．ＺＲＡＳ，ｅｘｔ．ＺＣＡ
Ｓ，ｅｘｔ．ＺＷＥがＷＣＢＲのタイミングで「Ｌ」レ
ベルに立下げられて信号ＷＣＢＲが活性化レベルの
「Ｈ」レベルになり、スーパーＶＩＨ判定回路１１５お
よびテストシグネチャ発生回路１３２が活性化される。
外部アドレス信号ｅｘｔ．Ａ１用の入力端子にスーパー
ＶＩＨレベルＳＶＩＨが与えられて信号φＳＶＩＨが
「Ｈ」レベルになり、アドレス判定回路１１６が活性化
される。外部アドレス信号ｅｘｔ．Ａ２，ｅｘｔ．Ａ３
がともに「Ｈ」レベルにされて信号ＴＭ１が「Ｈ」レベ
ルになり、テストモードシグネチャＴＭＳＩＧ１，ＴＭ
ＳＩＧ１′が「Ｈ」レベルになる。このテストモードシ
グネチャＴＭＳＩＧ１′が「Ｈ」レベルになっているこ
とを検出することにより、ＤＲＡＭが信号ＴＭ１に応じ
たテストモードに設定されていることを検出することが
できる。
Ｓ，ｅｘｔ．ＺＷＥがＷＣＢＲのタイミングで「Ｌ」レ
ベルに立下げられて信号ＷＣＢＲが活性化レベルの
「Ｈ」レベルになり、スーパーＶＩＨ判定回路１１５お
よびテストシグネチャ発生回路１３２が活性化される。
外部アドレス信号ｅｘｔ．Ａ１用の入力端子にスーパー
ＶＩＨレベルＳＶＩＨが与えられて信号φＳＶＩＨが
「Ｈ」レベルになり、アドレス判定回路１１６が活性化
される。外部アドレス信号ｅｘｔ．Ａ２，ｅｘｔ．Ａ３
がともに「Ｈ」レベルにされて信号ＴＭ１が「Ｈ」レベ
ルになり、テストモードシグネチャＴＭＳＩＧ１，ＴＭ
ＳＩＧ１′が「Ｈ」レベルになる。このテストモードシ
グネチャＴＭＳＩＧ１′が「Ｈ」レベルになっているこ
とを検出することにより、ＤＲＡＭが信号ＴＭ１に応じ
たテストモードに設定されていることを検出することが
できる。
【００３２】
【発明が解決しようとする課題】しかし、従来のＤＲＡ
Ｍでは、テストモードシグネチャＴＭＳＩＧ１′〜ＴＭ
ＳＩＧ４′を出力するための専用のＮチャネルＭＯＳト
ランジスタ１５９を設け、しかもデータ入出力端子１５
０に与えられるサージ電圧に対する耐圧を上げるためＮ
チャネルＭＯＳトランジスタ１５９のサイズを大きくし
ていたので、出力バッファ１３３のレイアウト面積が大
きくなるという問題があった。
Ｍでは、テストモードシグネチャＴＭＳＩＧ１′〜ＴＭ
ＳＩＧ４′を出力するための専用のＮチャネルＭＯＳト
ランジスタ１５９を設け、しかもデータ入出力端子１５
０に与えられるサージ電圧に対する耐圧を上げるためＮ
チャネルＭＯＳトランジスタ１５９のサイズを大きくし
ていたので、出力バッファ１３３のレイアウト面積が大
きくなるという問題があった。
【００３３】また、出力バッファ１３３のレイアウト面
積を小さくするためテストモードシグネチャＴＭＳＩＧ
１用のレベルシフタ１５７を省略していたので、テスト
モードシグネチャＴＭＳＩＧ１′の「Ｈ」レベルは電源
電位ＶＣＣよりも低いＶＣＣ−Ｖｔｈ（ただし、Ｖｔｈ
はＮチャネルＭＯＳトランジスタ１５９のしきい値電圧
である）となっていた。
積を小さくするためテストモードシグネチャＴＭＳＩＧ
１用のレベルシフタ１５７を省略していたので、テスト
モードシグネチャＴＭＳＩＧ１′の「Ｈ」レベルは電源
電位ＶＣＣよりも低いＶＣＣ−Ｖｔｈ（ただし、Ｖｔｈ
はＮチャネルＭＯＳトランジスタ１５９のしきい値電圧
である）となっていた。
【００３４】また、従来のＤＲＡＭでは、テストモード
の設定時は常にテストモードシグネチャＴＭＳＩＧ１′
〜ＴＭＳＩＧ４′が出力されていたので、テストモード
シグネチャＴＭＳＩＧ１′〜ＴＭＳＩＧ４′と読出デー
タとが衝突するおそれもあった。
の設定時は常にテストモードシグネチャＴＭＳＩＧ１′
〜ＴＭＳＩＧ４′が出力されていたので、テストモード
シグネチャＴＭＳＩＧ１′〜ＴＭＳＩＧ４′と読出デー
タとが衝突するおそれもあった。
【００３５】それゆえに、この発明の主たる目的は、レ
イアウト面積が小さな出力バッファを備えた半導体記憶
装置を提供することである。
イアウト面積が小さな出力バッファを備えた半導体記憶
装置を提供することである。
【００３６】また、この発明の他の目的は、テストモー
ドシグネチャと読出データの衝突を防止することが可能
な半導体記憶装置を提供することである。
ドシグネチャと読出データの衝突を防止することが可能
な半導体記憶装置を提供することである。
【００３７】
【課題を解決するための手段】請求項１に係る発明は、
テストモードを有する半導体記憶装置であって、複数の
メモリセルを含むメモリアレイと、読出モード時に外部
アドレス信号に従って複数のメモリセルのうちのいずれ
かのメモリセルを選択し、そのメモリセルのデータを読
出す読出回路と、読出回路によって読出されたデータが
第１の論理にあることに応じて第１の内部データ信号を
活性化レベルにし、そのデータが第２の論理であること
に応じて第２の内部データ信号を活性化レベルにする第
１の信号発生回路と、テストモードが設定されたことに
応じてテストモードシグネチャを活性化レベルにする第
２の信号発生回路と、第１の内部データ信号およびテス
トモードシグネチャのうちの少なくとも一方が活性化レ
ベルにされたことに応じてデータ出力端子を第１の論理
レベルにし、第２の内部データ信号が活性化レベルにさ
れたことに応じてデータ出力端子を第２の論理レベルに
する出力バッファとを備えたものである。ここで、出力
バッファは、第１の内部データ信号およびテストモード
シグネチャのうちの少なくとも一方が活性化レベルにさ
れたことに応じて第３の内部データ信号を活性化レベル
にする論理回路と、第１の電源電位のラインとデータ出
力端子との間に接続され、第３の内部データ信号が活性
化レベルにされたことに応じて導通する第１のトランジ
スタと、データ出力端子と第２の電源電位のラインとの
間に接続され、第２の内部データ信号が活性化レベルに
されたことに応じて導通する第２のトランジスタとを含
む。
テストモードを有する半導体記憶装置であって、複数の
メモリセルを含むメモリアレイと、読出モード時に外部
アドレス信号に従って複数のメモリセルのうちのいずれ
かのメモリセルを選択し、そのメモリセルのデータを読
出す読出回路と、読出回路によって読出されたデータが
第１の論理にあることに応じて第１の内部データ信号を
活性化レベルにし、そのデータが第２の論理であること
に応じて第２の内部データ信号を活性化レベルにする第
１の信号発生回路と、テストモードが設定されたことに
応じてテストモードシグネチャを活性化レベルにする第
２の信号発生回路と、第１の内部データ信号およびテス
トモードシグネチャのうちの少なくとも一方が活性化レ
ベルにされたことに応じてデータ出力端子を第１の論理
レベルにし、第２の内部データ信号が活性化レベルにさ
れたことに応じてデータ出力端子を第２の論理レベルに
する出力バッファとを備えたものである。ここで、出力
バッファは、第１の内部データ信号およびテストモード
シグネチャのうちの少なくとも一方が活性化レベルにさ
れたことに応じて第３の内部データ信号を活性化レベル
にする論理回路と、第１の電源電位のラインとデータ出
力端子との間に接続され、第３の内部データ信号が活性
化レベルにされたことに応じて導通する第１のトランジ
スタと、データ出力端子と第２の電源電位のラインとの
間に接続され、第２の内部データ信号が活性化レベルに
されたことに応じて導通する第２のトランジスタとを含
む。
【００３８】請求項２に係る発明では、請求項１に係る
発明の出力バッファは、さらに、第３の内部データ信号
が活性化レベルにされたことに応じて、第１の電源電位
から昇圧された昇圧電位を第１のトランジスタの入力電
極に与えて第１のトランジスタを導通させる昇圧電位発
生回路を含む。
発明の出力バッファは、さらに、第３の内部データ信号
が活性化レベルにされたことに応じて、第１の電源電位
から昇圧された昇圧電位を第１のトランジスタの入力電
極に与えて第１のトランジスタを導通させる昇圧電位発
生回路を含む。
【００３９】請求項３に係る発明では、請求項１または
２に係る発明の出力バッファは、さらに、テストモード
シグネチャが活性化レベルにされたことに応じて、第２
の内部データ信号が活性化レベルの場合でも第２のトラ
ンジスタを非導通状態に固定する制御回路を含む。
２に係る発明の出力バッファは、さらに、テストモード
シグネチャが活性化レベルにされたことに応じて、第２
の内部データ信号が活性化レベルの場合でも第２のトラ
ンジスタを非導通状態に固定する制御回路を含む。
【００４０】請求項４に係る発明では、請求項１から３
のいずれかに係る発明のメモリアレイ、読出回路、第１
の信号発生回路および出力バッファは、Ｎ組（ただし、
Ｎは２以上の整数である）設けられる。第２の信号発生
回路は、それぞれが、予め定められた複数の外部アドレ
ス信号が予め定められた第１〜第Ｎの論理レベルの組合
せにされたことに応じて、第１〜第Ｎのテストモードを
設定するための第１〜第Ｎのテスト信号を活性化レベル
にする第１〜第Ｎのアドレス判定回路と、第１〜第Ｎの
テスト信号を第１〜第Ｎのテストモードシグネチャとし
てそれぞれＮ組の出力バッファに与えるテストモードシ
グネチャ発生回路とを含む。
のいずれかに係る発明のメモリアレイ、読出回路、第１
の信号発生回路および出力バッファは、Ｎ組（ただし、
Ｎは２以上の整数である）設けられる。第２の信号発生
回路は、それぞれが、予め定められた複数の外部アドレ
ス信号が予め定められた第１〜第Ｎの論理レベルの組合
せにされたことに応じて、第１〜第Ｎのテストモードを
設定するための第１〜第Ｎのテスト信号を活性化レベル
にする第１〜第Ｎのアドレス判定回路と、第１〜第Ｎの
テスト信号を第１〜第Ｎのテストモードシグネチャとし
てそれぞれＮ組の出力バッファに与えるテストモードシ
グネチャ発生回路とを含む。
【００４１】請求項５に係る発明では、請求項１から３
のいずれかに係る発明のメモリアレイ、読出回路、第１
の信号発生回路および出力バッファは、Ｎ組（ただし、
Ｎは２以上の整数である）設けられる。第２の信号発生
回路は、それぞれが、予め定められた複数の外部アドレ
ス信号が予め定められた第１〜第Ｍ（ただし、ＭはＮよ
りも大きな整数である）の論理レベルの組合せにされた
ことに応じて、第１〜第Ｍのテストモードを設定するた
めの第１〜第Ｍのテスト信号を活性化レベルにする第１
〜第Ｍのアドレス判定回路と、第１〜第Ｍのテスト信号
のうちの活性化レベルにされたテスト信号の番号を示す
Ｎビットのテストモードシグネチャを生成し、Ｎビット
のテストモードシグネチャをそれぞれＮ組の出力バッフ
ァに与えるテストモードシグネチャ発生回路とを含む。
のいずれかに係る発明のメモリアレイ、読出回路、第１
の信号発生回路および出力バッファは、Ｎ組（ただし、
Ｎは２以上の整数である）設けられる。第２の信号発生
回路は、それぞれが、予め定められた複数の外部アドレ
ス信号が予め定められた第１〜第Ｍ（ただし、ＭはＮよ
りも大きな整数である）の論理レベルの組合せにされた
ことに応じて、第１〜第Ｍのテストモードを設定するた
めの第１〜第Ｍのテスト信号を活性化レベルにする第１
〜第Ｍのアドレス判定回路と、第１〜第Ｍのテスト信号
のうちの活性化レベルにされたテスト信号の番号を示す
Ｎビットのテストモードシグネチャを生成し、Ｎビット
のテストモードシグネチャをそれぞれＮ組の出力バッフ
ァに与えるテストモードシグネチャ発生回路とを含む。
【００４２】請求項６に係る発明は、第１〜第３の外部
制御信号および複数の外部アドレス信号によって制御さ
れる半導体記憶装置であって、複数のメモリセルを含む
メモリアレイと、第１の外部制御信号が活性化レベルに
された後に第２の外部制御信号が活性化レベルにされた
ことに応じて活性化され、複数の外部アドレス信号に従
って複数のメモリセルのうちのいずれかのメモリセルを
選択し、そのメモリセルのデータを読出す読出回路と、
読出回路によって読出されたデータが第１の論理である
ことに応じて第１の内部データ信号を活性化レベルに
し、そのデータが第２の論理であることに応じて第２の
内部データ信号を活性化レベルにする第１の信号発生回
路と、第２および第３の外部制御信号が活性化レベルに
された後に第１の外部制御信号が活性化レベルにされた
ことに応じて活性化され、複数の外部アドレス信号のう
ちの予め定められた複数の外部アドレス信号が予め定め
られた論理レベルの組合せにされたことに応じて、テス
トモードが設定されていることを示すテストモードシグ
ネチャを活性化レベルにし、第２の外部制御信号が非活
性化レベルにされたことに応じてテストモードシグネチ
ャを非活性化レベルにする第２の信号発生回路と、第１
の内部データ信号およびテストモードシグネチャのうち
の少なくとも一方が活性化レベルにされたことに応じて
データ出力端子を第１の論理レベルにし、第２の内部デ
ータ信号が活性化レベルにされたことに応じてデータ出
力端子を第２の論理レベルにする出力バッファとを備え
たものである。
制御信号および複数の外部アドレス信号によって制御さ
れる半導体記憶装置であって、複数のメモリセルを含む
メモリアレイと、第１の外部制御信号が活性化レベルに
された後に第２の外部制御信号が活性化レベルにされた
ことに応じて活性化され、複数の外部アドレス信号に従
って複数のメモリセルのうちのいずれかのメモリセルを
選択し、そのメモリセルのデータを読出す読出回路と、
読出回路によって読出されたデータが第１の論理である
ことに応じて第１の内部データ信号を活性化レベルに
し、そのデータが第２の論理であることに応じて第２の
内部データ信号を活性化レベルにする第１の信号発生回
路と、第２および第３の外部制御信号が活性化レベルに
された後に第１の外部制御信号が活性化レベルにされた
ことに応じて活性化され、複数の外部アドレス信号のう
ちの予め定められた複数の外部アドレス信号が予め定め
られた論理レベルの組合せにされたことに応じて、テス
トモードが設定されていることを示すテストモードシグ
ネチャを活性化レベルにし、第２の外部制御信号が非活
性化レベルにされたことに応じてテストモードシグネチ
ャを非活性化レベルにする第２の信号発生回路と、第１
の内部データ信号およびテストモードシグネチャのうち
の少なくとも一方が活性化レベルにされたことに応じて
データ出力端子を第１の論理レベルにし、第２の内部デ
ータ信号が活性化レベルにされたことに応じてデータ出
力端子を第２の論理レベルにする出力バッファとを備え
たものである。
【００４３】請求項７に係る発明では、請求項６に係る
発明の第２の信号発生回路は、予め定められた複数の外
部アドレス信号が予め定められた論理レベルの組合せに
されたことに応じて、テストモードを設定するためのテ
スト信号を活性化レベルにするアドレス判定回路と、ア
ドレス判定回路から出力されたテスト信号をテストモー
ドシグネチャとして出力バッファに与え、第１の外部制
御信号が活性化レベルであるときに第２の外部制御信号
が非活性化レベルにされたことに応じてテストモードシ
グネチャを非活性化レベルにするテストモードシグネチ
ャ発生回路とを含む。
発明の第２の信号発生回路は、予め定められた複数の外
部アドレス信号が予め定められた論理レベルの組合せに
されたことに応じて、テストモードを設定するためのテ
スト信号を活性化レベルにするアドレス判定回路と、ア
ドレス判定回路から出力されたテスト信号をテストモー
ドシグネチャとして出力バッファに与え、第１の外部制
御信号が活性化レベルであるときに第２の外部制御信号
が非活性化レベルにされたことに応じてテストモードシ
グネチャを非活性化レベルにするテストモードシグネチ
ャ発生回路とを含む。
【００４４】請求項８に係る発明では、請求項６に係る
発明のメモリアレイ、読出回路、第１の信号発生回路お
よび出力バッファは、Ｎ組（ただし、Ｎは２以上の整数
である）設けられ、第２の信号発生回路は、それぞれ
が、予め定められた複数の外部アドレス信号が予め定め
られた第１〜第Ｎの論理レベルの組合せにされたことに
応じて、第１〜第Ｎのテストモードを設定するための第
１〜第Ｎのテスト信号を活性化レベルにする第１〜第Ｎ
のアドレス判定回路と、第１〜第Ｎのアドレス判定回路
から出力された第１〜第Ｎのテスト信号を第１〜第Ｎの
テストモードシグネチャとしてＮ組の出力バッファに与
え、第１の外部制御信号が活性化レベルであるときに第
２の外部制御信号が非活性化レベルにされたことに応じ
て第１〜第Ｎのテストモードシグネチャを非活性化レベ
ルにするテストモードシグネチャ発生回路とを含む。
発明のメモリアレイ、読出回路、第１の信号発生回路お
よび出力バッファは、Ｎ組（ただし、Ｎは２以上の整数
である）設けられ、第２の信号発生回路は、それぞれ
が、予め定められた複数の外部アドレス信号が予め定め
られた第１〜第Ｎの論理レベルの組合せにされたことに
応じて、第１〜第Ｎのテストモードを設定するための第
１〜第Ｎのテスト信号を活性化レベルにする第１〜第Ｎ
のアドレス判定回路と、第１〜第Ｎのアドレス判定回路
から出力された第１〜第Ｎのテスト信号を第１〜第Ｎの
テストモードシグネチャとしてＮ組の出力バッファに与
え、第１の外部制御信号が活性化レベルであるときに第
２の外部制御信号が非活性化レベルにされたことに応じ
て第１〜第Ｎのテストモードシグネチャを非活性化レベ
ルにするテストモードシグネチャ発生回路とを含む。
【００４５】請求項９に係る発明では、請求項６に係る
発明のメモリアレイ、読出回路、第１の信号発生回路お
よび出力バッファは、Ｎ組（ただし、Ｎは２以上の整数
である）設けられる。第２の信号発生回路は、それぞれ
が、予め定められた複数の外部アドレス信号が予め定め
られた第１〜第Ｍ（ただし、ＭはＮよりも大きな整数で
ある）の論理レベルの組合せにされたことに応じて、第
１〜第Ｍのテストモードを設定するための第１〜第Ｍの
テスト信号を活性化レベルにする第１〜第Ｍのアドレス
判定回路と、第１〜第Ｍのテスト信号のうちの活性化レ
ベルにされたテスト信号の番号を示すＮビットのテスト
モードシグネチャを生成してＮビットのテストモードシ
グネチャをそれぞれＮ組の出力バッファに与え、第１の
外部制御信号が活性化レベルであるときに第２の外部制
御信号が非活性化レベルにされたことに応じてＮビット
のテストモードシグネチャの各々を非活性化レベルにす
るテストモードシグネチャ発生回路とを含む。
発明のメモリアレイ、読出回路、第１の信号発生回路お
よび出力バッファは、Ｎ組（ただし、Ｎは２以上の整数
である）設けられる。第２の信号発生回路は、それぞれ
が、予め定められた複数の外部アドレス信号が予め定め
られた第１〜第Ｍ（ただし、ＭはＮよりも大きな整数で
ある）の論理レベルの組合せにされたことに応じて、第
１〜第Ｍのテストモードを設定するための第１〜第Ｍの
テスト信号を活性化レベルにする第１〜第Ｍのアドレス
判定回路と、第１〜第Ｍのテスト信号のうちの活性化レ
ベルにされたテスト信号の番号を示すＮビットのテスト
モードシグネチャを生成してＮビットのテストモードシ
グネチャをそれぞれＮ組の出力バッファに与え、第１の
外部制御信号が活性化レベルであるときに第２の外部制
御信号が非活性化レベルにされたことに応じてＮビット
のテストモードシグネチャの各々を非活性化レベルにす
るテストモードシグネチャ発生回路とを含む。
【００４６】請求項１０に係る発明は、第１〜第３の外
部制御信号および複数の外部アドレス信号によって制御
される半導体記憶装置であって、複数のメモリセルを含
むメモリアレイと、第１の外部制御が活性化レベルにさ
れた後に第２の外部制御信号が活性化レベルにされたこ
とに応じて活性化され、複数の外部アドレス信号に従っ
て複数のメモリセルのうちのいずれかのメモリセルを選
択し、そのメモリセルのデータを読出す読出回路と、読
出回路によって読出されたデータが第１の論理であるこ
とに応じて第１の内部データ信号を活性化レベルにし、
そのデータが第２の論理であることに応じて第２の内部
データ信号を活性化レベルにする第１の信号発生回路
と、第２および第３の外部制御信号が活性化レベルにさ
れた後に第１の外部制御信号が活性化レベルにされたこ
とに応じて活性化され、複数の外部アドレス信号のうち
の予め定められた複数の外部アドレス信号が予め定めら
れた論理レベルの組合せにされたことに応じて、テスト
モードが設定されていることを示すテストモードシグネ
チャを活性化レベルにする第２の信号発生回路と、第１
の内部データ信号およびテストモードシグネチャのうち
の少なくとも一方が活性化レベルにされたことに応じて
データ出力端子を第１の論理レベルにし、第２の内部デ
ータ信号が活性化レベルにされたことに応じてデータ出
力端子を第２の論理レベルにする出力バッファを備えた
ものである。ここで第２の信号発生回路は、第１の内部
制御信号が活性化レベルにされるテストモード設定期間
に活性化され、予め定められた複数の外部アドレス信号
が予め定められた論理レベルの組合せにされたことに応
じて、テストモードを設定するためのテスト信号を活性
化レベルにするアドレス判定回路と、第２の内部制御信
号が活性化レベルにされるテストモードシグネチャ出力
期間に活性化され、アドレス判定回路から出力されたテ
スト信号をテストモードシグネチャとして出力バッファ
に与えるテストモードシグネチャ発生回路とを含む。
部制御信号および複数の外部アドレス信号によって制御
される半導体記憶装置であって、複数のメモリセルを含
むメモリアレイと、第１の外部制御が活性化レベルにさ
れた後に第２の外部制御信号が活性化レベルにされたこ
とに応じて活性化され、複数の外部アドレス信号に従っ
て複数のメモリセルのうちのいずれかのメモリセルを選
択し、そのメモリセルのデータを読出す読出回路と、読
出回路によって読出されたデータが第１の論理であるこ
とに応じて第１の内部データ信号を活性化レベルにし、
そのデータが第２の論理であることに応じて第２の内部
データ信号を活性化レベルにする第１の信号発生回路
と、第２および第３の外部制御信号が活性化レベルにさ
れた後に第１の外部制御信号が活性化レベルにされたこ
とに応じて活性化され、複数の外部アドレス信号のうち
の予め定められた複数の外部アドレス信号が予め定めら
れた論理レベルの組合せにされたことに応じて、テスト
モードが設定されていることを示すテストモードシグネ
チャを活性化レベルにする第２の信号発生回路と、第１
の内部データ信号およびテストモードシグネチャのうち
の少なくとも一方が活性化レベルにされたことに応じて
データ出力端子を第１の論理レベルにし、第２の内部デ
ータ信号が活性化レベルにされたことに応じてデータ出
力端子を第２の論理レベルにする出力バッファを備えた
ものである。ここで第２の信号発生回路は、第１の内部
制御信号が活性化レベルにされるテストモード設定期間
に活性化され、予め定められた複数の外部アドレス信号
が予め定められた論理レベルの組合せにされたことに応
じて、テストモードを設定するためのテスト信号を活性
化レベルにするアドレス判定回路と、第２の内部制御信
号が活性化レベルにされるテストモードシグネチャ出力
期間に活性化され、アドレス判定回路から出力されたテ
スト信号をテストモードシグネチャとして出力バッファ
に与えるテストモードシグネチャ発生回路とを含む。
【００４７】請求項１１に係る発明では、請求項１０に
係る発明の第２の信号発生回路は、さらに、第２および
第３の外部制御信号が活性化レベルにされた後に第１の
外部制御信号が活性化レベルにされたことに応じて活性
化され、複数の外部アドレス信号のうちの予め定められ
た複数の外部アドレス信号以外の予め定められた外部ア
ドレス信号が第１の論理レベルにされていることに応じ
て第１の内部制御信号を活性化レベルにし、予め定めら
れた外部アドレス信号が第２の論理レベルにされている
ことに応じて第２の内部制御信号を活性化レベルにする
内部制御信号発生回路を含む。
係る発明の第２の信号発生回路は、さらに、第２および
第３の外部制御信号が活性化レベルにされた後に第１の
外部制御信号が活性化レベルにされたことに応じて活性
化され、複数の外部アドレス信号のうちの予め定められ
た複数の外部アドレス信号以外の予め定められた外部ア
ドレス信号が第１の論理レベルにされていることに応じ
て第１の内部制御信号を活性化レベルにし、予め定めら
れた外部アドレス信号が第２の論理レベルにされている
ことに応じて第２の内部制御信号を活性化レベルにする
内部制御信号発生回路を含む。
【００４８】請求項１２に係る発明では、請求項１１に
係る発明の内部制御信号発生回路は、第１の外部制御信
号が活性化レベルであるときに第２の外部制御信号が非
活性化レベルにされたことに応じて、予め定められた外
部アドレス信号が第２の論理レベルにされている場合で
も第２の内部制御信号を非活性化レベルにする。
係る発明の内部制御信号発生回路は、第１の外部制御信
号が活性化レベルであるときに第２の外部制御信号が非
活性化レベルにされたことに応じて、予め定められた外
部アドレス信号が第２の論理レベルにされている場合で
も第２の内部制御信号を非活性化レベルにする。
【００４９】請求項１３に係る発明では、請求項１０か
ら１２のいずれかに係る発明のメモリアレイ、読出回
路、第１の信号発生回路および出力バッファは、Ｎ組
（ただし、Ｎは２以上の整数である）設けられる。第２
の信号発生回路は、それぞれが、テストモード設定期間
に活性化され、予め定められた複数の外部アドレス信号
が予め定められた第１〜第Ｎの論理レベルの組合せにさ
れたことに応じて、第１〜第Ｎのテストモードを設定す
るための第１〜第Ｎのテスト信号を活性化レベルにする
第１〜第Ｎのアドレス判定回路と、テストモードシグネ
チャ出力期間に活性化され、第１〜第Ｎのアドレス判定
回路から出力された第１〜第Ｎのテスト信号を第１〜第
ＮのテストモードシグネチャとしてそれぞれＮ組の出力
バッファに与えるテストモードシグネチャ発生回路とを
含む。
ら１２のいずれかに係る発明のメモリアレイ、読出回
路、第１の信号発生回路および出力バッファは、Ｎ組
（ただし、Ｎは２以上の整数である）設けられる。第２
の信号発生回路は、それぞれが、テストモード設定期間
に活性化され、予め定められた複数の外部アドレス信号
が予め定められた第１〜第Ｎの論理レベルの組合せにさ
れたことに応じて、第１〜第Ｎのテストモードを設定す
るための第１〜第Ｎのテスト信号を活性化レベルにする
第１〜第Ｎのアドレス判定回路と、テストモードシグネ
チャ出力期間に活性化され、第１〜第Ｎのアドレス判定
回路から出力された第１〜第Ｎのテスト信号を第１〜第
ＮのテストモードシグネチャとしてそれぞれＮ組の出力
バッファに与えるテストモードシグネチャ発生回路とを
含む。
【００５０】請求項１４に係る発明では、請求項１０か
ら１２のいずれかに係る発明のメモリアレイ、読出回
路、第１の信号発生回路および出力バッファは、Ｎ組
（ただし、Ｎは２以上の整数である）設けられる。第２
の信号発生回路は、それぞれが、テストモード設定期間
に活性化され、予め定められた複数の外部アドレス信号
が予め定められた第１〜第Ｍ（ただし、ＭはＮよりも大
きな整数である）の論理レベルの組合せにされたことに
応じて、第１〜第Ｍのテストモードを設定するための第
１〜第Ｍのテスト信号を活性化レベルにする第１〜第Ｍ
のアドレス判定回路と、テストモードシグネチャ出力期
間に活性化され、第１〜第Ｍのテスト信号のうちの活性
化レベルにされたテスト信号の番号を示すＮビットのテ
ストモードシグネチャを生成し、Ｎビットのテストモー
ドシグネチャをそれぞれＮ組の出力バッファに与えるテ
ストモードシグネチャ発生回路とを含む。
ら１２のいずれかに係る発明のメモリアレイ、読出回
路、第１の信号発生回路および出力バッファは、Ｎ組
（ただし、Ｎは２以上の整数である）設けられる。第２
の信号発生回路は、それぞれが、テストモード設定期間
に活性化され、予め定められた複数の外部アドレス信号
が予め定められた第１〜第Ｍ（ただし、ＭはＮよりも大
きな整数である）の論理レベルの組合せにされたことに
応じて、第１〜第Ｍのテストモードを設定するための第
１〜第Ｍのテスト信号を活性化レベルにする第１〜第Ｍ
のアドレス判定回路と、テストモードシグネチャ出力期
間に活性化され、第１〜第Ｍのテスト信号のうちの活性
化レベルにされたテスト信号の番号を示すＮビットのテ
ストモードシグネチャを生成し、Ｎビットのテストモー
ドシグネチャをそれぞれＮ組の出力バッファに与えるテ
ストモードシグネチャ発生回路とを含む。
【００５１】
【発明の実施の形態】図１は、この発明の一実施の形態
によるＤＲＡＭのテストモードの設定に関連する部分の
構成を示すブロック図である。図１において、このＤＲ
ＡＭは、入力回路１〜３、ＷＣＢＲ判定回路４、スーパ
ーＶＩＨ判定回路５およびアドレス判定回路６を備え
る。
によるＤＲＡＭのテストモードの設定に関連する部分の
構成を示すブロック図である。図１において、このＤＲ
ＡＭは、入力回路１〜３、ＷＣＢＲ判定回路４、スーパ
ーＶＩＨ判定回路５およびアドレス判定回路６を備え
る。
【００５２】入力回路１〜３は、外部制御信号ｅｘｔ．
ＺＲＡＳ，ｅｘｔ．ＺＣＡＳ，ｅｘｔ．ＺＷＥおよび外
部アドレス信号ｅｘｔ．Ａ０〜ｅｘｔ．Ａ３をＤＲＡＭ
内部に伝達させる。ＷＣＢＲ判定回路は、外部制御信号
ｅｘｔ．ＺＲＡＳが外部制御信号ｅｘｔ．ＺＣＡＳ，ｅ
ｘｔ．ＺＷＥよりも遅れて立下がったときすなわちＷＣ
ＢＲのタイミングで立下がったときに内部制御信号ＷＣ
ＢＲを活性化レベルの「Ｈ」レベルにする。
ＺＲＡＳ，ｅｘｔ．ＺＣＡＳ，ｅｘｔ．ＺＷＥおよび外
部アドレス信号ｅｘｔ．Ａ０〜ｅｘｔ．Ａ３をＤＲＡＭ
内部に伝達させる。ＷＣＢＲ判定回路は、外部制御信号
ｅｘｔ．ＺＲＡＳが外部制御信号ｅｘｔ．ＺＣＡＳ，ｅ
ｘｔ．ＺＷＥよりも遅れて立下がったときすなわちＷＣ
ＢＲのタイミングで立下がったときに内部制御信号ＷＣ
ＢＲを活性化レベルの「Ｈ」レベルにする。
【００５３】すなわちＷＣＢＲ判定回路４は、図２に示
すように、インバータ１１〜１５、ＮＡＮＤゲート１６
〜２３およびＡＮＤゲート２４を含み、ＮＡＮＤゲート
１６と１７，１８と１９，２０と２１，２２と２３はそ
れぞれフリップフロップ２５〜２８を構成する。外部制
御信号ｅｘｔ．ＺＣＡＳは、入力回路１ａおよびインバ
ータ１１を介してフリップフロップ２５のセット端子２
５ａに入力される。外部制御信号ｅｘｔ．ＺＲＡＳは、
入力回路１ｂおよびインバータ１２を介してフリップフ
ロップ２５〜２８のリセット端子２５ｂ〜２８ｂに入力
される。外部制御信号ｅｘｔ．ＺＷＥは、入力回路１ｃ
およびインバータ１３を介してフリップフロップ２６の
セット端子２６ａに入力される。フリップフロップ２
５，２６の出力端子２５ｃ，２６ｃは、それぞれフリッ
プフロップ２７，２８のセット端子２７ａ，２８ａに接
続される。インバータ１４，１５は、それぞれフリップ
フロップ２７，２８の反転出力端子２７ｄ，２８ｄとＡ
ＮＤゲート２４の一方入力ノードおよび他方入力ノード
との間に接続される。ＡＮＤゲート２４の出力信号が信
号ＷＣＢＲとなる。
すように、インバータ１１〜１５、ＮＡＮＤゲート１６
〜２３およびＡＮＤゲート２４を含み、ＮＡＮＤゲート
１６と１７，１８と１９，２０と２１，２２と２３はそ
れぞれフリップフロップ２５〜２８を構成する。外部制
御信号ｅｘｔ．ＺＣＡＳは、入力回路１ａおよびインバ
ータ１１を介してフリップフロップ２５のセット端子２
５ａに入力される。外部制御信号ｅｘｔ．ＺＲＡＳは、
入力回路１ｂおよびインバータ１２を介してフリップフ
ロップ２５〜２８のリセット端子２５ｂ〜２８ｂに入力
される。外部制御信号ｅｘｔ．ＺＷＥは、入力回路１ｃ
およびインバータ１３を介してフリップフロップ２６の
セット端子２６ａに入力される。フリップフロップ２
５，２６の出力端子２５ｃ，２６ｃは、それぞれフリッ
プフロップ２７，２８のセット端子２７ａ，２８ａに接
続される。インバータ１４，１５は、それぞれフリップ
フロップ２７，２８の反転出力端子２７ｄ，２８ｄとＡ
ＮＤゲート２４の一方入力ノードおよび他方入力ノード
との間に接続される。ＡＮＤゲート２４の出力信号が信
号ＷＣＢＲとなる。
【００５４】インバータ１１，１２，１４およびフリッ
プフロップ２５，２７からなる回路とインバータ１３，
１２，１５およびフリップフロップ２６，２８からなる
回路とは同じ構成であるので、前者の回路動作について
説明する。図３において、１サイクル目は通常動作のタ
イミングを示しており、２サイクル目はＷＣＢＲのタイ
ミングを示している。初期状態では、外部制御信号ｅｘ
ｔ．ＺＲＡＳ，ｅｘｔ．ＺＣＡＳはともに「Ｈ」レベル
にされており、端子２５ａ，２５ｂ，２７ｂ，２７ｃお
よび信号φ１４は「Ｌ」レベルになり、端子２５ｃ，２
７ａ，２５ｄ，２７ｄは「Ｈ」レベルになっている。
プフロップ２５，２７からなる回路とインバータ１３，
１２，１５およびフリップフロップ２６，２８からなる
回路とは同じ構成であるので、前者の回路動作について
説明する。図３において、１サイクル目は通常動作のタ
イミングを示しており、２サイクル目はＷＣＢＲのタイ
ミングを示している。初期状態では、外部制御信号ｅｘ
ｔ．ＺＲＡＳ，ｅｘｔ．ＺＣＡＳはともに「Ｈ」レベル
にされており、端子２５ａ，２５ｂ，２７ｂ，２７ｃお
よび信号φ１４は「Ｌ」レベルになり、端子２５ｃ，２
７ａ，２５ｄ，２７ｄは「Ｈ」レベルになっている。
【００５５】まず時刻ｔ０において外部制御信号ｅｘ
ｔ．ＺＲＡＳが「Ｌ」レベルに立下がると、端子２５
ｂ，２７ｂが「Ｈ」レベルになってフリップフロップ２
５がセットされ、端子２５ｄが「Ｌ」レベルになる。し
かし、端子２５ａが「Ｌ」レベルになっているので、端
子２５ｃのレベルは変化せず、信号φ１４も「Ｌ」レベ
ルのまま変化していない。次いで、時刻ｔ１において外
部制御信号ｅｘｔ．ＺＣＡＳが「Ｌ」レベルに立下がる
と、端子２５ａが「Ｈ」レベルになるが端子２５ｄが
「Ｌ」レベルになっているので、端子２５ｃのレベルは
変化せず、信号φ１４も「Ｌ」レベルのまま変化しな
い。したがって、外部制御信号ｅｘｔ．ＺＲＡＳが外部
制御信号ｅｘｔ．ＺＣＡＳよりも先に立下がる通常のタ
イミングでは、信号φ１４は「Ｌ」レベルのまま変化せ
ず、信号ＷＣＢＲは「Ｌ」レベルのまま変化しない。
ｔ．ＺＲＡＳが「Ｌ」レベルに立下がると、端子２５
ｂ，２７ｂが「Ｈ」レベルになってフリップフロップ２
５がセットされ、端子２５ｄが「Ｌ」レベルになる。し
かし、端子２５ａが「Ｌ」レベルになっているので、端
子２５ｃのレベルは変化せず、信号φ１４も「Ｌ」レベ
ルのまま変化していない。次いで、時刻ｔ１において外
部制御信号ｅｘｔ．ＺＣＡＳが「Ｌ」レベルに立下がる
と、端子２５ａが「Ｈ」レベルになるが端子２５ｄが
「Ｌ」レベルになっているので、端子２５ｃのレベルは
変化せず、信号φ１４も「Ｌ」レベルのまま変化しな
い。したがって、外部制御信号ｅｘｔ．ＺＲＡＳが外部
制御信号ｅｘｔ．ＺＣＡＳよりも先に立下がる通常のタ
イミングでは、信号φ１４は「Ｌ」レベルのまま変化せ
ず、信号ＷＣＢＲは「Ｌ」レベルのまま変化しない。
【００５６】初期状態に戻した後、まず時刻ｔ４におい
て外部制御信号ｅｘｔ．ＺＣＡＳが「Ｌ」レベルに立下
げられると、端子２５ａが「Ｈ」レベルになってフリッ
プフロップ２５がリセットされ、これにより端子２５
ｃ，２７ａが「Ｌ」レベルになってフリップフロップ２
７がリセットされ、端子２７ｃが「Ｈ」レベルになる。
次いで時刻ｔ５において外部制御信号ｅｘｔ．ＺＲＡＳ
が「Ｌ」レベルに立下がると、端子２５ｂ，２７ｂが
「Ｈ」レベルになってフリップフロップ２７がセットさ
れ、これにより端子２７ｄが「Ｌ」レベルになって信号
φ１４が「Ｈ」レベルになる。したがって、外部制御信
号ｅｘｔ．ＺＲＡＳが外部制御信号ｅｘｔ．ＺＣＡＳよ
りも後に立下がると、信号φ１４が「Ｈ」レベルに立上
がる。
て外部制御信号ｅｘｔ．ＺＣＡＳが「Ｌ」レベルに立下
げられると、端子２５ａが「Ｈ」レベルになってフリッ
プフロップ２５がリセットされ、これにより端子２５
ｃ，２７ａが「Ｌ」レベルになってフリップフロップ２
７がリセットされ、端子２７ｃが「Ｈ」レベルになる。
次いで時刻ｔ５において外部制御信号ｅｘｔ．ＺＲＡＳ
が「Ｌ」レベルに立下がると、端子２５ｂ，２７ｂが
「Ｈ」レベルになってフリップフロップ２７がセットさ
れ、これにより端子２７ｄが「Ｌ」レベルになって信号
φ１４が「Ｈ」レベルになる。したがって、外部制御信
号ｅｘｔ．ＺＲＡＳが外部制御信号ｅｘｔ．ＺＣＡＳよ
りも後に立下がると、信号φ１４が「Ｈ」レベルに立上
がる。
【００５７】一方、インバータ１２，１３，１５および
フリップフロップ２６，２８からなる回路では、外部制
御信号ｅｘｔ．ＺＲＡＳが外部制御信号ｅｘｔ．ＺＷＥ
よりも先に立下がる通常のタイミングでは、信号φ１５
は「Ｌ」レベルのまま変化せず、信号ＷＣＢＲは「Ｌ」
レベルのまま変化しない。また、外部制御信号ｅｘｔ．
ＺＲＡＳが外部制御信号ｅｘｔ．ＺＷＥよりも後に立下
がるタイミングでは、信号φ１５は「Ｈ」レベルにな
る。
フリップフロップ２６，２８からなる回路では、外部制
御信号ｅｘｔ．ＺＲＡＳが外部制御信号ｅｘｔ．ＺＷＥ
よりも先に立下がる通常のタイミングでは、信号φ１５
は「Ｌ」レベルのまま変化せず、信号ＷＣＢＲは「Ｌ」
レベルのまま変化しない。また、外部制御信号ｅｘｔ．
ＺＲＡＳが外部制御信号ｅｘｔ．ＺＷＥよりも後に立下
がるタイミングでは、信号φ１５は「Ｈ」レベルにな
る。
【００５８】したがって、外部制御信号ｅｘｔ．ＺＲＡ
Ｓが外部制御信号ｅｘｔ．ＺＣＡＳ，ｅｘｔ．ＺＷＥよ
りも後に立下がるＷＣＢＲのタイミングでは、信号φ１
４，φ１５はともに「Ｈ」レベルになって信号ＷＣＢＲ
が「Ｈ」レベルになる。信号ｅｘｔ．ＺＲＡＳが「Ｈ」
レベルになると、端子２５ｂ〜２８ｂが「Ｌ」レベルに
なって端子２５ｄ〜２８ｄが「Ｈ」レベルになり、信号
φ１４，φ１５が「Ｌ」レベルになって信号ＷＣＢＲが
「Ｌ」レベルになる。
Ｓが外部制御信号ｅｘｔ．ＺＣＡＳ，ｅｘｔ．ＺＷＥよ
りも後に立下がるＷＣＢＲのタイミングでは、信号φ１
４，φ１５はともに「Ｈ」レベルになって信号ＷＣＢＲ
が「Ｈ」レベルになる。信号ｅｘｔ．ＺＲＡＳが「Ｈ」
レベルになると、端子２５ｂ〜２８ｂが「Ｌ」レベルに
なって端子２５ｄ〜２８ｄが「Ｈ」レベルになり、信号
φ１４，φ１５が「Ｌ」レベルになって信号ＷＣＢＲが
「Ｌ」レベルになる。
【００５９】スーパーＶＩＨ判定回路５は、図４に示す
ように、レベル変換回路３１、コンパレータ３２および
ＮチャネルＭＯＳトランジスタ３３を含む。レベル変換
回路３１は、外部アドレス信号ｅｘｔ．Ａ１用の入力端
子３０に与えられた電位を所定の電圧だけ降圧してコン
パレータ３２の非反転入力端子に与える。レベル変換回
路３１の出力電位Ｖ３１は、入力端子３０に外部アドレ
ス信号ｅｘｔ．Ａ１すなわち「Ｈ」レベル（電源電位Ｖ
ＣＣ）または「Ｌ」レベル（接地電位ＧＮＤ）が与えら
れた場合は基準電位ＶＲよりも低い電位となり、入力端
子３０に電源電位ＶＣＣよりも十分に高いＶＩＨレベル
ＳＶＩＨが与えられた場合は基準電位ＶＲよりも高い電
位となる。コンパレータ３２の反転入力端子には基準電
位ＶＲが与えられる。ＮチャネルＭＯＳトランジスタ３
３は、コンパレータ３２の制御端子３２ａと接地電位Ｇ
ＮＤのラインとの間に接続され、そのゲートは信号ＷＣ
ＢＲを受ける。コンパレータ３２の出力信号がスーパー
ＶＩＨ判定回路５の出力信号φＳＶＩＨとなる。
ように、レベル変換回路３１、コンパレータ３２および
ＮチャネルＭＯＳトランジスタ３３を含む。レベル変換
回路３１は、外部アドレス信号ｅｘｔ．Ａ１用の入力端
子３０に与えられた電位を所定の電圧だけ降圧してコン
パレータ３２の非反転入力端子に与える。レベル変換回
路３１の出力電位Ｖ３１は、入力端子３０に外部アドレ
ス信号ｅｘｔ．Ａ１すなわち「Ｈ」レベル（電源電位Ｖ
ＣＣ）または「Ｌ」レベル（接地電位ＧＮＤ）が与えら
れた場合は基準電位ＶＲよりも低い電位となり、入力端
子３０に電源電位ＶＣＣよりも十分に高いＶＩＨレベル
ＳＶＩＨが与えられた場合は基準電位ＶＲよりも高い電
位となる。コンパレータ３２の反転入力端子には基準電
位ＶＲが与えられる。ＮチャネルＭＯＳトランジスタ３
３は、コンパレータ３２の制御端子３２ａと接地電位Ｇ
ＮＤのラインとの間に接続され、そのゲートは信号ＷＣ
ＢＲを受ける。コンパレータ３２の出力信号がスーパー
ＶＩＨ判定回路５の出力信号φＳＶＩＨとなる。
【００６０】信号ＷＣＢＲが活性化レベルの「Ｈ」レベ
ルになるとＮチャネルＭＯＳトランジスタ３３が導通
し、制御端子３２ａが接地されてコンパレータ３２が活
性化される。外部アドレス信号ｅｘｔ．Ａ１用の入力端
子３０にスーパーＶＩＨレベルＳＶＩＨが与えられる
と、レベル変換回路３１の出力電位Ｖ３１が基準電位Ｖ
Ｒよりも高くなり、信号φＳＶＩＨが活性化レベルの
「Ｈ」レベルとなる。信号ＷＣＢＲが非活性レベルの
「Ｌ」レベルの場合、および入力端子３０に外部アドレ
ス信号ｅｘｔ．Ａ１が与えられている場合は、信号φＳ
ＶＩＨは非活性化レベルの「Ｌ」レベルとなる。
ルになるとＮチャネルＭＯＳトランジスタ３３が導通
し、制御端子３２ａが接地されてコンパレータ３２が活
性化される。外部アドレス信号ｅｘｔ．Ａ１用の入力端
子３０にスーパーＶＩＨレベルＳＶＩＨが与えられる
と、レベル変換回路３１の出力電位Ｖ３１が基準電位Ｖ
Ｒよりも高くなり、信号φＳＶＩＨが活性化レベルの
「Ｈ」レベルとなる。信号ＷＣＢＲが非活性レベルの
「Ｌ」レベルの場合、および入力端子３０に外部アドレ
ス信号ｅｘｔ．Ａ１が与えられている場合は、信号φＳ
ＶＩＨは非活性化レベルの「Ｌ」レベルとなる。
【００６１】アドレス判定回路６は、外部アドレス信号
ｅｘｔ．Ａ０が「Ｌ」レベルであり、かつ信号φＳＶＩ
Ｈが「Ｈ」レベルである場合に活性化され、外部アドレ
ス信号ｅｘｔ．Ａ２，ｅｘｔ．Ａ３の論理レベルの組合
せ（１１，１０，０１，００）に応じてテスト信号ＴＭ
１〜ＴＭ４のうちのいずれかの信号を活性化レベルの
「Ｈ」レベルにし、リセット信号ＲＥＳによってリセッ
トされる。
ｅｘｔ．Ａ０が「Ｌ」レベルであり、かつ信号φＳＶＩ
Ｈが「Ｈ」レベルである場合に活性化され、外部アドレ
ス信号ｅｘｔ．Ａ２，ｅｘｔ．Ａ３の論理レベルの組合
せ（１１，１０，０１，００）に応じてテスト信号ＴＭ
１〜ＴＭ４のうちのいずれかの信号を活性化レベルの
「Ｈ」レベルにし、リセット信号ＲＥＳによってリセッ
トされる。
【００６２】すなわちアドレス判定回路６は、図５に示
すように、インバータ３５〜４０、ＡＮＤゲート４１〜
４３、クロックトインバータ４４，４５およびＮＯＲゲ
ート４６，４７を含む。ここでは、図面の簡単化のた
め、信号ＴＭ１，ＴＭ２を発生する部分のみについて説
明する。信号ｅｘｔ．Ａ２は、入力回路３ａを介してＡ
ＮＤゲート４１，４２の一方入力ノードに入力される。
信号ｅｘｔ．Ａ３は、入力回路３ｂを介してＡＮＤゲー
ト４１の他方入力ノードに入力されるとともに、入力回
路３ｂおよびインバータ３５を介してＡＮＤゲート４５
の他方入力ノードに入力される。信号ｅｘｔ．Ａ０は、
入力回路３ｃおよびインバータ３６を介してＡＮＤゲー
ト４３の一方入力ノードに入力される。信号φＳＶＩＨ
は、ＡＮＤゲート４３の他方入力ノードに入力される。
すように、インバータ３５〜４０、ＡＮＤゲート４１〜
４３、クロックトインバータ４４，４５およびＮＯＲゲ
ート４６，４７を含む。ここでは、図面の簡単化のた
め、信号ＴＭ１，ＴＭ２を発生する部分のみについて説
明する。信号ｅｘｔ．Ａ２は、入力回路３ａを介してＡ
ＮＤゲート４１，４２の一方入力ノードに入力される。
信号ｅｘｔ．Ａ３は、入力回路３ｂを介してＡＮＤゲー
ト４１の他方入力ノードに入力されるとともに、入力回
路３ｂおよびインバータ３５を介してＡＮＤゲート４５
の他方入力ノードに入力される。信号ｅｘｔ．Ａ０は、
入力回路３ｃおよびインバータ３６を介してＡＮＤゲー
ト４３の一方入力ノードに入力される。信号φＳＶＩＨ
は、ＡＮＤゲート４３の他方入力ノードに入力される。
【００６３】ＡＮＤゲート４１，４２の出力信号φ４
１，φ４２は、クロックトインバータ４４，４５を介し
てＮＯＲ回路４６，４７の一方入力ノードに入力され
る。ＡＮＤゲート４３の出力信号φ４３は、クロックト
インバータ４４，４５のＮチャネルＭＯＳトランジスタ
側のゲートに入力されるとともに、インバータ３７，３
８を介してクロックトインバータ４４，４５のＰチャネ
ルＭＯＳトランジスタ側のゲートに入力される。リセッ
ト信号ＲＥＳは、ＮＯＲゲート４６，４７の他方入力ノ
ードに入力される。インバータ３９，４０は、それぞれ
ＮＯＲゲート４６，４７の出力ノードと一方入力ノード
との間に接続される。ＮＯＲゲート４６，４７の出力信
号がテスト信号ＴＭ１，ＴＭ２となる。
１，φ４２は、クロックトインバータ４４，４５を介し
てＮＯＲ回路４６，４７の一方入力ノードに入力され
る。ＡＮＤゲート４３の出力信号φ４３は、クロックト
インバータ４４，４５のＮチャネルＭＯＳトランジスタ
側のゲートに入力されるとともに、インバータ３７，３
８を介してクロックトインバータ４４，４５のＰチャネ
ルＭＯＳトランジスタ側のゲートに入力される。リセッ
ト信号ＲＥＳは、ＮＯＲゲート４６，４７の他方入力ノ
ードに入力される。インバータ３９，４０は、それぞれ
ＮＯＲゲート４６，４７の出力ノードと一方入力ノード
との間に接続される。ＮＯＲゲート４６，４７の出力信
号がテスト信号ＴＭ１，ＴＭ２となる。
【００６４】外部アドレス信号ｅｘｔ．Ａ２，ｅｘｔ．
Ａ３がともに「Ｈ」レベルの場合すなわち１１の場合
は、ＡＮＤゲート４１，４２の出力信号φ４１，φ４２
がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになる。外
部制御信号ｅｘｔ．Ａ２，ｅｘｔ．Ａ３がそれぞれ
「Ｈ」レベルおよび「Ｌ」レベルの場合すなわち１０の
場合は、ＡＮＤゲート４１，４２の出力信号φ４１，φ
４２がそれぞれ「Ｌ」および「Ｈ」レベルとなる。信号
ｅｘｔ．Ａ０，φＳＶＩＨがそれぞれ「Ｌ」レベルおよ
び「Ｈ」レベルの場合は、クロックトインバータ４４，
４５が活性化され、信号φ４１，φ４２がクロックトイ
ンバータ４４，４５を介してＮＯＲゲート４６，４７の
一方入力ノードに入力される。
Ａ３がともに「Ｈ」レベルの場合すなわち１１の場合
は、ＡＮＤゲート４１，４２の出力信号φ４１，φ４２
がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになる。外
部制御信号ｅｘｔ．Ａ２，ｅｘｔ．Ａ３がそれぞれ
「Ｈ」レベルおよび「Ｌ」レベルの場合すなわち１０の
場合は、ＡＮＤゲート４１，４２の出力信号φ４１，φ
４２がそれぞれ「Ｌ」および「Ｈ」レベルとなる。信号
ｅｘｔ．Ａ０，φＳＶＩＨがそれぞれ「Ｌ」レベルおよ
び「Ｈ」レベルの場合は、クロックトインバータ４４，
４５が活性化され、信号φ４１，φ４２がクロックトイ
ンバータ４４，４５を介してＮＯＲゲート４６，４７の
一方入力ノードに入力される。
【００６５】信号φ４１は、ＮＯＲゲート４６およびイ
ンバータ３９からなるラッチ回路にラッチされてテスト
信号ＴＭ１となる。信号φ４２は、ＮＯＲゲート４７お
よびインバータ４０からなるラッチ回路にラッチされて
テスト信号ＴＭ２となる。信号φＳＶＩＨが「Ｌ」レベ
ルになると、信号φ４３が「Ｌ」レベルになってクロッ
クトインバータ４４，４５が非活性化される。信号ＲＥ
Ｓが「Ｈ」レベルになると、信号ＴＭ１，ＴＭ２は
「Ｌ」レベルにリセットされる。リセット信号ＲＥＳ
は、ＣＢＲ（ＣＡＳ ｂｅｆｏｒ ＲＡＳ）やＲＯＲ
（ＲＡＳ Ｏｎｌｙ Ｒｅｆｒｅｓｈ）のタイミングの
ときに「Ｈ」レベルになる。
ンバータ３９からなるラッチ回路にラッチされてテスト
信号ＴＭ１となる。信号φ４２は、ＮＯＲゲート４７お
よびインバータ４０からなるラッチ回路にラッチされて
テスト信号ＴＭ２となる。信号φＳＶＩＨが「Ｌ」レベ
ルになると、信号φ４３が「Ｌ」レベルになってクロッ
クトインバータ４４，４５が非活性化される。信号ＲＥ
Ｓが「Ｈ」レベルになると、信号ＴＭ１，ＴＭ２は
「Ｌ」レベルにリセットされる。リセット信号ＲＥＳ
は、ＣＢＲ（ＣＡＳ ｂｅｆｏｒ ＲＡＳ）やＲＯＲ
（ＲＡＳ Ｏｎｌｙ Ｒｅｆｒｅｓｈ）のタイミングの
ときに「Ｈ」レベルになる。
【００６６】なお、テスト信号ＴＭ３は、外部アドレス
信号ｅｘｔ．Ａ２，ｅｘｔ．Ａ３がそれぞれ「Ｌ」レベ
ルおよび「Ｈ」レベルになり、かつ信号φ４３が「Ｈ」
レベルになった場合に「Ｈ」レベルになる。また、テス
ト信号ＴＭ４は、外部アドレス信号ｅｘｔ．Ａ２，ｅｘ
ｔ．Ａ３がともに「Ｌ」レベルになり、かつ信号φ４３
が「Ｈ」レベルになった場合に「Ｈ」レベルになる。テ
スト信号ＴＭ１〜ＴＭ４のうちのいずれかの信号が
「Ｈ」レベルになると、ＤＲＡＭはそのテスト信号に応
じたテストモードに設定される。
信号ｅｘｔ．Ａ２，ｅｘｔ．Ａ３がそれぞれ「Ｌ」レベ
ルおよび「Ｈ」レベルになり、かつ信号φ４３が「Ｈ」
レベルになった場合に「Ｈ」レベルになる。また、テス
ト信号ＴＭ４は、外部アドレス信号ｅｘｔ．Ａ２，ｅｘ
ｔ．Ａ３がともに「Ｌ」レベルになり、かつ信号φ４３
が「Ｈ」レベルになった場合に「Ｈ」レベルになる。テ
スト信号ＴＭ１〜ＴＭ４のうちのいずれかの信号が
「Ｈ」レベルになると、ＤＲＡＭはそのテスト信号に応
じたテストモードに設定される。
【００６７】図６は、このＤＲＡＭのテストモードシグ
ネチャの発生および出力に関連する部分の構成を示すブ
ロック図である。図６において、このＤＲＡＭは、テス
トモードシグネチャ発生回路４８および出力バッファ４
９を備える。ただし、同時に入出力可能なデータのビッ
ト数ｎは４とする。
ネチャの発生および出力に関連する部分の構成を示すブ
ロック図である。図６において、このＤＲＡＭは、テス
トモードシグネチャ発生回路４８および出力バッファ４
９を備える。ただし、同時に入出力可能なデータのビッ
ト数ｎは４とする。
【００６８】テストモードシグネチャ発生回路４８は、
信号ＷＣＢＲ，ｅｘｔ．Ａ０がともに「Ｈ」レベルにな
ったことに応じて活性化され、テスト信号ＴＭ１〜ＴＭ
４をテストモードシグネチャＴＭＳＩＧ１〜ＴＭＳＩＧ
４として出力し、外部制御信号ｅｘｔ．ＺＲＡＳが
「Ｌ」レベルのときに外部制御信号ｅｘｔ．ＺＣＡＳが
「Ｈ」レベルになったことに応じて非活性化され、テス
トモードシグネチャＴＭＳＩＧ１〜ＴＭＳＩＧ４を
「Ｌ」レベルに固定する。
信号ＷＣＢＲ，ｅｘｔ．Ａ０がともに「Ｈ」レベルにな
ったことに応じて活性化され、テスト信号ＴＭ１〜ＴＭ
４をテストモードシグネチャＴＭＳＩＧ１〜ＴＭＳＩＧ
４として出力し、外部制御信号ｅｘｔ．ＺＲＡＳが
「Ｌ」レベルのときに外部制御信号ｅｘｔ．ＺＣＡＳが
「Ｈ」レベルになったことに応じて非活性化され、テス
トモードシグネチャＴＭＳＩＧ１〜ＴＭＳＩＧ４を
「Ｌ」レベルに固定する。
【００６９】すなわちテストモードシグネチャ発生回路
４８は、図７に示すように、入力回路５１〜５３、イン
バータ５４〜５９、ＮＡＮＤゲート６０〜６６およびＮ
ＯＲゲート６７を含み、ＮＡＮＤゲート６１，６２はフ
リップフロップ６８を構成する。信号ＷＣＢＲは、ＮＡ
ＮＤゲート６０の一方入力ノードに入力される。信号ｅ
ｘｔ．Ａ０は、入力回路５１を介してＮＡＮＤゲート６
０の他方入力ノードに入力される。信号ｅｘｔ．ＺＣＡ
Ｓは、入力回路５２およびインバータ５４を介してフリ
ップフロップ６８のセット端子６８ａに入力される。信
号ｅｘｔ．ＺＲＡＳは、入力回路５３およびインバータ
５５を介してフリップフロップ６８のリセット端子６８
ｂに入力される。
４８は、図７に示すように、入力回路５１〜５３、イン
バータ５４〜５９、ＮＡＮＤゲート６０〜６６およびＮ
ＯＲゲート６７を含み、ＮＡＮＤゲート６１，６２はフ
リップフロップ６８を構成する。信号ＷＣＢＲは、ＮＡ
ＮＤゲート６０の一方入力ノードに入力される。信号ｅ
ｘｔ．Ａ０は、入力回路５１を介してＮＡＮＤゲート６
０の他方入力ノードに入力される。信号ｅｘｔ．ＺＣＡ
Ｓは、入力回路５２およびインバータ５４を介してフリ
ップフロップ６８のセット端子６８ａに入力される。信
号ｅｘｔ．ＺＲＡＳは、入力回路５３およびインバータ
５５を介してフリップフロップ６８のリセット端子６８
ｂに入力される。
【００７０】ＮＯＲゲート６７は、ＮＡＮＤゲート６０
の出力信号ＺＲＥＦＯＮおよびフリップフロップ６８の
出力信号ＺＣＢＲＳを受け、その出力信号はＮＡＮＤゲ
ート６３〜６６の一方入力ノードに入力される。信号Ｔ
Ｍ１〜ＴＭ４は、それぞれＮＡＮＤゲート６３〜６６の
他方入力ノードに入力される。ＮＡＮＤゲート６３〜６
６の出力信号は、それぞれインバータ５６〜５９で反転
されてテストモードシグネチャＴＭＳＩＧ１〜ＴＭＳＩ
Ｇ４となる。
の出力信号ＺＲＥＦＯＮおよびフリップフロップ６８の
出力信号ＺＣＢＲＳを受け、その出力信号はＮＡＮＤゲ
ート６３〜６６の一方入力ノードに入力される。信号Ｔ
Ｍ１〜ＴＭ４は、それぞれＮＡＮＤゲート６３〜６６の
他方入力ノードに入力される。ＮＡＮＤゲート６３〜６
６の出力信号は、それぞれインバータ５６〜５９で反転
されてテストモードシグネチャＴＭＳＩＧ１〜ＴＭＳＩ
Ｇ４となる。
【００７１】信号ＷＣＢＲ，ｅｘｔ．Ａ０がともに
「Ｈ」レベルの場合は、信号ＺＲＥＦＯＮが活性化レベ
ルの「Ｌ」レベルになる。信号ｅｘｔ．ＺＲＡＳ，ｅｘ
ｔ．ＺＣＡＳがともに「Ｈ」レベルの場合は、信号ＺＣ
ＢＲＳは「Ｈ」レベルとなる。信号ｅｘｔ．ＺＲＡＳが
「Ｈ」レベルのときに信号ｅｘｔ．ＺＣＡＳが「Ｌ」レ
ベルになった場合は、フリップフロップ６８がリセット
されて信号ＺＣＢＲＳは活性化レベルの「Ｌ」レベルと
なる。信号ｅｘｔ．ＺＣＡＳが「Ｈ」レベルのときに信
号ｅｘｔ．ＺＲＡＳが「Ｌ」レベルになった場合は、フ
リップフロップ６８がセットされて信号ＺＣＢＲＳは非
活性化レベルの「Ｈ」レベルとなる。信号ｅｘｔ．ＺＲ
ＡＳ，ｅｘｔ．ＺＣＡＳがともに「Ｌ」レベルになった
場合は、信号ＺＣＢＲＳは変化しない。
「Ｈ」レベルの場合は、信号ＺＲＥＦＯＮが活性化レベ
ルの「Ｌ」レベルになる。信号ｅｘｔ．ＺＲＡＳ，ｅｘ
ｔ．ＺＣＡＳがともに「Ｈ」レベルの場合は、信号ＺＣ
ＢＲＳは「Ｈ」レベルとなる。信号ｅｘｔ．ＺＲＡＳが
「Ｈ」レベルのときに信号ｅｘｔ．ＺＣＡＳが「Ｌ」レ
ベルになった場合は、フリップフロップ６８がリセット
されて信号ＺＣＢＲＳは活性化レベルの「Ｌ」レベルと
なる。信号ｅｘｔ．ＺＣＡＳが「Ｈ」レベルのときに信
号ｅｘｔ．ＺＲＡＳが「Ｌ」レベルになった場合は、フ
リップフロップ６８がセットされて信号ＺＣＢＲＳは非
活性化レベルの「Ｈ」レベルとなる。信号ｅｘｔ．ＺＲ
ＡＳ，ｅｘｔ．ＺＣＡＳがともに「Ｌ」レベルになった
場合は、信号ＺＣＢＲＳは変化しない。
【００７２】信号ＺＲＥＦＯＮ，ＺＣＢＲＳのうちの少
なくとも一方の信号が「Ｈ」レベルの場合は、ＮＯＲゲ
ート６７の出力信号φ６７が「Ｌ」レベルになってテス
トモードシグネチャＴＭＳＩＧ１〜ＴＭＳＩＧ４はとも
に「Ｌ」レベルに固定される。信号ＺＲＥＦＯＮ，ＺＣ
ＢＲＳがともに「Ｌ」レベルの場合は、ＮＯＲゲート６
７の出力信号φ６７が「Ｈ」レベルになって信号ＴＭ１
〜ＴＭ４はそれぞれテストモードシグネチャＴＭＳＩＧ
１〜ＴＭＳＩＧ４となる。
なくとも一方の信号が「Ｈ」レベルの場合は、ＮＯＲゲ
ート６７の出力信号φ６７が「Ｌ」レベルになってテス
トモードシグネチャＴＭＳＩＧ１〜ＴＭＳＩＧ４はとも
に「Ｌ」レベルに固定される。信号ＺＲＥＦＯＮ，ＺＣ
ＢＲＳがともに「Ｌ」レベルの場合は、ＮＯＲゲート６
７の出力信号φ６７が「Ｈ」レベルになって信号ＴＭ１
〜ＴＭ４はそれぞれテストモードシグネチャＴＭＳＩＧ
１〜ＴＭＳＩＧ４となる。
【００７３】このＤＲＡＭでは、外部アドレス信号ｅｘ
ｔ．Ａ０を「Ｌ」レベルにしている限りテストモードシ
グネチャＴＭＳＩＧ１〜ＴＭＳＩＧ４は出力されないの
で、テストモードシグネチャと読出データの衝突を防止
することができる。
ｔ．Ａ０を「Ｌ」レベルにしている限りテストモードシ
グネチャＴＭＳＩＧ１〜ＴＭＳＩＧ４は出力されないの
で、テストモードシグネチャと読出データの衝突を防止
することができる。
【００７４】出力バッファ４９は、通常の読出モード時
は内部データ信号ＺＲＤＨ１〜ＺＲＤＨ４，ＺＲＤＬ１
〜ＺＲＤＬ４に従ってデータ信号Ｄ１〜Ｄ４を外部に出
力し、テストモード時はテストモードシグネチャＴＭＳ
ＩＧ１〜ＴＭＳＩＧ４に従ってテストモードシグネチャ
ＴＭＳＩＧ１′〜ＴＭＳＩＧ４′を外部に出力する。
は内部データ信号ＺＲＤＨ１〜ＺＲＤＨ４，ＺＲＤＬ１
〜ＺＲＤＬ４に従ってデータ信号Ｄ１〜Ｄ４を外部に出
力し、テストモード時はテストモードシグネチャＴＭＳ
ＩＧ１〜ＴＭＳＩＧ４に従ってテストモードシグネチャ
ＴＭＳＩＧ１′〜ＴＭＳＩＧ４′を外部に出力する。
【００７５】すなわち出力バッファ４９は、図８に示す
ように、信号ＺＲＤＨ１，ＺＲＤＬ１およびテストモー
ドシグネチャＴＭＳＩＧ１に対応して設けられたバッフ
ァ４９ａを含む。出力バッファ４９は、バッファ４９ａ
の他に、それぞれ信号ＺＲＤＨ２，ＺＲＤＬ２，ＴＭＳ
ＩＧ２；…；ＺＲＤＨ４，ＺＲＤＬ４，ＴＭＳＩＧ４に
対応して設けられた３組のバッファを含む。４組のバッ
ファは同じ構成であるので、バッファ４９ａのみについ
て説明する。
ように、信号ＺＲＤＨ１，ＺＲＤＬ１およびテストモー
ドシグネチャＴＭＳＩＧ１に対応して設けられたバッフ
ァ４９ａを含む。出力バッファ４９は、バッファ４９ａ
の他に、それぞれ信号ＺＲＤＨ２，ＺＲＤＬ２，ＴＭＳ
ＩＧ２；…；ＺＲＤＨ４，ＺＲＤＬ４，ＴＭＳＩＧ４に
対応して設けられた３組のバッファを含む。４組のバッ
ファは同じ構成であるので、バッファ４９ａのみについ
て説明する。
【００７６】バッファ４９ａは、インバータ７１〜７
５、ＮＯＲゲート７６、レベルシフタ７７およびＮチャ
ネルＭＯＳトランジスタ７８，７９を含む。Ｎチャネル
ＭＯＳトランジスタ７８は、電源電位ＶＣＣのラインと
データ信号Ｄ１用のデータ入出力端子７０との間に接続
される。ＮチャネルＭＯＳトランジスタ７９は、データ
入出力端子７０と接地電位ＧＮＤのラインとの間に接続
される。信号ＺＲＤＨ１は、インバータ７１を介してＮ
ＯＲゲート７６の一方入力ノードに入力される。信号Ｔ
ＭＳＩＧ１は、ＮＯＲゲート７６の他方入力ノードに入
力される。ＮＯＲゲート７６の出力信号ＺＯＤＨ１は、
インバータ７２およびレベルシフタ７７を介してＮチャ
ネルＭＯＳトランジスタ７８のゲートに入力される。信
号ＺＲＤＬ１はインバータ７３〜７５を介してＮチャネ
ルＭＯＳトランジスタ７９のゲートに入力される。
５、ＮＯＲゲート７６、レベルシフタ７７およびＮチャ
ネルＭＯＳトランジスタ７８，７９を含む。Ｎチャネル
ＭＯＳトランジスタ７８は、電源電位ＶＣＣのラインと
データ信号Ｄ１用のデータ入出力端子７０との間に接続
される。ＮチャネルＭＯＳトランジスタ７９は、データ
入出力端子７０と接地電位ＧＮＤのラインとの間に接続
される。信号ＺＲＤＨ１は、インバータ７１を介してＮ
ＯＲゲート７６の一方入力ノードに入力される。信号Ｔ
ＭＳＩＧ１は、ＮＯＲゲート７６の他方入力ノードに入
力される。ＮＯＲゲート７６の出力信号ＺＯＤＨ１は、
インバータ７２およびレベルシフタ７７を介してＮチャ
ネルＭＯＳトランジスタ７８のゲートに入力される。信
号ＺＲＤＬ１はインバータ７３〜７５を介してＮチャネ
ルＭＯＳトランジスタ７９のゲートに入力される。
【００７７】レベルシフタ７７は、図９に示すように、
ＰチャネルＭＯＳトランジスタ８１，８２、Ｎチャネル
ＭＯＳトランジスタ８３，８４およびインバータ８５を
含む。ＭＯＳトランジスタ８１と８３，８２と８４は、
それぞれ昇圧電位ＶＰＰのラインと接地電位ＧＮＤのラ
インとの間に直列接続される。ＰチャネルＭＯＳトラン
ジスタ８１，８２のゲートは、それぞれＰチャネルＭＯ
Ｓトランジスタ８２，８１のドレインに接続される。入
力ノード７７ａは、ＮチャネルＭＯＳトランジスタ８３
のゲートに直接接続されるとともに、インバータ８５を
介してＮチャネルＭＯＳトランジスタ８４のゲートに接
続される。ＰチャネルＭＯＳトランジスタ８２のドレイ
ンがレベルシフタ７７の出力ノード７７ａとなる。な
お、昇圧電位ＶＰＰは、ＤＲＡＭに内蔵されているＶＰ
Ｐ発生回路によって生成される。ＶＰＰ発生回路は、電
源電位ＶＣＣを昇圧して昇圧電位ＶＰＰを生成する。
ＰチャネルＭＯＳトランジスタ８１，８２、Ｎチャネル
ＭＯＳトランジスタ８３，８４およびインバータ８５を
含む。ＭＯＳトランジスタ８１と８３，８２と８４は、
それぞれ昇圧電位ＶＰＰのラインと接地電位ＧＮＤのラ
インとの間に直列接続される。ＰチャネルＭＯＳトラン
ジスタ８１，８２のゲートは、それぞれＰチャネルＭＯ
Ｓトランジスタ８２，８１のドレインに接続される。入
力ノード７７ａは、ＮチャネルＭＯＳトランジスタ８３
のゲートに直接接続されるとともに、インバータ８５を
介してＮチャネルＭＯＳトランジスタ８４のゲートに接
続される。ＰチャネルＭＯＳトランジスタ８２のドレイ
ンがレベルシフタ７７の出力ノード７７ａとなる。な
お、昇圧電位ＶＰＰは、ＤＲＡＭに内蔵されているＶＰ
Ｐ発生回路によって生成される。ＶＰＰ発生回路は、電
源電位ＶＣＣを昇圧して昇圧電位ＶＰＰを生成する。
【００７８】入力信号φ７２が「Ｌ」レベルの場合は、
ＭＯＳトランジスタ８１，８４が導通しＭＯＳトランジ
スタ８２，８３が非導通になって出力信号φ７７は接地
電位ＧＮＤとなる。入力信号φ７２が「Ｈ」レベルの場
合は、ＭＯＳトランジスタ８２，８３が導通しＭＯＳト
ランジスタ８１，８４が非導通になって出力信号φ７７
は昇圧電位ＶＰＰとなる。
ＭＯＳトランジスタ８１，８４が導通しＭＯＳトランジ
スタ８２，８３が非導通になって出力信号φ７７は接地
電位ＧＮＤとなる。入力信号φ７２が「Ｈ」レベルの場
合は、ＭＯＳトランジスタ８２，８３が導通しＭＯＳト
ランジスタ８１，８４が非導通になって出力信号φ７７
は昇圧電位ＶＰＰとなる。
【００７９】図８に戻って、信号ＺＲＤＨ１が活性化レ
ベルの「Ｌ」レベルになった場合、またはテストモード
シグネチャＴＭＳＩＧ１が活性化レベルの「Ｈ」レベル
になった場合は、ＮＯＲゲート７６の出力信号ＺＯＤＨ
１が「Ｌ」レベルになり、レベルシフタ７７の出力信号
φ７７が昇圧電位ＶＰＰとなってＮチャネルＭＯＳトラ
ンジスタ７８が導通し、データ入出力端子７０は電源電
位ＶＣＣとなる。また、信号ＺＲＤＬ１が活性化レベル
の「Ｌ」レベルになった場合は、インバータ７４の出力
信号ＺＯＤＬ１が「Ｌ」レベルになり、ＮチャネルＭＯ
Ｓトランジスタ７９が導通してデータ入出力端子７０は
接地電位ＧＮＤとなる。
ベルの「Ｌ」レベルになった場合、またはテストモード
シグネチャＴＭＳＩＧ１が活性化レベルの「Ｈ」レベル
になった場合は、ＮＯＲゲート７６の出力信号ＺＯＤＨ
１が「Ｌ」レベルになり、レベルシフタ７７の出力信号
φ７７が昇圧電位ＶＰＰとなってＮチャネルＭＯＳトラ
ンジスタ７８が導通し、データ入出力端子７０は電源電
位ＶＣＣとなる。また、信号ＺＲＤＬ１が活性化レベル
の「Ｌ」レベルになった場合は、インバータ７４の出力
信号ＺＯＤＬ１が「Ｌ」レベルになり、ＮチャネルＭＯ
Ｓトランジスタ７９が導通してデータ入出力端子７０は
接地電位ＧＮＤとなる。
【００８０】このバッファ４９ａでは、レベルシフタ７
７およびＮチャネルＭＯＳトランジスタ７８を信号ＺＲ
ＤＨ１とテストモードシグネチャＴＭＳＩＧ１で共用す
るので、バッファ４９ａのレイアウト面積が小さくてす
み、電源電位ＶＣＣのテストモードシグネチャＴＭＳＩ
Ｇ１′を出力できる。
７およびＮチャネルＭＯＳトランジスタ７８を信号ＺＲ
ＤＨ１とテストモードシグネチャＴＭＳＩＧ１で共用す
るので、バッファ４９ａのレイアウト面積が小さくてす
み、電源電位ＶＣＣのテストモードシグネチャＴＭＳＩ
Ｇ１′を出力できる。
【００８１】図１０は、図１〜図９で示したＤＲＡＭの
テストモードシグネチャに関連する部分の動作を示すタ
イムチャートである。ただし、説明の簡単化のため、テ
ストモードシグネチャＴＭＳＩＧ１に関連する部分の動
作のみについて説明する。
テストモードシグネチャに関連する部分の動作を示すタ
イムチャートである。ただし、説明の簡単化のため、テ
ストモードシグネチャＴＭＳＩＧ１に関連する部分の動
作のみについて説明する。
【００８２】１サイクル目では、テストモードの設定が
行なわれる。すなわち信号ｅｘｔ．ＺＲＡＳ，ｅｘｔ．
ＺＣＡＳ，ｅｘｔ．ＺＷＥがＷＣＢＲのタイミングで
「Ｌ」レベルに立下げられ、これに応じて信号ＷＣＢＲ
が「Ｈ」レベルになり信号ＺＣＢＲＳが「Ｌ」レベルに
なる。
行なわれる。すなわち信号ｅｘｔ．ＺＲＡＳ，ｅｘｔ．
ＺＣＡＳ，ｅｘｔ．ＺＷＥがＷＣＢＲのタイミングで
「Ｌ」レベルに立下げられ、これに応じて信号ＷＣＢＲ
が「Ｈ」レベルになり信号ＺＣＢＲＳが「Ｌ」レベルに
なる。
【００８３】信号ＷＣＢＲが「Ｈ」レベルになるとスー
パーＶＩＨ判定回路５が活性化され、外部アドレス信号
ｅｘｔ．Ａ１用の端子にスーパーＶＩＨレベルＳＶＩＨ
が与えられると信号φＳＶＩＨが「Ｈ」レベルになる。
信号ｅｘｔ．Ａ０が「Ｌ」レベルに立下げられるとアド
レス判定回路６が活性化され、信号ｅｘｔ．Ａ２，ｅｘ
ｔ．Ａ３がともに「Ｈ」レベルの場合は信号ＴＭ１が
「Ｈ」レベルになり、信号ＴＭ１がラッチされる。信号
ｅｘｔ．Ａ０が「Ｌ」レベルであるのでテストモードシ
グネチャ発生回路４８は活性化されず、テストモードシ
グネチャＴＭＳＩＧ１は「Ｌ」レベルに固定されてバッ
ファ４９ａの出力信号ＴＭＳＩＧ１′も「Ｌ」レベルの
まま変化しない。信号ｅｘｔ．ＺＲＡＳ，ｅｘｔ．ＺＣ
ＡＳ，ｅｘｔ．ＺＷＥが「Ｈ」レベルに立上げられる
と、信号ＷＣＢＲ，φＳＶＩＨが「Ｌ」レベルになり、
信号ＺＣＢＲＳが「Ｈ」レベルになる。
パーＶＩＨ判定回路５が活性化され、外部アドレス信号
ｅｘｔ．Ａ１用の端子にスーパーＶＩＨレベルＳＶＩＨ
が与えられると信号φＳＶＩＨが「Ｈ」レベルになる。
信号ｅｘｔ．Ａ０が「Ｌ」レベルに立下げられるとアド
レス判定回路６が活性化され、信号ｅｘｔ．Ａ２，ｅｘ
ｔ．Ａ３がともに「Ｈ」レベルの場合は信号ＴＭ１が
「Ｈ」レベルになり、信号ＴＭ１がラッチされる。信号
ｅｘｔ．Ａ０が「Ｌ」レベルであるのでテストモードシ
グネチャ発生回路４８は活性化されず、テストモードシ
グネチャＴＭＳＩＧ１は「Ｌ」レベルに固定されてバッ
ファ４９ａの出力信号ＴＭＳＩＧ１′も「Ｌ」レベルの
まま変化しない。信号ｅｘｔ．ＺＲＡＳ，ｅｘｔ．ＺＣ
ＡＳ，ｅｘｔ．ＺＷＥが「Ｈ」レベルに立上げられる
と、信号ＷＣＢＲ，φＳＶＩＨが「Ｌ」レベルになり、
信号ＺＣＢＲＳが「Ｈ」レベルになる。
【００８４】２サイクル目ではテスト、モードシグネチ
ャＴＭＳＩＧ１′の出力が行なわれる。すなわち信号ｅ
ｘｔ．ＺＲＡＳ，ｅｘｔ．ＺＣＡＳ，ｅｘｔ．ＺＷＥが
ＷＣＢＲのタイミングで「Ｌ」レベルに立下げられ、こ
れに応じて信号ＷＣＢＲが「Ｈ」レベルになり信号ＺＣ
ＢＲＳが「Ｌ」レベルになる。
ャＴＭＳＩＧ１′の出力が行なわれる。すなわち信号ｅ
ｘｔ．ＺＲＡＳ，ｅｘｔ．ＺＣＡＳ，ｅｘｔ．ＺＷＥが
ＷＣＢＲのタイミングで「Ｌ」レベルに立下げられ、こ
れに応じて信号ＷＣＢＲが「Ｈ」レベルになり信号ＺＣ
ＢＲＳが「Ｌ」レベルになる。
【００８５】信号ＷＣＢＲが「Ｈ」レベルになるとスー
パーＶＩＨ判定回路５が活性化されるが、外部アドレス
信号ｅｘｔ．Ａ１用の端子に「Ｌ」レベルが与えられ、
信号φＳＶＩＨは「Ｌ」レベルのまま変化しない。した
がって、アドレス判定回路６は活性化されず、テスト信
号ＴＭ１は「Ｈ」レベルのまま変化しない。また、信号
ｅｘｔ．Ａ０が「Ｈ」レベルにされてテストモードシグ
ネチャ発生回路４８が活性化され、テストモードシグネ
チャＴＭＳＩＧ１が「Ｈ」レベルになる。これに応じて
図８のＮＯＲゲート７６の出力信号ＺＯＤＨ１が「Ｌ」
レベルになり、バッファ４９ａの出力信号ＴＭＳＩＧ
１′が「Ｈ」レベルになる。信号ｅｘｔ．ＺＲＡＳ，ｅ
ｘｔ．ＺＣＡＳ，ｅｘｔ．ＺＷＥが「Ｈ」レベルに立上
げられると、信号ＷＣＢＲが「Ｌ」レベルになって信号
ＺＲＥＦＯＮが「Ｈ」レベルになり、テストモードシグ
ネチャ発生回路４８が非活性化されてテストモードシグ
ネチャＴＭＳＩＧ１′が「Ｌ」レベルになる。
パーＶＩＨ判定回路５が活性化されるが、外部アドレス
信号ｅｘｔ．Ａ１用の端子に「Ｌ」レベルが与えられ、
信号φＳＶＩＨは「Ｌ」レベルのまま変化しない。した
がって、アドレス判定回路６は活性化されず、テスト信
号ＴＭ１は「Ｈ」レベルのまま変化しない。また、信号
ｅｘｔ．Ａ０が「Ｈ」レベルにされてテストモードシグ
ネチャ発生回路４８が活性化され、テストモードシグネ
チャＴＭＳＩＧ１が「Ｈ」レベルになる。これに応じて
図８のＮＯＲゲート７６の出力信号ＺＯＤＨ１が「Ｌ」
レベルになり、バッファ４９ａの出力信号ＴＭＳＩＧ
１′が「Ｈ」レベルになる。信号ｅｘｔ．ＺＲＡＳ，ｅ
ｘｔ．ＺＣＡＳ，ｅｘｔ．ＺＷＥが「Ｈ」レベルに立上
げられると、信号ＷＣＢＲが「Ｌ」レベルになって信号
ＺＲＥＦＯＮが「Ｈ」レベルになり、テストモードシグ
ネチャ発生回路４８が非活性化されてテストモードシグ
ネチャＴＭＳＩＧ１′が「Ｌ」レベルになる。
【００８６】３サイクル目では、２サイクル目と同様に
して信号ＷＣＢＲが「Ｈ」レベルになり、信号ＺＣＢＲ
Ｓ，ＺＲＥＦＯＮが「Ｈ」レベルになってテストモード
シグネチャＴＭＳＩＧ１′が「Ｈ」レベルになる。この
状態で信号ｅｘｔ．ＺＣＡＳが「Ｈ」レベルに立上げら
れると、信号ＺＣＢＲＳが「Ｈ」レベルになってテスト
モードシグネチャ発生回路４８が非活性化されてテスト
モードシグネチャＴＭＳＩＧ１′が「Ｌ」レベルにな
る。
して信号ＷＣＢＲが「Ｈ」レベルになり、信号ＺＣＢＲ
Ｓ，ＺＲＥＦＯＮが「Ｈ」レベルになってテストモード
シグネチャＴＭＳＩＧ１′が「Ｈ」レベルになる。この
状態で信号ｅｘｔ．ＺＣＡＳが「Ｈ」レベルに立上げら
れると、信号ＺＣＢＲＳが「Ｈ」レベルになってテスト
モードシグネチャ発生回路４８が非活性化されてテスト
モードシグネチャＴＭＳＩＧ１′が「Ｌ」レベルにな
る。
【００８７】したがって、この実施の形態では、信号ｅ
ｘｔ．ＺＲＡＳよりも信号ｅｘｔ．ＺＣＡＳの方が早く
立上がった場合はテストモードシグネチャＴＭＳＩＧ
１′の出力が停止されるので、テストモードシグネチャ
ＴＭＳＩＧ１′と読出データＤ１の衝突が防止される。
以下、テストモードシグネチャＴＭＳＩＧ１′と読出デ
ータＤ１の衝突が防止される点について、より詳細に説
明する。
ｘｔ．ＺＲＡＳよりも信号ｅｘｔ．ＺＣＡＳの方が早く
立上がった場合はテストモードシグネチャＴＭＳＩＧ
１′の出力が停止されるので、テストモードシグネチャ
ＴＭＳＩＧ１′と読出データＤ１の衝突が防止される。
以下、テストモードシグネチャＴＭＳＩＧ１′と読出デ
ータＤ１の衝突が防止される点について、より詳細に説
明する。
【００８８】図１１は、図１５に示したセンスアンプ＋
入出力制御回路１０７に含まれるライト／リード制御回
路８６を示すブロック図である。ライト／リード制御回
路８６は、信号ＺＣＢＲＳが「Ｈ」レベルの場合に活性
化され、メモリアレイ１０６からの読出データＲＤに従
って信号ＺＲＤＨ１，ＺＲＤＬ１のうちの一方を「Ｈ」
レベルにし、他方を「Ｌ」レベルにする。信号ＺＣＢＲ
Ｓが「Ｌ」レベルの場合はライト／リード制御回路８６
は非活性化され、信号ＺＲＤＨ１，ＺＲＤＬ１はともに
「Ｈ」レベルになる。
入出力制御回路１０７に含まれるライト／リード制御回
路８６を示すブロック図である。ライト／リード制御回
路８６は、信号ＺＣＢＲＳが「Ｈ」レベルの場合に活性
化され、メモリアレイ１０６からの読出データＲＤに従
って信号ＺＲＤＨ１，ＺＲＤＬ１のうちの一方を「Ｈ」
レベルにし、他方を「Ｌ」レベルにする。信号ＺＣＢＲ
Ｓが「Ｌ」レベルの場合はライト／リード制御回路８６
は非活性化され、信号ＺＲＤＨ１，ＺＲＤＬ１はともに
「Ｈ」レベルになる。
【００８９】図１２において、信号ｅｘｔ．ＺＲＡＳ，
ｅｘｔ．ＺＣＡＳ，ｅｘｔ．ＺＷＥがＷＣＢＲのタイミ
ングで「Ｌ」レベルに立下げられ、信号ＺＣＢＲＳ，Ｗ
ＣＢＲはそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにな
り、信号ＴＭ１が「Ｈ」レベルになりテストモードシグ
ネチャＴＭＳＩＧ１が「Ｈ」レベルになったものとす
る。ここまでは、従来でも本願発明でも同じである。
ｅｘｔ．ＺＣＡＳ，ｅｘｔ．ＺＷＥがＷＣＢＲのタイミ
ングで「Ｌ」レベルに立下げられ、信号ＺＣＢＲＳ，Ｗ
ＣＢＲはそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにな
り、信号ＴＭ１が「Ｈ」レベルになりテストモードシグ
ネチャＴＭＳＩＧ１が「Ｈ」レベルになったものとす
る。ここまでは、従来でも本願発明でも同じである。
【００９０】次に、信号ｅｘｔ．ＺＲＡＳよりも先に信
号ｅｘｔ．ＺＣＡＳ，ｅｘｔ．ＺＷＥが「Ｈ」レベルに
立上げられると、信号ＺＣＢＲＳが「Ｈ」レベルになっ
てライト／リード制御回路８６が活性化される。次いで
信号ｅｘｔ．ＺＣＡＳが「Ｌ」レベルに立下げられると
メモリアレイ１０６からの読出データＲＤに従って信号
ＺＲＤＨ１，ＺＲＤＬ１のうちの一方が「Ｈ」レベルに
なり他方が「Ｌ」レベルになる。
号ｅｘｔ．ＺＣＡＳ，ｅｘｔ．ＺＷＥが「Ｈ」レベルに
立上げられると、信号ＺＣＢＲＳが「Ｈ」レベルになっ
てライト／リード制御回路８６が活性化される。次いで
信号ｅｘｔ．ＺＣＡＳが「Ｌ」レベルに立下げられると
メモリアレイ１０６からの読出データＲＤに従って信号
ＺＲＤＨ１，ＺＲＤＬ１のうちの一方が「Ｈ」レベルに
なり他方が「Ｌ」レベルになる。
【００９１】従来のＤＲＡＭでは、信号ＺＲＤＬ１が
「Ｌ」レベルになり信号ＴＭ１が「Ｈ」レベルになる
と、読出データＤ１とテストモードシグネチャＴＭＳＩ
Ｇ１の衝突が生じていた。すなわち、図２０のバッファ
１３３ａでは、信号ＺＲＤＬ１が「Ｌ」レベルになり信
号ＴＭＳＩＧ１が「Ｈ」レベルになると、ＮチャネルＭ
ＯＳトランジスタ１５９，１６０がともに導通し、電源
電位ＶＣＣのラインからＮチャネルＭＯＳトランジスタ
１５９，１６０を介して接地電位ＧＮＤのラインに貫通
電流が流れてしまう。
「Ｌ」レベルになり信号ＴＭ１が「Ｈ」レベルになる
と、読出データＤ１とテストモードシグネチャＴＭＳＩ
Ｇ１の衝突が生じていた。すなわち、図２０のバッファ
１３３ａでは、信号ＺＲＤＬ１が「Ｌ」レベルになり信
号ＴＭＳＩＧ１が「Ｈ」レベルになると、ＮチャネルＭ
ＯＳトランジスタ１５９，１６０がともに導通し、電源
電位ＶＣＣのラインからＮチャネルＭＯＳトランジスタ
１５９，１６０を介して接地電位ＧＮＤのラインに貫通
電流が流れてしまう。
【００９２】これに対して本願のＤＲＡＭでは、信号ｅ
ｘｔ．ＺＲＡＳよりも信号ｅｘｔ．ＺＣＡＳが先に
「Ｈ」レベルに立上げられて信号ＺＣＢＲＳが「Ｈ」レ
ベルに立上がると、テストモードシグネチャ発生回路４
８が非活性化されてテストモードシグネチャＴＭＳＩＧ
１が「Ｌ」レベルになる。したがって、バッファ４９ａ
のＮチャネルＭＯＳトランジスタ７８，７９のうちＮチ
ャネルＭＯＳトランジスタ７９しか導通しないので、貫
通電流が流れることはない。
ｘｔ．ＺＲＡＳよりも信号ｅｘｔ．ＺＣＡＳが先に
「Ｈ」レベルに立上げられて信号ＺＣＢＲＳが「Ｈ」レ
ベルに立上がると、テストモードシグネチャ発生回路４
８が非活性化されてテストモードシグネチャＴＭＳＩＧ
１が「Ｌ」レベルになる。したがって、バッファ４９ａ
のＮチャネルＭＯＳトランジスタ７８，７９のうちＮチ
ャネルＭＯＳトランジスタ７９しか導通しないので、貫
通電流が流れることはない。
【００９３】図１３は、この実施の形態の変更例１によ
るＤＲＡＭの出力バッファ４９ａ′の構成を示す回路ブ
ロック図であって、図８と対比される図である。図１３
を参照して、この出力バッファ４９ａ′が図８の出力バ
ッファ４９ａと異なる点は、インバータ７４の代わりに
インバータ８７およびＮＡＮＤゲート８８が設けられて
いる点である。テストモードシグネチャＴＭＳＩＧ１
は、インバータ８７を介してＮＡＮＤゲート８８の一方
入力ノードに入力される。信号ＺＲＤＬ１は、インバー
タ７３を介してＮＡＮＤゲート８８の他方入力ノードに
入力される。ＮＡＮＤゲート８８の出力信号ＺＯＤＬ１
は、インバータ７５を介してＮチャネルＭＯＳトランジ
スタ７９のゲートに入力される。
るＤＲＡＭの出力バッファ４９ａ′の構成を示す回路ブ
ロック図であって、図８と対比される図である。図１３
を参照して、この出力バッファ４９ａ′が図８の出力バ
ッファ４９ａと異なる点は、インバータ７４の代わりに
インバータ８７およびＮＡＮＤゲート８８が設けられて
いる点である。テストモードシグネチャＴＭＳＩＧ１
は、インバータ８７を介してＮＡＮＤゲート８８の一方
入力ノードに入力される。信号ＺＲＤＬ１は、インバー
タ７３を介してＮＡＮＤゲート８８の他方入力ノードに
入力される。ＮＡＮＤゲート８８の出力信号ＺＯＤＬ１
は、インバータ７５を介してＮチャネルＭＯＳトランジ
スタ７９のゲートに入力される。
【００９４】テストモードシグネチャＴＭＳＩＧ１が
「Ｈ」レベルになると、ＮＡＮＤゲート８８の出力信号
ＺＯＤＬ１が「Ｈ」レベルに固定される。したがって、
テストモードシグネチャＴＭＳＩＧ１が「Ｈ」レベルの
期間に信号ＺＲＤＬ１が「Ｌ」レベルになってもＮチャ
ネルＭＯＳトランジスタ７９が導通することはなく、貫
通電流が流れることはない。この変更例１では、貫通電
流が流れるのを一層確実に防止できる。
「Ｈ」レベルになると、ＮＡＮＤゲート８８の出力信号
ＺＯＤＬ１が「Ｈ」レベルに固定される。したがって、
テストモードシグネチャＴＭＳＩＧ１が「Ｈ」レベルの
期間に信号ＺＲＤＬ１が「Ｌ」レベルになってもＮチャ
ネルＭＯＳトランジスタ７９が導通することはなく、貫
通電流が流れることはない。この変更例１では、貫通電
流が流れるのを一層確実に防止できる。
【００９５】図１４は、この実施の形態の変更例２によ
るＤＲＡＭのテストモードシグネチャ発生回路９０の構
成を示す回路ブロック図であって、図７と対比される図
である。図１４を参照して、このテストモードシグネチ
ャ発生回路９０が図７のテストモードシグネチャ発生回
路４８と異なる点は、ＮＯＲゲート９１〜９４およびイ
ンバータ９５〜９８が追加されている点である。
るＤＲＡＭのテストモードシグネチャ発生回路９０の構
成を示す回路ブロック図であって、図７と対比される図
である。図１４を参照して、このテストモードシグネチ
ャ発生回路９０が図７のテストモードシグネチャ発生回
路４８と異なる点は、ＮＯＲゲート９１〜９４およびイ
ンバータ９５〜９８が追加されている点である。
【００９６】このＤＲＡＭでは、４つの外部アドレス信
号（たとえばｅｘｔ．Ａ２〜ｅｘｔ．Ａ５）の論理レベ
ルの組合せ（００００〜１１１１）によって１６種類の
テストモードが設定可能になっている。１６種類のテス
トモードに対応して信号ＴＭ１〜ＴＭ１６が生成され
る。信号ＴＭ１〜ＴＭ１６は、図５で示したアドレス判
定回路６と同様の構成のアドレス判定回路によって生成
される。ＮＯＲゲート９１は、奇数番の信号ＴＭ１，Ｔ
Ｍ３，…，ＴＭ１５を受ける。ＮＯＲゲート９２は、信
号ＴＭ２，ＴＭ３，ＴＭ６，ＴＭ７，ＴＭ１０，ＴＭ１
１，ＴＭ１４，ＴＭ１５を受ける。ＮＯＲゲート９３
は、信号ＴＭ４〜ＴＭ７，ＴＭ１２〜ＴＭ１５を受け
る。ＮＯＲゲート９４は、信号ＴＭ８〜ＴＭ１５を受け
る。ＮＯＲゲート９１〜９４の出力信号は、それぞれイ
ンバータ９５〜９８で反転されてＮＡＮＤゲート６３〜
６６の他方入力ノードに入力される。
号（たとえばｅｘｔ．Ａ２〜ｅｘｔ．Ａ５）の論理レベ
ルの組合せ（００００〜１１１１）によって１６種類の
テストモードが設定可能になっている。１６種類のテス
トモードに対応して信号ＴＭ１〜ＴＭ１６が生成され
る。信号ＴＭ１〜ＴＭ１６は、図５で示したアドレス判
定回路６と同様の構成のアドレス判定回路によって生成
される。ＮＯＲゲート９１は、奇数番の信号ＴＭ１，Ｔ
Ｍ３，…，ＴＭ１５を受ける。ＮＯＲゲート９２は、信
号ＴＭ２，ＴＭ３，ＴＭ６，ＴＭ７，ＴＭ１０，ＴＭ１
１，ＴＭ１４，ＴＭ１５を受ける。ＮＯＲゲート９３
は、信号ＴＭ４〜ＴＭ７，ＴＭ１２〜ＴＭ１５を受け
る。ＮＯＲゲート９４は、信号ＴＭ８〜ＴＭ１５を受け
る。ＮＯＲゲート９１〜９４の出力信号は、それぞれイ
ンバータ９５〜９８で反転されてＮＡＮＤゲート６３〜
６６の他方入力ノードに入力される。
【００９７】信号φ６７が「Ｈ」レベルになるとテスト
モードシグネチャ発生回路９０が活性化され、テスト信
号ＴＭ１〜ＴＭ１５がＮＯＲゲート９１〜９４、インバ
ータ９５〜９８、ＮＡＮＤゲート６３〜６６およびイン
バータ５６〜５９を通過してテストモードシグネチャＴ
ＭＳＩＧ１〜ＴＭＳＩＧ４となる。４つのテストモード
シグネチャＴＭＳＩＧ〜ＴＭＳＩＧ４の論理レベルの組
合せ（０００１〜１１１１）で１５種類のテストモード
シグネチャを出力することができる。
モードシグネチャ発生回路９０が活性化され、テスト信
号ＴＭ１〜ＴＭ１５がＮＯＲゲート９１〜９４、インバ
ータ９５〜９８、ＮＡＮＤゲート６３〜６６およびイン
バータ５６〜５９を通過してテストモードシグネチャＴ
ＭＳＩＧ１〜ＴＭＳＩＧ４となる。４つのテストモード
シグネチャＴＭＳＩＧ〜ＴＭＳＩＧ４の論理レベルの組
合せ（０００１〜１１１１）で１５種類のテストモード
シグネチャを出力することができる。
【００９８】たとえば信号ＴＭ１が「Ｈ」レベルで信号
ＴＭ２〜ＴＭ１５が「Ｌ」レベルの場合は、テストモー
ドシグネチャＴＭＳＩＧ１が「Ｈ」レベルでテストモー
ドシグネチャＴＭＳＩＧ２〜ＴＭＳＩＧ４が「Ｌ」レベ
ルとなり（０００１）、信号ＴＭ１〜ＴＭ１４が「Ｌ」
レベルで信号ＴＭ１５が「Ｈ」レベルの場合はテストモ
ードシグネチャＴＭＳＩＧ１〜ＴＭＳＩＧ４がともに
「Ｈ」レベルとなる（１１１１）。さらに、テストモー
ドシグネチャＴＭＳＩＧ１〜ＴＭＳＩＧ４がともに
「Ｌ」レベルのとき（００００）もシグネチャ出力とみ
なせば、４ビットのテストモードシグネチャＴＭＳＩＧ
１〜ＴＭＳＩＧ４によって１６種類のテストモードが特
定される。
ＴＭ２〜ＴＭ１５が「Ｌ」レベルの場合は、テストモー
ドシグネチャＴＭＳＩＧ１が「Ｈ」レベルでテストモー
ドシグネチャＴＭＳＩＧ２〜ＴＭＳＩＧ４が「Ｌ」レベ
ルとなり（０００１）、信号ＴＭ１〜ＴＭ１４が「Ｌ」
レベルで信号ＴＭ１５が「Ｈ」レベルの場合はテストモ
ードシグネチャＴＭＳＩＧ１〜ＴＭＳＩＧ４がともに
「Ｈ」レベルとなる（１１１１）。さらに、テストモー
ドシグネチャＴＭＳＩＧ１〜ＴＭＳＩＧ４がともに
「Ｌ」レベルのとき（００００）もシグネチャ出力とみ
なせば、４ビットのテストモードシグネチャＴＭＳＩＧ
１〜ＴＭＳＩＧ４によって１６種類のテストモードが特
定される。
【００９９】なお、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
【０１００】
【発明の効果】以上のように、請求項１に係る発明で
は、出力バッファは、第１の内部データ信号およびテス
トモードシグネチャのうちの少なくとも一方が活性化レ
ベルにされたことに応じて第３の内部データ信号を活性
化レベルにする論理回路と、第１の電源電圧のラインと
データ出力端子との間に接続され、第３の内部データ信
号が活性化レベルにされたことに応じて導通する第１の
トランジスタと、データ出力端子と第２の電源電位のラ
インとの間に接続され、第２の内部データ信号が活性化
レベルにされたことに応じて導通する第２のトランジス
タとを含む。したがって、第１のトランジスタは第１の
内部データ信号とテストモードシグネチャの両方で共用
されるので、第１の内部データ信号用のトランジスタと
テストモードシグネチャ用のトランジスタとが別々設け
られていた従来に比べレイアウト面積が小さくてすむ。
は、出力バッファは、第１の内部データ信号およびテス
トモードシグネチャのうちの少なくとも一方が活性化レ
ベルにされたことに応じて第３の内部データ信号を活性
化レベルにする論理回路と、第１の電源電圧のラインと
データ出力端子との間に接続され、第３の内部データ信
号が活性化レベルにされたことに応じて導通する第１の
トランジスタと、データ出力端子と第２の電源電位のラ
インとの間に接続され、第２の内部データ信号が活性化
レベルにされたことに応じて導通する第２のトランジス
タとを含む。したがって、第１のトランジスタは第１の
内部データ信号とテストモードシグネチャの両方で共用
されるので、第１の内部データ信号用のトランジスタと
テストモードシグネチャ用のトランジスタとが別々設け
られていた従来に比べレイアウト面積が小さくてすむ。
【０１０１】請求項２に係る発明では、請求項１に係る
発明の出力バッファは、さらに、第３の内部データ信号
が活性化レベルにされたことに応じて、第１の電源電位
から昇圧された昇圧電位を第１のトランジスタの入力電
極に与えて第１のトランジスタを導通させる昇圧電位発
生回路を含む。この場合は、昇圧電位発生回路は第１の
内部データ信号およびテストモードシグネチャのうちの
少なくとも一方が活性化レベルにされたことに応じて昇
圧電位を出力するので、第１の内部データ信号用の昇圧
電位発生回路のみが設けられていた従来に比べ、高レベ
ルのテストモードシグネチャを出力できる。
発明の出力バッファは、さらに、第３の内部データ信号
が活性化レベルにされたことに応じて、第１の電源電位
から昇圧された昇圧電位を第１のトランジスタの入力電
極に与えて第１のトランジスタを導通させる昇圧電位発
生回路を含む。この場合は、昇圧電位発生回路は第１の
内部データ信号およびテストモードシグネチャのうちの
少なくとも一方が活性化レベルにされたことに応じて昇
圧電位を出力するので、第１の内部データ信号用の昇圧
電位発生回路のみが設けられていた従来に比べ、高レベ
ルのテストモードシグネチャを出力できる。
【０１０２】請求項３に係る発明では、請求項１または
２に係る発明の出力バッファは、テストモードシグネチ
ャが活性化レベルにされたことに応じて第２の内部デー
タ信号が活性化レベルの場合でも第２のトランジスタを
非導通状態に固定する制御回路をさらに含む。したがっ
て、テストモードシグネチャと読出データが衝突して出
力バッファに貫通電流が流れることが防止される。
２に係る発明の出力バッファは、テストモードシグネチ
ャが活性化レベルにされたことに応じて第２の内部デー
タ信号が活性化レベルの場合でも第２のトランジスタを
非導通状態に固定する制御回路をさらに含む。したがっ
て、テストモードシグネチャと読出データが衝突して出
力バッファに貫通電流が流れることが防止される。
【０１０３】請求項４に係る発明では、請求項１から３
のいずれかに係る発明のメモリアレイ、読出回路、第１
の信号発生回路および出力バッファはＮ組（ただし、Ｎ
は２以上の整数である）設けられ、第２の信号発生回路
は、それぞれが、予め定められた複数の外部アドレス信
号が予め定められた第１〜第Ｎの論理レベルの組合せに
されたことに応じて、第１〜第Ｎのテストモードを設定
するための第１〜第Ｎのテスト信号を活性化レベルにす
る第１〜第Ｎのアドレス判定回路と、第１〜第Ｎのテス
ト信号を第１〜第Ｎのテストモードシグネチャとしてそ
れぞれＮ組の出力バッファに与えるテストモードシグネ
チャ発生回路とを含む。この場合は、Ｎ種類のテストモ
ードシグネチャをそれぞれＮ組のデータ出力端子に出力
することができる。
のいずれかに係る発明のメモリアレイ、読出回路、第１
の信号発生回路および出力バッファはＮ組（ただし、Ｎ
は２以上の整数である）設けられ、第２の信号発生回路
は、それぞれが、予め定められた複数の外部アドレス信
号が予め定められた第１〜第Ｎの論理レベルの組合せに
されたことに応じて、第１〜第Ｎのテストモードを設定
するための第１〜第Ｎのテスト信号を活性化レベルにす
る第１〜第Ｎのアドレス判定回路と、第１〜第Ｎのテス
ト信号を第１〜第Ｎのテストモードシグネチャとしてそ
れぞれＮ組の出力バッファに与えるテストモードシグネ
チャ発生回路とを含む。この場合は、Ｎ種類のテストモ
ードシグネチャをそれぞれＮ組のデータ出力端子に出力
することができる。
【０１０４】請求項５に係る発明では、請求項１から３
のいずれかに係る発明のメモリアレイ、読出回路、第１
の信号発生回路および出力バッファは、Ｎ組（ただし、
Ｎは２以上の整数である）設けられ、第２の信号発生回
路は、それぞれが、予め定められた複数の外部アドレス
信号が予め定められた第１〜第Ｍ（ただし、ＭはＮより
も大きな整数である）の論理レベルの組合せにされたこ
とに応じて、第１〜第Ｍのテストモードを設定するため
の第１〜第Ｍのテスト信号を活性化レベルにする第１〜
第Ｍのアドレス判定回路と、第１〜第Ｍのテスト信号の
うちの活性化レベルにされたテスト信号の番号を示すＮ
ビットのテストモードシグネチャを生成し、それぞれＮ
組の出力バッファに与えるテストモードシグネチャ発生
回路とを含む。この場合は、Ｍ種類のテストモードのう
ちの設定されているテストモードを示すＮビットのテス
トモードシグネチャをそれぞれＮ組のデータ出力端子に
出力することができる。
のいずれかに係る発明のメモリアレイ、読出回路、第１
の信号発生回路および出力バッファは、Ｎ組（ただし、
Ｎは２以上の整数である）設けられ、第２の信号発生回
路は、それぞれが、予め定められた複数の外部アドレス
信号が予め定められた第１〜第Ｍ（ただし、ＭはＮより
も大きな整数である）の論理レベルの組合せにされたこ
とに応じて、第１〜第Ｍのテストモードを設定するため
の第１〜第Ｍのテスト信号を活性化レベルにする第１〜
第Ｍのアドレス判定回路と、第１〜第Ｍのテスト信号の
うちの活性化レベルにされたテスト信号の番号を示すＮ
ビットのテストモードシグネチャを生成し、それぞれＮ
組の出力バッファに与えるテストモードシグネチャ発生
回路とを含む。この場合は、Ｍ種類のテストモードのう
ちの設定されているテストモードを示すＮビットのテス
トモードシグネチャをそれぞれＮ組のデータ出力端子に
出力することができる。
【０１０５】請求項６に係る発明では、第２の信号発生
回路は、第２および第３の外部制御信号が活性化レベル
にされた後に第１の外部制御信号が活性化レベルにされ
たことに応じて活性化され、複数の外部アドレス信号の
うちの予め定められた複数の外部アドレス信号が予め定
められた論理レベルの組合せにされたことに応じて、テ
ストモードが設定されていることを示すテストモードシ
グネチャを活性化レベルにし、第２の外部制御信号が非
活性化レベルにされたことに応じてテストモードシグネ
チャを非活性化レベルにする。したがって、第２の外部
制御信号が再び活性化レベルにされて第２の内部データ
信号が活性化レベルにされた場合でも、テストモードシ
グネチャと第２の内部データ信号とが衝突することはな
い。
回路は、第２および第３の外部制御信号が活性化レベル
にされた後に第１の外部制御信号が活性化レベルにされ
たことに応じて活性化され、複数の外部アドレス信号の
うちの予め定められた複数の外部アドレス信号が予め定
められた論理レベルの組合せにされたことに応じて、テ
ストモードが設定されていることを示すテストモードシ
グネチャを活性化レベルにし、第２の外部制御信号が非
活性化レベルにされたことに応じてテストモードシグネ
チャを非活性化レベルにする。したがって、第２の外部
制御信号が再び活性化レベルにされて第２の内部データ
信号が活性化レベルにされた場合でも、テストモードシ
グネチャと第２の内部データ信号とが衝突することはな
い。
【０１０６】請求項７に係る発明では、請求項６に係る
発明の第２の信号発生回路は、予め定められた複数の外
部アドレス信号が予め定められた論理レベルの組合せに
されたことに応じてテスト信号を活性化レベルにするア
ドレス判定回路と、アドレス判定回路から出力されたテ
スト信号をテストモードシグネチャとして出力バッファ
に与え、第１の外部制御信号が活性化レベルであるとき
に第２の外部制御信号が非活性化レベルにされたことに
応じてテストモードシグネチャを非活性化レベルにする
テストモードシグネチャ発生回路とを含む。この場合
は、第２の信号発生回路を容易に構成できる。
発明の第２の信号発生回路は、予め定められた複数の外
部アドレス信号が予め定められた論理レベルの組合せに
されたことに応じてテスト信号を活性化レベルにするア
ドレス判定回路と、アドレス判定回路から出力されたテ
スト信号をテストモードシグネチャとして出力バッファ
に与え、第１の外部制御信号が活性化レベルであるとき
に第２の外部制御信号が非活性化レベルにされたことに
応じてテストモードシグネチャを非活性化レベルにする
テストモードシグネチャ発生回路とを含む。この場合
は、第２の信号発生回路を容易に構成できる。
【０１０７】請求項８に係る発明では、請求項６に係る
発明のメモリアレイ、読出回路、第１の信号発生回路お
よび出力バッファは、Ｎ組（ただし、Ｎは２以上の整数
である）設けられ、第２の信号発生回路は、それぞれ
が、予め定められた複数の外部アドレス信号が予め定め
られた第１〜第Ｎの論理レベルの組合せにされたことに
応じて第１〜第Ｎのテスト信号を活性化レベルにする第
１〜第Ｎのアドレス判定回路と、第１〜第Ｎのテスト信
号を第１〜第ＮのテストモードシグネチャとしてＮ組の
出力バッファに与え、第１の外部制御信号が活性化レベ
ルであるときに第２の外部制御信号が非活性化レベルに
されたことに応じて第１〜第Ｎのテストモードシグネチ
ャの各々を非活性化レベルにするテストモードシグネチ
ャ発生回路とを含む。この場合は、Ｎ種類のテストモー
ドシグネチャをそれぞれＮ個のデータ出力端子に出力で
きる。
発明のメモリアレイ、読出回路、第１の信号発生回路お
よび出力バッファは、Ｎ組（ただし、Ｎは２以上の整数
である）設けられ、第２の信号発生回路は、それぞれ
が、予め定められた複数の外部アドレス信号が予め定め
られた第１〜第Ｎの論理レベルの組合せにされたことに
応じて第１〜第Ｎのテスト信号を活性化レベルにする第
１〜第Ｎのアドレス判定回路と、第１〜第Ｎのテスト信
号を第１〜第ＮのテストモードシグネチャとしてＮ組の
出力バッファに与え、第１の外部制御信号が活性化レベ
ルであるときに第２の外部制御信号が非活性化レベルに
されたことに応じて第１〜第Ｎのテストモードシグネチ
ャの各々を非活性化レベルにするテストモードシグネチ
ャ発生回路とを含む。この場合は、Ｎ種類のテストモー
ドシグネチャをそれぞれＮ個のデータ出力端子に出力で
きる。
【０１０８】請求項９に係る発明では、請求項６に係る
発明のメモリアレイ、読出回路、第１の信号発生回路お
よび出力バッファはＮ組（ただし、２以上の整数であ
る）設けられ、第２の信号発生回路は、それぞれが、予
め定められた複数の外部アドレ信号が予め定められた第
１〜第Ｍ（ただし、ＭはＮよりも大きな整数である）の
論理レベルの組合せにされたことに応じて第１〜第Ｍの
テスト信号を活性化レベルにする第１〜第Ｍのアドレス
判定回路と、活性化レベルにされたテスト信号の番号を
示すＮビットのテストモードシグネチャを生成してＮ組
の出力バッファに与え、第１の外部制御信号が活性化レ
ベルであるときに第２の外部制御信号が非活性化レベル
にされたことに応じてＮビットのテストモードシグネチ
ャの各々を非活性化レベルにするテストモードシグネチ
ャ発生回路とを含む。この場合は、Ｍ種類のテストモー
ドのうちの設定されているテストモードを示すＮビット
のテストモードシグネチャをそれぞれＮ個のデータ出力
端子に出力することができる。
発明のメモリアレイ、読出回路、第１の信号発生回路お
よび出力バッファはＮ組（ただし、２以上の整数であ
る）設けられ、第２の信号発生回路は、それぞれが、予
め定められた複数の外部アドレ信号が予め定められた第
１〜第Ｍ（ただし、ＭはＮよりも大きな整数である）の
論理レベルの組合せにされたことに応じて第１〜第Ｍの
テスト信号を活性化レベルにする第１〜第Ｍのアドレス
判定回路と、活性化レベルにされたテスト信号の番号を
示すＮビットのテストモードシグネチャを生成してＮ組
の出力バッファに与え、第１の外部制御信号が活性化レ
ベルであるときに第２の外部制御信号が非活性化レベル
にされたことに応じてＮビットのテストモードシグネチ
ャの各々を非活性化レベルにするテストモードシグネチ
ャ発生回路とを含む。この場合は、Ｍ種類のテストモー
ドのうちの設定されているテストモードを示すＮビット
のテストモードシグネチャをそれぞれＮ個のデータ出力
端子に出力することができる。
【０１０９】請求項１０に係る発明では、第２の信号発
生回路は、第１の内部制御信号が活性化レベルにされる
テストモードセット期間に活性化され、予め定められた
複数の外部アドレス信号が予め定められた論理レベルの
組合せにされたことに応じてテスト信号を活性化レベル
にするアドレス判定回路と、第２の内部制御信号が活性
化レベルにされるテストモードシグネチャ出力期間に活
性化され、テスト信号をテストモードシグネチャとして
出力バッファに与えるテストモードシグネチャ発生回路
とを含む。したがって、テストモードを設定するための
テストモード設定期間とテストモードシグネチャを出力
する出力期間とを分け、第２の内部制御信号を非活性化
レベルにしている限りテストモードシグネチャは出力さ
れないので、テストモードシグネチャと読出データの衝
突を防止することができる。
生回路は、第１の内部制御信号が活性化レベルにされる
テストモードセット期間に活性化され、予め定められた
複数の外部アドレス信号が予め定められた論理レベルの
組合せにされたことに応じてテスト信号を活性化レベル
にするアドレス判定回路と、第２の内部制御信号が活性
化レベルにされるテストモードシグネチャ出力期間に活
性化され、テスト信号をテストモードシグネチャとして
出力バッファに与えるテストモードシグネチャ発生回路
とを含む。したがって、テストモードを設定するための
テストモード設定期間とテストモードシグネチャを出力
する出力期間とを分け、第２の内部制御信号を非活性化
レベルにしている限りテストモードシグネチャは出力さ
れないので、テストモードシグネチャと読出データの衝
突を防止することができる。
【０１１０】請求項１１に係る発明では、請求項１０に
係る発明の第２の信号発生回路は、さらに、第２および
第３の外部制御信号が活性化レベルにされた後に第１の
外部制御信号が活性化レベルにされたことに応じて活性
化され、予め定められた外部アドレス信号が第１の論理
レベルにされていることに応じて第１の内部制御信号を
活性化レベルにし、予め定められた外部アドレス信号が
第２の論理レベルにされていることに応じて第２の内部
制御信号を活性化レベルにする内部制御信号発生回路を
含む。この場合は、第１および第２の内部制御信号を容
易に生成できる。
係る発明の第２の信号発生回路は、さらに、第２および
第３の外部制御信号が活性化レベルにされた後に第１の
外部制御信号が活性化レベルにされたことに応じて活性
化され、予め定められた外部アドレス信号が第１の論理
レベルにされていることに応じて第１の内部制御信号を
活性化レベルにし、予め定められた外部アドレス信号が
第２の論理レベルにされていることに応じて第２の内部
制御信号を活性化レベルにする内部制御信号発生回路を
含む。この場合は、第１および第２の内部制御信号を容
易に生成できる。
【０１１１】請求項１２に係る発明では、請求項１１に
係る発明の内部制御信号発生回路は、第１の外部制御信
号が活性化レベルであるときに第２の外部制御信号が非
活性化レベルにされたことに応じて、予め定められた外
部アドレス信号が第２の論理レベルにされている場合で
も第２の内部制御信号を非活性化レベルにする。この場
合は、第２の外部制御信号が再び活性化レベルにされて
第２の内部データ信号が活性化レベルにされた場合で
も、テストモードシグネチャと第２の内部データ信号と
は衝突することはない。
係る発明の内部制御信号発生回路は、第１の外部制御信
号が活性化レベルであるときに第２の外部制御信号が非
活性化レベルにされたことに応じて、予め定められた外
部アドレス信号が第２の論理レベルにされている場合で
も第２の内部制御信号を非活性化レベルにする。この場
合は、第２の外部制御信号が再び活性化レベルにされて
第２の内部データ信号が活性化レベルにされた場合で
も、テストモードシグネチャと第２の内部データ信号と
は衝突することはない。
【０１１２】請求項１３に係る発明では、請求項１０か
ら１２のいずれかに係る発明のメモリアレイ、読出回
路、第１の信号発生回路および出力バッファは、Ｎ組
（ただし、Ｎは２以上の整数である）設けられ、第２の
信号発生回路は、それぞれが、テストモード設定期間に
活性化され、予め定められた複数の外部アドレス信号が
予め定められた第１〜第Ｎの論理レベルの組合せにされ
たことに応じて、第１〜第Ｎのテストモードを活性化レ
ベルにする第１〜第Ｎのアドレス判定回路と、テストモ
ードシグネチャ出力期間に活性化され、第１〜第Ｎのテ
スト信号を第１〜第Ｎのテストモードシグネチャとして
それぞれＮ組の出力バッファに与えるテストモードシグ
ネチャ発生回路とを含む。この場合は、Ｎ種類のテスト
モードシグネチャをそれぞれＮ個のデータ出力端子に出
力することができる。
ら１２のいずれかに係る発明のメモリアレイ、読出回
路、第１の信号発生回路および出力バッファは、Ｎ組
（ただし、Ｎは２以上の整数である）設けられ、第２の
信号発生回路は、それぞれが、テストモード設定期間に
活性化され、予め定められた複数の外部アドレス信号が
予め定められた第１〜第Ｎの論理レベルの組合せにされ
たことに応じて、第１〜第Ｎのテストモードを活性化レ
ベルにする第１〜第Ｎのアドレス判定回路と、テストモ
ードシグネチャ出力期間に活性化され、第１〜第Ｎのテ
スト信号を第１〜第Ｎのテストモードシグネチャとして
それぞれＮ組の出力バッファに与えるテストモードシグ
ネチャ発生回路とを含む。この場合は、Ｎ種類のテスト
モードシグネチャをそれぞれＮ個のデータ出力端子に出
力することができる。
【０１１３】請求項１４に係る発明では、請求項１０か
ら１２のいずれかに係る発明のメモリアレイ、読出回
路、第１の信号発生回路および出力バッファは、Ｎ組
（ただし、Ｎは２以上の整数である）設けられ、第２の
信号発生回路は、それぞれが、テストモード設定期間に
活性化され、予め定められた複数の外部アドレス信号が
予め定められた第１〜第Ｍ（ただし、ＭはＮよりも大き
な整数である）の論理レベルの組合せにされたことに応
じて、第１〜第Ｍのテスト信号を活性化レベルにする第
１〜第Ｍのアドレス判定回路と、テストモードシグネチ
ャ出力期間に活性化され、活性化レベルにされたテスト
信号の番号を示すＮビットのテストモードシグネチャを
生成し、Ｎ組の出力バッファに与えるテストモードシグ
ネチャ発生回路とを含む。この場合は、Ｍ種類のテスト
モードのうちの設定されているテストモードを示すＮビ
ットのテストモードシグネチャをそれぞれＮ個のデータ
出力端子に出力することができる。
ら１２のいずれかに係る発明のメモリアレイ、読出回
路、第１の信号発生回路および出力バッファは、Ｎ組
（ただし、Ｎは２以上の整数である）設けられ、第２の
信号発生回路は、それぞれが、テストモード設定期間に
活性化され、予め定められた複数の外部アドレス信号が
予め定められた第１〜第Ｍ（ただし、ＭはＮよりも大き
な整数である）の論理レベルの組合せにされたことに応
じて、第１〜第Ｍのテスト信号を活性化レベルにする第
１〜第Ｍのアドレス判定回路と、テストモードシグネチ
ャ出力期間に活性化され、活性化レベルにされたテスト
信号の番号を示すＮビットのテストモードシグネチャを
生成し、Ｎ組の出力バッファに与えるテストモードシグ
ネチャ発生回路とを含む。この場合は、Ｍ種類のテスト
モードのうちの設定されているテストモードを示すＮビ
ットのテストモードシグネチャをそれぞれＮ個のデータ
出力端子に出力することができる。
【図１】 この発明の一実施の形態によるＤＲＡＭのテ
ストモードの設定に関連する部分の構成を示すブロック
図である。
ストモードの設定に関連する部分の構成を示すブロック
図である。
【図２】 図１に示したＷＣＢＲ判定回路の構成を示す
回路図である。
回路図である。
【図３】 図２に示したＷＣＢＲ判定回路の動作を示す
タイムチャートである。
タイムチャートである。
【図４】 図１に示したスーパーＶＩＨ判定回路の構成
を示す回路ブロック図である。
を示す回路ブロック図である。
【図５】 図１に示したアドレス判定回路の構成を示す
回路図である。
回路図である。
【図６】 図１で説明したＤＲＡＭのテストモードシグ
ネチャの発生および出力に関連する部分の構成を示すブ
ロック図である。
ネチャの発生および出力に関連する部分の構成を示すブ
ロック図である。
【図７】 図６に示したテストモードシグネチャ発生回
路の構成を示す回路ブロック図である。
路の構成を示す回路ブロック図である。
【図８】 図６に示した出力バッファに含まれるバッフ
ァの構成を示す回路ブロック図である。
ァの構成を示す回路ブロック図である。
【図９】 図８に示したレベルシフタの構成を示す回路
図である。
図である。
【図１０】 図１〜図９に示したＤＲＡＭのテストモー
ドシグネチャに関連する部分の動作を示すタイムチャー
トである。
ドシグネチャに関連する部分の動作を示すタイムチャー
トである。
【図１１】 図１〜図１０で示したＤＲＡＭの効果を説
明するためのブロック図である。
明するためのブロック図である。
【図１２】 図１〜図１０で説明したＤＲＡＭの効果を
説明するためのタイムチャートである。
説明するためのタイムチャートである。
【図１３】 この実施の形態の変更例を示す回路ブロッ
ク図である。
ク図である。
【図１４】 この実施の形態の他の変更例を示す回路ブ
ロック図である。
ロック図である。
【図１５】 従来のＤＲＡＭの全体構成を示すブロック
図である。
図である。
【図１６】 図１５に示したＤＲＡＭに含まれるテスト
モードの設定に関連する部分の構成を示すブロック図で
ある。
モードの設定に関連する部分の構成を示すブロック図で
ある。
【図１７】 図１６に示したアドレス判定回路の構成を
示す回路図である。
示す回路図である。
【図１８】 図１５に示したＤＲＡＭに含まれるテスト
モードシグネチャの発生および出力に関連する部分の構
成を示すブロック図である。
モードシグネチャの発生および出力に関連する部分の構
成を示すブロック図である。
【図１９】 図１８に示したテストモードシグネチャ発
生回路の構成を示す回路図である。
生回路の構成を示す回路図である。
【図２０】 図１８に示した出力バッファに含まれるバ
ッファの構成を示す回路ブロック図である。
ッファの構成を示す回路ブロック図である。
【図２１】 図１６〜図２０で示したテストモードシグ
ネチャに関連する部分の動作を示すタイムチャートであ
る。
ネチャに関連する部分の動作を示すタイムチャートであ
る。
１〜３，５１〜５３，１１１〜１１３ 入力回路、４，
１１４ ＷＣＢＲ判定回路、５，１１５ スーパーＶＩ
Ｈ判定回路、６，１１６ アドレス判定回路、１１〜１
５，３５〜４０，５４〜５９，７１〜７５，８５，８
７，９５〜９８，１２１〜１２５，１４５〜１４８，１
５１〜１５６ インバータ、１６〜２３，６０〜６６，
８８，１４１〜１４４ ＮＡＮＤゲート、２４，４１〜
４３，１２６，１２７ ＡＮＤゲート、２５〜２８，６
８ フリップフロップ、３０ アドレス信号入力端子、
３１ レベル変換回路、３２ コンパレータ、３３，７
８，７９，８３，８４，１５９，１６０ ＮチャネルＭ
ＯＳトランジスタ、４４，４５，１２８，１２９ クロ
ックトインバータ、４６，４７，６７，７６，９１〜９
４，１３０，１３１ ＮＯＲゲート、４８，１３２ テ
ストモードシグネチャ発生回路、４９，１０９，１３３
出力バッファ、４９ａ，１３３ａ バッファ、７０，
１５０ データ入出力端子、７７，１５７ レベルシフ
タ、８１，８２ＰチャネルＭＯＳトランジスタ、８６
ライト／リード制御回路、１０１ クロック発生回路、
１０２ 行および列アドレスバッファ、１０３ 行デコ
ーダ、１０４ 列デコーダ、１０５ メモリマット、１
０６ メモリアレイ、１０７センスアンプ＋入出力制御
回路、１０８ 入力バッファ。
１１４ ＷＣＢＲ判定回路、５，１１５ スーパーＶＩ
Ｈ判定回路、６，１１６ アドレス判定回路、１１〜１
５，３５〜４０，５４〜５９，７１〜７５，８５，８
７，９５〜９８，１２１〜１２５，１４５〜１４８，１
５１〜１５６ インバータ、１６〜２３，６０〜６６，
８８，１４１〜１４４ ＮＡＮＤゲート、２４，４１〜
４３，１２６，１２７ ＡＮＤゲート、２５〜２８，６
８ フリップフロップ、３０ アドレス信号入力端子、
３１ レベル変換回路、３２ コンパレータ、３３，７
８，７９，８３，８４，１５９，１６０ ＮチャネルＭ
ＯＳトランジスタ、４４，４５，１２８，１２９ クロ
ックトインバータ、４６，４７，６７，７６，９１〜９
４，１３０，１３１ ＮＯＲゲート、４８，１３２ テ
ストモードシグネチャ発生回路、４９，１０９，１３３
出力バッファ、４９ａ，１３３ａ バッファ、７０，
１５０ データ入出力端子、７７，１５７ レベルシフ
タ、８１，８２ＰチャネルＭＯＳトランジスタ、８６
ライト／リード制御回路、１０１ クロック発生回路、
１０２ 行および列アドレスバッファ、１０３ 行デコ
ーダ、１０４ 列デコーダ、１０５ メモリマット、１
０６ メモリアレイ、１０７センスアンプ＋入出力制御
回路、１０８ 入力バッファ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 月川 靖彦 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 2G032 AA01 AA07 AE11 AE14 AG02 AG07 AK11 AK14 AL08 5B024 AA01 AA07 AA15 BA21 BA29 CA07 CA27 EA04 5L106 AA01 DD12 GG01 GG05
Claims (14)
- 【請求項１】 テストモードを有する半導体記憶装置で
あって、 複数のメモリセルを含むメモリアレイ、 読出モード時に外部アドレス信号に従って前記複数のメ
モリセルのうちのいずれかのメモリセルを選択し、その
メモリセルのデータを読出す読出回路、 前記読出回路によって読出されたデータが第１の論理に
あることに応じて第１の内部データ信号を活性化レベル
にし、該データが第２の論理であることに応じて第２の
内部データ信号を活性化レベルにする第１の信号発生回
路、 前記テストモードが設定されたことに応じてテストモー
ドシグネチャを活性化レベルにする第２の信号発生回
路、および前記第１の内部データ信号および前記テスト
モードシグネチャのうちの少なくとも一方が活性化レベ
ルにされたことに応じてデータ出力端子を第１の論理レ
ベルにし、前記第２の内部データ信号が活性化レベルに
されたことに応じて前記データ出力端子を第２の論理レ
ベルにする出力バッファを備え、 前記出力バッファは、 前記第１の内部データ信号および前記テストモードシグ
ネチャのうちの少なくとも一方が活性化レベルにされた
ことに応じて第３の内部データ信号を活性化レベルにす
る論理回路、 前記第１の電源電位のラインと前記データ出力端子との
間に接続され、前記第３の内部データ信号が活性化レベ
ルにされたことに応じて導通する第１のトランジスタ、
および前記データ出力端子と第２の電源電位のラインと
の間に接続され、前記第２の内部データ信号が活性化レ
ベルにされたことに応じて導通する第２のトランジスタ
を含む、半導体記憶装置。 - 【請求項２】 前記出力バッファは、さらに、前記第３
の内部データ信号が活性化レベルにされたことに応じ
て、前記第１の電源電位から昇圧された昇圧電位を前記
第１のトランジスタの入力電極に与えて前記第１のトラ
ンジスタを導通させる昇圧電位発生回路を含む、請求項
１に記載の半導体記憶装置。 - 【請求項３】 前記出力バッファは、さらに、前記テス
トモードシグネチャが活性化レベルにされたことに応じ
て、前記第２の内部データ信号が活性化レベルの場合で
も前記第２のトランジスタを非導通状態に固定する制御
回路を含む、請求項１または請求項２に記載の半導体記
憶装置。 - 【請求項４】 前記メモリアレイ、前記読出回路、前記
第１の信号発生回路および前記出力バッファは、Ｎ組
（ただし、Ｎは２以上の整数である）設けられ、 前記第２の信号発生回路は、 それぞれが、前記予め定められた複数の外部アドレス信
号が予め定められた第１〜第Ｎの論理レベルの組合せに
されたことに応じて、第１〜第Ｎのテストモードを設定
するための第１〜第Ｎのテスト信号を活性化レベルにす
る第１〜第Ｎのアドレス判定回路、および第１〜第Ｎの
テスト信号を第１〜第Ｎのテストモードシグネチャとし
てそれぞれＮ組の出力バッファに与えるテストモードシ
グネチャ発生回路を含む、請求項１から請求項３のいず
れかに記載の半導体記憶装置。 - 【請求項５】 前記メモリアレイ、前記読出回路、前記
第１の信号発生回路および前記出力バッファは、Ｎ組
（ただし、Ｎは２以上の整数である）設けられ、 前記第２の信号発生回路は、 それぞれが、前記予め定められた複数の外部アドレス信
号が予め定められた第１〜第Ｍ（ただし、ＭはＮよりも
大きな整数である）の論理レベルの組合せにされたこと
に応じて、第１〜第Ｍのテストモードを設定するための
第１〜第Ｍのテスト信号を活性化レベルにする第１〜第
Ｍのアドレス判定回路、および前記第１〜第Ｍのテスト
信号のうちの活性化レベルにされたテスト信号の番号を
示すＮビットのテストモードシグネチャを生成し、該Ｎ
ビットのテストモードシグネチャをそれぞれＮ組の出力
バッファに与えるテストモードシグネチャ発生回路を含
む、請求項１から請求項３のいずれかに記載の半導体記
憶装置。 - 【請求項６】 第１〜第３の外部制御信号および複数の
外部アドレス信号によって制御される半導体記憶装置で
あって、 複数のメモリセルを含むメモリアレイ、 前記第１の外部制御信号が活性化レベルにされた後に前
記第２の外部制御信号が活性化レベルにされたことに応
じて活性化され、前記複数の外部アドレス信号に従って
前記複数のメモリセルのうちのいずれかのメモリセルを
選択し、そのメモリセルのデータを読出す読出回路、 前記読出回路によって読出されたデータが第１の論理で
あることに応じて第１の内部データ信号を活性化レベル
にし、該データが第２の論理であることに応じて第２の
内部データ信号を活性化レベルにする第１の信号発生回
路、 前記第２および第３の外部制御信号が活性化レベルにさ
れた後に前記第１の外部制御信号が活性化レベルにされ
たことに応じて活性化され、前記複数の外部アドレス信
号のうちの予め定められた複数の外部アドレス信号が予
め定められた論理レベルの組合せにされたことに応じ
て、テストモードが設定されていることを示すテストモ
ードシグネチャを活性化レベルにし、前記第２の外部制
御信号が非活性化レベルにされたことに応じて該テスト
モードシグネチャを非活性化レベルにする第２の信号発
生回路、および前記第１の内部データ信号および前記テ
ストモードシグネチャのうちの少なくとも一方が活性化
レベルにされたことに応じてデータ出力端子を第１の論
理レベルにし、前記第２の内部データ信号が活性化レベ
ルにされたことに応じて前記データ出力端子を第２の論
理レベルにする出力バッファを備える、半導体記憶装
置。 - 【請求項７】 前記第２の信号発生回路は、 前記予め定められた複数の外部アドレス信号が予め定め
られた論理レベルの組合せにされたことに応じて、前記
テストモードを設定するためのテスト信号を活性化レベ
ルにするアドレス判定回路、および前記アドレス判定回
路から出力されたテスト信号を前記テストモードシグネ
チャとして前記出力バッファに与え、前記第１の外部制
御信号が活性化レベルであるときに前記第２の外部制御
信号が非活性化レベルにされたことに応じて前記テスト
モードシグネチャを非活性化レベルにするテストモード
シグネチャ発生回路を含む、請求項６に記載の半導体記
憶装置。 - 【請求項８】 前記メモリアレイ、前記読出回路、前記
第１の信号発生回路および前記出力バッファは、Ｎ組
（ただし、Ｎは２以上の整数である）設けられ、 前記第２の信号発生回路は、 それぞれが、前記予め定められた複数の外部アドレス信
号が予め定められた第１〜第Ｎの論理レベルの組合せに
されたことに応じて、第１〜第Ｎのテストモードを設定
するための第１〜第Ｎのテスト信号を活性化レベルにす
る第１〜第Ｎのアドレス判定回路、および前記第１〜第
Ｎのアドレス判定回路から出力された第１〜第Ｎのテス
ト信号を第１〜第ＮのテストモードシグネチャとしてＮ
組の出力バッファに与え、前記第１の外部制御信号が活
性化レベルであるときに前記第２の外部制御信号が非活
性化レベルにされたことに応じて前記第１〜第Ｎのテス
トモードシグネチャを非活性化レベルにするテストモー
ドシグネチャ発生回路を含む、請求項６に記載の半導体
記憶装置。 - 【請求項９】 前記メモリアレイ、前記読出回路、前記
第１の信号発生回路および前記出力バッファは、Ｎ組
（ただし、Ｎは２以上の整数である）設けられ、 前記第２の信号発生回路は、 それぞれが、前記予め定められた複数の外部アドレス信
号が予め定められた第１〜第Ｍ（ただし、ＭはＮよりも
大きな整数である）の論理レベルの組合せにされたこと
に応じて、第１〜第Ｍのテストモードを設定するための
第１〜第Ｍのテスト信号を活性化レベルにする第１〜第
Ｍのアドレス判定回路、および前記第１〜第Ｍのテスト
信号のうちの活性化レベルにされたテスト信号の番号を
示すＮビットのテストモードシグネチャを生成して該Ｎ
ビットのテストモードシグネチャをそれぞれＮ組の出力
バッファに与え、前記第１の外部制御信号が活性化レベ
ルであるときに前記第２の外部制御信号が非活性化レベ
ルにされたことに応じて前記Ｎビットのテストモードシ
グネチャの各々を非活性化レベルにするテストモードシ
グネチャ発生回路を含む、請求項６に記載の半導体記憶
装置。 - 【請求項１０】 第１〜第３の外部制御信号および複数
の外部アドレス信号によって制御される半導体記憶装置
であって、 複数のメモリセルを含むメモリアレイ、 前記第１の外部制御が活性化レベルにされた後に前記第
２の外部制御信号が活性化レベルにされたことに応じて
活性化され、前記複数の外部アドレス信号に従って前記
複数のメモリセルのうちのいずれかのメモリセルを選択
し、そのメモリセルのデータを読出す読出回路、 前記読出回路によって読出されたデータが第１の論理で
あることに応じて第１の内部データ信号を活性化レベル
にし、該データが第２の論理であることに応じて第２の
内部データ信号を活性化レベルにする第１の信号発生回
路、 前記第２および第３の外部制御信号が活性化レベルにさ
れた後に前記第１の外部制御信号が活性化レベルにされ
たことに応じて活性化され、前記複数の外部アドレス信
号のうちの予め定められた複数の外部アドレス信号が予
め定められた論理レベルの組合せにされたことに応じ
て、テストモードが設定されていることを示すテストモ
ードシグネチャを活性化レベルにする第２の信号発生回
路、および前記第１の内部データ信号および前記テスト
モードシグネチャのうちの少なくとも一方が活性化レベ
ルにされたことに応じてデータ出力端子を第１の論理レ
ベルにし、前記第２の内部データ信号が活性化レベルに
されたことに応じて前記データ出力端子を第２の論理レ
ベルにする出力バッファを備え、 前記第２の信号発生回路は、 第１の内部制御信号が活性化レベルにされるテストモー
ド設定期間に活性化され、前記予め定められた複数の外
部アドレス信号が予め定められた論理レベルの組合せに
されたことに応じて、前記テストモードを設定するため
のテスト信号を活性化レベルにするアドレス判定回路、
および第２の内部制御信号が活性化レベルにされるテス
トモードシグネチャ出力期間に活性化され、前記アドレ
ス判定回路から出力されたテスト信号を前記テストモー
ドシグネチャとして前記出力バッファに与えるテストモ
ードシグネチャ発生回路を含む、半導体記憶装置。 - 【請求項１１】 前記第２の信号発生回路は、さらに、
前記第２および第３の外部制御信号が活性化レベルにさ
れた後に前記第１の外部制御信号が活性化レベルにされ
たことに応じて活性化され、前記複数の外部アドレス信
号のうちの予め定められた複数の外部アドレス信号以外
の予め定められた外部アドレス信号が第１の論理レベル
にされていることに応じて前記第１の内部制御信号を活
性化レベルにし、前記予め定められた外部アドレス信号
が第２の論理レベルにされていることに応じて前記第２
の内部制御信号を活性化レベルにする内部制御信号発生
回路を含む、請求項１０に記載の半導体記憶装置。 - 【請求項１２】 前記内部制御信号発生回路は、前記第
１の外部制御信号が活性化レベルであるときに前記第２
の外部制御信号が非活性化レベルにされたことに応じ
て、前記予め定められた外部アドレス信号が第２の論理
レベルにされている場合でも前記第２の内部制御信号を
非活性化レベルにする、請求項１１に記載の半導体記憶
装置。 - 【請求項１３】 前記メモリアレイ、前記読出回路、前
記第１の信号発生回路および前記出力バッファは、Ｎ組
（ただし、Ｎは２以上の整数である）設けられ、 前記第２の信号発生回路は、 それぞれが、前記テストモード設定期間に活性化され、
前記予め定められた複数の外部アドレス信号が予め定め
られた第１〜第Ｎの論理レベルの組合せにされたことに
応じて、第１〜第Ｎのテストモードを設定するための第
１〜第Ｎのテスト信号を活性化レベルにする第１〜第Ｎ
のアドレス判定回路、および前記テストモードシグネチ
ャ出力期間に活性化され、前記第１〜第Ｎのアドレス判
定回路から出力された第１〜第Ｎのテスト信号を第１〜
第ＮのテストモードシグネチャとしてそれぞれＮ組の出
力バッファに与えるテストモードシグネチャ発生回路を
含む、請求項１０から請求項１２のいずれかに記載の半
導体記憶装置。 - 【請求項１４】 前記メモリアレイ、前記読出回路、前
記第１の信号発生回路および前記出力バッファは、Ｎ組
（ただし、Ｎは２以上の整数である）設けられ、 前記第２の信号発生回路は、 それぞれが、前記テストモード設定期間に活性化され、
前記予め定められた複数の外部アドレス信号が予め定め
られた第１〜第Ｍ（ただし、ＭはＮよりも大きな整数で
ある）の論理レベルの組合せにされたことに応じて、第
１〜第Ｍのテストモードを設定するための第１〜第Ｍの
テスト信号を活性化レベルにする第１〜第Ｍのアドレス
判定回路、および前記テストモードシグネチャ出力期間
に活性化され、前記第１〜第Ｍのテスト信号のうちの活
性化レベルにされたテスト信号の番号を示すＮビットの
テストモードシグネチャを生成し、該Ｎビットのテスト
モードシグネチャをそれぞれＮ組の出力バッファに与え
るテストモードシグネチャ発生回路を含む、請求項１０
から請求項１２のいずれかに記載の半導体記憶装置。
Priority Applications (3)
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| JP30865599A JP2001126498A (ja) | 1999-10-29 | 1999-10-29 | 半導体記憶装置 |
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Family Applications (1)
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| JP4141520B2 (ja) * | 1997-11-14 | 2008-08-27 | 株式会社ルネサステクノロジ | 同期型半導体記憶装置 |
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2000
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