JP3702158B2 - 半導体メモリ装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、一般に半導体メモリ装置およびメモリアクセスシステムに関し、特に、高速動作のために、4状態を有するアドレス信号を使用した半導体メモリ装置に関する。
【0002】
【従来の技術】
近年、半導体メモリは様々な産業機器において広く使用されている。特に、ダイナミックランダムアクセスメモリ(以下「DRAM」という)は、他の半導体メモリ、たとえばスタティックランダムアクセスメモリ(以下「SRAM」という)と比較して大きな記憶容量を有しているので、コンピュータシステムにおけるデータ記憶のために頻繁に用いられている。すなわち、DRAMは、データ記憶におけるビット当たりのコストが安くかつ高い集積度を有しているので、コンピュータシステムにおいてたとえばメインメモリを構成するのに使用される。
【0003】
近年のVLSI設計およびプロセス技術の進歩に伴い、マイクロプロセッサの動作速度がより高くなり、コンピュータシステムにおいてより高速のメモリアクセスが要求されるようになった。すなわち、コンピュータシステムにおいて使用されている半導体メモリ、すなわちDRAMやSRAMなどがより高速で動作することが要求されている。このような状況の下で、近年DRAMやSRAMなどの動作速度がより高くなってはいるが、動作速度において近い将来ほぼ限界に達することが予想される。この発明は、より高速のメモリアクセスの目的で、一般に半導体メモリに適用可能であるが、以下の説明では説明を簡単にするためDRAMについて述べる。
【0004】
図14は、コンピュータシステムにおける従来のメモリアクセス回路のブロック図である。図14を参照して、このメモリアクセス回路は、マイクロプロセッシングユニット(以下「MPU」という)1と、MPU1によりアクセスされるDRAM110とを含む。MPU1とDRAM110との間のインタフェースのために、次のような回路が設けられている。尚、以下の説明では、DRAM110が16Mビットのメモリ容量を有するものと仮定する。
【0005】
アドレス拡張回路2は、MPU1により直接にアドレッシング可能なアドレス空間を超えるメモリ空間を扱うため、アドレス空間の拡張処理を行なう。アドレス変換器3は、MPU1から発生される仮想アドレス信号VAを受け、DRAM110をアクセスするためのロウアドレス信号RA0ないしRA11およびカラムアドレス信号CA0ないしCA11を発生する。アドレスマルチプレクサ105は、ロウアドレス信号RA0ないしRA11およびカラムアドレス信号CA0ないしCA11を受け、アドレスマルチプレクスのためのスイッチング動作を行なう。すなわち、アドレスマルチプレクサ105は、タイミングコントローラ106から発生されるスイッチング制御信号/MPXに応答して、ロウアドレス信号RA0ないしRA11とカラムアドレス信号CA0ないしCA11とを交互にすなわち時分割で出力する。その結果、合計24ビットの行アドレス信号およびカラムアドレス信号が、時分割処理を行なうことにより12ビットの時分割されたアドレス信号A0〜A11として得られる。アドレス信号A0ないしA11は、アドレスバッファ107を介してDRAM110に与えられる。MPU1は、DRAM110へのアクセスだけでなく、他の記憶装置および入出力装置など(図示せず)にアクセスすることができる。図14に示したメモリアクセス回路ではDRAM110をアクセスするための制御信号だけが示されている。MPU1がDRAM110へ読出し動作を要求するとき、MPU1はメモリ読出し信号/MRをタイミングコントローラ106に与える。他方、MPU1がDRAM110への書込み動作を要求するとき、MPU1がメモリ書込み信号/MWをタイミングコントローラ106に与える。これに加えて、MPU1は、MPUにおける動作サイクルのステータスを示すための状態信号/S0および/S1をタイミングコントローラ106に与える。タイミングコントローラ106は、DRAM110へのメモリアクセス期間において、待ち信号/WAITをMPU1に与える。タイミングコントローラ106は、MPU1から与えられた制御信号に応答して、ロウアドレスストローブ信号/RAS,カラムアドレスストローブ信号/CASおよび書込み可能化信号/WEおよびスイッチング制御信号/MPXを発生する。信号/RAS,/CASおよび/WEは、制御信号ドライバ8を介してDRAM110に与えられる。MPU1とDRAM110との間にデータバッファ9が接続されており、データバッファ9はタイミングコントローラ106から発生される書込み制御信号/WRに応答してDRAM110への/からのデータDを転送する。
【0006】
図15は、図14に示したメモリアクセス回路における読出しサイクルのタイムチャートである。以下の説明では、MPU1が、基準クロック信号CLKの4周期において読出しサイクルおよび書込みサイクルを行なうものと仮定する。図15を参照して、メモリアドレスをデコードすることによって発生されたメモリアクセス要求信号/CSと状態信号/S0および/S1とが、クロック信号CLKの立下がりに応答してサンプルされる。クロック信号CLKの最初の立下がりに応答して、信号/RASおよび信号/MPXが立下げられる。アドレスマルチプレクサ105は、最初にロウアドレス信号RA0ないしRA11を出力しているが、信号/MPXの立下がりに応答してスイッチされ、カラムアドレス信号CA0ないしCA11を出力する。図15のタイミングチャートでは、合計12ビットのアドレス信号A0ないしA11のうち、i番目のビットのみが示される。したがって、信号/MPXに応答して、i番目のロウアドレス信号RAiとi番目のカラムアドレス信号CAiとが切換わる。このように各々が時分割された12ビットのアドレス信号A0ないしA11がアドレスマルチプレクサ105から発生される。信号/CASは、クロック信号CLKの第2番目の立上がり(期間T2)に応答して、立下げられる。時分割されたアドレス信号A0ないしA11はアドレスバッファ107を介してDRAM110に与えられ、そこでDRAM110の読出し動作が行なわれる。
【0007】
図16は、図14に示したメモリアクセス回路における書込みサイクルのタイムチャートである。書込みサイクルもクロック信号CLKの4つの周期において行なわれる。図16を参照して、クロック信号CLKの最初の立下がりに応答して、信号/RASおよび/MPXが立下げられる。したがって、信号/MPXに応答して、アドレスマルチプレクサ105がロウアドレス信号RA0ないしRA11に代えてカラムアドレス信号CA0ないしCA11を出力する。時分割されたアドレス信号は、12ビットのアドレス信号A0ないしA11として、アドレスバッファ107を介してDRAM110に与えられ、そこでDRAM110の読出し動作が行なわれる。
【0008】
前述のように、近年マイクロプロセッサ、すなわちMPUの高速化が進むにつれ、DRAMの高速化への要求が高まっている。DRAMの高速化はDRAMの世代とともに進行され、4メガビットまたは16メガビットのメモリ容量を有するDRAMでは、60nsまたは120nsのサイクルタイムがすでに達成されている。今後もこの傾向は続き、アクセスタイムがさらに短縮されることが予想される。これに伴い、MPUとDRAMとの間のアクセス制御のために許される時間長さがより短くなり、アクセス制御タイミングがより複雑化されることが予想される。
【0009】
図17は、図14に示した従来のDRAM110のブロック図である。図17を参照して、このDRAM110は、行および列に配設された多数のメモリセルを含むメモリセルアレイ11と、メモリセル行を選択するためのロウデコーダ12と、メモリセル列を選択するためのカラムデコーダ13と、メモリセルから読出されたデータ信号を増幅するためのセンスアンプ14とを含む。アドレスバッファ115は、前述のアドレスマルチプレクサ105によって時分割されたアドレス信号A0ないしA11を受ける。クロック信号発生器118は、信号/RAS,/CASおよび/WEに応答して、DRAM110の動作に必要な様々なクロック信号を発生する。データ入力バッファ16は、書込まれるべきデータ信号Dinを受け、それをIOバスを介してメモリセルアレイ11に与える。データ出力バッファ17は、読出されたデータ信号DoutをIOバスを介して受け、それを外部に出力する。
【0010】
アドレスバッファ115に与えられるアドレス信号A0ないしA11は、前述のように時分割されたロウアドレス信号RA0ないしRA11とカラムアドレス信号CA0ないしCA11とを含んでいるが、クロック信号発生器118から発生されるクロック信号により、ロウアドレス信号RA0ないしRA11がロウデコーダ12に与えられ、一方カラムアドレス信号CA0ないしCA11がカラムデコーダ13に与えられることになる。
【0011】
図18は、図17に示したDRAMの読出し動作を説明するためのタイムチャートである。図18を参照して、読出し動作は、信号/WEの立上がりから少なくとも時間長さtRCS が経過した後に、信号/CASが立下がることにより規定される。時分割されたアドレス信号Aiは、信号/RASの立下がりに応答してアドレスバッファ115内にラッチされ、ロウアドレス信号RAiが得られる。これに加えて、アドレス信号Aiは、信号/CASの立下がりに応答してアドレスバッファ115内にラッチされ、カラムアドレス信号CAiが得られる。アドレスバッファ115内にラッチされたロウアドレス信号RAiおよびカラムアドレス信号CAiは、ロウデコーダ12およびカラムデコーダ13にそれぞれ与えられる。ロウデコーダ12は、ロウアドレス信号RA0ないしRA11に応答して、1本のワード線(図示せず)を活性化させる。センスアンプ14は、活性化されたワード線に接続されているメモリセルから読出されたデータ信号を増幅する。カラムデコーダ13は、カラムアドレス信号CA0ないしCA11に応答して、1つのビット線対を選択し、増幅されたデータ信号Doutがデータ出力バッファ17を介して出力される。なお、図18では、/RASアクセス時間tRAC ,/CASアクセス時間tCAC およびアドレスアクセス時間tAAが示される。出力端子Doutは、通常、高インピーダンス状態(Hi−Z)にもたらされるが、読出されたデータ信号が出力されるときだけ活性化される。また、図18において、/RASアクティブ時間tRAS および/RASプリチャージ時間tRPが示される。
【0012】
図19は、図17に示したDRAMの書込み動作を説明するためのタイムチャートである。このタイムチャートでは、アーリーライト動作が示される。すなわち、書込み動作が、信号/CASの立下がりの前に信号/WEが立下げられることによって始められる。図18に示した読出し動作の場合と同様に、時分割されたロウアドレス信号RAiおよびカラムアドレス信号CAiがアドレスバッファ115内にラッチされ、これらのアドレス信号によって指定されたメモリセルに、データ入力バッファ16を介して与えられるデータ信号Dinが書込まれる。
【0013】
図20は、図17に示したメモリセルアレイ11およびその周辺回路の回路図である。図20を参照して、メモリセルMは、スイッチングのためのNMOSトランジスタQsと、データ信号をストアするためのキャパシタCsとを含む。このメモリセルMは、j番目のビット線BLjに接続される。トランジスタQsは、ゲートがk番目のワード線WLkに接続される。センスアンプ14は、NMOSトランジスタQ1およびQ2と、PMOSトランジスタQ3およびQ4とを含む。このセンスアンプ14は、センスアンプ活性化信号φN およびφP に応答して活性化される。
【0014】
図21は、図20に示した回路の動作を説明するためのタイムチャートである。図20および図21を参照して、以下に読出し動作について説明する。ワード線WLkがロウデコーダにより立上げられるので、トランジスタQsがオンする。したがって、ビット線対BLjおよび/BLj間に微小な電位差が現われる。センスアンプ活性化信号SnおよびSpの活性化に応答して、センスアンプ14が活性化されるので、微小な電位差が増幅される。この増幅は、センスアンプ14によるビット線対BLjおよび/BLjの充放電により行なわれる。次に、カラムデコーダ13が信号Yjを立上げるので、ゲートトランジスタQ8およびQ9がオンし、増幅された信号がIOバス線対に与えられる。IOバス線対上のデータ信号は、データ出力バッファ17を介して出力される。
【0015】
【発明が解決しようとする課題】
図22は、図17に示したアドレスバッファ115のブロック図である。この図では、12ビットのアドレス信号A0ないしA11のうちのi番目のビットAiを扱う回路だけが示される。図22を参照して、このアドレスバッファ115は、ロウアドレス信号を受けるためのロウアドレス入力回路601と、インタロックのためのスイッチング回路602と、ロウアドレスラッチ回路603と、カラムアドレス信号を受けるためのカラムアドレス入力回路604と、インタロックのためのスイッチング回路605と、カラムアドレスラッチ回路606とを含む。
【0016】
図23は、図22に示したアドレスバッファ115の動作を説明するためのタイミングチャートである。図22および図23を参照して、次に動作について説明する。なお、制御信号/RASA,/RAI,/RAL,/CASA,/CAIおよび/CALは、図17に示したクロック信号発生器18から発生される。
【0017】
時刻t1において信号/RASAが立下がるので、与えられたアドレス信号Aiのうちの前半のロウアドレス信号RAiがロウアドレス入力回路601により受信される。次に、時刻t2において、信号/RAIが立下がるので、受信された信号がスイッチング回路602を介してロウアドレスラッチ回路603に与えられる。時刻t3において、信号/RALが立下がるので、ロウアドレスラッチ回路603が与えられたロウアドレス信号RAiをラッチする。時刻t4において、アドレス信号Aiのうちの後半のカラムアドレス信号CAiが与えられる。時刻t5において信号/CASAが立下がるので、カラムアドレス信号CAiがカラムアドレス入力回路604により受信される。時刻t6において信号/CAIが立下がるので、受信されたカラムアドレスCAiがスイッチング回路605を介してカラムアドレスラッチ回路606に与えられる。時刻t7において信号/CAIが立下がるので、カラムアドレスラッチ回路606がカラムアドレス信号CAiをラッチする。ラッチ回路603および606にそれぞれラッチされたロウアドレス信号RAiおよびカラムアドレス信号CAiは、ロウデコーダ12およびカラムデコーダ13へそれぞれ転送される。
【0018】
図23からわかるように、時刻t3において信号/RALが立下がった後、時刻t4までの間の期間において、ロウアドレス信号RAiはロウアドレスラッチ回路603内にラッチされなければならない。しかしながら、DRAMの動作速度が高速化されるに従って、この期間の時間長さΔtがますます短くなってきている。時間長さΔtが短くなるにつれ、この短い時間長さΔtにおいてロウアドレス信号RAiを確実にラッチする必要がある。さもなければ、ロウデコーダ12に正しいアドレス信号が供給されないことになり、誤ったアクセスが引き起こされる。
【0019】
このような問題は、DRAMにおいてアドレスマルチプレクス方式が採用されていることに原因があると考えられる。すなわち、1つのアドレス端子を介してロウアドレスおよびカラムアドレスが時分割で供給されるので、その切換えにおけるタイミング制御が難しいものとなっている。このような問題を避けるため、従来から擬似SRAMが開発されている。擬似SRAMは、DRAMの大容量性とSRAMの使用容易性とを備えている。すなわち、擬似SRAMは、前述のアドレスマルチプレクス方式を採用していないので、前述のような時分割のアドレス信号のラッチタイミングにおける問題が避けられる。しかしながら、ロウアドレス信号およびカラムアドレス信号をそれぞれ受けるためのアドレス入力ピンを必要とするので、同じメモリ容量を有するDRAMと比較して、2倍のアドレス入力ピンが必要となる。このことは、擬似SRAMのパッケージを大きくする必要があることを意味しており、プリント基板上の実装効率の低下を避けることができない。
【0020】
上記の問題に加えて、DRAMの消費電力において次のような問題も指摘される。図24(A)は、図17に示したメモリセルアレイ11のメモリセルサイズを示す概略図である。図17に示したDRAM110は、各々12ビットを有するロウアドレス信号RA0ないしRA11およびカラムアドレス信号CA0ないしCA11に応答してアクセスされる。ロウアドレスおよびカラムアドレスのビット数が等しいので、メモリセルアレイ11内の行方向および列方向に同数、すなわち4096(=212)個のメモリセルが配設される。すなわち、図24(A)に示すように、1つのワード線WLに沿って、212個のメモリセルMCが置かれ、1つのビット線BLに沿って212個のメモリセルMCが置かれる。言換えると、メモリセルアレイ11は、ほぼ正方形の形状を有している。
【0021】
図25は、従来のDRAMの消費電流レベルの変化を示す波形図である。図25を参照して、消費電流Irowはロウアドレス系回路により消費される最大電流を示しており、電流Iaryはメモリセルアレイ11における読出しにおいて消費される最大電流を示している。電流Iculは、カラムアドレス系回路により消費される最大電流を示しており、電流Iresはリセットのために消費される最大電流を示す。図25から、読出し動作においてメモリセルアレイおよびその周辺回路により消費される電流Iaryが他の消費電流と比較してより高いことが指摘される。したがって、この消費電流Iaryが電源電位Vccから供給されるとき、電圧降下により電源レベルがΔVだけ低下されることも指摘される。この電圧降下は、このDRAMにおいて発生するかもしれない誤動作の原因となる。
【0022】
図26(A)は、従来のDRAMの消費電流を示すグラフである図26(A)を参照して、メモリセルアレイおよびその周辺回路によって消費される電力Paryが全消費電力の半分以上を占め、その残りをカラム系回路の消費電力Pculおよびロウ系回路の消費電力Prowが占める。メモリセルアレイおよびその周辺回路により消費される電流が大きい理由は、次のように説明される。
【0023】
図20に示したように、メモリセルアレイ11内の各ビット線にセンスアンプ14が接続されている。センスアンプ14は、すでに説明したように、ビット線BLjおよび/BLj間を充放電するのに多くの電流を消費する。したがって、図26(A)に示した消費電力Paryのうち、センスアンプ14の消費電力がその大部分を占める。
【0024】
再び図24(A)を参照して、ワード線WLに沿って212個のメモリセルMCがワード線WLに接続されているので、212本のビット線BLに同数(=212個)のセンスアンプSA1が接続されている。したがって、読出し動作において212個のセンスアンプSA1が活性化され、各センスアンプがビット線BLをそれぞれ充放電するので、大きな電力が消費されることが指摘される。
【0025】
この発明の1つの目的は、半導体メモリ装置において、列の数を行の数よりも小さくして、センスアンプでの消費電力を低減することである。
【0026】
【課題を解決するための手段】
請求項1に係る半導体メモリ装置は、複数の行および列に配列される複数のメモリセルを有する複数のメモリセルアレイ部分を備えたメモリセルアレイを含む。各メモリセルアレイ部分における前記複数の行は前記複数の列よりも数が大きい。今半導体メモリ装置は、(s+1)ビットの内部アドレス信号に応答して、内部アドレス信号を、sビットの行アドレス信号とtビットの列アドレス信号とに分配してそれらを与えるアドレス分配手段を備える。ここで、sおよびtは整数であり、sはtよりも大きい。半導体メモリ装置は、さらに、アドレス分配手段からのsビットの行アドレス信号に応答して複数のメモリセルアレイ部分から1つのメモリセルアレイ部分における行を選択するための行選択手段と、アドレス分配手段からのtビットの列アドレス信号に応答して行選択手段によって選択された行を有する少なくともメモリセルアレイ部分の列を選択するための列選択手段と、複数のメモリセルアレイ部分に対応して設けられる複数のセンスアンプ群を備える。各々の群は、各々の対応するメモリセルアレイ部分における複数の列に対応して設けられる複数のセンスアンプを含む。センスアンプは行選択手段によって選択された行を有するメモリセルアレイ部分に対応するセンスアンプ群において活性化され、かつセンスアンプは行選択手段によって選択された行を有するメモリセルアレイ部分以外のメモリセルアレイ部分に対応するセンスアンプ群において非活性化され、それによって、アドレス分配手段によって分配されるべき行アドレスのためのビット数は列アドレスのためのビット数よりも大きく、そのような分配に従って選択されたメモリセルの数は、行アドレスのためのビット数が列アドレスのためのビット数に等しい場合に比べて、小さい。この半導体メモリ装置は、さらに、前もって記憶されたプログラムに従って複数のビットの行アドレス信号と複数の列アドレス信号との分配を制御するための分配制御信号を発生するための手段を備える。アドレス分配手段は分配制御信号に応答して内部アドレス信号を、複数の行アドレス信号および複数の列アドレス信号に分配する。
請求項2に係る半導体メモリ装置は、複数の行および列に配列される複数のメモリセルを各々が有する複数のメモリセルアレイ部分を備えたメモリセルアレイを含む。これら複数の行はメモリセルアレイ部分における各々の複数の列よりも数が大きい。この半導体メモリ装置は、さらに、(s+t)ビットの内部アドレス信号に応答して内部アドレス信号を、sビットの行アドレス信号とtビットの列アドレス信号との分配してそれらを与えるアドレス分配手段を備える。ここでsおよびtは整数であり、sはtよりも大きい。この半導体メモリ装置は、さらに、複数のメモリセルアレイ部分に対応して設けられる複数の行デコーダを備える。各々は、sビットの行アドレス信号に応答して前記複数のメモリセルアレイ部分から1つのメモリセルアレイ部分のみの行を選択する。この半導体メモリ装置は、さらに、複数のメモリセルアレイ部分に対応して設けられ、各々がtビットの列アドレス信号に応答して、対応のメモリアレイ部分の列を選択する複数の列デコーダと、複数のメモリセルアレイ部分に対応して設けられる複数のセンスアンプ群をさらに備える。センスアンプ群各々は対応するメモリセルアレイ部分における複数の列に対応して設けられる複数のセンスアンプを含み、センスアンプは複数の行デコーダによって選択された行を有するメモリセルアレイ部分に対応するセンスアンプ群において活性化され、それによりアドレス分配手段によって分配されるべき行アドレスのためのビット数が列アドレスのためのビット数よりも大きいとき、そのような分配に従って選択されたメモリセルの数は、行アドレスのためのビット数が列アドレスのためのビット数と等しい場合と比較して、小さい。この半導体メモリ装置は、さらに、前もって記憶されたプログラムに従って複数のビットの行アドレス信号と複数ビットの列アドレス信号との分配を制御するための分配制御信号を発生するための手段をさらに備える。このアドレス分配手段は分配制御信号に応答して内部アドレス信号を複数の行アドレス信号と複数の列アドレス信号とに分配する。
【0027】
請求項1および2の半導体メモリ装置では、複数のメモリセルアレイ部分に対応して複数のセンスアンプ群が設けられ、各センスアンプ群が、対応のメモリセルアレイ部分における複数の列に対応して設けられる複数のセンスアンプを含む。センスアンプは、行選択手段によって選択された行を有するメモリセルアレイ部分に対応するセンスアンプ群において活性化され、かつ行選択手段によって選択された行を有するメモリセルアレイ部分以外のメモリセルアレイ部分に対応するセンスアンプにおいて非活性化される。これによって、アドレス分配手段によって分配されるべき行アドレスのためのビット数が列アドレスのためのビット数よりも大きく、そのような分配に従って選択されたメモリセルの数は、行アドレスのためのビット数が列アドレスのためのビット数に等しい場合に比較して小さくなり、消費電流を低減することができる。また、アドレス分配は、前もって記憶されたプログラムに従って設定されており、用途に応じて行アドレスおよび列アドレスのビット数を設定することができる。
【0028】
【発明の実施の形態】
図1は、この発明の一実施例を示すメモリアクセス回路のブロック図である。図14に示した従来のメモリアクセス回路と比較して、図1に示したメモリアクセス回路は、各々が4状態を有する4状態アドレス信号MA0ないしMA11を発生するための4状態アドレス信号発生器5と、4状態アドレス信号MA0ないしMA11に応答して動作するDRAM10とを含む点において、特徴を有している。図1に示したメモリアクセス回路においても、DRAM10が16メガビットのメモリ容量を有しているものと仮定する。したがって、アドレス変換器3は、MPU1から仮想アドレス信号VAを受け、各々が12ビットを有する行アドレス信号RA0ないしRA11およびカラムアドレス信号CA0ないしCA11を発生する。行アドレス信号RA0ないしRA11およびカラムアドレスCA0ないしCA11は、2状態、すなわち「1」および「0」により規定されている。4状態アドレス信号発生器5は、合計24ビットの行アドレス信号RA0ないしRA11およびカラムアドレス信号CA0ないしCA11を合計12の4状態アドレス信号MA0ないしMA11に変換する。2状態アドレス信号RA0ないしRA11およびCA0ないしCA11と4状態アドレス信号MA0ないしMA11との関係の一例が次の表1に示される。
【0029】
【表1】
【0030】
表1は、i番目のロウアドレス信号RAiおよびi番目のカラムアドレス信号CAiとi番目の4状態アドレス信号MAiとの関係を示している。表1からわかるように、4状態アドレス信号MAiは、4つの電圧レベルを有しており、各電圧レベルによりロウアドレス信号RAiおよびカラムアドレス信号CAiの組合わせが決定される。したがって、合計24ビットの2状態アドレス信号を規定するのに、合計12の4状態アドレス信号MA0ないしMA11で足りる。
【0031】
4状態アドレス信号MA0ないしMA11は、4状態信号のためのアドレスバッファ7に与えられる。アドレスバッファ7は、各4状態アドレス信号MA0ないしMA11の負荷駆動能力を増加させた後、増加された4状態アドレス信号MA0ないしMA11をDRAM10に与える。
【0032】
タイミングコントローラ6は、基本的には図14に示したタイミングコントローラ106と同様に動作するのであるが、しかしながら、スイッチング制御信号/MPXの代わりに、2状態アドレス信号から4状態アドレス信号への変換を能動化するための能動化信号MEを発生し、それを4状態アドレス信号発生器5に与える。DRAM10の詳細については後で説明される。図1に示した他の回路については、基本的に図14に示した回路と同様であるので、説明が省略される。
【0033】
図2は、図1に示したメモリアクセス回路における読出しサイクルのタイムチャートである。図1を参照して、まず、状態信号/S0および/S1がクロック信号CLKの最初の立下がりに応答して保持される。これに加えて、信号/RASおよび/MEが立下げられる。変換能動化信号/MEの立下がりに応答して、4状態アドレス信号発生器5が2状態アドレス信号RAiおよびCAiを4状態アドレス信号MAiに変換する。したがって、信号/MEが再び立上がるまで、4状態アドレス信号発生器5が有効な4状態アドレス信号MAiを出力し続ける。各4状態アドレス信号MA0ないしMA11は、図2に示したタイミングで発生され、それらはDRAM10に与えられる。
【0034】
図3は、図1に示したメモリアクセス回路における書込みサイクルのタイムチャートである。図3を参照して、クロック信号CLKの最初の立下がりに応答して、信号/RASおよび/MEが立下げられる。4状態アドレス信号発生器5は、変換能動化信号/MEの立下がりに応答して、有効な4状態アドレス信号MAiを発生し、信号/MEが再び立上がるまでそれを出力し続ける。
【0035】
図4は、図1に示した4状態アドレス信号発生器5の回路図である。この図では、i番目のアドレス信号処理を行なうための回路部分のみが示される。すなわち、この回路5iは、i番目のロウアドレス信号RAiおよびi番目のカラムアドレス信号CAiをi番目の4状態アドレス信号MAiに変換する。変換能動化信号MEおよび/MEは、図1に示したタイミングコントローラ6から与えられる。
【0036】
図4を参照して、電源Vccと接地との間に3つの高抵抗48ないし50が直列に接続される。したがって、各高抵抗48ないし50の両端におけるノードN1ないしN4が、それぞれVcc,2Vcc/3,Vcc/3および0(=Vss)にもたらされる。すなわち、これらの高抵抗48ないし50により、4状態アドレス信号MAiの4つの状態を規定するための電圧レベルが発生される。インバータ41および42と、ANDゲート43ないし46とによって、デコーダ回路が構成される。2状態ロウアドレス信号RAiおよび2状態カラムアドレス信号CAiは、このデコーダに供給される。各電圧ノードN1ないしN4と出力ノードN5との間に、スイッチングトランジスタ34ないし39が接続される。NMOSトランジスタ34とPMOSトランジスタ35とによって構成されたトランスミッションゲートは、ノードN1とN5との間に接続され、ANDゲート43の出力信号に応答して動作する。ノードN2とN5との間に接続されたNMOSトランジスタ37は、ANDゲート44からの出力信号に応答して動作する。ノードN3とN5との間に接続されたNMOSトランジスタ38は、ANDゲート45からの出力信号に応答して動作する。ノードN4とN5との間に接続されたNMOSトランジスタ39は、ANDゲート46からの出力信号に応答して動作する。
【0037】
前述のデコーダ回路は、変換能動化信号/MEに応答して活性化される。したがって、4つのANDゲート43ないし46のうちの1つが、ロウアドレス信号RAiおよびカラムアドレス信号CAiに応答して、高レベルの信号を出力する。したがって、ノードN1ないしN4における4つの電圧のうちの1つが選択的に出力ノードN5に与えられる。ロウアドレス信号RAiおよびカラムアドレス信号CAiとノードN5の電圧レベル、すなわち4状態アドレス信号MAiとの関係は、すでに説明した表1のとおりとなる。
【0038】
上記の機能に加えて、この4状態アドレス信号発生器5iは、オーバーシュートおよびリンギングの発生を防止するための回路をさらに含んでいる。すなわち、電源Vccと接地Vssとの間にPMOSトランジスタ24ないし26が直列に接続される。これに加えて、電源Vccと接地との間に、PMOSトランジスタ27,29,31とNMOSトランジスタ28,30,32とが交互にかつ直列に接続されている。各トランジスタ24,25,26,27,29および32は、ゲートが信号MEを受けるように接続される。トランジスタ28,30,32は、ゲートが遅延素子33により遅延された信号MEDを受けるように接続される。
【0039】
図5は、図4に示した回路5iにおいて発生するかもしれないオーバーシュートおよびリンギングの防止を説明するためのタイムチャートである。図4および図5を参照して、時刻t11において変換能動化信号/MEが立下がる。遅延素子33により遅延された信号MEDは、時刻t12において立下がる。時刻t13において信号/MEが再び立上がる。時刻t11とt12との間の期間において、すべてのトランジスタ24ないし32がオンする。この後、時刻t12とt13との間の期間において、トランジスタ28,30,32がオフする。時刻t13の後、すべてのトランジスタ24ないし32がオフする。その結果、図5において曲線Qにより示された4状態アドレス信号MAiの出力波形が得られる。なお、曲線Pは、上記のオーバーシュートおよびリンギング防止機能がない場合の波形を参考のために示している。
【0040】
再び図4を参照して、場合によっては、4状態アドレス信号発生器5i内にイコライザ回路47を設けることが好ましい。イコライザ回路47は、出力ノードN5に接続され、変換能動化信号MEに応答して動作する。
【0041】
図6および図7は、図4に示したイコライザ回路47が追加された場合の読出しサイクルおよび書込みサイクルをそれぞれ示すタイムチャートである。図6を参照して、イコライザ回路47が高レベルの信号MEに応答して動作するので、有効な4状態アドレス信号MAiが出力される前後において信号MAiがイコライズされる。すなわち、4状態アドレス信号MAiの電圧レベルが中間値に保たれる。その結果、イコライズの後、有効な4状態アドレス信号MAiを素早く出力することが可能となる。図7に示した書込みサイクルの場合においても同様の効果が得られる。
【0042】
以上の説明により、図1に示したメモリアクセス回路において、DRAM10にアクセスするのに必要な4状態アドレス信号MA0ないしMA11が発生されることが記載された。以下に、DRAM10についての詳細を記載することにより、様々な利点が得られることについて説明する。
【0043】
図8は、図1に示したDRAM10のブロック図である。図8を参照して、このDRAM10は、メモリアクセス回路から発生された4状態アドレス信号MA0ないしMA11を受けるように接続された2状態アドレス信号発生器15を含む。2状態アドレス信号発生器15は、4状態アドレス信号MA0ないしMA11を各々が2状態により規定されるロウアドレス信号RA0ないしRA11およびカラムアドレス信号CA0ないしCA11に変換する。変換されたロウアドレス信号RA0ないしRA11は、ロウデコーダ12に与えられる。一方、2状態カラムアドレス信号CA0ないしCA11は、カラムデコーダ13に与えられる。これに加えて、このDRAM10は、信号/CASを必要としないことも指摘される。クロック信号発生器18は、信号/RASおよび/WEに応答して動作し、DRAM10における動作を制御するのに必要な様々なクロック信号を発生する。
【0044】
2状態アドレス信号発生器15は、4状態アドレス信号MA0ないしMA11を2状態アドレス信号RA0ないしRA11およびCA0ないしCA11に変換する。4状態アドレス信号と2状態アドレス信号との間の関係は、すでに説明した表1と同じである。すなわち、2状態アドレス信号発生器15は、i番目の4状態アドレス信号MAiの電圧レベルに応答して、i番目のロウアドレス信号RAiおよびi番目のカラムアドレス信号CAiを出力する。
【0045】
図9は、図8に示したDRAM10の読出し動作を説明するためのタイムチャートである。図9を参照して、信号/WEが立上がった後信号/RASが立下がることにより、読出し動作が開始される。2状態アドレス信号発生器15は、信号/RASの立下がりに応答して、4状態アドレス信号MAiを2状態アドレス信号RAiおよびCAiに変換する。したがって、ロウアドレス信号RAiおよびカラムアドレス信号CAiがほぼ同時に得られ、これらをロウデコーダ12およびカラムデコーダ13に供給する。ロウデコーダ12は、ロウアドレス信号RA0ないしRA11に応答して、1本のワード線を活性化させる。センスアンプ14がメモリセルにストアされたデータ信号を増幅した後、カラムデコーダ13がカラムアドレス信号CA0ないしCA11に応答して1つの列を選択する。したがって、データ出力バッファ17を介して、読出されたデータDoutが出力される。出力データ端子は、有効な出力データDoutを出力しない間は、高インピーダンス状態にもたらされる。
【0046】
図10は、図8に示したDRAM10の書込み動作を説明するためのタイムチャートである。読出し動作の場合と同様に、2状態アドレス信号発生器15は、信号/RASの立下がりに応答して、4状態アドレス信号MA0ないしMA11を2状態アドレス信号RA0ないしRA11およびCA0ないしCA11に変換する。変換された2状態アドレス信号はロウデコーダ12およびカラムデコーダ13に供給され、入力データ信号Dinが書込まれるべきメモリセルが指定される。
【0047】
図11は、図8に示した2状態アドレス信号発生器15の回路図である。この図においても、i番目のアドレス信号変換を行なう回路部分のみが示される。すなわち、回路15iは、i番目の4状態アドレス信号MAiをi番目の2状態ロウアドレス信号RAiおよび2状態カラムアドレス信号CAiに変換する。
【0048】
図11を参照して、2状態アドレス信号発生回路15iは、4状態アドレス信号MAiの電圧レベルと3つの基準電圧レベルVre1,Vre2,Vre3とをそれぞれ比較するための3つのコンパレータ136,137,138を含む。NORゲート139は、電源電圧Vccおよびコンパレータ136の出力信号を受ける。NORゲート141は、インバータ140およびコンパレータ137の出力信号を受ける。NORゲート143は、インバータ142およびコンパレータ138の出力信号を受ける。NORゲート145は、インバータ144の出力信号および電源電圧Vccを受ける。回路15iは、さらに、2状態ロウアドレス信号RAiを出力するための信号線157と、2状態カラムアドレス信号CAiを出力するための信号線158とを含む。電源Vccと信号線157との間にPMOSトランジスタ149および150が接続される。信号線157と接地との間にNMOSトランジスタ151および152が接続される。電源Vccと信号線158との間にPMOSトランジスタ153および155が接続される。信号線158と接地との間にNMOSトランジスタ154および156が接続される。各トランジスタ149ないし156は、NORゲート139,141,143,145からの出力信号または反転された出力信号を受けるように接続される。
【0049】
基準電圧源14は、3つの基準電圧Vre1,Vre2,Vre3を発生する。これらの基準電圧の電圧レベルは次のように設定されている。電圧Vre1は、Vccと2Vcc/3との間の中間値に設定される。基準電圧Vre2は、2Vcc/3とVcc/3との間の中間値、すなわちVcc/2に設定される。基準電圧Vre3は、Vcc/3とVssとの間の中間値、すなわちVcc/6に設定される。
【0050】
クロック信号発生器15は、信号/RASの立下がりに応答して、変換能動化信号BEを発生する。コンパレータ136,137,138は、信号BEに応答してそれぞれの比較動作を開始する。すなわち、コンパレータ136は、4状態アドレス信号MAiの電圧レベルと基準電圧Vre1とを比較する。コンパレータ137は、信号MAiの電圧レベルと基準電圧Vre2とを比較する。コンパレータ138は、信号MAiの電圧レベルと電圧Vre3とを比較する。たとえば、4状態アドレス信号MAiがVccの電圧レベルを有するとき、各コンパレータ136,137,138が高レベルの電圧を出力する。したがって、すべてのNORゲート139,141,143,145が高レベルの電圧を出力するので、信号線157および158は高レベルの電圧にもたらされる。その結果、ロウアドレス信号RAiおよびカラムアドレス信号CAiとして、いずれも高レベルの信号が出力される。もう1つの例において、2Vcc/3の電圧レベルを有する4状態アドレス信号MAiが与えられたとき、コンパレータ136が低レベルの信号を出力し、一方コンパレータ137および138は高レベルの信号を出力する。したがって、、NORゲート139および141が低レベルの信号を出力し、一方NORゲート143および145が高レベルの信号を出力する。その結果、トランジスタ150および154がオンするので、信号線157が高レベルの電圧にもたらされ、一方信号線158が低レベルにもたらされる。すなわち、ロウアドレス信号RAiとして高レベルの信号が出力され、カラムアドレス信号CAiとして低レベルの電圧が出力される。
【0051】
以下に、図8に示したDRAM10が様々な利点を有していることについて説明する。まず、DRAM10においてアドレスマルチプレクス方式が採用されていないことが指摘される。前述のように、4状態アドレス信号MA0ないしMA11がこのDRAM10に供給され、2状態アドレス信号RA0ないしRA11およびCA0ないしCA11に変換されるので、時分割でロウアドレス信号およびカラムアドレス信号を与える必要がなくなった。したがって、従来のDRAMにおいて生じていたアドレスバッファによるロウアドレス信号をラッチするタイミングにおける困難性を回避することができる。このことは、高速動作の要求の下で、正確なアドレッシングを確保することができることを意味する。これに加えて、DRAM10においてアドレス入力ピンが増加されていないことも指摘される。従来のDRAMでは、アドレスノンマルチプレクス方式を採用しようとするとアドレス入力ピンの増加を避けることができなかったが、このDRAM10はアドレス入力ピンの増加を必要としない。したがって、より大きなパッケージが必要とされない。これらの利点に加えて、DRAMの電力消費の観点においても利点がもたらされることを以下に説明する。
【0052】
図12は、この発明の別の実施例を示すDRAM210のブロック図である。図12を参照して、このDRAM210は、2状態アドレス信号発生器15と、発生された2状態アドレス信号をロウアドレス信号とカラムアドレス信号とに分配するアドレス分配回路230と、分配されたアドレス信号のデコーダへの供給タイミングを制御するロウアドレス制御回路233とカラムアドレス制御回路232と、複数個に分割されたメモリアレイ236,240,244と、アドレス信号の分配を制御するための制御信号DCを発生する分配制御回路245とを含む。
【0053】
図13は、図12に示したアドレス分配回路230の回路図である。図13を参照して、アドレス分配回路230は、図12に示した2状態アドレス信号発生器15から発生された24ビットの内部アドレス信号IA0ないしIA23をそれぞれ受けるように接続されたスイッチSW0ないしSW23を含む。図8に示したDRAM10では、2状態アドレス信号発生器15から合計24ビットのロウアドレス信号RA0ないしRA11およびカラムアドレス信号CA0ないしCA11が発生された。一方、図12に示したDRAM210では、内部アドレス信号IA0ないしIA23の用途は、アドレス分配回路230によって決定される。すなわち、各スイッチSW0ないしSW23は、分配制御回路245から与えられるスイッチング制御信号DC0ないしDC23によってそれぞれ制御され、これによって用途が決定される。ロウアドレッシングのために使用される内部アドレス信号はロウアドレス制御回路233に与えられ、一方カラムアドレッシングのために使用される内部アドレス信号はカラムアドレス制御回路232に与えられる。以下の説明では、一例として、合計24ビットの内部アドレス信号のうち、13ビットがロウアドレッシングのために使用され、11ビットがカラムアドレッシングのために使用されるものと仮定する。これに加えて、メモリセルアレイが4つの部分MA1ないしMA4に分割されているものと仮定する。したがって、13ビットのロウアドレス信号RA0ないしRA12が4つのロウデコーダRD1ないしRD4に供給され、11ビットのカラムアドレス信号CA0ないしCA10が4つのカラムデコーダCD1ないしCD4に供給される。
【0054】
1つのスイッチ回路、たとえばスイッチ回路SW23は図13に示すように2つのNMOSトランジスタQ231およびQ232によって構成される。これらのトランジスタQ231およびQ232のうちのいずれかが制御信号DC23および/DC23に応答してオンし、内部アドレス信号IA23がロウアドレス制御回路233またはカラムアドレス制御回路232のいずれかに与えられる。分配制御回路245は、たとえばその中に設けられたプログラム用ヒューズを溶断することにより、スイッチング制御信号DC0ないしDC23を発生する。
【0055】
図9および図10からわかるように、内部アドレス信号IA0ないしIA23は、信号/RASが立下がった後すぐに得ることができる。すなわち、アドレスマルチプレクス方式が使われていないので、ロウアドレス信号およびカラムアドレス信号のいずれにも使用することのできる内部アドレス信号が信号/RASの立下がりの直後に得られる。したがって、この内部アドレス信号IA0ないしIA23は、ロウアドレス信号およびカラムアドレス信号のいずれにも使用することができることが指摘される。
【0056】
図13に示した例のように、ロウアドレス信号として13ビットの信号RA0ないしRA12が供給され、カラムアドレス信号として11ビットの信号CA0ないしCA10が供給されるので、1本のワード線に接続されるメモリセルの数が減少される。すなわち、図24(B)に示すように、1本のワード線に211(=2048)個のメモリセルが接続され、1本のビット線に213(=8192)個のメモリセルが接続される。したがって、図24(A)の場合と比較して、ワード線方向のメモリセルの数が半分に減少されるので、センスアンプの数も半分に減少される。このことは、1本のワード線の活性化により得られるデータ信号を増幅するのに、図24(A)の場合と比較して半分の数のセンスアンプSA2が活性化されることを意味する。活性化されるセンスアンプの数が半分に減少されるので、センスアンプにより消費される電力も半分に減少される。
【0057】
さらに他の実施例において、24ビットの内部アドレス信号IA0ないしIA23が14ビットのロウアドレス信号RA0ないしRA13と、10ビットのカラムアドレス信号CA0ないしCA9とに分配される。したがって、この例では、図24(C)に示すように、ワード線方向に210(=1024)個のメモリセルが接続され、ビット線方向に214(=16384)個のメモリセルが接続されることになる。したがって、センスアンプSA3の個数が図24(B)の場合と比較して半分に減少されるので、メモリセルアレイにおいて消費される電力も、図26(C)に示すようにさらに半分に減少される。なお、図26(D)は、ワード線方向のメモリセルの数がさらに半分に減少される例についても示している。
【0058】
図26(A)ないし(D)を比較することによって理解されるように、ワード線方向のメモリセルの数を減少させることにより、それに比例してメモリセルアレイにおける消費電力も減少されることが指摘される。前述のように、メモリセルアレイにおける電力消費は大部分がセンスアンプの活性化が占める。したがって、1本のワード線選択に関連して活性化されるセンスアンプの数を減少させることが、DRAMにおける合計消費電流を大幅に減少させるのに役立つことが理解される。
【0059】
1回の読出し動作において消費される電力が減少されることは、図25に示した最大消費電流Iaryの減少をも意味する。したがって、最大消費電流Iaryの減少によって電源電圧Vccが低下するのが防がれるので、DRAMにおいて誤動作が発生するのが防がれる。
【0060】
以上に説明したように、図1に示したメモリアクセス回路から4状態アドレス信号MA0ないしMA11が発生され、それらがDRAM10に供給される。DRAM10は、図8に示すように、2状態アドレス信号発生器15を含んでおり、それによって4状態アドレス信号MA0ないしMA11が各々2状態を有するロウアドレス信号RA0ないしRA11およびカラムアドレス信号CA0ないしCA11に変換される。DRAM10においてアドレスマルチプレクス方式を採用する必要がないので、高速動作が要求される下で、ロウアドレス信号RA0ないしRA11およびカラムアドレス信号CA0ないしCA11を安定してすなわち正確にロウデコーダ12およびカラムデコーダ13に与えることができる。その結果、高速動作の下で正確なアドレッシングが行なわれる。これに加えて、図8に示した2状態アドレス信号発生器15が、ロウアドレス信号およびカラムアドレス信号のいずれにも使用することのできる24ビットの内部アドレス信号IA0ないしIA23を発生するので、図13に示したアドレス分配回路230によりその用途を制御することができる。したがって、図24(B)および(C)に示すように、1回の読出し動作において活性化されるセンスアンプの数を減少させることができるので、図26に示すように合計消費電力を減少させることも可能となる。
【0061】
なお、上記の説明ではこの発明がDRAMに適用された場合について説明したが、たとえばSRAMのような他の半導体メモリにも適用可能であることが指摘される。
【0062】
【発明の効果】
以上のように、この発明によれば、複数の行および複数の列に配列される複数のメモリセルを含むメモリセルアレイにおいて、複数の行を複数の列よりも大きくし、かつアドレス分配手段が、(s+t)ビットの内部アドレス信号に応答して、内部アドレス信号を、sビットの行アドレス信号と、sよりも小さいtビットの列アドレス信号とに分配するようにしたので、センスアンプの数を減少することができ消費電力の低減を図ることができる。
【図面の簡単な説明】
【図1】 この発明の一実施例を示すメモリアクセス回路のブロック図である。
【図2】 図1に示したメモリアクセス回路における読出しサイクルのタイムチャートである。
【図3】 図1に示したメモリアクセス回路における書込みサイクルのタイムチャートである。
【図4】 図1に示した4状態アドレス信号発生器の回路図である。
【図5】 図4に示した回路の動作を説明するためのタイムチャートである。
【図6】 図4に示したイコライザ回路を追加した場合の読出しサイクルのタイムチャートである。
【図7】 図4に示したイコライザ回路を追加した場合の書込みサイクルのタイムチャートである。
【図8】 図1に示したDRAMのブロック図である。
【図9】 図8に示したDRAMの読出し動作を説明するためのタイムチャートである。
【図10】 図8に示したDRAMの書込み動作を説明するためのタイムチャートである。
【図11】 図8に示した2状態アドレス信号発生器の回路図である。
【図12】 この発明の別の実施例を示すDRAMのブロック図である。
【図13】 図12に示したアドレス分配回路の回路図である。
【図14】 コンピュータシステムにおける従来のメモリアクセス回路のブロック図である。
【図15】 図14に示したメモリアクセス回路における読出しサイクルのタイムチャートである。
【図16】 図14に示したメモリアクセス回路における書込みサイクルのタイムチャートである。
【図17】 図14に示した従来のDRAMのブロック図である。
【図18】 図17に示したDRAMの読出し動作を説明するためのタイムチャートである。
【図19】 図17に示したDRAMの書込み動作を説明するためのタイムチャートである。
【図20】 図17に示したメモリセルアレイおよびその周辺回路の回路図である。
【図21】 図20に示した回路の動作を説明するためのタイムチャートである。
【図22】 図17に示したアドレスバッファのブロック図である。
【図23】 図22に示したアドレスバッファの動作を説明するためのタイムチャートである。
【図24】 メモリセルアレイに配設されたメモリセルの数を示す概略図である。
【図25】 従来のDRAMの消費電流レベルの変化を示す波形図である。
【図26】 DRAMの消費電力を示すグラフである。
【符号の説明】
5 4状態アドレス信号発生器、10 DRAM、15 2状態アドレス信号発生器、230 アドレス分配回路、245 分配制御回路。
Claims (2)
- 各々が複数の行および列に配列される複数のメモリセルを有する複数のメモリセルアレイ部分に分割されるメモリセルアレイを含み、各メモリセルアレイ部分における前記複数の行は前記複数の列よりも数が大きく、
(s+1)ビットの内部アドレス信号に応答して、内部アドレス信号を、sビットの行アドレス信号とtビットの列アドレス信号とに分配してそれらを与えるアドレス分配手段を備え、ここで、sおよびtは整数であり、sはtよりも大きく、
前記アドレス分配手段からのsビットの行アドレス信号に応答して前記複数のメモリセルアレイ部分から1つのメモリセルアレイ部分における行を選択するための行選択手段と、
前記アドレス分配手段からのtビットの列アドレス信号に応答して前記行選択手段によって選択された行を有する少なくともメモリセルアレイ部分の列を選択するための列選択手段と、
前記複数のメモリセルアレイ部分に対応して設けられる複数のセンスアンプ群を備え、各々の群は、各々の対応するメモリセルアレイ部分における複数の列に対応して設けられる複数のセンスアンプを含み、センスアンプは前記行選択手段によって選択された行を有するメモリセルアレイ部分に対応するセンスアンプ群において活性化され、かつセンスアンプは前記行選択手段によって選択された行を有するメモリセルアレイ部分以外のメモリセルアレイ部分に対応するセンスアンプ群において非活性化され、それによって、
前記アドレス分配手段によって分配されるべき行アドレスのためのビット数は列アドレスのためのビット数よりも大きく、そのような分配に従って選択されたメモリセルの数は、行アドレスのためのビット数が列アドレスのためのビット数に等しい場合に比べて、小さく、さらに、
前もって記憶されたプログラムに従って複数のビットの行アドレス信号と複数の列アドレス信号との分配を制御するための分配制御信号を発生するための手段をさらに備え、
前記アドレス分配手段は分配制御信号に応答して内部アドレス信号を、複数の行アドレス信号および複数の列アドレス信号に分配する、半導体メモリ装置。 - 各々が複数の行および列に配列される複数のメモリセルを各々が有する複数のメモリセルアレイ部分を備えたメモリセルアレイを含み、前記複数の行は前記メモリセルアレイ部分における各々の前記複数の列よりも数が大きく、
(s+t)ビットの内部アドレス信号に応答して内部アドレス信号を、sビットの行アドレス信号とtビットの列アドレス信号との分配してそれらを与えるアドレス分配手段を備え、ここでsおよびtは整数であり、sはtよりも大きく、
前記複数のメモリセルアレイ部分に対応して設けられる複数の行デコーダをさらに備え、各々は、sビットの行アドレス信号に応答して前記複数のメモリセルアレイ部分から1つのメモリセルアレイ部分のみの行を選択し、
前記複数のメモリセルアレイ部分に対応して設けられる複数の列デコーダをさらに備え、各々がtビットの列アドレス信号に応答して対応するメモリセルアレイ部分の列を選択し、かつ
前記複数のメモリセルアレイ部分に対応して設けられる複数のセンスアンプ群をさらに備え、各々の群は対応するメモリセルアレイ部分における複数の列に対応して設けられる複数のセンスアンプを含み、センスアンプは前記複数の行デコーダによって選択された行を有するメモリセルアレイ部分に対応するセンスアンプ群において活性化され、それにより
前記アドレス分配手段によって分配されるべき行アドレスのためのビット数が列アドレスのためのビット数よりも大きいとき、そのような分配に従って選択されたメモリセルの数は、行アドレスのためのビット数が列アドレスのためのビット数と等しい場合と比較して、小さく、さらに
前もって記憶されたプログラムに従って複数のビットの行アドレス信号と複数ビットの列アドレス信号との分配を制御するための分配制御信号を発生するための手段をさらに備 え、
前記アドレス分配手段は分配制御信号に応答して内部アドレス信号を複数の行アドレス信号と複数の列アドレス信号とに分配する、半導体メモリ装置。
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