JP2000311487A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 リフレッシュ動作を効率的に行なうことがで
きる半導体記憶装置を提供する。 【解決手段】 本発明に係る半導体記憶装置１００は、
行デコーダとシフトレジスタとを有する。シフトレジス
タは、フリップフロップとセレクタとを有するシフトレ
ジスタ回路を複数個含む。シフトレジスタ回路のうちの
１つは、初期設定時に値“１”がセットされ、他は値
“０”がセットされる。クロック信号Ｔにより、シフト
レジスタ回路の値は、順次接続されるシフトレジスタに
伝送されていく。リフレッシュ動作モードでは、シフト
レジスタ回路の設定値に応じて対応するワード線が活性
化する。通常モードにおいては、行デコーダの出力する
行選択信号がそのままシフトレジスタを通過し対応する
ワード線に伝送される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に、リフレッシュ動作を行なう機能を有する半導
体記憶装置に関する。

【０００２】

【従来の技術】ダイナミック型半導体記憶装置（ＤＲＡ
Ｍ）には、リフレッシュ動作を行なうための機能が備え
られているが、一度に複数のメモリのリフレッシュを行
なうことは不可能である。そこで、リフレッシュ動作を
行なうときには、バイナリカウンタを用いてリフレッシ
ュ動作を行なう特定のメモリを指定している。

【０００３】図１３は、従来のダイナミック型半導体記
憶装置の全体構成を概略的に示す図である。図１３にお
いて、半導体記憶装置９００は、リフレッシュ制御回路
１０、行アドレスバッファ制御回路１１、列アドレスバ
ッファ制御回路１２、行デコーダ、アレイ構成１４およ
び入出力回路１６を備える。

【０００４】行アドレスバッファ制御回路１１は、外部
から与えられた制御信号ＲＡＳ（半導体記憶装置の内部
の動作を開始させ、かつ内部動作が開成期間を決定する
ロウアドレスストローブ信号）と行アドレスとを受け
て、内部行アドレス信号（上位）と内部行アドレス信号
（下位）とを発生する。列アドレスバッファ制御回路１
２は、外部から受ける制御信号ＣＡＳ（後述するメモリ
セルアレイにおける列を選択する回路を活性状態とする
コラムアドレスストローブ信号）と列アドレスとを受
け、内部列アドレス信号を発生する。

【０００５】アレイ構成１４は、メモリアレイＭ０〜Ｍ
３を含む。メモリアレイＭ０〜Ｍ３のそれぞれに対し
て、センスアンプおよび列デコーダが配置される。な
お、図においては、センスアンプと列デコーダとを１つ
のブロック１５♯０〜１５♯３で示す。メモリアレイ
は、複数のメモリセルと、複数のワード線と、複数のビ
ット線とで構成される。

【０００６】メモリアレイＭ０〜Ｍ３に対して、行デコ
ーダ１３♯０〜１３♯３がそれぞれ配置されている。行
デコーダ１３♯０〜１３♯３のそれぞれは、行アドレス
バッファ制御回路１１から出力される内部行アドレス信
号（上位）と内部行アドレス信号（下位）とを受けて、
対応するメモリアレイの行（ワード線）を選択状態とす
るための行選択信号を出力する。

【０００７】列デコーダは、列アドレスバッファ制御回
路１２から出力される内部列アドレス信号をデコード
し、メモリセルアレイの列を選択する列選択信号を発生
する。センスアンプは、メモリアレイの選択された行に
接続するメモリセルのデータを検知し増幅する。入出力
回路１６は、メモリアレイから読出されたデータＤＱを
外部に出力し、また外部から受けたデータＤＱをメモリ
アレイへ伝送する。

【０００８】リフレッシュ制御回路１０は、外部制御信
号ＲＡＳ、ＣＡＳの制御の下に、リフレッシュ動作を検
知し、リフレッシュ動作のための制御信号をを発生す
る。行アドレスバッファ制御回路１１は、リフレッシュ
動作モードにおいては、２のべき乗個の信号を発生する
バイナリカウンタを用いて、内部行アドレス信号（上
位）ＡＲ０、内部行アドレス信号（下位）ＡＲ１を発生
する。

【０００９】

【発明が解決しようとする課題】このように、従来の半
導体記憶装置９００では、バイナリカウンタを用いてリ
フレッシュ動作の対象となるメモリアレイのワード線を
自動的に指定している。

【００１０】ところで、上述した半導体記憶装置をシス
テムＬＳＩに搭載する場合、２のべき乗値以外のビット
容量を有することが要求される場合がある。しかしなが
ら、バイナリカウンタは、２のべき乗の信号しか発生す
ることができない。したがって、このような場合に従来
のＤＲＡＭ構成を採用すると、バイナリカウンタを無駄
に動作させなければならず、バイナリカウンタ、デコー
ドなどの制御回路の消費電流が増大するという問題があ
った。

【００１１】そこで、本発明はこのような問題を解決す
るためになされたものであり、その目的は、任意のビッ
ト容量を有するメモリアレイに対してリフレッシュ動作
を行なうことができる半導体記憶装置を提供することに
ある。

【００１２】

【課題を解決するための手段】請求項１に係る半導体記
憶装置は、複数のメモリアレイを備え、複数のメモリア
レイのそれぞれは、行列状に配置される複数のメモリセ
ルと、行に対応して配置される複数のワード線とを含
み、外部信号に応答してリフレッシュ動作モードを検知
し、制御信号を発生する制御回路と、外部アドレスに応
答して、内部アドレスを発生するアドレス制御回路と、
制御信号に応答して、リフレッシュ動作モードでは、リ
フレッシュ動作モード対応の内部アドレスを所定の順序
で発生し、リフレッシュ動作モード以外のモードでは、
アドレス制御回路の出力する内部アドレスをそのまま出
力するシフトレジスタと、シフトレジスタの出力をデコ
ードして対応するワード線を選択するための選択信号を
発生するデコーダとをさらに備える。

【００１３】請求項２に係る半導体記憶装置は、請求項
１に係る半導体記憶装置であって、シフトレジスタは、
複数のメモリアレイにおける複数のワード線のそれぞれ
に対応して配置される複数のフリップフロップと、複数
のフリップフロップのそれぞれに対応して配置され、ア
ドレス制御回路の出力または対応するフリップフロップ
の設定値のいずれか一方を選択的にデコーダに出力する
複数のセレクタとを含み、複数のフリップフロップにお
いて、複数のフリップフロップのうちの１つは、リフレ
ッシュ動作モードの初期設定時に第１レベルに設定さ
れ、第１レベルに設定されるフリップフロップ以外の複
数のフリップフロップは、リフレッシュ動作モードの初
期設定時に第１のレベルと異なる第２レベルに設定さ
れ、複数のフリップフロップは所定の接続関係で直列に
接続され、複数のフリップフロップの設定値は、制御信
号により、接続関係にあるフリップフロップの設定値に
応じて変化する。

【００１４】請求項３に係る半導体記憶装置は、請求項
２に係る半導体記憶装置であって、複数のフリップフロ
ップは、複数のメモリアレイの複数のワード線の物理的
配置に従って環状に配置される。

【００１５】請求項４に係る半導体記憶装置は、請求項
２に係る半導体記憶装置であって、複数のフリップフロ
ップは、接続関係にあるフリップフロップ間をつなぐ配
線長が実質的に均等になるように直列に接続される。

【００１６】請求項５に係る半導体記憶装置は、請求項
２に係る半導体記憶装置であって、複数のフリップフロ
ップは、複数のメモリアレイにおける複数のワード線の
物理的配置に対して１ワード線置きに配置され、かつ接
続関係がある複数のフリップフロップを含む第１グルー
プと、接続関係がある第１グループ以外の複数のフリッ
プフロップを含む第２グループとに分割され、第１グル
ープおよび第２グループとを接続することにより、設定
値が環状に伝播される。

【００１７】請求項６に係る半導体記憶装置は、複数の
メモリアレイを備え、複数のメモリアレイのそれぞれ
は、行列状に配置される複数のメモリセルと、行に対応
して配置される複数のワード線とを含み、外部信号に応
答してリフレッシュ動作モードを検知し、制御信号を発
生する制御回路と、外部アドレスに応答して、複数のメ
モリアレイのうちの１つを指定するメモリアレイ指定ア
ドレスを発生するアドレス制御回路と、制御信号に応答
して、リフレッシュ動作モードでは、リフレッシュ動作
モード対応のメモリアレイ指定アドレスを所定の順序で
発生し、リフレッシュ動作モード以外のモードでは、ア
ドレス制御回路の出力するメモリアレイ指定アドレスを
そのまま出力するシフトレジスタと、前記シフトレジス
タの出力をデコードして対応するメモリアレイを選択す
るための選択信号を発生するデコーダとをさらに備え
る。

【００１８】請求項７に係る半導体記憶装置は、請求項
６に係る半導体記憶装置であって、シフトレジスタは、
複数のメモリアレイのそれぞれに対応して配置される複
数のフリップフロップと、複数のフリップフロップのそ
れぞれに対応して配置され、アドレス制御回路の出力ま
たは対応するフリップフロップの設定値のいずれか一方
を選択的にデコーダに出力する複数のセレクタとを含
み、複数のフリップフロップにおいて、複数のフリップ
フロップのうちの１つは、リフレッシュ動作モードの初
期設定時に第１レベルに設定され、第１レベルに設定さ
れるフリップフロップ以外の複数のフリップフロップ
は、リフレッシュ動作モードの初期設定時に第１のレベ
ルと異なる第２レベルに設定され、複数のフリップフロ
ップは所定の接続関係で直列に接続され、複数のフリッ
プフロップの設定値は、制御信号により、接続関係にあ
るフリップフロップの設定値に応じて変化する。

【００１９】請求項８に係る半導体記憶装置は、請求項
７に係る半導体記憶装置であって、複数のフリップフロ
ップは、複数のメモリアレイの物理的配置に従って環状
に配置される。

【００２０】

【発明の実施の形態】［実施の形態１］本発明の実施の
形態１における半導体記憶装置１００の全体構成を、図
１を用いて説明する。なお、以下において、半導体記憶
装置９００と同じ構成要素には、同じ記号および符号を
付しその説明を省略する。

【００２１】図１は、本発明の実施の形態１における半
導体記憶装置１００の全体構成を概略的に示す図であ
る。図１に示す半導体記憶装置１００は、リフレッシュ
制御回路２４、行アドレスバッファ制御回路２５、列ア
ドレスバッファ制御回路１２、行デコーダ部２２、メモ
リアレイＭ０〜Ｍ３、センスアンプ／列デコーダ１５♯
０〜１５♯３、および入出力回路１６を備える。

【００２２】上述のように、メモリアレイＭ０〜Ｍ３の
それぞれは、行列上に配置される複数のメモリセルと行
に対応する複数のワード線と列に対応する複数のビット
線とで構成される。

【００２３】リフレッシュ制御回路２４は、制御信号Ｒ
ＡＳ、ＣＡＳに応答してリフレッシュ動作を制御するた
めの制御信号（Ｔ、Ｓ、Ｒ、ＲＦＥ）を発生する。行ア
ドレスバッファ制御回路２５は、制御信号ＲＡＳおよび
外部アドレスに基づき、内部行アドレス信号（上位）Ａ
Ｒ０および内部行アドレス信号（下位）ＡＲ１を出力す
る。なお、内部行アドレス信号（上位）ＡＲ０は、通常
動作モードでの対応するメモリアレイを、内部行アドレ
ス信号（下位）ＡＲ１は、通常動作モードでの対応する
ワード線を指定する。

【００２４】行デコーダ部２２は、行デコーダ２０♯０
〜２０♯３から構成される。行デコーダ２０♯０〜２０
♯３のそれぞれは（以下、総称的に行デコーダ２０と記
す）、メモリアレイＭ０〜Ｍ３に対応して設けられる。

【００２５】行デコーダ部２２は、図示しないシフトレ
ジスタを含む。半導体記憶装置１００は、バイナリカウ
ンタに代わって、アドレス指定回路であるシフトレジス
タを用いてリフレッシュ動作モードの対象となる行アド
レス（メモリアレイおよびワード線）を指定（選択）す
る。

【００２６】図２は、図１に示す行デコーダ部２２の構
成を説明するための図である。図２においては、代表的
に行デコーダ２０♯０と２０♯３とが記載されている。
行デコーダ２０のそれぞれは、シフトレジスタを構成す
る回路（以下、シフトレジスタ回路と記す）とデコーダ
とを含む。たとえば、行デコーダ２０♯０は、デコーダ
２３♯０とシフトレジスタ回路Ｓ０♯０〜Ｓ０♯ｎとを
含み、行デコーダ２０♯３は、デコーダ２３♯３とシフ
トレジスタ回路Ｓ３♯０〜Ｓ３♯ｎとを含む（なお、当
該デコーダについては、以下総称的に、デコーダ２３と
記す）。

【００２７】デコーダ２３のそれぞれは、行アドレスバ
ッファ制御回路２５から受ける内部行アドレス信号（上
位）ＡＲ０と内部行アドレス信号（下位）ＡＲ１とをそ
れぞれデコードして、行選択信号を出力する。

【００２８】シフトレジスタ回路は、ワード線のそれぞ
れに対応して配置する。たとえば、メモリアレイＭ０の
ワード線ＷＬ０〜ＷＬｎに対応して、シフトレジスタ回
路Ｓ０♯０〜Ｓ０♯ｎを配置する。メモリアレイＭ３の
ワード線ＷＬ０〜ＷＬｎに対応して、シフトレジスタ回
路Ｓ３♯０〜Ｓ３♯ｎをそれぞれ配置する。

【００２９】シフトレジスタ回路は、初期設定のための
信号を受ける入力ピンＳＩ（ＳＩピンと記す）と、設定
値を出力する出力ピンＳＯ（ＳＯピンと記す）とを備え
る。

【００３０】シフトレジスタ回路のそれぞれは、ワード
線の物理的な配置に添って直列に、そして環状に接続さ
れる。図２では、たとえば、シフトレジスタ回路Ｓ０♯
０のＳＩピンとシフトレジスタ回路Ｓ０♯１のＳＯピン
とが、シフトレジスタ回路Ｓ０♯１のＳＩピンと図示し
ない隣接したシフトレジスタ回路のＳＯピンとが接続状
態にあり、またシフトレジスタ回路Ｓ０♯ｎ−１のＳＩ
ピンとシフトレジスタ回路Ｓ０♯ｎのＳＯピンとが接続
状態にある。

【００３１】図示していないが、行デコーダ２０♯０と
行デコーダ２０♯１とでは、シフトレジスタ回路Ｓ０♯
ｎのＳＩピンと、これに隣接する行デコーダ２０♯１の
シフトレジスタ回路のＳＯピンとが接続状態にある。同
じく、互いに隣接する、行デコーダ２０♯１のシフトレ
ジスタ回路のＳＩピンと、行デコーダ２０♯２のシフト
レジスタ回路のＳＯピンとが接続状態にある。また、行
デコーダ２０♯３のシフトレジスタ回路Ｓ３♯０のＳＯ
ピンとこれに隣接する行デコーダ２０♯２のシフトレジ
スタ回路のＳＩピンとが接続状態にある。そして、行デ
コーダ部２２の最端部に位置する、シフトレジスタ回路
Ｓ０♯０のＳＯピンとシフトレジスタ回路Ｓ３♯ｎのＳ
Ｉピンとが接続状態にある。

【００３２】シフトレジスタ回路のそれぞれは、対応す
るデコーダ２３の出力を受ける入力ピンＲＡＩ（以下、
ＲＡＩピンと記す）と、対応するワード線に接続される
出力ピンＲＡＯ（以下、ＲＡＯピンと記す）と、リフレ
ッシュ制御回路２４から出力される制御信号ＳまたはＲ
（図中記号Ｓ／Ｒ）、Ｔ、ＲＦＥを受けるピン（Ｓピン
またはＲピン、Ｔピン、ＲＦＥピン）とをさらに備え
る。

【００３３】通常動作モード時では、シフトレジスタ回
路は停止状態にあり、設定値にかかわらず、ＲＡＩピン
で受ける行選択信号がそのままＲＡＯピンから出力され
る。これにより、外部から受ける行アドレスに対応し
て、いずれか１つのワード線が選択状態となる。リフレ
ッシュ動作モード時では、シフトレジスタ回路の設定値
に応じた信号がＲＡＯピンから出力される。すなわち、
シフトレジスタにより、リフレッシュ動作を行なう行ア
ドレス（上位、下位）が指定される。

【００３４】シフトレジスタ回路のうちの１つは、リフ
レッシュ動作モードの初期設定時に、“１”がセットさ
れ、残りは、初期設定時に“０”がセットされるように
構成する。たとえば、初期設定時に、シフトレジスタ回
路Ｓ０♯０が“１”にセットされ、これ以外のシフトレ
ジスタ回路が“０”にセットされるものとする。

【００３５】図３は、初期設定時に“１”がセットされ
るシフトレジスタ回路の具体的構成を示す回路図であ
る。図３に示すシフトレジスタ回路は、ＳＩピン、ＳＯ
ピン、ＲＡＩピン、ＲＡＯピン、ＲＦＥピン、Ｔピンお
よびＳピンを備える。上述したように、ＳＩピンは、接
続されるシフトレジスタ回路のＳＯピンの信号を受け
る。ＳＯピンは、接続されるシフトレジスタ回路のＳＩ
ピンに信号を出力する。ＲＦＥピンは、リフレッシュ制
御回路２４から、通常動作を行なうかリフレッシュ動作
を行なうかを指定する制御信号ＲＦＥを受ける。Ｔピン
は、リフレッシュ制御回路２４からクロック信号Ｔを受
ける。ＲＡＩピンは、対応するデコーダの出力する行選
択信号を受ける。ＲＡＯピンは、対応するワード線に接
続されている。Ｓピン（セットピン）は、初期設定を行
なうための制御信号Ｓをリフレッシュ制御回路２４から
受ける。

【００３６】図３に示すシフトレジスタ回路は、インバ
ータ３０〜３７、論理回路Ｌ３０、Ｌ３１、ならびにト
ランジスタＮ３０〜Ｎ３５およびＰ３０〜Ｐ３５を含
む。トランジスタＮ３０〜Ｎ３５は、ＮＭＯＳトランジ
スタであり、トランジスタＰ３０〜Ｐ３５は、ＰＭＯＳ
トランジスタである。インバータ３０〜３５、論理回路
Ｌ３０、Ｌ３１、ならびにトランジスタＮ３０〜Ｎ３３
およびＰ３０〜Ｐ３３は、フリップフロップＦ１を構成
する。

【００３７】インバータ３５、ならびにトランジスタＮ
３４〜Ｎ３５およびＰ３４〜Ｐ３５は、セレクタ回路を
構成する。トランジスタＮ３４およびＰ３４から構成さ
れるトランスファーゲートは、フリップフロップＦ１の
出力ノードであるノードＲＦＥＡとＲＡＯピンとの間に
接続される。また、セレクタ回路を構成するトランジス
タＮ３５およびＰ３５から構成されるトランスファーゲ
ートは、ＲＡＩピンとＲＡＯピンとの間に接続される。

【００３８】インバータ３６は、ＲＦＥピンを受ける制
御信号ＲＦＥを反転して信号ＲＦＥ１を出力する。イン
バータ３７は、信号ＲＦＥ１を反転した信号ＲＦＥ０を
出力する。なお、制御信号ＲＦＥは、リフレッシュ動作
モード時にはＨレベルに、通常動作モード時にはＬレベ
ルに設定される。

【００３９】ＲＦＥピンがＨレベルの制御信号ＲＦＥを
受けると、トランジスタＮ３５およびＰ３５で構成され
るトランスファーゲートが非導通状態となり、トランジ
スタＮ３４およびＰ３４から構成されるトランスファー
ゲートが導通状態となる。これにより、ＲＡＩピンから
ＲＡＯピンまでの経路が遮断される一方で、フリップフ
ロップＦ１に保持されている情報（設定値）が、ＲＡＯ
ピンから出力される。

【００４０】これに対し、ＲＦＥピンがＬレベルの制御
信号ＲＦＥを受けると、トランジスタＮ３５およびＰ３
５で構成されるトランスファーゲートが導通状態とな
り、トランジスタＮ３４およびＰ３４から構成されるト
ランスファーゲートが非導通状態となる。これにより、
フリップフロップＦ１の出力ノードであるノードＲＦＥ
ＡからＲＡＯピンまでの経路が遮断される一方で、ＲＡ
ＩピンからＲＡＯピンまでの経路がつながる。これによ
り、ＲＡＩピンの信号がそのまま、ＲＡＯピンから出力
される。

【００４１】ここで、フリップフロップＦ１の構成につ
いて説明する。トランジスタＮ３０およびＰ３０から構
成されるトランスファーゲートは、ＳＩピンと論理回路
Ｌ３０の第１の入力端子との間に接続される。論理回路
Ｌ３０の第２の入力端子は、Ｓピンと接続される。トラ
ンジスタＮ３１およびＰ３１から構成されるトランスフ
ァーゲートは、インバータ３２の出力と論理回路Ｌ３０
の第１の入力端子との間に接続される。インバータ３２
は、論理回路Ｌ３０の出力を反転する。

【００４２】トランジスタＮ３２およびＰ３２から構成
されるトランスファーゲートは、論理回路Ｌ３０の出力
と、インバータ３３、３４および３５の入力との間に接
続される。論理回路Ｌ３１の第１の入力端子は、インバ
ータ３３の出力と接続され、第２の入力端子は、Ｓピン
と接続される。トランジスタＮ３２およびＰ３２から構
成されるトランスファーゲートは、論理回路Ｌ３１の出
力と、インバータ３３、３４および３５の入力との間に
接続される。インバータ３４の出力は、ＳＯピンと、イ
ンバータ３５の出力は、ノードＲＦＥＡと接続される。

【００４３】インバータ３０は、Ｔピンの受けるクロッ
ク信号Ｔを反転したクロック信号Ｔ０を出力する。イン
バータ３１は、クロック信号Ｔ０を反転したクロック信
号Ｔ１を出力する。トランジスタＮ３０およびＰ３０、
Ｎ３３およびＰ３３で構成されるトランスファーゲート
は、Ｈレベルのクロック信号Ｔ１（Ｌレベルのクロック
信号Ｔ０）に基づき導通状態となり、トランジスタＮ３
１およびＰ３１、Ｎ３２およびＰ３２で構成されるトラ
ンスファーゲートは、Ｌレベルのクロック信号Ｔ１（Ｈ
レベルのクロック信号Ｔ０）に基づき導通状態となる。

【００４４】図４は、図３に示すフリップフロップＦ１
の動作を説明するためのタイミングチャートである。図
４では、時刻ｔ１、ｔ２、ｔ３、ｔ４、ｔ５、ｔ６にお
いて、Ｔピンにクロック信号Ｔが入力される。

【００４５】Ｓピンに、Ｌレベルの制御信号Ｓを入力す
る（ｔｘ１〜ｔｘ２）と、ノードＲＦＥＡおよびＳＯピ
ンの電圧レベルがＨレベル（“１”）になる。

【００４６】Ｓピンで受ける制御信号ＳをＨレベルにす
る（時刻ｔ０〜ｔｘ１、ｔｘ２〜：ただし、ｔ２＜ｔｘ
１＜ｔ３＜ｔｘ２＜ｔ４）と、クロック信号Ｔに応答し
て、ＳＩピンで受ける信号を取込み、そして、取込んだ
信号をＳＯピンおよびノードＲＦＥＡから出力する。

【００４７】図５は、初期設定時に“０”がセットされ
るシフトレジスタ回路の具体的構成を示す回路図であ
る。図５に示すシフトレジスタ回路は、ＳＩピン、ＳＯ
ピン、ＲＡＩピン、ＲＡＯピン、ＲＦＥピン、Ｔピンお
よびＲピンを備える。ＳＩピン、ＳＯピン、ＲＦＥピ
ン、Ｔピン、ＲＡＩピン、ＲＡＯピンについては、図３
の回路と同じである。Ｒピン（リセットピン）は、初期
設定を行なうための制御信号Ｒをリフレッシュ制御回路
２４から受ける。

【００４８】図５に示すシフトレジスタ回路は、インバ
ータ４０〜４７、論理回路Ｌ４０、Ｌ４１、ならびにト
ランジスタＮ４０〜Ｎ４５およびＰ４０〜Ｐ４５を含
む。トランジスタＮ４０〜Ｎ４５は、ＮＭＯＳトランジ
スタであり、トランジスタＰ４０〜Ｐ４５は、ＰＭＯＳ
トランジスタである。

【００４９】インバータ４０〜４５、論理回路Ｌ４０、
Ｌ４１、ならびにトランジスタＮ４０〜Ｎ４３およびＰ
４０〜Ｐ４３は、フリップフロップＦ２を構成する。

【００５０】インバータ４５、ならびにトランジスタＮ
４４〜Ｎ４５およびＰ４４〜Ｐ４５は、セレクタ回路を
構成する。トランジスタＮ４４およびＰ４４から構成さ
れるトランスファーゲートは、フリップフロップＦ２の
出力ノードであるノードＲＦＥＡとＲＡＯピンとの間に
接続される。また、セレクタ回路を構成するトランジス
タＮ４５およびＰ４５から構成されるトランスファーゲ
ートは、ＲＡＩピンとＲＡＯピンとの間に接続される。

【００５１】インバータ４６は、ＲＦＥピンを受ける制
御信号ＲＦＥを反転して信号ＲＦＥ１を出力する。イン
バータ４７は、信号ＲＦＥ１を反転した信号ＲＦＥ０を
出力する。

【００５２】ＲＦＥピンがＨレベルの制御信号ＲＦＥを
受けると、トランジスタＮ４５およびＰ４５で構成され
るトランスファーゲートが非導通状態となり、トランジ
スタＮ４４およびＰ４４から構成されるトランスファー
ゲートが導通状態となる。これにより、ＲＡＩピンから
ＲＡＯピンまでの経路が遮断される一方で、フリップフ
ロップＦ２に保持されている情報（設定値）が、ＲＡＯ
ピンから出力される。

【００５３】これに対し、ＲＦＥピンがＬレベルの制御
信号ＲＦＥを受けると、トランジスタＮ４５およびＰ４
５で構成されるトランスファーゲートが導通状態とな
り、トランジスタＮ４４およびＰ４４から構成されるト
ランスファーゲートが非導通状態となる。これにより、
フリップフロップＦ２の出力ノードであるノードＲＦＥ
ＡからＲＡＯピンまでの経路が遮断される一方で、ＲＡ
ＩピンからＲＡＯピンまでの経路がつながる。これによ
り、ＲＡＩピンの信号がそのまま、ＲＡＯピンから出力
される。

【００５４】ここで、フリップフロップＦ２の構成につ
いて説明する。トランジスタＮ４０およびＰ４０から構
成されるトランスファーゲートは、ＳＩピンとインバー
タ４２との間に接続される。論理回路Ｌ４０の第１の入
力端子はＲピンと接続され、第２の入力端子はインバー
タ４２の出力と接続される。トランジスタＮ４１および
Ｐ４１から構成されるトランスファーゲートは、論理回
路Ｌ４０の出力とインバータ４２の入力との間に接続さ
れる。

【００５５】トランジスタＮ４２およびＰ４２から構成
されるトランスファーゲートは、インバータ４２の出力
と、論理回路Ｌ４１の第１の入力端子との間に接続され
る。論理回路Ｌ４１の第２の入力端子は、Ｒピンと接続
される。インバータ４３の入力は、論理回路Ｌ４１の出
力と接続される。トランジスタＮ４３およびＰ４３から
構成されるトランスファーゲートは、インバータ４３の
出力と論理回路Ｌ４１の第１の入力端子との間に接続さ
れる。インバータ４４および４５の入力は、インバータ
４３の出力と接続され、インバータ４４の出力はＳＯピ
ンと、インバータ３５の出力はノードＲＦＥＡと接続さ
れる。

【００５６】インバータ４０は、Ｔピンの受けるクロッ
ク信号Ｔを反転したクロック信号Ｔ０を出力する。イン
バータ４１は、クロック信号Ｔ０を反転したクロック信
号Ｔ１を出力する。

【００５７】トランジスタＮ４０およびＰ４０、Ｎ４３
およびＰ４３で構成されるトランスファーゲートは、Ｈ
レベルのクロック信号Ｔ１（Ｌレベルのクロック信号Ｔ
０）に基づき導通状態となり、トランジスタＮ４１およ
びＰ４１、Ｎ４２およびＰ４２で構成されるトランスフ
ァーゲートは、Ｌレベルのクロック信号Ｔ１（Ｈレベル
のクロック信号Ｔ０）に基づき導通状態となる。

【００５８】図６は、図５に示すフリップフロップＦ２
の動作を説明するためのフローチャートである。図６で
は、時刻ｔ１、ｔ２、ｔ３、ｔ４、ｔ５、ｔ６におい
て、Ｔピンにクロック信号Ｔが入力される。

【００５９】Ｒピンに、Ｌレベルの制御信号Ｒを入力す
る（ｔｙ１〜ｔｙ２）と、ノードＲＦＥＡおよびＳＯピ
ンの電圧レベルがＬレベル（“０”）になる。

【００６０】Ｒピンで受ける制御信号ＲをＨレベルにす
る（時刻ｔ０〜ｔｙ１、ｔｙ２〜：ただし、ｔ１＜ｔｙ
１＜ｔ２＜ｔｙ２＜ｔ３）と、クロック信号Ｔに応答し
て、ＳＩピンで受ける信号を取込み、そして、取込んだ
信号をＳＯピンおよびノードＲＦＥＡから出力する。

【００６１】すなわち、行デコーダ部２２は、Ｌレベル
の制御信号Ｓ、Ｒ（図２では、記号Ｓ／Ｒ）が与えられ
ることで、いずれか１つのシフトレジスタ回路（フリッ
プフロップＦ１を含む）が“１”（アドレス選択状態）
にセットされ、他のすべてのシフトレジスタ回路（フリ
ップフロップＦ２を含む）が“０”（アドレス非選択状
態）にセットされる。

【００６２】この状態で、クロック信号Ｔを繰返し与え
ることにより、設定した“１”および“０”の値が、隣
接するシフトレジスタ回路に順次シフトしていく。

【００６３】図７は、図１に示す半導体記憶装置１００
の動作を説明するためのフローチャートである。図７で
は、制御信号ＲＡＳの立上がり前に、制御信号ＣＡＳが
立上がる、いわゆるＣＢＲ条件によりリフレッシュ動作
を開始する場合を一例として示している。また、４つの
シフトレジスタ回路を環状に接続した場合を一例として
示している。

【００６４】図７では、時刻ｔ１、ｔ３、ｔ５、ｔ７、
ｔ９、…において、クロック信号ＴがＨレベルに立上が
る。また、制御信号ＲＦＥは、時刻ｔ１、ｔ３、ｔ５、
ｔ７、…においてＨレベルに立上がり、時刻ｔ２、ｔ
４、ｔ６、ｔ８、…においてＬレベルに立下がる。

【００６５】リフレッシュ制御回路２４は、ＣＢＲ条件
が満たされると、制御信号を発生する。リフレッシュ動
作の開始時点で、制御信号Ｓ、ＲがＬレベルに立下が
る。これにより、各シフトレジスタ回路に対し初期設定
が行われる。

【００６６】制御信号ＲＦＥがＨレベルの期間（ｔ１〜
ｔ２、ｔ３〜ｔ４、ｔ５〜ｔ６、ｔ７〜ｔ８）、クロッ
ク信号Ｔが立上がるたびに、シフトレジスタ回路のノー
ドＲＦＥＡの値（設定値）が、接続関係にあるシフトレ
ジスタ回路にシフトしていく。そして、ＲＡＩピンで受
ける信号（図中、“１０００”）にかかわらず、ノード
ＲＦＥＡの値（設定値）によりＲＡＩピンの電圧レベル
が決定される。

【００６７】図７の場合、４つのシフトレジスタ回路の
並びから、時刻ｔ１〜ｔ２において“１０００”、時刻
ｔ３〜ｔ４において“０１００”、時刻ｔ５〜ｔ６にお
いて“００１０”、さらに時刻ｔ７〜ｔ８において“０
００１”がそれぞれ出力される。

【００６８】一方、制御信号ＲＦＥがＬレベルの期間
（ｔ２〜ｔ３、ｔ４〜ｔ５、ｔ６〜ｔ７、ｔ８〜ｔ
９）、ノードＲＦＥＡの値（設定値）にかかわらず、Ｒ
ＡＩピンで受ける信号（図中、“１０００”）によりＲ
ＡＩピンの電圧レベルが決定される。

【００６９】図７の場合、ＲＡＩピンで受ける“１００
０”に基づき、４つのシフトレジスタ回路の並びから、
時刻ｔ２〜ｔ３、時刻ｔ４〜ｔ５、時刻ｔ６〜ｔ７、さ
らに時刻ｔ８〜ｔ９において“１０００”がそれぞれ出
力される。

【００７０】以上のように、本発明の実施の形態１にお
ける半導体記憶装置１００によれば、リフレッシュ動作
の対称となる行（メモリアレイおよびワード線）をシフ
トレジスタにより順次指定することができる。このた
め、特に、２のべき乗以外の数のメモリアレイまたはワ
ード線を有する場合であっても、従来のようにバイナリ
カウンタを無駄に動作させることになく、行の指定を行
うことが可能となる。このため、デコーダ等の制御回路
の消費電流を軽減することが可能となる。

【００７１】［実施の形態２］本発明の実施の形態２に
おける半導体記憶装置の構成について、図８を用いて説
明する。図８は、本発明の実施の形態２における半導体
記憶装置の全体構成を概略的に示す図である。図８を参
照して、半導体記憶装置２００は、行デコーダ２０♯０
〜２０♯３から構成される行デコーダ部２２に代わり
に、行デコーダ５０♯０〜５０♯３から構成される行デ
コーダ部５２を含む。行デコーダ５０♯０〜５０♯３の
それぞれは、メモリアレイＭ０〜Ｍ３に対応して設けら
れる（以下、総称的に行デコーダ５０と記す）。

【００７２】図９は、図８に示す行デコーダ部５２の構
成を説明するための図である。図９においては、代表的
に行デコーダ５０♯０と５０♯３とが記載されている。
行デコーダ部５２は、シフトレジスタを構成する複数の
シフトレジスタ回路と複数のデコーダ２３とを含む。た
とえば、行デコーダ５０♯０は、シフトレジスタ回路Ｓ
１０♯０〜Ｓ１０♯ｎとデコーダ２３♯０とを含み、デ
コーダ５０♯３は、シフトレジスタ回路Ｓ１３♯０〜Ｓ
１３♯ｎとデコーダ２３♯３とを含む。

【００７３】シフトレジスタ回路は、ワード線のそれぞ
れに対応して配置する。たとえば、メモリアレイＭ０の
ワード線ＷＬ０〜ＷＬｎに対応して、シフトレジスタＳ
１０♯０〜Ｓ１０♯ｎをそれぞれ配置する。メモリアレ
イＭ３のワード線ＷＬ０〜ＷＬｎに対応して、シフトレ
ジスタＳ１３♯０〜Ｓ１３♯ｎをそれぞれ配置する。

【００７４】行デコーダ５０♯０〜行デコーダ５０♯３
に含まれるシフトレジスタ回路の構成は、実施の形態１
で説明したとおりであって、いずれか１つが図３に示す
構成を有し（初期設定時に、“１”がセットされる）、
他のすべては図５に示す構成を有する（初期設定時に、
“０”にセットされる）ものとする。

【００７５】配線長がほぼ均等になるようにシフトレジ
スタ回路どうしを接続する。図９では、特に、物理的に
１行置き（1本のワード線置き）にシフトレジスタ回路
を接続した場合を示している。具体的には、ワード線Ｗ
Ｌｋに対応するシフトレジスタ回路のＳＩピンと、ワー
ド線ＷＬｋ＋２に対応するシフトレジスタ回路のＳＯピ
ンとを接続し（ただし、ｋは、０以上、ｎ以下の偶数と
する）する。ワード線ＷＬｋ＋１に対応するシフトレジ
スタ回路のＳＯピンと、ワード線ＷＬｋ＋３に対応する
シフトレジスタ回路のＳＩピンとを接続する。

【００７６】一方の経路では、行デコーダ５０♯３から
行デコーダ５０♯０の方向に信号が伝播され、他方の経
路では、行デコーダ５０♯０から行デコーダ５０♯３の
方向に信号が伝播される。最も端に位置するシフトレジ
スタ回路Ｓ１０♯０のＳＯピンは、これに隣接するシフ
トレジスタ回路Ｓ１０♯１のＳＩピンと接続する。ま
た、最も端に位置するシフトレジスタ回路Ｓ１３♯ｎの
ＳＩピンは、これに隣接するシフトレジスタ回路Ｓ１３
♯ｎ−１のＳＯピンと接続する。これにより、信号が、
シフトレジスタを循環する。

【００７７】リフレッシュ制御回路２４からクロック信
号Ｔを受けると、上述したようにシフトレジスタ回路に
設定された値“１”、“０”は、接続関係にあるシフト
レジスタ回路に伝搬されることになる。たとえば、図９
においては、シフトレジスタ回路Ｓ１０♯０からシフト
レジスタ回路Ｓ１０♯０に値“１”が伝搬され、その後
は、行デコーダ５０♯３に向かって１行置きに対応する
シフトレジスタ回路に値“１”が伝搬されていくことに
なる。同様に、値“０”が伝播されていく。シフトレジ
スタ回路Ｓ１３♯ｎに伝搬された値“１”は、シフトレ
ジスタ回路Ｓ１３♯ｎ−１に伝搬される。シフトレジス
タ回路Ｓ１３♯ｎ−１の値“１”は、行デコーダ５０♯
０に向かって１行置きに対応するシフトレジスタ回路に
伝搬されていく。

【００７８】実施の形態１における行デコーダ部２２に
よると、シフトレジスタの配置上、シフトレジスタ回路
Ｓ０♯０、Ｓ３♯ｎはともに最も端に位置する。このた
め、これらを繋ぐ配線が長くなるので、シフトレジスタ
回路Ｓ０♯０からシフトレジスタ回路Ｓ３♯ｎに設定値
“１”、“０”が伝搬されるまでに時間がかかる。

【００７９】これに対し、行デコーダ部５２によると、
シフトレジスタ回路間の配線長をほぼ均等にすることが
できるため、設定値“１”および“０”の伝搬時間のば
らつきを小さく抑えることができる。特に、図９に示す
構成によると、最も端に位置するシフトレジスタ回路の
配線を実施の形態１より配線を短くすることができる。
したがって、伝搬時間のロスが発生しない。

【００８０】これにより、シフトレジスタの動作マージ
ンが大きくなり、クロック信号Ｔの活性期間（Ｈレベル
の期間）を小さくすることが可能となる。これによりさ
らに消費電力を軽減することが可能となる。

【００８１】［実施の形態３］本発明の実施の形態３に
おける半導体記憶装置３００の構成を図１０を用いて説
明する。図１０は、本発明の実施の形態３における半導
体記憶装置３００の全体構成を概略的に示す図である。
図１０に示す半導体記憶装置３００は、リフレッシュ制
御回路６４、行アドレスバッファ制御回路６５、列アド
レスバッファ制御回路１２、行デコーダ部６２、メモリ
アレイＭ０〜Ｍ３、センスアンプ／列デコーダ１５♯０
〜１５♯３、および入出力回路１６を備える。

【００８２】行デコーダ部６２は、行デコーダ６３♯０
〜６３♯３、およびシフトレジスタを構成するシフトレ
ジスタ回路Ｓ２０♯０〜Ｓ２０♯３を含む。行デコーダ
およびシフトレジスタ回路のそれぞれは、メモリアレイ
に対応して配置する。

【００８３】シフトレジスタ回路のうちのいずれか１つ
は、図３に示すシフトレジスタ回路と同一構成を有し、
リフレッシュ動作モードの初期設定時に値“１”がセッ
トされる。残りのシフトレジスタ回路は、図５に示すシ
フトレジスタ回路と同一構成を有し、初期設定時に値
“０”がセットされる。たとえば、シフトレジスタ回路
Ｓ２０♯０が、“１”がセットされ、これ以外のシフト
レジスタ回路が“０”にセットされるものとする。

【００８４】シフトレジスタ回路のＳＯピンは、これに
隣接するシフトレジスタ回路のＳＩピンと接続する。最
も端に位置するシフトレジスタ回路Ｓ２０♯０のＳＩピ
ンは、もう一方の端に位置するシフトレジスタ回路Ｓ２
０♯３のＳＩピンと接続する。シフトレジスタ回路に設
定された値“１”、“０”は、クロック信号Ｔに同期し
て接続関係にあるシフトレジスタ回路を、順次、伝搬し
ていく。シフトレジスタは、リフレッシュ動作の対象と
なるメモリアレイを指定する信号を発生する。

【００８５】本発明の実施の形態３における行アドレス
バッファ制御回路６５は、バイナリカウンタを含む。バ
イナリカウンタは、リフレッシュ制御回路６４の制御に
基づき、リフレッシュ動作の対象となるワード線を指定
する信号を発生する。

【００８６】図１１は、図１０に示す行デコーダ部６２
とその周辺回路との関係を示す図である。図１１では、
代表的に、行デコーダ６０♯０およびシフトレジスタ回
路Ｓ２０♯０と周辺回路との関係を示している。

【００８７】行アドレスバッファ制御回路６５は、アド
レスバッファ７２、セレクタ７３および２のべき乗個の
信号を発生するバイナリカウンタ７４を含む。アドレス
バッファ７２は、外部から行アドレスを受け、内部行ア
ドレス信号（上位アドレス、および下位アドレス）を出
力する。アドレスバッファ７２から出力される下位アド
レスは、通常動作モードにおけるワード線選択に使用さ
れる。

【００８８】バイナリカウンタ７４は、複数のカウンタ
を含み、リフレッシュ動作モードにおいて対象となるワ
ード線と指定するための下位アドレスを発生する。

【００８９】図１２は、バイナリカウンタの構成を示す
図である。図１２に示すバイナリカウンタは、複数のカ
ウンタから構成される。図１２では、代表例として、４
個のカウンタ８０♯０〜８０♯３が示されている。複数
のカウンタにより、２のべき乗個の信号が発生する。カ
ウンタは、入力ピンＴ、ＤＩ、出力ピンＱ、ＱＣを有す
る。出力ピンＱは、隣接するカウンタの入力ピンＴと接
続されている。出力ピンＱＣは、入力ピンＤＩと接続さ
れている。カウンタ８０♯０の入力ピンＴにクロック信
号Ｔが入力されると、カウンタはそれぞれ、入力ピン
Ｔ、ＤＩで受ける信号に応答して、出力ピンＱ、ＱＣの
状態を変化させる。カウンタ８０♯０〜８０♯３のそれ
ぞれの出力ピンＱから、信号Ａ（０）〜Ａ（３）が出力
される。信号Ａ（０）〜Ａ（３）は、ワード線を指定す
るための下位ドレスとなる。

【００９０】図１１を参照して、セレクタ７３は、通常
動作モードにおいては、アドレスバッファ７２から受け
る下位アドレスを、リフレッシュ動作モードにおいて
は、バイナリカウンタ７４から受ける下位アドレスを選
択的に出力する。

【００９１】リフレッシュ制御回路６４は、上述した制
御信号Ｓ、Ｒ、ＲＦＥ、Ｔを出力する。シフトレジスタ
回路Ｓ２０♯０のＲＡＩピンは、アドレスバッファ７２
の出力する上位アドレスを受ける。シフトレジスタ回路
Ｓ２０♯０のＳ（またはＲ）ピン、Ｔピン、ＲＦＥピン
は、リフレッシュ制御回路６４の出力する制御信号Ｓ
（またはＲ）、ＲＦＥ、Ｔを受ける。

【００９２】行デコーダ６０♯０は、デコーダ７０、７
１およびＡＮＤ回路７５を含む。デコーダ７０は、セレ
クタ７３の出力をデコードする。デコーダ７１は、対応
するシフトレジスタ回路Ｓ２０♯０のＲＡＯピンの出力
をデコードする。ＡＮＤ回路７５は、デコーダ７０、７
１の出力がともにＨレベルの場合、対応するメモリアレ
イ（上位アドレスに対応）のワード線（下位アドレスに
対応）を選択状態にするための行選択信号を出力する。

【００９３】通常動作モードにおいては、行アドレスバ
ッファ制御回路６５は、外部から受ける行アドレスに対
応する上位アドレスおよび下位アドレスを出力する。上
位アドレスを受けるシフトレジスタ回路は、ＲＡＯピン
から当該上位アドレスをそのまま出力する。これによ
り、行デコーダは、外部から受ける行アドレスに基づ
き、対応するメモリアレイのワード線を選択するための
信号を発生する。

【００９４】リフレッシュ動作モードにおいては、行ア
ドレスバッファ制御回路６５は、バイナリカウンタ７４
の発生する下位アドレスを出力する。シフトレジスタ回
路は、ＲＡＩピンの入力にかかわらず、設定値（“１”
または“０”）をＲＡＯピンから出力する。行デコーダ
は、シフトレジスタ回路の設定値（上位アドレス）、お
よびバイナリカウンタの発生する下位アドレスに基づ
き、対応するメモリアレイのワード線を選択するための
行選択信号を発生する。

【００９５】実施の形態３では、リフレッシュ動作モー
ドの初期設定時において、Ｌレベルの制御信号Ｓ、Ｒに
より、複数あるシフトレジスタ回路の１つ（Ｓピンを含
む）を値“１”（アドレス選択状態）にセットし、残り
のシフトレジスタ回路（Ｒピンを含む）については、値
“０”（アドレス非選択状態）をセットする。続いて、
リフレッシュ制御回路６４から制御信号Ｔをシフトレジ
スタ回路のそれぞれに与える。これにより、設定した値
“１”、“０”が、順にシフトしていく。この結果、リ
フレッシュ動作の対象となるメモリアレイを順次指定す
ることが可能となる。

【００９６】このように、本発明の実施の形態３におけ
る半導体記憶装置３００では、バイナリカウンタは、リ
フレッシュ動作モードの対象となるワード線の指定に使
用し、シフトレジスタは、リフレッシュ動作モードの対
象となるメモリアレイの指定に使用する。これにより、
実施の形態１および２と比較してシフトレジスタ回路の
数を大幅に減少させることができ、制御回路部分の面積
を軽減することが可能となる。このため最も効率的なリ
フレッシュ動作を実現することが可能となる。また、シ
フトレジスタ回路を用いることにより、２のべき乗以外
の数のメモリアレイについても指定を行なうことが可能
となる。

【００９７】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した実施の形態の説明ではな
くて特許請求の範囲によって示され、特許請求の範囲と
均等の意味および範囲内での全ての変更が含まれること
が意図される。

【００９８】

【発明の効果】以上のように、請求項１および請求項２
に係る半導体記憶装置によれば、シフトレジスタを用い
て、順次、リフレッシュ動作の対象となる行を指定する
ことが可能となる。これにより、２のべき乗以外のビッ
ト容量を有するメモリアレイに対しても、従来のように
バイナリカウンタを無駄に動作させることなく効率的に
リフレッシュ動作対応の行アドレスを指定することが可
能となる。また、これによりバイナリカウンタやデコー
ダ等の制御回路の消費電流を軽減することが可能とな
る。

【００９９】請求項３に係る半導体記憶装置は、請求項
２に係る半導体記憶装置であって、によれば、所定の順
序で１の行を選択状態とすることが可能となる。

【０１００】請求項４、請求項５に係る半導体記憶装置
は、請求項２に係る半導体記憶装置であって、シフトレ
ジスタを構成する複数のフリップフロップ間の信号配線
長を最小限に抑えることが可能となるため、動作にかか
わる信号の伝搬時間のばらつきが少なくなり消費電力を
軽減することが可能となる。

【０１０１】請求項６および請求項７に係る半導体記憶
装置によれば、シフトレジスタを用いて、順次、リフレ
ッシュ動作の対象となるメモリアレイを指定することが
可能となる。これにより、２のべき乗以外のメモリアレ
イに対しても、従来のようにバイナリカウンタを無駄に
動作させることなく効率的にリフレッシュ動作対応のメ
モリアレイを指定することが可能となる。また、これに
よりバイナリカウンタやデコーダ等の制御回路の消費電
流を軽減することが可能となる。

【０１０２】請求項８に係る半導体記憶装置は、請求項
７に係る半導体記憶装置であって、所定の順序で１のメ
モリアレイを選択状態とすることが可能となる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１における半導体記憶装
置１００の全体構成を概略的に示す図である。

【図２】 図１に示す行デコーダ部２２の構成を説明す
るための図である。

【図３】 初期設定時に“１”がセットされるシフトレ
ジスタ回路の具体的構成を示す回路図である。

【図４】 図３に示すフリップフロップＦ１の動作を説
明するためのタイミングチャートである。

【図５】 初期設定時に“０”がセットされるシフトレ
ジスタ回路の具体的構成を示す回路図である。

【図６】 図５に示すフリップフロップＦ２の動作を説
明するためのフローチャートである。

【図７】 図１に示す半導体記憶装置１００の動作を説
明するためのフローチャートである。

【図８】 本発明の実施の形態２における半導体記憶装
置２００の全体構成を概略的に示す図である。

【図９】 図８に示す行デコーダ部５２の構成を説明す
るための図である。

【図１０】 本発明の実施の形態３における半導体記憶
装置３００の全体構成を概略的に示す図である。

【図１１】 図１０に示す行デコーダ部６２とその周辺
回路との関係を示す図である。

【図１２】 バイナリカウンタの構成を示す図である。

【図１３】 従来の半導体記憶装置９００の全体構成を
概略的に示す図である。

【符号の説明】

２５，６５ 行アドレスバッファ制御回路、１２ 列ア
ドレスバッファ制御回路、２４，６４ リフレッシュ制
御回路、２３♯０〜２３♯３，７０，７１ デコーダ、
２０♯０〜２０♯３，５０♯０〜５０♯３，６０♯０〜
６０♯３ 行デコーダ、２２，５２，６２ 行デコーダ
部、１４ アレイ構成、Ｍ０〜Ｍ３ メモリアレイ、１
５♯０〜１５♯３ センスアンプ／列デコーダ、１６
入出力回路、Ｓ０♯０〜Ｓ０♯ｎ，Ｓ３♯０〜Ｓ３♯
ｎ，Ｓ１０♯０〜Ｓ１０♯ｎ，Ｓ１３♯０〜Ｓ１３♯
ｎ，Ｓ２０♯０〜Ｓ２０♯３ シフトレジスタ回路、Ｆ
１，Ｆ２ フリップフロップ、７２ アドレスバッフ
ァ、７３ セレクタ、７４ バイナリカウンタ、１００
〜３００ 半導体記憶装置。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 複数のメモリアレイを備え、前記複数の
   メモリアレイのそれぞれは、行列状に配置される複数の
   メモリセルと、前記行に対応して配置される複数のワー
   ド線とを含み、 外部信号に応答してリフレッシュ動作モードを検知し、
   制御信号を発生する制御回路と、 外部アドレスに応答して、内部アドレスを発生するアド
   レス制御回路と、 前記制御信号に応答して、前記リフレッシュ動作モード
   では、前記リフレッシュ動作モード対応の内部アドレス
   を所定の順序で発生し、前記リフレッシュ動作モード以
   外のモードでは、前記アドレス制御回路の出力する内部
   アドレスをそのまま出力するシフトレジスタと、 前記シフトレジスタの出力をデコードして対応するワー
   ド線を選択するための選択信号を発生するデコーダとを
   さらに備える、半導体記憶装置。
2. 【請求項２】 前記シフトレジスタは、 複数のメモリアレイにおける前記複数のワード線のそれ
   ぞれに対応して配置される複数のフリップフロップと、
   前記複数のフリップフロップのそれぞれに対応して配置
   され、前記アドレス制御回路の出力または対応するフリ
   ップフロップの設定値のいずれか一方を選択的に前記デ
   コーダに出力する複数のセレクタとを含み、 前記複数のフリップフロップにおいて、前記複数のフリ
   ップフロップのうちの１つは、前記リフレッシュ動作モ
   ードの初期設定時に第１レベルに設定され、前記第１レ
   ベルに設定されるフリップフロップ以外の複数のフリッ
   プフロップは、前記リフレッシュ動作モードの初期設定
   時に前記第１のレベルと異なる第２レベルに設定され、 前記複数のフリップフロップは所定の接続関係で直列に
   接続され、前記複数のフリップフロップの設定値は、前
   記制御信号により、接続関係にあるフリップフロップの
   設定値に応じて変化する、請求項１記載の半導体記憶装
   置。
3. 【請求項３】 前記複数のフリップフロップは、 前記複数のメモリアレイの前記複数のワード線の物理的
   配置に従って環状に配置される、請求項２記載の半導体
   記憶装置。
4. 【請求項４】 前記複数のフリップフロップは、 前記接続関係にあるフリップフロップ間をつなぐ配線長
   が実質的に均等になるように直列に接続される、請求項
   ２記載の半導体記憶装置。
5. 【請求項５】 前記複数のフリップフロップは、 前記複数のメモリアレイにおける前記複数のワード線の
   物理的配置に対して１ワード線置きに配置され、かつ前
   記接続関係がある複数のフリップフロップを含む第１グ
   ループと、 前記接続関係がある前記第１グループ以外の複数のフリ
   ップフロップを含む第２グループとに分割され、 前記第１グループおよび第２グループとを接続すること
   により、前記設定値が環状に伝播される、請求項２記載
   の半導体記憶装置。
6. 【請求項６】 複数のメモリアレイを備え、前記複数の
   メモリアレイのそれぞれは、行列状に配置される複数の
   メモリセルと、前記行に対応して配置される複数のワー
   ド線とを含み、 外部信号に応答してリフレッシュ動作モードを検知し、
   制御信号を発生する制御回路と、 外部アドレスに応答して、前記複数のメモリアレイのう
   ちの１つを指定するメモリアレイ指定アドレスを発生す
   るアドレス制御回路と、 前記制御信号に応答して、前記リフレッシュ動作モード
   では、前記リフレッシュ動作モード対応のメモリアレイ
   指定アドレスを所定の順序で発生し、前記リフレッシュ
   動作モード以外のモードでは、前記アドレス制御回路の
   出力するメモリアレイ指定アドレスをそのまま出力する
   シフトレジスタと、 前記シフトレジスタの出力をデコードして対応するメモ
   リアレイを選択するための選択信号を発生するデコーダ
   とをさらに備える、半導体記憶装置。
7. 【請求項７】 前記シフトレジスタは、 複数のメモリアレイのそれぞれに対応して配置される複
   数のフリップフロップと、前記複数のフリップフロップ
   のそれぞれに対応して配置され、前記アドレス制御回路
   の出力または対応するフリップフロップの設定値のいず
   れか一方を選択的に前記デコーダに出力する複数のセレ
   クタとを含み、 前記複数のフリップフロップにおいて、前記複数のフリ
   ップフロップのうちの１つは、前記リフレッシュ動作モ
   ードの初期設定時に第１レベルに設定され、前記第１レ
   ベルに設定されるフリップフロップ以外の複数のフリッ
   プフロップは、前記リフレッシュ動作モードの初期設定
   時に前記第１のレベルと異なる第２レベルに設定され、 前記複数のフリップフロップは所定の接続関係で直列に
   接続され、前記複数のフリップフロップの設定値は、前
   記制御信号により、接続関係にあるフリップフロップの
   設定値に応じて変化する、請求項６記載の半導体記憶装
   置。
8. 【請求項８】 前記複数のフリップフロップは、 前記複数のメモリアレイの物理的配置に従って環状に配
   置される、請求項７記載の半導体記憶装置。