WO2005024844A1 - 半導体メモリ - Google Patents

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WO2005024844A1
WO2005024844A1 PCT/JP2003/010931 JP0310931W WO2005024844A1 WO 2005024844 A1 WO2005024844 A1 WO 2005024844A1 JP 0310931 W JP0310931 W JP 0310931W WO 2005024844 A1 WO2005024844 A1 WO 2005024844A1
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WO
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signal
circuit
semiconductor memory
memory cell
redundant
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PCT/JP2003/010931
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French (fr)
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Masato Takita
Original Assignee
Fujitsu Limited
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Publication date
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    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/783—Masking faults in memories by using spares or by reconfiguring using programmable devices with refresh of replacement cells, e.g. in DRAMs

Definitions

  • the present invention relates to a semiconductor memory that requires a periodic refresh operation.
  • DRAMs Dynamic Random Access Memory
  • redundant memory cell columns redundant circuits
  • a semiconductor memory adopting the redundant redundancy method has a ROM (Read Only Memory) such as a fuse circuit for storing an address of a defective memory cell column.
  • ROM Read Only Memory
  • the word line (word driver) and the word decoder are connected without going through the ROM, so that the degree of freedom in arranging the ROM is increased. Therefore, for example, when the semiconductor memory has a plurality of memory cell arrays, it is easy to form a common word decoder. Therefore, the replacement redundancy method is effective for reducing the chip size.
  • the present inventor has considered introducing a shift refresh method to a semiconductor memory of a replace redundant method. If the shift refresh method is simply applied to the replace redundant semiconductor memory, a defective memory cell column is refreshed when the redundant memory cell column is used, or the redundant memory cell column is refreshed when the redundant memory cell column is not used. would. Since a line that does not need to be activated is activated during the refresh operation, the charge / discharge current is wasted. That is, the effect of reducing the power consumption during the refresh operation by the shift refresh method is reduced.
  • a failure of the memory cell column may be caused by a word decoder, or a short-circuit between the word lines, a word line and a bit may occur. If it is caused by a short circuit with a line or a short circuit between memory cells, data stored in other memory cell columns may be destroyed.
  • An object of the present invention is to reduce power consumption of a semiconductor memory employing a shift refresh method, and in particular, to reduce power consumption during a self-refresh mode.
  • the memory cell array has a plurality of normal memory cell columns and redundant memory cell columns.
  • Each ordinary memory cell column has ordinary memory cells connected to an ordinary word line and an ordinary word line.
  • a redundant memory cell array has a redundant memory cell connected to a redundant memory cell line for redundancy—a normal memory—to remedy a defect in one cell row—a word line and a redundant memory cell line.
  • the shift register is configured with a plurality of latches respectively corresponding to the normal line line and the redundant line line in order to sequentially activate either the normal line line or the redundant line line for each refresh request.
  • the activating circuit activates one of the normal word line and the redundant word line according to the output of the shift register.
  • the first storage circuit stores a defect address indicating a defective normal memory cell column in advance when a defect exists in any of the normal memory cell columns.
  • the first activation control circuit inhibits activation of the normal word line corresponding to the defective address when the output of the shift register indicates the normal word line corresponding to the defective address stored in the first storage circuit. .
  • the refresh address generation circuit and the switching circuit are not required, and the refresh of the defective normal memory cell row is prohibited, so that the power consumption during the refresh operation can be reduced.
  • the self-refresh mode in which the refresh operation is periodically controlled, the power consumption of the semiconductor memory is dominated by the power consumed by the refresh operation. This is particularly effective in reducing power consumption during the self-refresh mode.
  • the normal word line of the defective normal memory cell column is not activated, if the normal memory cell column failure is caused by the code decoder, or the short between the normal word lines, the normal word line and the bit line In the case of a short circuit or a short circuit between normal memory cells, it is possible to prevent data stored in a normal normal memory cell column from being destroyed.
  • -the: ⁇ comparison circuit is ______.
  • the fault match signal is activated when the output of the upper register indicates a normal code line corresponding to the fault address stored in the first memory circuit.
  • the permission circuit of the first activation control circuit stops outputting the permission signal for activating the activation circuit during activation of the failure match signal.
  • the enable signal is output while the bad match signal is inactive.
  • the permission signal generation circuit of the permission circuit generates a permission signal in response to a refresh request or an access request.
  • the mask circuit of the enable circuit masks the enable signal during activation of the bad match signal. Therefore, the activation of the word line can be easily performed (this control can be performed) only by activating and deactivating the activation circuit by the enable signal.
  • the first comparison circuit has a plurality of decoders and a wired OR circuit provided corresponding to the latches of the shift register.
  • the decoder receives the defective addresses stored in the first storage circuit, and outputs a match detection signal when a latch corresponding to the defective address is activated.
  • the wired OR circuit activates the bad match signal when one of the match detection signals is output. Since a bad match signal is generated using a wired-OR circuit, the delay time of the bad match signal can be reduced compared to, for example, generating a bad match signal using multiple OR gates. Can be generated by a simple circuit.
  • the first comparison circuit activates the failure match signal when the output of the shift register indicates a normal read line corresponding to the failure address stored in the first storage circuit.
  • the shift control circuit of the first activation control circuit outputs a shift control signal for causing the shift register to perform a shift operation once in response to a refresh request when the failure match signal is not activated.
  • the shift control circuit of the first activation control circuit outputs the shift control signal twice consecutively in response to the refresh request when the failure match signal is activated.
  • the first pulse generation circuit of the shift control circuit generates a first pulse signal in response to a refresh request.
  • the second pulse generation circuit of the shift control circuit generates a second pulse signal that does not overlap with the first pulse signal when the defective match signal is activated.
  • the delay circuit of the second pulse generation circuit delays the first pulse signal and outputs it as a second pulse signal.
  • the prohibition circuit of the second pulse generation circuit prohibits the supply of the first pulse signal to the delay circuit while the signal yf_Ryoichi J: is inactive.
  • the OR circuit of the shift control circuit ORs the first and second pulse signals and outputs the result as a shift control signal.
  • the read line indicated by the output of the shift register can be immediately changed from the normal read line corresponding to the defective address to the next read line.
  • the number of refresh requests required to refresh the entire memory cell array can be reduced, and the frequency of refresh requests can be reduced. Since the frequency of activation of the refresh request generation circuit can be reduced, power consumption during the refresh operation (particularly during the self-refresh mode) can be reduced.
  • the second storage circuit stores in advance the use Z unused of the redundant memory cell column.
  • the second activation control circuit inhibits activation of the redundant word line when the second storage circuit stores the unused state and the output of the shift register indicates the redundant word line. Therefore, when the normal memory cell columns are all normal and the second storage circuit stores the unused state of the redundant memory cell columns, it is possible to prevent the word lines of the redundant memory cell columns from being activated. As a result, refreshing of the redundant memory cell column can be prohibited, and wasteful consumption of charging / discharging current due to the refresh operation can be avoided. Therefore, even when the redundant memory cell column is not used, the power consumption during the refresh operation can be reduced.
  • the second comparison circuit activates the redundant match signal when the second storage circuit stores the unused state and the output of the shift register indicates a redundant word line.
  • the permission circuit of the second activation control circuit stops outputting the permission signal for activating the activation circuit during the activation of the redundancy match signal, and outputs the permission signal during the inactivation of the redundancy match signal. Is output.
  • the permission signal generation circuit of the permission circuit generates the permission signal in response to the refresh request or the request.
  • the mask circuit of the permission circuit masks the permission signal during activation of the redundant match signal. Therefore, the activation of the gate line can be easily controlled only by activating and deactivating the activation circuit by the enable signal.
  • the second comparison circuit stores the unused memory in the second storage circuit.
  • the output of the-and-shift register is redundant. i This activates the redundant match signal.
  • the shift control circuit of the second activation control circuit outputs a shift control signal for causing the shift register to perform a shift operation once in response to the refresh request, when the redundancy match signal is not activated.
  • the shift control circuit outputs the shift control signal twice consecutively in response to the refresh request when the redundant match signal is activated.
  • the first pulse generation circuit of the shift control circuit generates a first pulse signal in response to a refresh request.
  • the second pulse generation circuit of the shift control circuit generates a second pulse signal that does not overlap with the first pulse signal when the redundant match signal is activated.
  • the delay circuit of the second pulse generation circuit delays the first pulse signal and outputs it as a second pulse signal.
  • the prohibition circuit of the second pulse generation circuit prohibits the supply of the first pulse signal to the delay circuit during the deactivation of the redundant coincidence signal.
  • the OR circuit of the shift small control circuit performs an OR operation on the first and second pulse signals and outputs the result as a shift control signal.
  • the word line indicated by the output of the shift register can be immediately changed from the redundant word line to the next normal word line.
  • the number of refresh requests required to refresh the entire memory cell array can be reduced, and the frequency of refresh requests can be reduced. Since the frequency of activation of the refresh request generation circuit can be reduced, power consumption during the refresh operation (particularly during the self-refresh mode) can be reduced.
  • the first storage circuit has a first fuse circuit for programming a defective address.
  • the second storage circuit has a second fuse circuit for programming use / non-use of the redundant memory cell column. For this reason, by blowing each of the first and second fuse circuits according to the test result of the semiconductor memory chip, it is possible to program the defective address and the use / non-use of the redundant memory cell column, respectively.
  • the self-refresh control circuit normally generates a refresh request at a predetermined cycle in order to automatically refresh the memory cells and the redundant memory cells at a predetermined cycle. That is, in the semiconductor memory having the self-refresh mode, the power consumption of cells / refresh rates and power consumption can be reduced.
  • the output of the last-stage latch in the shift register latch is fed back to the input of the first-stage latch. That is, the shift The register latches are connected in a ring. For example, each latch has a reset terminal for receiving a reset signal. One of the latches is initialized to an active state in response to the reset signal. The rest of the latch is initialized to an inactive state in response to the reset signal.
  • the word line corresponding to the first-stage latch is activated again sequentially without performing any special processing for activating the first-stage latch. Can be done.
  • a reset signal is supplied only once to the shift register, thereby making it unnecessary to re-initialize the shift register.
  • FIG. 1 is a block diagram showing a first embodiment of the semiconductor memory of the present invention.
  • FIG. 2 is a circuit diagram illustrating details of the shift register according to the first embodiment.
  • FIG. 3 is a circuit diagram showing details of a latch initialized to an activated state of the shift register in the first embodiment.
  • FIG. 4 is a circuit diagram showing details of a latch initialized to an inactive state of the shift register according to the first embodiment.
  • FIG. 5 is a timing chart illustrating a shift operation of the shift register according to the first embodiment.
  • FIG. 6 is a circuit diagram showing details of the permission circuit in the first embodiment.
  • FIG. 7 is a timing chart showing a self-refresh operation when the redundant memory cell column is used in the first embodiment.
  • FIG. 8 is a timing chart showing a self-refresh operation when the redundant memory cell column is not used in the first embodiment.
  • FIG. 9 is a block diagram showing a second embodiment of the semiconductor memory of the present invention.
  • FIG. L G is a circuit diagram showing details of a power control circuit according to the second embodiment.
  • FIG. 11 is a timing chart illustrating an operation of generating a shift control signal of the shift control circuit according to the second embodiment.
  • FIG. 12 shows a self-refresh when the redundant memory cell column is used in the second embodiment. This is a timing chart showing a flash operation.
  • FIG. 13 is a timing chart showing a self-refresh operation when the redundant memory cell column is not used in the second embodiment.
  • FIG. 1 shows a first embodiment of the semiconductor memory of the present invention.
  • the semiconductor memory 100 is configured as, for example, a DRAM, and includes a command input circuit 10, a self-refresh control circuit 12, an operation control circuit 14, a storage circuit 16, a power-on reset circuit 18, and a shift circuit.
  • the memory cell array 30 has normal memory cell rows RNl to RNn, redundant memory cell rows RR, and a plurality of sense amplifiers SA.
  • Each of the normal memory cell columns RNl to RNn has a plurality of normal memory cells MCN connected to normal word lines WLN1 to WLNn and normal word lines WLN1 to WLNn and a plurality of bit lines BL, respectively.
  • the redundant memory cell column RR is a redundant memory cell line connected to the redundant memory cells RNl to RNn for relieving defects of the redundant memory cells RNl to RNn. Has cell MCR.
  • the normal memory cell MCN and the redundant memory cell MCR are the same memory cell (dynamic memory cell), and include a capacitor that holds a logical value of data as electric charge and a transfer transistor that connects the capacitor to the bit line BL. -Has-each.
  • the gates of the transfer transistors are connected to the normal node lines WLN1 to WLNn and the redundant node line WLR.
  • the sense amplifiers SA are provided corresponding to the respective bit lines BL, amplify read data transmitted to the bit lines BL during a read operation, and output the amplified data to the data bus DB. To do.
  • the sense amplifier SA amplifies write data supplied via the data bus DB during a write operation and outputs the amplified data to the bit line BL.
  • the memory cell array 30 responds to the write request signal WRRQ, the read request signal RDRQ, the refresh request signal RFRQ and the precharge signal PRE supplied from the operation control circuit 14, and performs the write operation, the read operation, the refresh operation, and the A precharge operation is performed.
  • the command input circuit 10 receives a command signal CMD via a command terminal CMD, and according to the received command signal CMD, a write signal WR for performing a write operation, and a write signal WR for performing a read operation. Either a read signal RD, a refresh signal RF for performing a refresh operation, or a self-refresh signal SRF for performing a self-refresh operation is output.
  • the command signal CMD is a signal for controlling the operation of DRAM, such as a row address strobe signal / RAS, a column address strobe signal / CAS and a write enable signal / WE.
  • the self-refresh control circuit 12 operates during activation of the self-refresh signal SRF supplied from the command input circuit 10, and outputs a refresh request signal SRFRQ at a predetermined cycle.
  • the operation control circuit 14 outputs a write request signal WRRQ and a read request signal RD in response to the write signal WR and the read signal RD supplied from the command input circuit 10, respectively.
  • the operation control circuit 14 outputs a refresh request signal RFRQ in response to the refresh signal RF supplied from the command input circuit 10 and the refresh request signal SRFRQ supplied from the self-refresh control circuit 12.
  • the operation control circuit 14 responds to the write signal WR, the read signal RD, the refresh signal RF, and the refresh request signal SRFRQ, respectively, and responds to the precharge signal PRE for resetting the bit line BL of the memory cell array 30 to a predetermined voltage.
  • the storage circuit 16 has a first fuse circuit FS1 (first storage circuit) and a second fuse circuit FS2 (second storage circuit).
  • first fuse circuit FS1 first storage circuit
  • second fuse circuit FS2 second storage circuit.
  • the second fuse circuit FS2 is blown during a test process in order to program the use of the redundant memory cell row RR when there is a defect in any of the normal memory cell rows RNl to RNn.
  • the memory circuit 18 outputs a defective address signal DAD according to the blowing of the first fuse circuit FS1, and outputs a use determination signal JDG according to the blowing of the second fuse circuit FS2.
  • the power-on reset circuit 18 outputs a reset signal / RST when the power of the semiconductor memory 100 is turned on.
  • the shift control circuit 20 outputs shift control signals SC and / SC for causing the shift register 22 to perform a shift operation in response to the refresh request signal RPRQ supplied from the operation control circuit 14.
  • the shift register 22 indicates that the use determination signal JDG supplied from the storage circuit 16 indicates “use”, and that its own output L01 to LOn + l corresponds to the defective address signal DAD supplied from the storage circuit 16. Outputs the bad match signal HITD when indicating the corresponding normal word line.
  • the shift register 22 outputs the redundant coincidence signal HITR when the use judging signal JDG indicates “unused” and its own output L01 to LOn + 1 indicates the redundant line WLR.
  • the shift register 22 initializes its own outputs LO0 to LOn + l in response to the reset signal / RST supplied from the power-on reset circuit 20.
  • the shift register 22 initializes the failure match signal HITD while the precharge signal PRE supplied from the operation control circuit 14 is inactive. Details of the shift register 22 will be described with reference to FIG.
  • the enable circuit 24 (the first and second activation control circuits) is supplied from the operation control circuit 14 while the failure match signal HITD and the redundant match signal HITR supplied from the shift register 22 are inactive.
  • An enable signal EN for activating the word decoder 28 is output in response to the write request signal WRRQ, the read request RDRQ, and the refresh request signal RREQ. Details of the permission circuit 24 will be described with reference to FIG.
  • the bypass input circuit 26 receives an address signal AD through an address terminal AD.
  • the semiconductor memory 100 employs, for example, an address multiple state method in which a row address signal RAD and a column address signal CAD are received in two separate steps.
  • the row address signal RAD is stored in the memory cell array 30 during the access operation.
  • the column address signal CAD is output to the memory cell array 30 to select one of the bit lines BL in the memory cell array 30 during the access operation.
  • the word decoder 28 (activation circuit) responds to the enable signal EN during reception of the row address signal RAD supplied from the address input circuit 26, and responds to the enable signal EN to output the normal read lines WLN1 to WLNn and the redundant read line. Activate the line corresponding to the row address signal RAD of WLR. During the non-reception of the row address signal RAD, the word decoder 28 responds to the enable signal EN by indicating the output L01 to LOn + l of the shift register 22 out of the normal word lines WLN1 to WLNn and the redundant word line WLR. Activate the lead line.
  • the data input / output circuit 32 outputs the data received via the data terminal DQ to the data bus DB during the write operation, and outputs the data read to the data path DB to the data terminal during the read operation.
  • FIG. 2 shows the details of the shift register 22 in the first embodiment.
  • the shift register 22 includes latches Ll to Ln + l, AND array circuits Al to An, NAND gates ⁇ 1 to ⁇ + 1, N ⁇ R gates NR1 to NRn, nMOS transistors NT1 to NTn, pMOS transistors PTP, PTL and It has inverters IVP, IVJ, IVD and IVR.
  • the circuit consisting of AND array circuits Al to An, NAND gates NAl to NAn, NOR gates NRl to NRn, nM ⁇ S transistors NTl to NTn, pMOS transistors PTP and PTL, and inverters IVP and IVD Supports one comparison circuit.
  • AND array circuits Al to An, NAND gates ⁇ 1 to ⁇ , and NOR gates NR1 to NRn correspond to the n decoders of the first comparison circuit, respectively.
  • the circuit composed of the nMOS transistors NTl to NTn, the pMOS transistors PTP and PTL, and the inverter IVD corresponds to the wired OR circuit of the first comparison circuit.
  • the latches Ll to Ln + 1 are provided corresponding to the normal word lines WLN1 to WLNn and the redundant word line WLR in the memory cell array 30 (FIG. 1), respectively.
  • Ratsch LI to Ln outputs L01 to LOn + 1 are connected to the inputs of the next-stage latch, respectively.
  • the output LOn + 1 of the last-stage latch Ln + 1 is fed back to the input of the first-stage latch L1. That is, the latches Ll to Ln + l are connected in a ring shape.
  • the latches Ll to Ln + l respectively latch the outputs of the preceding latches in response to the shift control signals SC and / SC supplied from the shift control circuit 20 (FIG. 1).
  • Latch L1 is initialized to an active state in response to a reset signal / RST supplied from power-on reset circuit 18 (FIG. 1).
  • the latches L2 to Ln + l are each initialized to an inactive state in response to the reset signal / RST. Details of the latches Ll to Ln + l will be described with reference to FIGS.
  • the AND array circuits A1 to An are normally provided corresponding to the word lines WLN1 to WLNn, respectively.
  • the AND array circuits Al to An output an address match signal ⁇ 1. ⁇ ⁇ respectively.
  • the NAND gates NAl to NAn are provided corresponding to the normal lead lines WLNl to WLNn, respectively.
  • the NAND gates ⁇ 1 to ⁇ are latches Ll to Ln when the use determination signal supplied from the storage circuit 16; the TDG indicates “unused” and the address match signal ⁇ 1 to ⁇ power S ”— match” Outputs the match signals / Hl to / Hn in response to the activation of the outputs L01 to LOn + 1.
  • NOR gates NRl to NRn are provided corresponding to normal read lines WLNl to WLNn, respectively.
  • NOR gates R1 to: NRn receives the precharge signal PRE supplied from the operation control circuit 14 (FIG. 1) via the inverter IVP, and outputs the match signals / HI to / HI during the activation of the precharge signal PRE.
  • Hn is output as match detection signals HDl to HDn, respectively.
  • the n MOS transistors ⁇ 1 to ⁇ are provided corresponding to the normal word lines WLN1 to WLNn, respectively.
  • the nMO S transistors ⁇ 1 to ⁇ turn on during the activation of the match detection signals HDl to HDn, respectively, and turn on the -defective-match signal / HITD- build-up- signal line / HITD. Connect to ground line VSS.
  • the pMOS transistor PTP is turned on while the precharge signal PRE is inactive, and connects the signal line / HITD to the power supply line VCC to initialize the failure match signal / HITD.
  • the inverter IVD inverts the bad match signal / HITD and outputs it as a bad match signal HITD.
  • the pMOS transistor PTL turns on while the failure match signal HITR is inactive, and connects the signal line / HITR to the power supply line VCC.
  • the NAND gate NAn + 1 receives the use judging signal JDG via the inverter IVJ and, when the use judging signal JDG indicates “not in use”, responds to the activation of the output LOn + ⁇ of the latch Ln + 1 to make the redundancy. Outputs match signal / HITR.
  • the inverter IVR inverts the redundant match signal / HITR and outputs it as a redundant match signal HITR.
  • FIG. 3 shows details of the latch L1 initialized to the activated state of the shift register 22 in the first embodiment.
  • Latch L1 has c MOS switch Cl, C2, MOS transistor P1-P6, PR1, nMOS transistor N1-N6, NR1, input terminal I, control terminal Cl, C2, reset terminal R, and output terminal 0. are doing.
  • the pMOS transistors Pl, P2 and the nMOS transistors N2, Nl, NR1 are connected in series between the power supply line VCC and the ground line VSS.
  • the pMOS transistor P3 and the nMOS transistor N3 are connected in series between the power supply line VCC and the ground line VSS.
  • the gates of the pMOS transistor P3 and the nMOS transistor N3 are both connected to a connection node ND1 between the pMOS transistor # 2 and the nMOS transistor N2.
  • the gates of the pMOS transistor P2 and the nMOS transistor N2 are both connected to a connection node ND2 between the pMOS transistor P3 and the nMOS transistor N3.
  • the pMOS transistor P2 and the nMOS transistor N2, and the pMOS transistor P3 and the nMOS transistor N3 constitute a loop circuit.
  • the gates of the pMOS transistor P1 and the nMOS transistor N1 receive shift control signals SC and / SC supplied from the shift control circuit 20 (FIG. 1) via control terminals Cl and C2, respectively.
  • the pMOS transistor PR1 is connected in parallel with the p PS small transistor P2 between the pMOS transistor P1 and the connection node ND1.
  • P_MQ ⁇ Hiller The gates of the transistor PR1 and the nMO transistor NR1 both receive the reset signal / RST supplied from the power-on reset circuit 18 (FIG. 1) via the reset terminal R.
  • cMO S switch C1 receives output Ln + 1 of latch Ln + 1 Connected between input terminal I and connection node ND1, receives shift control signals SC and / SC. '
  • the pMOS transistors P4 and P5 and the nMOS transistors N5 and N4 are connected in series between the power supply line VCC and the ground line VSS.
  • the pMOS transistor P6 and the nM ⁇ S transistor N6 are connected in series between the power supply line VCC and the ground line VSS.
  • the respective gates of the MOS transistor # 6 and the nMOS transistor N6 are both connected to a connection node ND3 between the MOS transistor P5 and the nMOS transistor 5.
  • the gates of the pMOS transistor P5 and the nMOS transistor N5 are both connected to a connection node ND4 between the MOS transistor P6 and the nMOS transistor 6.
  • the MOS transistor P5 and the nMOS transistor N5, the pMOS transistor P6 and the nMOS transistor N6 constitute a loop circuit.
  • the connection node D4 is connected to the output terminal 0 that outputs the output L01 of the latch L1.
  • the gates of the pMOS transistor P4 and the nMOS transistor N4 receive the shift control signals SC and / SC, respectively.
  • cMOS switch C2 is connected between connection node D2 and connection node ND3, and receives shift control signals SC and / SC.
  • the latch L1 configured as described above outputs the output of the preceding latch (latch Ln + 1) to pMO S Take it into the loop circuit composed of transistors ⁇ 2 and ⁇ 3 and nMO transistors N2 and N3.
  • the shift control signal SC is at a high level (the shift control signal / SC is at a low level)
  • the latch L1 outputs the output captured by the loop circuit composed of the MOS transistors P2 and P3 and the nMOS transistors N2 and N3.
  • the level is transferred to the loop circuit composed of the pMOS transistors P5 and P6 and the nMOS transistors N5 and N6 to output the output L01 at the captured output level.
  • the -M latch is turned on by turning on the pMQS ⁇ transistor PR1 so that the pM ⁇ S transistors P2, P3 and nMO S Initializes the output level taken into the loop circuit composed of transistors N2 and N3 to a high level.
  • the shift control signals SC and / SC are low when the reset signal / RST is low.
  • the latch L1 outputs a high-level output L01 in response to the first shift control signals SC and / SC after completion of the initialization by the reset signal / RST.
  • FIG. 4 shows details of the latches L2 to Ln + 1 initialized to the inactive state of the shift register 22 in the first embodiment.
  • Each of the latches L2 to Ln + l is configured by adding a pM ⁇ S transistor PR2 and an nMOS transistor NR2 to the latch L1 (FIG. 3) except for the pM ⁇ S transistor PR1 and the nMOS transistor NR1. I have.
  • the source of the nMOS transistor N1 is connected to the ground line VSS.
  • the pMOS transistor PR2 is connected between the power supply line VCC and the connection node ND2.
  • the nMOS transistor NR2 is connected between the nMOS transistor N3 and the ground line VSS.
  • Each gate of the ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ transistor PR2 and the nMOS transistor NR2 receives both the reset signal / RST supplied from the power-on reset circuit 18 (FIG. 1).
  • Each of the latches L2 to Ln + l configured as described above, when the shift control signal SC is at a low level (the shift control signal / SC is at a high level), like the latch L1, the latches at the preceding stage. (Latches Ll to Ln) are taken into a loop circuit composed of pMOS transistors P2 and P3 and nMOS transistors N2 and N3.
  • Each of the latches L2 to Ln + l is composed of pM ⁇ S transistors P2 and P3 and nMOS transistors N2 and N3 when shift control signal SC is at a high level (shift control signal / SC is at a low level).
  • the output level captured by the loop circuit is transmitted to the loop circuit composed of the pMOS transistors P5 and P6 and the nM ⁇ S transistors N5 and N6, and the output of the captured output level L02 to LOn + l Is output.
  • FIG. 5 shows a shift operation of the shift register 22 according to the first embodiment.
  • the latches Ll to Ln + l output the output levels of the previous latch captured by the time tj.
  • the output L01 of the latch L1 changes to low level
  • the output L02 of the latch L2 changes to high level. That is, the shift operation of shift register 22 is performed. Therefore, when the shift control signals SC and / SC are repeatedly output, the outputs L01 to LOn + 1 of the latches Ll to Ln + 1 sequentially change to a high level.
  • FIG. 6 shows details of the permission circuit 24 in the first embodiment.
  • the permission circuit 24 has a permission signal generation circuit ENG, a mask circuit MC, and a NOR gate.
  • the enable signal generation circuit ENG generates the enable signal ENS in response to the write request signal WRRQ, the read request signal RDRQ, and the refresh request signal RFRQ supplied from the operation control circuit 14 (FIG. 1).
  • NOR gate NR performs a NOR operation on defective match signal HITD and redundant match signal HITR supplied from shift register 22 (FIG. 1) and outputs the result as mask signal / MSK.
  • Mask circuit MC is, NAN D - The reserve ⁇ I - Pi Inbata - the - configuration connected in series - are, - the mask signal - / MSK Contact ⁇ - Le Le (bad coincidence signal HITD and the redundancy match signal HITR is When both are low, the enable signal ENS is output as the enable signal EN.
  • the mask circuit MC outputs a low level of the mask signal / MSK (when either the bad match signal HITD or the redundant match signal HITR is low). High), the enable signal EN is fixed at a low level.
  • the self-refresh operation in the first embodiment will be described separately when the redundant memory cell row RR is used and when it is not used.
  • FIG. 7 shows a self-refresh operation when the redundant memory cell row R is used in the first embodiment.
  • the normal memory cell column RK2 has a defect. That is, the defective address signal DAD indicates the normal memory cell column RN2.
  • the use determination signal JDG is fixed at a high level because a defect exists in the memory cell column RN2.
  • the self-refresh signal SRF is activated, and the refresh request signal RFRQ is repeatedly output.
  • the enable signal EN is output in response to the rising edge of the refresh request signal RFRQ (FIG. 7 (c)). Therefore, the normal word line WLN1 is activated, and the memory cell row N1 is normally refreshed (FIG. 7 (d)).
  • the output L01 of the shift register 22 becomes the shift control signal SC. It changes to a low level in response to the rising edge (Fig. 7 (e)).
  • the output L02 of the shift register 22 changes to high level in response to the rising edge of the shift control signal SC (FIG. 7 (f)). That is, the -shift-register 2-2 output-L01- ⁇ On + 1-- ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ - ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ .
  • the defective address signal DAD normally indicates the memory row RN2
  • the defective match signal HITD changes to a high level in response to the rising edge of the output L02 of the shift register 22 (FIG. 7 (g)). Therefore, the enable signal EN Does not respond to the rising edge of the refresh request signal RFRQ and does not change from low. (Fig. 7 (h)). Therefore, activation of the normal node line WLN2 of the defective normal memory cell column RN2 is prevented (FIG. 7 (i)).
  • the refresh of the defective normal memory cell row RN2 is prohibited, and the charge / discharge current associated with the refresh operation is not wasted. That is, when the redundant memory cell RR is used, power consumption in the self-refresh mode is reduced.
  • FIG. 8 shows a self-refresh operation when the redundant memory cell column RR is not used in the first embodiment.
  • the detailed description of the same operation as the operation when using the redundant memory cell column RR described in FIG. 7 is omitted. Since there is no defect in any of the normal memory cell columns R1 to RNn, the use determination signal JDG is fixed at a low level.
  • the self-refresh signal SRF is activated, and the refresh request signal RFRQ is repeatedly output.
  • the output LOn of the shift register 22 becomes the shift control signal. It changes to low level in response to the rising edge of SC (Fig. 8 (a)).
  • the output LOn + 1 of the shift register 22 changes to high level in response to the rising edge of the shift control signal SC (FIG. 8 (b)). That is, the word line indicated by the outputs L01 to LOn + 1 of the shift register 22 is changed to the redundant word line WLR.
  • the redundant match signal HITR changes to high level in response to the rising edge of the output LOn + 1 of the shift register 22 (see Figure 8 (c )). Therefore, the enable signal EN does not respond to the rising edge of the refresh request signal RFRQ and does not change from the low level. ( Figure 8 (d)). Therefore, activation of the redundant word line WLR is prevented (FIG. 8 (e)). As a result, the refresh of the redundant memory cell column RR is prohibited, and the charge / discharge current accompanying the refresh operation is not wasted. That is, the power consumption in the sensor is reduced when the redundant memory cell R is not used.
  • the first embodiment has the following advantages.
  • the refresh address generation circuit and the switching circuit become unnecessary, and the refreshing of the memory cell columns that do not need to be refreshed is prohibited, so that the power consumption during the refresh operation can be reduced. Since the power consumption of the semiconductor memory 100 during the self-refresh mode is dominated by the power consumption due to the refresh operation, the present invention is particularly effective for reducing the power consumption during the self-refresh mode.
  • the normal word line WLN2 of the defective normal memory cell column RN2 is not activated, if the defect of the normal memory cell column RN2 is caused by the word decoder 28, or if the normal word lines are short-circuited, the normal word line WLN2 and If it is caused by a short circuit with the bit line BL or a short circuit between the normal memory cells, it is possible to prevent the storage data of other normal memory cell columns from being broken.
  • the bad match signal HITD is generated using a wired-OR circuit. For this reason, for example, the delay time of the bad match signal HITD can be reduced as compared with the case where the bad match signal HITD is generated using a plurality of ⁇ R gates, and the bad match signal HITD can be generated with a simple circuit.
  • the latches L1 to Ln + 1 of the shift register 22 are connected in a ring. Therefore, after the activation of the redundant word line WLR corresponding to the last-stage latch Ln + ⁇ , the normal process corresponding to the first-stage latch L1 is performed without performing a special process for activating the first-stage latch L1.
  • the read lines can be sequentially activated from the WLN1.
  • the latch-L- is responded to the reset-H-word- / RST in response to the activation state and is initialized, and the latch ⁇ 2 ⁇ u + l responds to the reset signal / RST.
  • FIG. 9 shows a second embodiment of the semiconductor memory of the present invention.
  • the same elements as those described in the first embodiment are denoted by the same reference numerals, and detailed description is omitted.
  • the semiconductor memory 200 has a shift control circuit 20a and a permission circuit 24a instead of the shift control circuit 20 and the permission circuit 24 of the first embodiment.
  • Other configurations of the semiconductor memory 200 are the same as those of the semiconductor memory 100 of the first embodiment.
  • the shift control circuit 20a (first and second activation control circuits) operates when the failure match signal HITD and the redundant match signal HITR supplied from the shift register 22 are not activated. In response to the refresh request signal RJFRQ supplied from the controller, the shift register 22 outputs once the shift control signals SC and / SC for performing the shift operation.
  • the shift control signal 20a is supplied with the shift control signal SC in response to the refresh request signal RFRQ when either the bad match signal HITD or the redundant match signal HITR is activated. Output / SC twice consecutively. Details of the shift control circuit 2Oa will be described with reference to FIG.
  • the permission circuit 24a responds to the write request signal WRRQ, the read request RDRQ, and the refresh request signal RREQ irrespective of the defect match signal HITD and the redundancy match signal HITR to enable the code decoder 28 to be activated. Outputs signal EN.
  • FIG. 10 shows details of the shift control circuit 20a in the second embodiment.
  • the shift control circuit 20a is an inverter IV1! V3, NAND gates NAG1 to NAG3, delay circuits D1, D2, and OR circuit OR.
  • the delay time of inverter IV2, NAND gate NAG2 and delay circuits Dl and D2 are sufficiently longer than the delay times of other circuits.
  • the inverter IV1 inverts the refresh request—signal—RFRQ—supplied from the operation control circuit 14 (FIG. 9) —resets—refresh—refresh request signal: 3 ⁇ 4 / RFJLQ_ Output-.
  • Delay circuit— D1 is composed of, for example, an even-numbered stage of an interpolator row, and outputs the first pulse reference signal / PS1B supplied from NAND gate NAG1 as first pulse signal / PS1.
  • One of the inputs of the NAND gate NAG1 receives the refresh request signal / FO The The other input of the NAND gate NAG1 receives the first pulse signal / PS1.
  • the output of the NAND gate NAG1 is fed back to the other of the inputs of the NAND gate NAG1 via the first delay circuit D1. Therefore, the first pulse reference signal / PS1B changes to low level in response to the falling edge of the refresh request signal RFRQ, changes to low level, and then changes to high level after the delay time of the delay circuit D1.
  • the inverter IV2 inverts the first pulse signal / PS1 and outputs it as a first pulse signal PS1.
  • OR circuit OR is composed of a series connection of NOR gates and inverters, and ORs the defective match signal HITD and redundant match signal HITR supplied from shift register 22 (Fig. 9) and outputs them as stop signal / STP .
  • the NAND gate NAG2 inverts the first pulse signal PS1 when the stop signal / STP is at a high level (either the bad match signal HITD or the redundant match signal HITR is at a high level) to generate a second pulse reference signal. / Output as PS2B.
  • the NAND GUT NAG2 fixes the second pulse reference signal / PS2B to a high level when the stop signal / STP is at a low level (both the bad match signal HITD and the redundant match signal HITR are at a low level).
  • the delay circuit D2 is configured by, for example, an even-numbered inverter row, delays the second pulse reference signal / PS2B, and outputs the same as the second pulse signal / PS2.
  • the NAND gate NAG3 performs a NAND operation on the first pulse signal / PS1 and the second pulse signal / PS2 and outputs the result as a shift control signal SC.
  • Inverter IV3 inverts shift control signal SC and outputs the result as shift control signal / SC.
  • FIG. 11 shows an operation of generating the shift control signals SC and / SC by the shift control circuit 20a according to the second embodiment.
  • the delay circuits Dl and D2 (FIG. 10) have the same delay time TD.
  • the latch Li (any one of the latches Ll to Ln + l) of the shift register 22 corresponds to a memory cell column that does not require refresh.
  • the first pulse reference signal / PS1B is shifted to a low level in response to the falling edge of the refresh request signal RFRQ ⁇ -, and is changed from a low-level to a time TD-a time after a high-level change ⁇ / It changes to HI (Fig. 11 (a)).
  • the first pulse signal / PS1 changes to a low level in synchronization with the falling edge of the first pulse reference signal / PS1B, and changes to a high level after a time TD from a change to a low level (Fig. 11 (b )). Therefore, shift control signal SC is It changes to high level in synchronization with the falling edge of the first pulse signal / PS1, and changes to low level after a time TD after changing to high level (Fig.
  • the output LOi- ⁇ of the shift register 22 changes to low level in response to the rising edge of the shift control signal SC (FIG. 11 (d)).
  • the output LOi of the shift register 22 changes to a high level in response to the rising edge of the shift control signal SC (FIG. 11 (e)). That is, the lead line indicated by the outputs L01 to LOn + 1 of the shift register 22 is changed to a lead line that does not need to be activated. Therefore, either the bad match signal HITD or the redundant match signal HITR changes to a high level in response to the rising edge of the output LOi of the shift register 22 (FIG. 11 (f)).
  • the second pulse reference signal / PS2B becomes the inverter IV2 and the NAND gate NAG2 after the first pulse signal / PSI changes to low level. It changes to low level after the delay time, and then changes to high level after time TD after changing to low level (Fig. 11 (g)).
  • the second pulse signal / PS2 changes to a low level in synchronization with the falling edge of the second pulse reference signal / PS2B, and changes to a high level after a time TD from a change to a low level (Fig. 11 (h )).
  • shift control signal SC in synchronization with the second pulse falling edge of the signal / PS 2 changes to high level, changes from changes in the time TD later the low level to the high level (Fig. 1 1 (i)). That is, the shift control signal SC is output twice consecutively until the refresh request signal RFRQ changes to a high level and a high level.
  • the output LOi of the shift register 22 changes to a low level in response to the rising edge of the shift control signal SC (FIG. 11 (j)), while the output L0i + of the shift register 22 is changed. 1 changes to high level in response to the rising edge of the shift control signal SC (Fig. 11 (k)).
  • the word line indicated by the outputs L01 to L0n + 1 of the shift register 22 is immediately changed to the next word line without activating the unnecessary word line.
  • the shift control signal SC changes to a high level in synchronization with the falling edge of the first pulse signal / PS1, and changes to a low level after a time TD from a change to a high level (Fig. 11 (n )).
  • the output LOi + 1 of the shift register 22 changes to low level in response to the rising edge of the shift control signal SC (FIG. 11 (o)).
  • the output LOi + 2 of the shift register 22 changes to a high level in response to the rising edge of the shift control signal SC (FIG. 11 (p)). That is, the word line indicated by the outputs L01 to LOn + l of the shift register 22 is changed to the next word line.
  • the second pulse reference signal / PS2B does not change from the high level (Fig. 11 (q)). Therefore, the second pulse signal / PS2 does not change from the high level (FIG. 11 (r)). Therefore, the shift control signal SC does not change from the low level (FIG. 11 (s)). That is, the shift control signal SC is output only once before the refresh request signal RFRQ changes to a high level.
  • the self-refresh operation in the second embodiment will be described separately when the redundant memory cell row RR is used and when it is not used.
  • FIG. 12 shows a self-refresh operation when the redundant memory cell column RR is used in the second embodiment.
  • the normal memory cell column RN2 has a defect. That is, the defective address signal DAD indicates the normal memory cell column RN2.
  • the use determination signal JDG is fixed at a high level because a defect exists in the memory cell column RN2.
  • the self-refresh signal SRF is activated, and the refresh request signal RFRQ is repeatedly output.
  • the bad address signal DAD normally indicates the memory column RN2
  • the bad match signal HITD Even if the output L01 of the shift register 22 changes to the high level, it does not change from the low level. Therefore, shift control signal SC is output only once before request request signal RFRQ changes to a high level.
  • the enable signal EN is output in response to the rising edge of the refresh request signal RFRQ irrespective of the failure match signal HITD (FIG. 12 (c)). Accordingly, the normal word line WLN1 is activated and the normal memory cell row RN1 is refreshed (FIG. 12 (d)).
  • the output L01 of the shift register 22 becomes the shift control signal SC. It changes to a low level in response to the rising edge (Fig. 12 (e)).
  • the output L02 of the shift register 22 changes to high level in response to the rising edge of the shift control signal SC (FIG. 12 (f)). That is, the word line indicated by the outputs L01 to LOn + 1 of the shift register 22 is changed to the normal read line WLN2.
  • the defective address signal DAD normally indicates the memory row RN2
  • the defective match signal HITD changes to a high level in response to the rising edge of the output L02 of the shift register 22 (FIG. 12 (g)).
  • the shift control signal SC is output again until the request request signal RFRQ changes to a high level (FIG. 12 (h)).
  • the output L02 of the shift register 22 changes to low level in response to the rising edge of the shift control signal SC (FIG. 12 (i)).
  • the output L03 of the shift register 22 changes to high level in response to the rising edge of the shift control signal SC (FIG. 12 (j)).
  • the word line indicated by the outputs L01 to LOn + l of the shift register 22 is changed to the normal word line WLN3 again until the request request signal RFRQ changes to a high level.
  • the enable signal EN is output in response to the rising edge of the refresh request signal RFRQ regardless of the bad match signal HITD (Fig. 12 (k)). Therefore, the normal word line WLN2 is not activated, the normal gate line WLN3 is activated, and the refresh of the normal memory cell column RN3 is performed (-FIG. 1-2 (; H)). That is, the normal word line WLN2 of the--defective-normal memory cell array RN2.
  • FIG. 13 shows a self-refresh operation when the redundant memory cell column RR is not used in the second embodiment. The detailed description of the same operation as the operation when using the redundant memory cell column RR described in FIG. 12 is omitted.
  • the usage determination signal JDG is fixed at a low level.
  • the senoref refresh signal SRF is activated, and the refresh request signal RFRQ is repeatedly output.
  • the output LOn of the shift 1 and the register 22 becomes the shift control signal. It changes to low level in response to the rising edge of SC (Fig. 13 (a)).
  • the output L02 of the shift register 22 changes to a high level in response to the rising edge of the shift control signal SC (FIG. 13 (b)). That is, the word line indicated by the outputs L01 to LOn + l of the shift register 22 is changed to the redundant word line WLR.
  • the redundant match signal HITR changes to high level in response to the rising edge of the output LOn + 1 of the shift register 22-(Fig. 13 ( c)). For this reason, the shift control signal SC is output again until the request request signal RFRQ changes to a high level (FIG. 13 (d)). As a result, the output LOn + 1 of the shift register 22 changes to low level in response to the rising edge of the shift control signal SC (Fig. 13 (e-)). L- ⁇ - changes to high level in response to the rising edge of shift-control signal SC (Fig.
  • the normal read line WLN1 is activated at the timing when the redundant read line WLR should be activated. Therefore, the number of times of output of the refresh request signal RFRQ required to refresh the entire memory cell array 30 is one. Times reduced. Since the activation frequency of the refresh request signal SRFRQ generation circuit in the self-refresh control circuit 12 is reduced, the power consumption in the self-refresh mode when the redundant memory cell column RR is not used is smaller than that in the first embodiment. Therefore, it is further reduced. As described above, the same effects as those of the first embodiment can be obtained in the second embodiment. Further, the shift control signal 20a outputs the shift control signals SC and / SC twice consecutively when either the bad match signal HITD or the redundant match signal HITR is activated.
  • the read line indicated by the outputs L01 to LOn + 1 of the shift register 22 can be immediately changed to the next word line without activating the unnecessary read line.
  • the number of times of output of the refresh request signal RFRQ required to refresh the entire memory cell array 30 can be reduced, and the frequency of output of the refresh request signal RFRQ can be reduced. Since the frequency of activation of the refresh request signal SRFRQ generation circuit in the self-refresh control circuit 12 can be reduced, the power consumption during the self-refresh mode can be further reduced as compared with the first embodiment.
  • the semiconductor memory of the present invention when a defect exists in any of the normal memory cell columns, it is possible to prevent the word line of the defective normal memory cell column from being activated. As a result, refreshing of the defective normal memory cell column can be prohibited, and wasteful consumption of charge / discharge current accompanying the refresh operation can be avoided.
  • power consumption during the refresh operation can be reduced. In particular, it is effective in reducing power consumption during the self-refresh mode.
  • the defect of the normal memory cell column is caused by the word decoder, it is possible to prevent the storage data of the normal normal memory cell column from being destroyed.
  • the semiconductor memory of the present invention when all the normal memory cell columns are normal, it is possible to prevent the word lines of the redundant memory cell column from being activated. As a result, refreshing of the redundant memory cell column can be prohibited, and wasteful charge / discharge current associated with the refresh operation can be avoided. Therefore, even when the redundant memory cell column is not used, the power consumption during the refresh operation can be reduced.

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Abstract

シフトレジスタは、通常メモリセル列の通常ワード線および冗長メモリセル列の冗長ワード線のいずれかをリフレッシュ要求毎に順次活性化させるために、これらのワード線にそれぞれ対応する複数のラッチで構成される。活性化回路は、シフトレジスタの出力に応じて通常ワード線および冗長ワード線のいずれかを活性化させる。第１記憶回路は、不良の通常メモリセル列を示す不良アドレスを予め記憶する。第１活性化制御回路は、シフトレジスタの出力が第１記憶回路の不良アドレスに対応するときに、不良アドレスに対応する通常ワード線の活性化を禁止する。不良の通常メモリセル列の通常ワード線は活性化されないため、シフトリフレッシュ方式を採用する半導体メモリにおいて、不良の通常メモリセル列のリフレッシュを禁止でき、リフレッシュ動作に伴う充放電電流の無駄な消費を回避できる。

Description

明細書 半導体メモリ 技術分野
本発明は、 定期的にリフレッシュ動作が必要な半導体メモリに関する。 背景技術
D R AM (Dynamic Random Access Memory) 等の半導体メモリは、 歩留を向上 させ、 チップコス トを低減するために、 製造工程で発生したメモリセル列の不良 を救済する冗長メモリセル列 （冗長回路） を有している。 試験工程において不良 のメモリセル列を冗長メモリセル列に置き換えることで、 メモリセル列の不良が 救済される。
不良のメモリセル列を冗長メモリセル列に置き換える方式として、 リプレース 冗長方式が挙げられる。 リプレース冗-長方式を採用する半導体メモリは、 不良の メモリセル列のア ドレスを記憶するヒューズ回路等の R O M (Read Only Memory) を有している。 リプレース冗長方式では、 ワード線 （ワードドライバ） とワード デコーダとは R O Mを介すことなく接続されるため、 R O Mの配置自由度が高く なる。 このため、 例えば、 半導体メモリが複数のメモリセルアレイを有する場合 に、 ワードデコーダを共通して形成することが容易になる。 従って、 リプレース 冗長方式は、 チップサイズの低減に有効である。
一方、 D R A M等では、 メモリセルは、 キャパシタに充電される電荷によりデ ータを記憶するため、 一定の周期でメモリセルのデータを再書き込みするリフレ ッシュ動作を実施する必要がある。 リフレッシュ動作中の消費電力を低減するた めに、 シフ ト リフレッシュ方式と称される技術を採用した半導体メモリ力 例え ば、-特開 2 Q - Q 0— 3 1 1 4— 8— 7—号公報に開： S-されている _。—— の種 _半導体メ^:— リは、 リフレッシュ動作中に、 シフトレジスタを用いてリフレッシュ動作の対象 となるワード線を順次選択する。 このため、 リフレッシュカウンタ等のリフレツ シュア ドレスの生成回路、 および外部ァ ドレスと リフレッシュァドレスとの切り 替え回路は不要になる。 この結果、 チップサイズの増大を抑制でき、 リフレツシ ュ動作中の消費電力を低減できる。
本発明者は、 リプレース冗長方式の半導体メモリにシフトリフレッシュ方式を 導入することを検討した。 リプレース冗長方式の半導体メモリにシフトリフレツ シュ方式を単純に適用すると、 冗長メモリセル列の使用時に不良のメモリセル列 がリフレッシュされてしまう、 または冗長メモリセル列の不使用時に冗長メモリ セル列がリフレッシュされてしまう。 リフレッシュ動作中に活性化不要のヮード 線が活性化されるため、 充放電電流が無駄に消費されてしまう。 すなわち、 シフ トリフレッシュ方式によるリフレッシュ動作中の消費電力の低減効果が低下して しまう。 また、 冗長メモリセル列の使用時に不良のメモリセル列のワード線を活 性化させると、 メモリセル列の不良がワードデコーダに起因する場合、 またはヮ 一ド線同士のショート、 ワード線とビット線とのショートおよびメモリセル同士 のショートのいずれかに起因する場合、 その他のメモリセル列の記憶データを破 壌する恐れがある。
以下に、 本発明に関連する先行技術文献を列記する。
(特許文献）
( 1 ) 特開 2 0 0 0— 3 1 1 4 8 7号公報 発明の開示
本発明の目的は、 シフ トリフレッシュ方式を採用する半導体メモリの消費電力 を低減することにあり、 特に、 セルフリフレッシュモード中の消費電力を低減す ることにある。
本発明の半導体メモリの一形態では、 メモリセルアレイは、 複数の通常メモリ セル列および冗長メモリセル列を有している。 各通常メモリセル列は、 通常ヮー ド線および通常ワード線に接続された通常メモリセルを有している。 冗長メモリ セノレ列は、——通常—メ—モ—— 1ふセル列の不良を救済す-るための冗長 _ワード線 よ 冗長ヮ— ード線に接続された冗長メモリセルを有している。 シフ トレジスタは、 通常ヮー ド線および冗長ヮード線のいずれかをリフレッシュ要求毎に順次活性化させるた めに、 通常ヮード線および冗長ヮード線にそれぞれ対応する複数のラッチで構成 されている。 活性化回路は、 シフ トレジスタの出力に応じて、 通常ワード線およ ぴ冗長ワード線のいずれかを活性化させる。 第 1記憶回路は、 通常メモリセル列 のいずれかに不良が存在するときに、 不良の通常メモリセル列を示す不良ァドレ スを予め記憶する。 第 1活性化制御回路は、 シフ トレジスタの出力が第 1記憶回 路に記憶された不良アドレスに対応する通常ワード線を示すときに、 不良アドレ スに対応する通常ヮード線の活性化を禁止する。
この構成により、 シフ トレジスタを用いてリフレッシュ動作の対象となるヮー ド線を順次選択するシフ トリフレッシュ方式を採用する半導体メモリにおいて、 通常メモリセル列のいずれかに不良が存在し、 第 1記憶回路が不良ァドレスを記 憶している場合、 不良の通常メモリセル列のワード線が活性化されることを防止 できる。 この結果、 不良の通常メモリセル列のリフレッシュを禁止でき、 リフレ ッシュ動作に伴う充放電電流の無駄な消費を回避できる。 また、 シフ トリフレツ シュ方式を採用しているため、 リフレッシュァドレス生成回路および外部ァドレ スとリフレッシュアドレスとの切り替え回路は不要になる。 従って、 チップサイ ズの増大を抑制でき、 リフレッシュ動作を短時間で実施できる。 リフレッシュァ ドレス生成回路および切り替え回路が不要になるとともに、 不良の通常メモリセ ル列のリフレッシュが禁止されるため、 リフレッシュ動作中の消費電力を低減で きる。 リフレッシュ動作を定期的に操り返すセルフリフレッシュモード中、 半導 体メモリの消費電力は、 リフレッシュ動作に伴う消費電力が支配的である。 この ため、 特に、 セルフリフレッシュモード中の消費電力の低減に有効である。 さら に、 不良の通常メモリセル列の通常ワード線は活性化されないため、 通常メモリ セル列の不良がヮードデコーダに起因する場合、 または通常ヮード線同士のショ ート、 通常ワード線とビット線とのショートおよび通常メモリセル同士のショ一 トのいずれかに起因する場合、 正常な通常メモリセル列の記憶データが破壌され ることを防止できる。
本発明の半導体-メモリ-の別の一-形態では、 -第： αヒ較回路は、 _」ン—？上 ジスタ——の. 出力が第 1記憶回路に記憶された不良ァドレスに対応する通常ヮード線を示すと きに、 不良一致信号を活性化させる。 第 1活性化制御回路の許可回路は、 不良一 致信号の活性化中に、 活性化回路を活性化するための許可信号の出力動作を停止 し、 不良一致信号の非活性化中に、 許可信号を出力する。 例えば、 許可回路の許 可信号生成回路は、 リフレッシュ要求またはアクセス要求に応答して許可信号を 生成する。 許可回路のマスク回路は、 不良一致信号の活性化中に許可信号をマス クする。 このため、 許可信号により活性化回路を活性化および非活性化させるだ けで、 ワード線の活性化を容易 (こ制御できる。
本発明の半導体メモリの別の一形態では、 第 1比較回路は、 シフ トレジスタの ラッチにそれぞれ対応して設けられた複数のデコーダおよびワイヤードオア回路 を有している。 デコーダは、 第 1記憶回路に記憶された不良アドレスをそれぞれ 受け、 不良ァドレスに対応するラッチが活性化されるときに一致検出信号を出力 する。 ワイヤードオア回路は、 一致検出信号のいずれかが出力されたときに、 不 良一致信号を活性化させる。 ワイヤードオア回路を用いて不良一致信号を生成す るため、 例えば、 複数段の O Rゲートを用いて不良一致信号を生成する場合に比 ベて、 不良一致信号の遅延時間を縮小でき、 不良一致信号を簡易な回路で生成で さる。
本発明の半導体メモリの別の一形態では、 第 1比較回路は、 シフトレジスタの 出力が第 1記憶回路に記憶された不良ァドレスに対応する通常ヮード線を示すと きに、 不良一致信号を活性化させる。 第 1活性化制御回路のシフ ト制御回路は、 不良一致信号が活性化されないときに、 シフトレジスタにシフト動作を実施させ るためのシフト制御信号をリフレッシュ要求に応答して 1回出力する。 第 1活性 化制御回路のシフ ト制御回路は、 不良一致信号が活性化されるときに、 シフ ト制 御信号をリフレッシュ要求に応答して 2回連続して出力する。
例えば、 シフ ト制御回路の第 1パルス生成回路は、 リフレッシュ要求に応答し て第 1パルス信号を生成する。 シフ ト制御回路の第 2パルス生成回路は、 不良一 致信号が活性化されたときに、 第 1パルス信号に重複しない第 2パルス信号を生 成する。 例えば、 第 2パルス生成回路の遅延回路は、 第 1パルス信号を遅らせて 第 2パルス.信号として出力す-る。---第- 2パルス生成回路の禁止回路は、 yf_良一 J:信— 号の非活性化中に、 第 1パルス信号の遅延回路への供給を禁止する。 シフ ト制御 回路の論理和回路は、 第 1および第 2パルス信号を論理和してシフト制御信号と して出力する。 この構成により、 不良一致信号が活性化されたときに、 シフ トレジスタの出力 が示すヮード線を、 不良ァドレスに対応する通常ヮード線から次のヮード線に即 座に変更できる。 この結果、 メモリセルアレイ全体をリフレッシュするために必 要なリフレッシュ要求回数を削減でき、 リフレッシュ要求の発生頻度を低減でき る。 リフレッシュ要求の生成回路の活性化頻度を低減できるため、 リフレッシュ 動作中 （特に、 セルフリフレッシュモード中） の消費電力を低減できる。
本発明の半導体メモリの別の一形態では、 第 2記憶回路は、 冗長メモリセル列 の使用 Z不使用を予め記憶する。 第 2活性化制御回路は、 第 2記憶回路が不使用 を記憶し、 かつシフ トレジスタの出力が冗長ワード線を示すときに、 冗長ワード 線の活性化を禁止する。 このため、 通常メモリセル列のすべてが正常であり、 第 2記憶回路が冗長メモリセル列の不使用を記憶している場合、 冗長メモリセル列 のワード線が活性化されることを防止できる。 この結果、 冗長メモリセル列のリ フレッシュを禁止でき、 リフレッシュ動作に伴う充放電電流の無駄な消費を回避 できる。 従って、 冗長メモリセル列の不使用時にも、 リフレッシュ動作中の消費 電力を低減できる。
本発明の半導体メモリの別の一形態では、 第 2比較回路は、 第 2記憶回路が不 使用を記憶し、 かつシフ トレジスタの出力が冗長ワード線を示すときに、 冗長一 致信号を活性化させる。 第 2活性化制御回路の許可回路は、 冗長一致信号の活性 化中に、 活性化回路を活性化するための許可信号の出力動作を停止し、 冗長一致 信号の非活性化中に、 許可信号を出力する。 例えば、 許可回路の許可信号生成回 路は、 リフレッシュ要求または要求に応答して許可信号を生成する。 許可回路の マスク回路は、 冗長一致信号の活性化中に許可信号をマスクする。 このため、 許 可信号により活性化回路を活性化および非活性化させるだけで、 ヮ一ド線の活性 化を容易に制御できる。
本発明の半導体メモリの別の一形態では、 第 2比較回路は、 第 2記憶回路が不 使用を記憶 b、-一かつ-シ-フ-トレジス-タの出力が冗長 — R線を示すとき iこ—、— 冗長二 致信号を活性化させる。 第 2活性化制御回路のシフ ト制御回路は、 冗長一致信号 が活性化されないときに、 シフ トレジスタにシフ ト動作を実施させるためのシフ ト制御信号をリフレッシュ要求に応答して 1回出力する。 第 2活性化制御回路の シフ ト制御回路は、 冗長一致信号が活性化されるときに、 シフ ト制御信号をリフ レッシュ要求に応答して 2回連続して出力する。
例えば、 シフ ト制御回路の第 1パルス生成回路は、 リフレッシュ要求に応答し て第 1パルス信号を生成する。 シフ ト制御回路の第 2パルス生成回路は、 冗長一 致信号が活性化されたときに、 第 1パルス信号に重複しない第 2パルス信号を生 成する。 例えば、 第 2パルス生成回路の遅延回路は、 第 1パルス信号を遅らせて 第 2パルス信号として出力する。 第 2パルス生成回路の禁止回路は、 冗長一致信 号の非活性化中に、 第 1パルス信号の遅延回路への供給を禁止する。 シフ小制御 回路の論理和回路は、 第 1および第 2パルス信号を論理和してシフト制御信号と して出力する。
この構成により、 冗長一致信号が活性化されたときに、 シフ トレジスタの出力 が示すワード線を、 冗長ワード線から次の通常ワード線に即座に変更できる。 こ の結果、 メモリセルアレイ全体をリフレッシュするために必要なリフレッシュ要 求回数を削減でき、 リフレッシュ要求の発生頻度を低減できる。 リフレッシュ要 求の生成回路の活性化頻度を低減できるため、 リフレッシュ動作中 （特に、 セル フリフレッシュモード中） の消費電力を低減できる。
本発明の半導体メモリの別の一形態では、 第 1記憶回路は、 不良アドレスをプ ログラムするための第 1 ヒューズ回路を有している。 第 2記憶回路は、 冗長メモ リセル列の使用/不使用をプログラムするための第 2ヒューズ回路を有している。 このため、 半導体メモリチップの試験結果に応じて第 1および第 2ヒューズ回路 をそれぞれ溶断することで、 不良ァドレスおよび冗長メモリセル列の使用ノ不使 用をそれぞれプログラムできる。
本発明の半導体メモリの別の一形態では、 セルフリフレッシュ制御回路は、 通 常メモリセルおょぴ冗長メモリセルを所定周期で自動的にリフレッシュするため に、 リフレッシュ要求を所定周期で生成する。 すなわち、 セルフリフレッシュモ 一ドを有中る半導体メモリ お! て、 セ /レフリ―フレツ、ン — Φ—の—消 電¾ 低減できる。
本発明の半導体メモリの別の一形態では、 シフトレジスタのラッチにおける最 終段のラッチの出力は、 初段のラッチの入力に帰還している。 すなわち、 シフ ト レジスタのラッチは、 環状に接続されている。 例えば、 各ラッチは、 リセッ ト信 号を受けるリセット端子を有している。 ラッチのいずれかは、 リセット信号に応 答して活性化状態に初期化される。 ラッチの残りは、 リセット信号に応答して非 活性化状態に初期化される。
このため、 最終段のラッチに対応するワード線の活性化後に、 初段のラッチを 活性化させるための特別な処理を実施することなく、 初段のラツチに対応するヮ ード線から再び順次活性化させることができる。 この結果、 例えば、 半導体メモ リチップの電源投入時にリセット信号をシフトレジスタに一度供給するだけで、 シフトレジスタの再初期化を不要にできる。 図面の簡単な説明
図 1は、 本発明の半導体メモリの第 1の実施形態を示すプロック図である。 図 2は、 第 1の実施形態におけるシフトレジスタの詳細を示す回路図である。 図 3は、 第 1の実施形態におけるシフトレジスタの活性化状態に初期化される ラツチの詳細を示す回路図である。
図 4は、 第 1の実施形態におけるシフ トレジスタの非活性化状態に初期化され るラッチの詳細を示す回路図である。
図 5は、 第 1の実施形態におけるシフトレジスタのシフト動作を示すタイミン グチヤートである。
図 6は、 第 1の実施形態における許可回路の詳細を示す回路図である。
図 7は、 第 1の実施形態における冗長メモリセル列の使用時のセルフリフレツ シュ動作を示すタイミングチャートである。
図 8は、 第 1の実施形態における冗長メモリセル列の不使用時のセルフリフレ ッシュ動作を示すタイミングチヤ一トである。
図 9は、 本発明の半導体メモリの第 2の実施形態を示すブロック図である。 図 L G〖ま—、第—2の実施形態にお—はる、ンフ— 制御回路の 細を示す回路显—で—あ —。 図 1 1は、 第 2の実施形態におけるシフト制御回路のシフト制御信号の生成動 作を示すタイミングチャートである。
図 1 2は、 第 2の実施形態における冗長メモリセル列の使用時のセルフリフレ ッシュ動作を示すタイミングチヤ一トである。
図 1 3は、 第 2の実施形態における冗長メモリセル列の不使用時のセルフリフ レッシュ動作を示すタイミングチヤ一トである。 発明を実施するための最良の形態
以下、 図面を用いて本発明の実施形態を説明する。 図中、 二重丸は、 外部端子 を示している。 外部端子を介して供給される信号には、 端子名と同一の符号を使 用している。信号が伝達される信号線には、信号名と同一の符号を使用している。 太線で示した信号は、 複数本で構成されている。 信号名の先頭の" /" は、 負論 理を示している。
図 1は、 本発明の半導体メモリの第 1の実施形態を示している。
半導体メモリ 1 0 0は、 例えば、 D R AMと して構成され、 コマンド入力回路 1 0、 セルフリフレツシュ制御回路 1 2、 動作制御回路 1 4、 記憶回路 1 6、 パ ヮーオンリセッ ト回路 1 8、 シフ ト制御回路 2 0、 シフ トレジスタ 2 2、 許可回 路 2 4、 ァドレス入力回路 2 6、 ワードデコーダ 2 8、 メモリセルァレイ 3 0お よびデータ入出力回路 3 2を有している。
メモリセルァレイ 3 0は、通常メモリセル列 RNl~RNn、冗長メモリセル列 RR および複数のセンスアンプ SAを有している。 通常メモリセル列 RNl〜RNnは、 通常ヮード線 WLN1〜 WLNnおよぴ通常ワード線 WLN1〜WLNnと複数のビッ ト 線 BL とに接続された複数の通常メモリセル MCNをそれぞれ有している。 冗長 メモリセル列 RRは、 通常メモリセル列 RNl〜RNnの不良を救済するための冗長 ヮ一ド線 WLRおよび冗長ヮ一ド線 WLRと複数のビット線 BLとに接続された複 数の冗長メモリセル MCRを有している。通常メモリセル MCNおよび冗長メモリ セル MCRは、 同一のメモリセル （ダイナミックメモリセル） であり、 データの 論理値を電荷として保持するキャパシタと、 キャパシタをビット線 BLに接続す る転送トランジ -スタ -と-を-それぞれ有している。—転送トランジスタのゲー—ト」ま—、—通— 常ヮード線 WLN1〜WLNnおよび冗長ヮ一ド線 WLRにそれぞれ接続されている。 センスアンプ SAは、 ビット線 BLにそれぞれ対応して設けられ、 読み出し動作 中にビット線 BLに伝達される読み出しデータを増幅し、 データバス DBに出力 する。 センスアンプ SAは、 書き込み動作中にデータバス DBを介して供給され る書き込みデータを増幅し、 ビット線 BLに出力する。
メモリセルアレイ 3 0は、 動作制御回路 1 4から供給される書き込み要求信号 WRRQ、 読み出し要求信号 RDRQ、 リフレッシュ要求信号 RFRQおよびプリチヤ ージ信号 PREにそれぞれ応答して、 書き込み動作、 読み出し動作、 リフレッシュ 動作およびプリチャージ動作をそれぞれ実施する。
コマンド入力回路 1 0は、コマンド端子 CMDを介してコマンド信号 CMDを受 信し、 受信したコマンド信号 CMDに応じて、 書き込み動作を実施するための書 き込み信号 WR、読み出し動作を実施するための読み出し信号 RD、 リフレッシュ 動作を実施するためのリフレッシュ信号 RFおよびセルフリフレッシュ動作を実 施するためのセルフリフレッシュ信号 SRFのいずれかを出力する。 コマンド信号 CMD は、 例えば、 ロウアドレスス トローブ信号/ RAS、 コラムアドレスス トロー ブ信号/ CAS およびライトイネーブル信号/ WE等の D R AMの動作を制御する信 号である。
セルフリフレツシュ制御回路 1 2は、 コマンド入力回路 1 0から供給されるセ ルフリフレッシュ信号 SRF の活性化中に動作し、 リフレッシュ要求信号 SRFRQ を所定周期で出力する。
動作制御回路 1 4は、 コマンド入力回路 1 0から供給される書き込み信号 WR および読み出し信号 RDにそれぞれ応答して、鲁き込み要求信号 WRRQおよび読 み出し要求信号 RDをそれぞれ出力する。 動作制御回路 1 4は、 コマンド入力回 路 1 0から供給されるリフレッシュ信号 RFおよびセルフリフレッシュ制御回路 1 2から供給されるリフレッシュ要求信号 SRFRQ に応答して、 リフレッシュ要 求信号 RFRQを出力する。 動作制御回路 1 4は、 書き込み信号 WR、 読み出し信 号 RD、 リフレツシュ信号 RFおよびリフレツシュ要求信号 SRFRQにそれぞれ応 答して、 メモリセルアレイ 3 0のビット線 BLを所定電圧にリセットするための プリチヤージ信 PREを出力す-る
記憶回路 1 6は、 第 1 ヒューズ回路 FS1 (第 1記憶回路） および第 2ヒューズ 回路 FS2 (第 2記憶回路） を有している。 第 1 ヒューズ回路 FS1は、 通常メモリ セル列 RNl〜RNnのいずれかに不良が存在するときに、不良の通常メモリセル列 を示す不良ァドレスをプログラムするために試験工程で溶断される。 第 2 ヒユー ズ回路 FS2は、通常メモリセル列 RNl〜RNnのいずれかに不良が存在するときに、 冗長メモリセル列 RRの使用をプログラムするために試験工程で溶断される。 記 憶回路 1 8は、 第 1 ヒューズ回路 FS1 の溶断に応じて不良ァドレス信号 DADを 出力し、第 2ヒューズ回路 FS2の溶断に応じて使用判定信号 JDGを出力する。パ ヮーオンリセッ ト回路 1 8は、 半導体メモリ 1 0 0の電源投入時にリセッ ト信号 /RSTを出力する。
シフト制御回路 2 0は、 動作制御回路 1 4から供給されるリフレッシュ要求信 号 RPRQに応答して、 シフトレジスタ 2 2にシフト動作を実施させるためのシフ ト制御信号 SC、 /SCを出力する。
シフ トレジスタ 2 2は、 記憶回路 1 6から供給される使用判定信号 JDGが"使 用" を示し、 かつ自身の出力 L01〜LOn+lが記憶回路 1 6から供給される不良ァ ドレス信号 DADに対応する通常ワード線を示すときに、不良一致信号 HITDを出 力する。 シフトレジスタ 2 2は、 使用判定信号 JDGが"不使用" を示し、 かつ自 身の出力 L01〜LOn+lが冗長ヮード線 WLRを示すときに、 冗長一致信号 HITR を出力する。 シフトレジスタ 2 2は、 パワーオンリセット回路 2 0から供給され るリセット信号/ RSTに応答して、 自身の出力 LO0〜LOn+l を初期化する。 シフ トレジスタ 2 2は、動作制御回路 1 4から供給されるプリチャージ信号 PREの非 活性化中に、 不良一致信号 HITDを初期化する。 シフトレジスタ 2 2の詳細は、 図 2で説明する。
許可回路 2 4 (第 1およぴ第 2活性化制御回路） は、 シフ トレジスタ 2 2から 供給される不良一致信号 HITDおよび冗長一致信号 HITRの非活性化中に、 動作 制御回路 1 4から供給される書き込み要求信号 WRRQ、読み出し要求 RDRQおよ びリフレッシュ要求信号 RREQにそれぞれ応答して、 ワードデコーダ 2 8を活性 化するための許可信号 ENを出力する。許可回路 2 4の詳細は、図 6で説明する。 ア卞レス入力回路 2 6は、 アドレス端子- ADを介-して レス信号— AD—を受信— する。 半導体メモリ 1 0 0は、 例えば、 ロウア ドレス信号 RAD およびコラムァ ドレス信号 CAD を 2回に分けて受信するアドレスマルチプレタス方式を採用し ている。 ロウア ドレス信号 RAD は、 アクセス動作中にメモリセルアレイ 3 0内 の通常ヮード線 WLNl〜WLNnおよび冗長ヮード線 WLRのいずれかを選択する ためにワードデコーダ 2 8に出力される。 コラムアドレス信号 CAD は、 ァクセ ス動作中にメモリセルアレイ 3 0内のビット線 BLのいずれかを選択するために メモリセルアレイ 3 0に出力される。
ワードデコーダ 2 8 (活性化回路） は、'アドレス入力回路 2 6から供給される ロウァ ドレス信号 RADの受信中に、許可信号 ENに応答して、通常ヮード線 WLN1 〜WLNnおよび冗長ヮ一ド線 WLRのうちロウアドレス信号 RADに対応するヮー ド線を活性化させる。 ワードデコーダ 2 8は、 ロウアドレス信号 RAD の非受信 中に、 許可信号 ENに応答して、 通常ワード線 WLNl〜WLNnおよび冗長ワード 線 WLRのうちシフトレジスタ 2 2の出力 L01〜LOn+lが示すヮード線を活性化 させる。
データ入出力回路 3 2は、 書き込み動作中にデータ端子 DQを介して受信した データをデータバス DBに出力し、 読み出し動作中にデータパス DBに読み出さ れたデータをデータ端子 に出力する。
図 2は、 第 1の実施形態におけるシフトレジスタ 2 2の詳細を示している。 シフトレジスタ 2 2は、 ラッチ Ll〜Ln+l、 AND アレイ回路 Al〜An、 N A N Dゲート ΝΑ1〜ΝΑη+1、 N〇 Rゲート NRl〜NRn、 n M O S トランジスタ NT1〜 NTn、 p M O S トランジスタ PTP、 PTLおよびインバータ IVP、 IVJ、 IVD、 IVR を有している。 なお、 ANDアレイ回路 Al〜An、 N A N Dゲート NAl〜NAn、 N O Rゲート NRl〜NRn、 n M〇 S トランジスタ NTl〜NTn、 p M O S トランジス タ PTP、 PTLおよびインバータ IVP、 IVDで構成される回路は、 第 1比較回路に 対応している。 ANDァレイ回路 Al〜An、 N A N Dゲート ΝΑ1〜ΝΑηおよび N O Rゲート NRl ~NRnは、第 1比較回路の n個のデコーダにそれぞれ対応している。 n M O S トランジスタ NTl〜NTn、 p M O S トランジスタ PTP、 PTLおよびイン バータ IVDで構成される回路は、第 1比較回路のワイヤードオア回路に対応して いる。 N A N D-ゲート-- N- An+- 1およびインバー-—タ— IVJ、- R—で—搆成さ—れる— HL路—は〜、— 第 2比較回路に対応している。
ラッチ Ll〜Ln+lは、 メモリセルアレイ 3 0 (図 1 ) 内の通常ワード線 WLN1 〜WLNnおよび冗長ヮード線 WLRにそれぞれ対応して設けられている。 ラツチ LI〜； Lnの出力 L01~LOn+lは、次段のラッチの入力にそれぞれ接続されている。 最終段のラッチ Ln+1の出力 LOn+1は、初段のラツチ L1の入力に帰還している。 すなわち、 ラッチ Ll〜Ln+l は環状に接続されている。 ラッチ Ll〜Ln+l は、 シ フト制御回路 20 (図 1) から供給されるシフト制御信号 SC、 /SCに応答して、 前段のラッチの出力をそれぞれラツチする。 ラツチ L1 は、 パワーオンリセット 回路 1 8 (図 1) から供給されるリセット信号/ RSTに応答して活性化状態に初期 化される。 ラッチ L2〜Ln+lは、 リセット信号/ RSTに応答して非活性化状態にそ れぞれ初期化される。 ラッチ Ll〜Ln+lの詳細は、 図 3および図 4で説明する。
A N Dアレイ回路 A1〜 Anは、 通常ワード線 WLN1〜WLNnにそれぞれ対応し て設けられている。 ANDアレイ回路 Al〜Anは、 記憶回路 1 6 (図 1) から供 給される不良ァドレス信号 DADに対応する通常ワード線が通常ワード線 WLN1 〜WLNnのいずれかと一致するときに、ァドレス一致信号 ΑΗ1〜ΑΗηをそれぞれ 出力する。
NANDゲート NAl〜NAnは、通常ヮード線 WLNl〜WLNnにそれぞれ対応し て設けられている。 NANDゲート ΝΑ1〜ΝΑηは、記憶回路 1 6から供給される 使用判定信号 ; TDGが" 不使用" を示し、 かつアドレス一致信号 ΑΗ1〜ΑΗη力 S" —致" を示すときに、 ラッチ Ll〜Lnの出力 L01〜LOn+lの活性化に応答して一 致信号/ Hl〜/Hnをそれぞれ出力する。
NORゲート NRl〜NRnは、通常ヮード線 WLNl〜WLNnにそれぞれ対応して 設けられている。 NORゲート R1〜： NRnは、 動作制御回路 1 4 (図 1 ) から供 給されるプリチャージ信号 PREをィンバータ IVPを介して受け、プリチャージ信 号 PREの活性化中に一致信号/ HI〜/Hnを一致検出信号 HDl〜HDnとしてそれぞ れ出力する。
n MO S トランジスタ ΝΤ1〜ΝΤηは、 通常ワード線 WLNl〜WLNnにそれぞれ 対応して設けられている。 nMO S トランジスタ ΝΤ1〜ΝΤη は、 一致検出信号 HDl~HDnの '活性化 -中に -れぞれオンし、—不良一—致信号/ HITD— 成す—る立め-に- 信号線/ HITDを接地線 VSSに接続する。
pMO S トランジスタ PTPは、プリチャージ信号 PREの非活性化中にオンし、 不良一致信号/ HITDを初期化するために信号線/ HITDを電源線 VCCに接続する。 インバータ IVDは、 不良一致信号/ HITDを反転させて不良一致信号 HITDとして 出力する。 pMO S トランジスタ PTLは、 不良一致信号 HITRの非活性化中にォ ンし、 信号線/ HITRを電源線 VCCに接続する。
NANDゲート NAn+1は、インバータ IVJを介して使用判定信号 JDGを受け、 使用判定信号 JDGが" 不使用" を示すときに、 ラツチ Ln+1の出力 LOn+Ιの活性 化に応答して冗長一致信号/ HITRを出力する。 インバータ IVRは、 冗長一致信号 /HITRを反転させて冗長一致信号 HITRとして出力する。
図 3は、 第 1の実施形態におけるシフトレジスタ 2 2の活性化状態に初期化さ れるラッチ L1の詳細を示している。
ラッチ L1は、 c MO Sスィッチ Cl、 C2、 MO S トランジスタ P1〜P6、 PR1、 nMO S トランジスタ N1〜N6、 NR1、 入力端子 I、 制御端子 Cl、 C2、 リセッ ト 端子 Rおよび出力端子 0を有している。
pMO S トランジスタ Pl、 P2および nMO S トランジスタ N2、 Nl、 NR1は、 電源線 VCCと接地線 VSSとの間に直列に接続されている。 pMO S トランジス タ P3および nMO S トランジスタ N3は、 電源線 VCCと接地線 VSS との間に直 列に接続されている。 pMO トランジスタ P3および nMO Sトランジスタ N3 の各ゲートは、 pMO S トランジスタ Ρ2と nMO S トランジスタ N2との接続ノ ード ND1に共に接続されている。 pMO S トランジスタ P2および nMO S トラ ンジスタ N2 の各ゲートは、 pMO S トランジスタ P3 と nMO S トランジスタ N3 との接続ノード ND2に共に接続されている。 すなわち、 pMO S トランジス タ P2および nMO S トランジスタ N2と pMO S トランジスタ P3および nMO S トランジスタ N3 とは、 ループ回路を構成している。 pMO S トランジスタ P1 および nMO S トランジスタ N1 の各ゲートは、 シフト制御回路 2 0 (図 1 ) か ら制御端子 Cl、 C2を介して供給されるシフ ト制御信号 SC、 /SCをそれぞれ受け ている。 pMO S トランジスタ PR1 は、 pMO S トランジスタ P1 と接続ノード ND1 との間に p Μ S小ランジスタ- P2 と並列に接続されて-いる。 — p_MQ ^ヒラ—― ンジスタ PR1 および nMO トランジスタ NR1 の各ゲートは、 パワーオンリセ Vト回路 1 8 (図 1 ) からリセッ ト端子 Rを介して供給されるリセット信号/ RST を共に受けている。 cMO Sスィッチ C1は、 ラッチ Ln+1の出力 Ln+1を受ける 入力端子 Iと接続ノード ND1 との間に接続され、シフト制御信号 SC、 /SCを受け ている。 '
pMO Sトランジスタ P4、 P5 および nMO S トランジスタ N5、 N4は、 電源 線 VCCと接地線 VSSとの間に直列に接続されている。 pMOS トランジスタ P6 および nM〇S トランジスタ N6は、 電源線 VCC と接地線 VSS との間に直列に 接続されている。 MO Sトランジスタ Ρ6および nMO S トランジスタ N6の各 グートは、 MO Sトランジスタ P5と nMO S トランジスタ 5との接続ノード ND3 に共に接続されている。 pMOS トランジスタ P5および nMO S トランジ スタ N5の各ゲートは、 MO S トランジスタ P6と nMO S トランジスタ 6と の接続ノード ND4に共に接続されている。 すなわち、 ； MO S トランジスタ P5 および nMO S トランジスタ N5と p MO S トランジスタ P6および n MO S トラ ンジスタ N6 とは、 ループ回路を構成している。 接続ノード D4は、 ラッチ L1 の出力 L01 を出力する出力端子 0に接続されている。 pMO S トランジスタ P4 および nMOS トランジスタ N4の各ゲートは、 シフト制御信号 SC、 /SCをそれ ぞれ受けている。 cMOSスィッチ C2は、 接続ノード D2 と接続ノード ND3 との間に接続され、 シフト制御信号 SC、 /SCを受けている。
以上のように構成されたラッチ L1は、 シフト制御信号 SCが低レベル （シフト 制御信号/ SCが高レベル） であるときに、 前段のラッチ （ラッチ Ln+1) の出カレ ベノレを、 pMO S トランジスタ Ρ2、 Ρ3 および n MO トランジスタ N2、 N3 で 構成されるループ回路に取り込む。 ラッチ L1は、 シフ ト制御信号 SCが高レベル (シフト制御信号/ SCが低レベル) であるときに、 MO S トランジスタ P2、 P3 および nMO S トランジスタ N2、 N3で構成されるループ回路に取り込んだ出力 レべノレを、 pMOS トランジスタ P5、 P6 および nMO S トランジスタ N5、 N6 で構成されるループ回路に伝達することで、取り込んだ出力レベルの出力 L01を 出力する。
また-、 -ラッチ-- Mは、 リセ-ッ-ト信号/- RSTが低—レベルである—と—きに、—— pMQS ^ ランジスタ PR1のオンにより、 pM〇 S トランジスタ P2、 P3および nMO S ト ランジスタ N2、 N3で構成されるループ回路に取り込まれる出力レベルを高レべ ルに初期化する。 なお、 シフト制御信号 SC、 /SCは、 リセット信号/ RSTが低レ ベルであるときに、 低レベルおよび高レベルにそれぞれ固定される。 従って、 ラ ツチ L1は、 リセット信号/ RSTによる初期化終了後、 最初のシフ ト制御信号 SC、 /SCに応答して高レベルの出力 L01を出力する。
図 4は、 第 1の実施形態におけるシフトレジスタ 2 2の非活性化状態に初期化 されるラッチ L2〜Ln+lの詳細を示している。
各ラツチ L2〜Ln+lは、 ラツチ L1 (図 3 ) から p M〇 S トランジスタ PR1およ び n M O S トランジスタ NR1 を除き、 p M〇 S トランジスタ PR2および n MO S トランジスタ NR2を加えて構成されている。
n M O S トランジスタ N1のソースは、 接地線 VSSに接続されている。 p M O S トランジスタ PR2は、電源線 VCCと接続ノード ND2との間に接続されている。 n M O S トランジスタ NR2は、 n M O S トランジスタ N3 と接地線 VSSとの間に 接続されている。 ρ Μ Ο トランジスタ PR2 および n MO S トランジスタ NR2 の各ゲートは、 パワーオンリセッ ト回路 1 8 (図 1 ) から供給されるリセッ ト信 号/ RSTを共に受けている。
以上のように構成された各ラツチ L2〜Ln+lは、 ラッチ L1 と同様に、 シフ ト制 御信号 SCが低レベル （シフト制御信号/ SCが高レベル） であるときに、 前段のラ ツチ （ラッチ Ll〜Ln) の出力レベルを、 p MO S トランジスタ P2、 P3および n MO S トランジスタ N2、 N3 で構成されるループ回路に取り込む。 各ラッチ L2 〜Ln+lは、 シフ ト制御信号 SCが高レベル （シフ ト制御信号/ SCが低レベル） で あるときに、 p M〇 S トランジスタ P2、 P3および n M O S トランジスタ N2、 N3 で構成されるループ回路に取り込んだ出力レベルを、 p MO S トランジスタ P5、 P6および n M〇 S トランジスタ N5、 N6で構成されるループ回路に伝達すること で、 取り込んだ出力レベルの出力 L02〜LOn+lを出力する。
また、 各ラッチ L2〜： Ln+1は、 リセッ ト信号/ RSTが低レベルであるときに、 p MO S トランジスタ PR2のオンにより、 p M〇 S トランジスタ P2、 P3および n M Q S トラン^ス-タ N-2-、一; N3 -で蕃成されるループ回路に-取り込まれ.る出力—レ— ノ を低レベルに初期化する。 従って、 各ラッチ L2〜Ln+lは、 リセット信号/ RSTに よる初期化終了後、 最初のシフト制御信号 SC、 /SC に応答して低レベルの出力 L02~LOn+lを出力する。 図 5は、 第 1の実施形態におけるシフトレジスタ 2 2のシフト動作を示してい る。
時刻 Taにおいて、 パワーオンリセット回路 1 8 (図 1 ) から供給されるリセッ ト信号/ RSTが低レベルに変化すると、 ラッチ L1は活性化状態に初期化されるた め、 ラッチ Ln+1 の出力 LOn+1 (ラッチ L1の入力） は高レベルに初期化される。 一方、 ラッチ L2〜Ln+lは非活性化状態に初期化されるため、 ラッチ Ll〜Lnの出 力 L01〜LOn (ラッチ L2〜： Ln+1の入力） は低レベルに初期化される。
時刻 Tb において、 シフ ト制御回路 2 0 (図 1 ) から供給されるシフ ト制御信 号 SC、 /SCがそれぞれ高レベルおよび低レベルに変化すると、 ラッチ Ll~Ln+l は時刻 Tb までに取り込んだ前段のラッチの出力レベルを出力するため、 ラッチ L1の出力 L01のみが高レベルに変化する。
時刻 Tcにおいて、 シフト制御信号 SC、 /SCがそれぞれ高レベルおよび低レべ ルに再び変化すると、 ラツチ Ll〜Ln+lは時亥 lj Tcまでに取り込んだ前段のラツチ の出力レベルを出力するため、 ラッチ L1 の出力 L01は低レベルに変化し、 ラッ チ L2の出力 L02は高レベルに変化する。 すなわち、 シフ トレジスタ 2 2のシフ ト動作が実施される。 従って、 シフ ト制御信号 SC、 /SCが繰り返し出力されるこ とで、 ラツチ Ll〜Ln+lの出力 L01〜： LOn+1 は順次高レベルに変化する。
図 6は、 第 1の実施形態における許可回路 2 4の詳細を示している。
許可回路 2 4は、許可信号生成回路 ENG、 マスク回路 MCおよび N O Rゲート を有している。
許可信号生成回路 ENGは、 動作制御回路 1 4 (図 1 ) から供給される書き込 み要求信号 WRRQ、読み出し要求信号 RDRQおよびリフレッシュ要求信号 RFRQ にそれぞれ応答して、 許可信号 ENSを生成する。 N O Rゲート NRは、 シフトレ ジスタ 2 2 (図 1 )から供給される不良一致信号 HITDおよび冗長一致信号 HITR を否定論理和してマスク信号/ MSKとして出力する。 マスク回路 MCは、 N A N D— トお〜よ-ぴィンバータ—を—直列接続して構成—され、——マスク信号-/ MSKお髙——レ ル （不良一致信号 HITDおよび冗長一致信号 HITRが共に低レベル） であるとき に、 許可信号 ENSを許可信号 ENとして出力する。 マスク回路 MCは、 マスク信 号/ MSKが低レベル（不良一致信号 HITDおよび冗長一致信号 HITRのいずれかが 高レベル） であるときに、 許可信号 ENを低レベルに固定する。
ここで、 第 1の実施形態におけるセルフリフレッシュ動作について、 冗長メモ リセル列 RRの使用時と不使用時とに分けて説明する。
図 7は、 第 1の実施形態における冗長メモリセル列 Rの使用時のセルフリフ レッシュ動作を示している。 この例では、通常メモリセル列 RK2に不良が存在す る。 すなわち、 不良アドレス信号 DADは、 通常メモリセル列 RN2を示す。 通常 メモリセル列 RN2に不良が存在するため、 使用判定信号 JDGは高レベルに固定 される。 セルフリフレッシュモード中、 セルフリフレッシュ信号 SRFが活性化さ れ、 リフレッシュ要求信号 RFRQが繰り返し出力される。
シフ ト制御信号 SCがリフレッシュ要求信号 RFRQの立ち下がりエツジに応答 して出力されると、 シフ トレジスタ 2 2の出力 LOn+1 は、 シフ ト制御信号 SCの 立ち上がりエッジに応答して低レベルに変化する （図 7 ( a ) ) 。 一方、 シフ ト レジスタ 2 2の出力 L01は、 シフ ト制御信号 SCの立ち上がりエッジに応答して 高レベルに変化する （図 7 ( b ) ) 。 すなわち、 シフ トレジスタ 2 2の出力 L01 〜LOn+lが示すヮード'锒は、通常ヮード線 WLN1に変更される。 不良ァドレス信 号 DADは通常メモリ列 RN2を示しているため、 不良一致信号 HITDは、 シフト レジスタ 2 2の出力 L01が高レベルに変化しても低レベルから変化しない。 この ため、 許可信号 ENは、 リフレッシュ要求信号 RFRQの立ち上がりエッジに応答 して出力される （図 7 ( c ) ) 。 従って、 通常ワード線 WLN1が活性化され、 通 常メモリセル列 N1のリフレッシュが実施される （図 7 ( d ) ) 。
通常ヮード線 WLN1が活性化された後に、 シフ ト制御信号 SCがリフレッシュ 要求信号 RFRQの次の立ち下がりエッジに応答して出力されると、 シフトレジス タ 2 2の出力 L01は、 シフト制御信号 SCの立ち上がりエッジに応答して低レべ ルに変化する （図 7 ( e ) ) 。 一方、 シフ トレジスタ 2 2の出力 L02は、 シフ ト 制御信号 SCの立ち上がりエツジに応答して高レベルに変化する （図 7 ( f ) )。 す-なわち、-シフ ト -レジスタ 2— 2の出力— L01〜丄 On+1—が示す-ヮ— ド蔽は、—通常 ド泉 WLN2に変更される。不良ァドレス信号 DADは通常メモリ列 RN2を示して いるため、 不良一致信号 HITDは、 シフ トレジスタ 2 2の出力 L02の立ち上がり エッジに応答して高レベルに変化する （図 7 ( g ) ) 。 このため、 許可信号 EN は、 リフレッシュ要求信号 RFRQの立ち上がりエッジに応答せず、 低レベルから 変化しない。 （図 7 ( h ) ) 。 従って、 不良の通常メモリセル列 RN2の通常ヮー ド線 WLN2が活性化されることが防止される （図 7 ( i ) ) 。 この結果、 不良の 通常メモリセル列 RN2のリフレッシュは禁止され、リフレッシュ動作に伴う充放 電電流が無駄に消費されることはない。 すなわち、 冗長メモリセル RRの使用時 に、 セルフリフレッシュモード中の消費電力は低減される。
図 8は、 第 1め実施形態における冗長メモリセル列 RRの不使用時のセルフリ フレッシュ動作を示している。 なお、 図 7で説明した冗長メモリセル列 RRの使 用時の動作と同一の動作については、 詳細な説明を省略する。 通常メモリセル列 R 1〜RNnのいずれにも不良が存在しないため、使用判定信号 JDGは低レベルに 固定される。 セルフリフレッシュモード中、 セルフリフレッシュ信号 SRFが活性 化され、 リフレッシュ要求信号 RFRQが繰り返し出力される。
通常ワード線 WLN1〜 WLNnが順次活性化された後に、 シフ ト制御信号 SCが リフレッシュ要求信号 RFRQの立ち下がりエッジに応答して出力されると、 シフ トレジスタ 2 2の出力 LOnは、 シフ ト制御信号 SCの立ち上がりエッジに応答し て低レベルに変化する (図 8 ( a ) ) 。 一方、 シフトレジスタ 2 2の出力 LOn+1 は、 シフ ト制御信号 SC の立ち上がりエッジに応答して高レベルに変化する （図 8 ( b ) ) 。 すなわち、 シフ トレジスタ 2 2の出力 L01~LOn+lが示すワード線 は、 冗長ワード線 WLRに変更される。 使用判定信号 JDGは" 不使用" を示して いるため、 冗長一致信号 HITRは、 シフ トレジスタ 2 2の出力 LOn+1の立ち上が りエッジに応答して高レベルに変化する （図 8 ( c ) ) 。 このため、 許可信号 EN は、 リフレッシュ要求信号 RFRQの立ち上がりエッジに応答せず、 低レベルから 変化しない。 （図 8 ( d ) ) 。 従って、 冗長ワード線 WLRが活性化されること が防止される （図 8 ( e ) ) 。 この結果、 冗長メモリセル列 RRのリフレッシュ は禁止され、リフレッシュ動作に伴う充放電電流が無駄に消費されることはなレ、。 すなわち、-冗長 モリ—セ—ル冽— R—の不—使用時—に、 セノ—レヱリフレツ—シュ—モ 中の 消費電力は低減される。
以上、 第 1の実施形態では、 次の効果が得られる。
許可回路 2 4により不良一致信号 HITDおよび冗長一致信号 HITRの活性化中 に許可信号 ENの出力動作を停止することで、 活性化不要なヮード線が活性化さ れることを防止できる。 この結果、 リフレッシュ不要なメモリセル列のリフレツ シュを禁止でき、リフレッシュ動作に伴う充放電電流の無駄な消費を回避できる。 また、 半導体メモリ 1 0 0はシフトリフレッシュ方式を採用しているため、 リフ レツシュアドレス生成回路および外部ァドレスと リフレッシュァドレスとの切り 替え回路は不要になる。 従って、 半導体メモリ 1 ◦ 0のチップサイズの増大を抑 制でき、 リフレッシュ動作を短時間で実施できる。 リフレッシュアドレス生成回 路および切り替え回路が不要になるとともに、 リフレッシュ不要なメモリセル列 のリフレッシュが禁止されるため、リフレッシュ動作中の消費電力を低減できる。 セルフリフレッシュモード中の半導体メモリ 1 0 0の消費電力は、 リフレッシュ 動作に伴う消費電力が支配的であるため、 本発明は、 特に、 セルフリフレッシュ モード中の消費電力の低減に有効である。 さらに、 不良の通常メモリセル列 RN2 の通常ワード線 WLN2は活性化されないため、 通常メモリセル列 RN2 の不良が ワードデコーダ 2 8に起因する場合、 または通常ワード線同士のショート、 通常 ヮード線 WLN2 とビット線 BLとのショートおよび通常メモリセル同士のショー トのいずれかに起因する場合、 その他の通常メモリセル列の記憶データが破壌さ れることを防止できる。
不良一致信号 HITDは、 ワイヤードオア回路を用いて生成される。 このため、 例えば、 複数段の〇Rゲートを用いて不良一致信号 HITDを生成する場合に比べ て、 不良一致信号 HITD の遅延時間を縮小でき、 不良一致信号 HITDを簡易な回 路で生成できる。
シフ トレジスタ 2 2のラッチ L1〜： Ln+1 は環状に接続されている。 このため、 最終段のラッチ Ln+Ιに対応する冗長ワード線 WLRの活性化後に、初段のラツチ L1を活性化させるための特別な処理を実施することなく、 初段のラッチ L1に対 応する通常ヮード線 WLN1から再ぴ順次活性化させることができる。 また、 ラッ チ- L-トはリ ッ -H言-号/ RSTに-応答して -活性化状態に—初期化され—、—ラツ ^ 2~ u+l はリセット信号/ RSTに応答して非活性化状態に初期化されるため、半導体メモリ 1 0 0の電源投入時にリセット信号/ RST をシフトレジスタ 2 2に一度供給する だけで、 シフトレジスタ 2 2の再初期化を不要にできる。 図 9は、 本発明の半導体メモリの第 2の実施形態を示している。 第 1の実施形 態で説明した要素と同一の要素については、 同一の符号を付し、 詳細な説明を省 略する。
半導体メモリ 2 0 0は、 第 1の実施形態のシフト制御回路 2 0および許可回路 2 4に代えて、 シフト制御回路 2 0 aおよび許可回路 2 4 aを有している。 半導 体メモリ 2 0 0のその他の構成は、 第 1の実施形態の半導体メモリ 1 0 0と同一 、、め Ο。
シフ ト制御回路 2 0 a (第 1および第 2活性化制御回路） は、 シフ トレジスタ 2 2から供給される不良一致信号 HITDおよび冗長一致信号 HITRが活性化され ないときに、 動作制御回路 1 4から供給されるリフレッシュ要求信号 RJFRQに応 答して、シフトレジスタ 2 2にシフト動作を実施させるためのシフト制御信号 SC、 /SCを 1回出力する。 シフト制御信号 2 0 aは、 不良一致信号 HITDおよび冗長 一致信号 HITRのいずれかが活性化されるときに、 リフレッシュ要求信号 RFRQ に応答して、 シフト制御信号 SC。 /SCを 2回連続して出力する。 シフト制御回路 2 O aの詳細は、 図 1 0で説明する。
許可回路 2 4 aは、不良一致信号 HITDおよび冗長一致信号 HITRに拘わらず、 書き込み要求信号 WRRQ、 読み出し要求 RDRQ およびリ フレッシュ要求信号 RREQにそれぞれ応答して、ヮードデコーダ 2 8を活性化するための許可信号 EN を出力する。
図 1 0は、第 2の実施形態におけるシフト制御回路 2 0 aの詳細を示している。 シフト制御回路 2 0 aは、ィンバータ IV1〜！ V3、 N A N Dゲート NAG1〜NAG3、 遅延回路 Dl、 D2および O R回路 ORを有している。 なお、 インバータ IV2、 N A N Dゲート NAG2および遅延回路 Dl、 D2の各遅延時間は、 その他の回路の遅 延時間に比べて十分に大きい。
インバータ IV1は、 動作制御回路 1 4 (図 9 ) から供給されるリフレッシュ要 求—信-号— RFRQ—を反転—さ—せ —リ——フ—レッ—シュ要求信: ¾/RFJLQ_として出力す-る—。—遅延回― 路 D1は、 例えば、 偶数段のィンパータ列で構成され、 N A N Dゲート NAG1か ら供給される第 1パルス基準信号/ PS 1Bを第 1パルス信号/ PS1 として出力する。 N A N Dゲート NAG1の入力の一方は、 リフレッシュ要求信号/ F Oを受けてい る。 N ANDゲート NAG1の入力の他方は、 第 1パルス信号/ PS 1を受けている。 すなわち、 NANDゲート NAG1の出力は、 第 1遅延回路 D1を介して、 NAN Dゲート NAG1 の入力の他方に帰還している。 このため、 第 1パルス基準信号 /PS1Bは、 リフレッシュ要求信号 RFRQの立ち下がりエッジに応答して低レベル に変化し、 低レベルに変化してから遅延回路 D1 の遅延時間後に高レベルに変化 する。
インパータ IV2は、第 1パルス信号/ PS1を反転させて第 1パルス信号 PS1 とし て出力する。 OR回路 ORは、 NORゲートおよびインバータを直列接続して構 成され、 シフ トレジスタ 22 (図 9) から供給される不良一致信号 HITDおよび 冗長一致信号 HITRを論理和して停止信号/ STPとして出力する。 N ANDゲート NAG2は、停止信号/ STPが高レベル（不良一致信号 HITDおよび冗長一致信号 HITR のいずれかが高レベル） であるときに、 第 1パルス信号 PS1を反転させて第 2パ ルス基準信号/ PS2Bとして出力する。 NANDグート NAG2は、 停止信号/ STPが 低レベル （不良一致信号 HITDおよび冗長一致信号 HITRがともに低レベル） で あるときに、第 2パルス基準信号/ PS2Bを高レベルに固定する。遅延回路 D2は、 例えば、 偶数段のインバータ列で構成され、 第 2パルス基準信号/ PS2B を遅らせ て第 2パルス信号/ PS2として出力する。
N ANDゲート NAG3は、第 1パルス信号/ PS1および第 2パルス信号/ PS2を否 定論理積してシフト制御信号 SC として出力する。 インバータ IV3は、 シフト制 御信号 SCを反転させてシフト制御信号/ SCとして出力する。
図 1 1は、第 2の実施形態におけるシフト制御回路 20 aのシフト制御信号 SC、 /SCの生成動作を示している。 この例では、 遅延回路 Dl、 D2 (図 1 0) は、 同一 の遅延時間 TDを有する。 シフトレジスタ 22のラッチ Li (ラッチ Ll〜Ln+lの いずれか） は、 リフレッシュ不要なメモリセル列に対応する。
第 1パルス基準信号/ PS1Bは、 リフレッシュ要求信号 RFRQの立ち下がりエツ ^-に応答して-低レベルに 匕し、…低—レベルに変化—してから時間 TD—後丄こ高上 ^/ヒ に変化する （図 1 1 (a) ) 。 第 1パルス信号/ PS1は、 第 1パルス基準信号/ PS1B の立ち下がりエッジに同期して低レベルに変化し、 低レベルに変化してから時間 TD後に高レベルに変化する （図 1 1 (b) ) 。 従って、 シフ ト制御信号 SCは、 第 1パルス信号/ PS1の立ち下がりエッジに同期して高レベルに変化し、 高レベル に変化してから時間 TD後に低レベルに変化する (図 1 1 ( c ) ) 。 シフ トレジ スタ 2 2の出力 LOi-Ι は、 シフ ト制御信号 SCの立ち上がりエツジに応答して低 レベルに変化する (図 1 1 ( d ) ) 。 一方、 シフトレジスタ 2 2の出力 LOi は、 シフ ト制御信号 SC の立ち上がりエッジに応答して高レベルに変化する (図 1 1 ( e ) )。すなわち、シフトレジスタ 2 2の出力 L01〜LOn+lが示すヮード線は、 活性化不要なヮ一ド線に変更される。 このため、 不良一致信号 HITDおよび冗長 一致信号 HITRのいずれかは、 シフ トレジスタ 2 2の出力 LOiの立ち上がりエツ ジに応答して高レベルに変化する (図 1 1 ( f ) ) 。
不良一致信号 HITDおよび冗長一致信号 HITRのいずれかが活性化されるため、 第 2パルス基準信号/ PS2Bは、 第 1パルス信号/ PS Iが低レベルに変化してからィ ンバータ IV2および N A N Dゲート NAG2の遅延時間後に低レベルに変化し、低 レベルに変化してから時間 TD後に高レベルに変化する （図 1 1 ( g ) ) 。 第 2 パルス信号/ PS2は、 第 2パルス基準信号/ PS2Bの立ち下がりェッジに同期して低 レベルに変化し、 低レベルに変化してから時間 TD後に高レベルに変化する (図 1 1 ( h ) ) 。 従って、 シフ ト制御信号 SCは、 第 2パルス信号/ PS2の立ち下が りエッジに同期して高レベルに変化し、 高レベルに変化してから時間 TD後に低 レベルに変化する （図 1 1 ( i ) ) 。 すなわち、 シフト制御信号 SCは、 リフレ ッシュ要求信号 RFRQが高レ,ベルに変化するまでに 2回連続して出力される。 こ の結果、 シフ トレジスタ 2 2の出力 LOiは、 シフ ト制御信号 SCの立ち上がりェ ッジに応答して低レベルに変化する (図 1 1 ( j ) ) 一方、 シフトレジスタ 2 2の出力 L0i+1は、 シフト制御信号 SCの立ち上がりエッジに応答して高レベル に変化する （図 1 1 ( k ) )。 これにより、シフ トレジスタ 2 2の出力 L01〜： L0n+1 が示すワード線は、 活性化不要なワード線が活性化されることなく、 次のワード 線に即座に変更され.る。
~ \ノ ルス基準信号/ P S-1B +ま、-- -リヌ -レツ— ュ要求-信—号 RF- RQ—の—次の^:—ち— T. -り—― -— エッジに応答して低レベルに変化し、 低レベルに変化してから時間 TD後に高レ ベルに変化する （図 1 1 ( 1 ) ) 。 第 1パルス信号/ PS 1は、 第 1パルス基準信号 /PS1B の立ち下がりエッジに同期して低レベルに変化し、 低レベルに変化してか ら時間 TD後に高レベルに変化する (図 1 1 (m) ) 。 従って、 シフ ト制御信号 SCは、 第 1 パルス信号/ PS1 の立ち下がりエッジに同期して高レベルに変化し、 高レベルに変化してから時間 TD後に低レベルに変化する （図 1 1 ( n ) ) 。 シ フトレジスタ 2 2の出力 LOi+1は、 シフト制御信号 SCの立ち上がりエッジに応 答して低レベルに変化する (図 1 1 ( o ) ) 。 一方、 シフ トレジスタ 2 2の出力 LOi+2は、 シフト制御信号 SC の立ち上がりエッジに応答して高レベルに変化す る （図 1 1 ( p ) ) 。 すなわち、 シフトレジスタ 2 2の出力 L01〜LOn+lが示す ワード線は、 次のワード線に変更される。 不良一致信号 HITDおよび冗長一致信 号 HITRが活性化されないため、 第 2パルス基準信号/ PS2B は、 高レベルから変 化しない （図 1 1 ( q ) ) 。 このため、 第 2パルス信号/ PS2は、 高レベルから変 '化しない (図 1 1 ( r ) ) 。 従って、 シフト制御信号 SCは、 低レベルから変化 しない （図 1 1 ( s ) ) 。 すなわち、 シフ ト制御信号 SCは、 リフレッシュ要求 信号 RFRQが高レベルに変化するまでに 1回だけ出力される。
ここで、 第 2の実施形態におけるセルフリフレッシュ動作について、 冗長メモ リセル列 RRの使用時と不使用時とに分けて説明する。
図 1 2は、 第 2の実施形態における冗長メモリセル列 RRの使用時のセルフリ フレッシュ動作を示している。 この例では、 第 1の実施形態 （図 7 ) と同様に、 通常メモリセル列 RN2に不良が存在する。すなわち、不良ァドレス信号 DADは、 通常メモリセル列 RN2を示す。 通常メモリセル列 RN2に不良が存在するため、 使用判定信号 JDGは高レベルに固定される。 セルフリフレッシュモード中、 セル フリフレツシュ信号 SRFが活性化され、リフレツシュ要求信号 RFRQが繰り返し 出力される。
シフト制御信号 SCがリフレッシュ要求信号 RFRQの立ち下がりエッジに応答 して出力されると、 シフトレジスタ 2 2の出力 LOn+1は、 シフ ト制御信号 SCの 立ち上がりエッジに応答して低レベルに変化する （図 1 2 ( a ) ) 。 一方、 シフ トーレジスタ 2 2の-出力- - L01 ほ、 -シフ ト制御信号- SGの-立ち上がり-エ ジに—応答——し て高レベルに変化する （図 1 2 ( b ) ) 。 すなわち、 シフ トレジスタ 2 2の出力 L01〜LOn+lが示すヮード線は、 通常ヮード線 WLN1に変更される。 不良ァドレ ス信号 DADは通常メモリ列 RN2を示しているため、 不良一致信号 HITDは、 シ フトレジスタ 2 2の出力 L01が高レベルに変化しても低レベルから変化しない。 このため、 シフ ト制御信号 SCは、 リクエス ト要求信号 RFRQが高レベルに変化 するまでに 1回しか出力されない。 許可信号 ENは、 不良一致信号 HITDに拘わ らず、リフレッシュ要求信号 RFRQの立ち上がりエッジに応答して出力される（図 1 2 ( c ) ) 。 従って、 通常ワード線 WLN1 が活性化され、 通常メモリセル列 RN1のリフレッシュが実施される (図 1 2 ( d ) ) 。
通常ヮード線 WLN1が活性化された後に、 シフト制御信号 SCがリフレッシュ 要求信号 RFRQの次の立ち下がりエッジに応答して出力されると、 シフ トレジス タ 2 2の出力 L01は、 シフト制御信号 SCの立ち上がりエッジに応答して低レべ ルに変化する (図 1 2 ( e ) ) 。 - 方、 シフ トレジスタ 2 2の出力 L02は、 シフ ト制御信号 SCの立ち上がりエッジに応答して高レベルに変化する（図 1 2 ( f ) )。 すなわち、 シフ トレジスタ 2 2の出力 L01〜LOn+lが示すワード線は、 通常ヮー ド線 WLN2に変更される。不良ァドレス信号 DADは通常メモリ列 RN2を示して いるため、 不良一致信号 HITDは、 シフ トレジスタ 2 2の出力 L02の立ち上がり ェッジに応答して高レベルに変化する (図 1 2 ( g ) ) 。 このため、 シフ ト制御 信号 SCは、 リクエスト要求信号 RFRQが高レベルに変化するまでに再び出力さ れる （図 1 2 ( h ) ) 。 この結果、 シフ トレジスタ 2 2の出力 L02は、 シフ ト制 御信号 SCの立ち上がりエッジに応答して低レベルに変化する （図 1 2 ( i ) )。 —方、 シフ トレジスタ 2 2の出力 L03 は、 シフ ト制御信号 SCの立ち上がりエツ ジに応答して高レベルに変化する （図 1 2 ( j ) ) 。 すなわち、 シフ トレジスタ 2 2の出力 L01〜LOn+lが示すワード線は、 リクエスト要求信号 RFRQが高レべ ルに変化するまでに通常ワード線 WLN3に再び変更される。 許可信号 ENは、 不 良一致信号 HITDに拘わらず、 リ フレツシュ要求信号 RFRQの立ち上がりエッジ に応答して出力される （図 1 2 ( k ) ) 。 従って、 通常ワード線 WLN2は活性化 されず、 通常ヮ一ド線 WLN3が活性化され、 通常メモリセル列 RN3 のリフレツ —シ-ュが実施される (-図- 1 -2- (； H )一； すなわち、- -不良の-通常 モリ—ぉ-ル列 RN2 .の 通常ワード線 WLN2が活性化されることが防止される。 この結果、 不良の通常メ モリセル列 RN2のリフレツシュは禁止され、 リフレツシュ動作に伴う充放電電流 が無駄に消費されることはない。 すなわち、 冗長メモリセル RRの使用時に、 セ ルフリフレッシュモード中の消費電力は低減される。
また、 本来、 通常ワード線 WLN2が活性化されるはずのタイミングで通常ヮー ド線 WLN3が活性化されるため、 メモリセルァレイ 3 0全体をリフレッシュする ために必要なリフレッシュ要求信号 RFRQの出力回数が 1回削減される。 セルフ リフレッシュ制御回路 1 2におけるリフレッシュ要求信号 SRFRQ の生成回路の 活性化頻度が低減されるため、 冗長メモリセル列 RRの使用時に、 セルフリブレ ッシュモード中の消費電力は、 第 1の実施形態と比べて、 さらに低減される。 図 1 3は、 第 2の実施形態における冗長メモリセル列 RRの不使用時のセルフ リフレッシュ動作を示している。 なお、 図 1 2で説明した冗長メモリセル列 RR の使用時の動作と同一の動作については、 詳細な説明を省略する。 通常メモリセ ル列 RNl〜RNnのいずれにも不良が存在しないため、 使用判定信号 JDGは低レ ベルに固定される。 セノレフリフレッシュモード中、 セノレフリフレッシュ信号 SRF が活性化され、 リフレッシュ要求信号 RFRQが操り返し出力される。
通常ヮード線 WLNl〜WLNnが順次活性化された後に、 シフト制御信号 SCが リフレッシュ要求信号 RFRQの立ち下がりエッジに応答して出力されると、 シフ 1、レジスタ 2 2の出力 LOnは、 シフト制御信号 SCの立ち上がりエッジに応答し て低レベルに変化する (図 1 3 ( a ) ) 。 一方、 シフ トレジスタ 2 2の出力 L02 は、 シフ ト制御信号 SC の立ち上がりエッジに応答して高レベルに変化する （図 1 3 ( b ) ) 。 すなわち、 シフ トレジスタ 2 2の出力 L01〜LOn+lが示すワード 線は、 冗長ワード線 WLRに変更される。 使用判定信号 JDGは" 不使用" を示し ているため、 冗長一致信号 HITRは、 シフ トレジスタ 2 2の出力 LOn+1の立ち上 がりエッジに応答して高レベルに変化する - (図 1 3 ( c ) ) 。 このため、 シフ ト 制御信号 SCは、 リクエスト要求信号 RFRQが高レベルに変化するまでに再び出 力される （図 1 3 ( d ) ) 。 この結果、 シフトレジスタ 2 2の出力 LOn+1は、 シ フト制御信号 SC の立ち上がりエッジに応答して低レベルに変化する （図 1 3 ( eナ-） 。 方 シフ トレジスタ 2 - 2の出力- L-ΘΙ-は、 シフ ト-制御信号 SCの立.—ち 上がりエッジに応答して高レベルに変化する （図 1 3 ( ί ) ) 。 すなわち、 シフ トレジスタ 2 2の出力 L01〜LOn+l が示すワー ド線は、 リクエス ト要求信号 RFRQが高レベルに変化するまでに通常ワード線 WLN1に再び変更される。 許可 信号 ENは、 不良一致信号 HITDに拘わらず、 リフレッシュ要求信号 RFRQの立 ち上がりエツジに応答して出力される (図 1 3 ( g ) ) 。 従って、 冗長ワード線 WLRは活性化されず、通常ヮード線 WLN1が活性化され、通常メモリセル列 RN1 のリフレッシュが実施される （図 1 3 ( h ) ) 。 すなわち、 冗長ヮ一ド線 WLR が活性化されることが防止される。 この結果、 冗長メモリセル列 RRのリフレツ シュは禁止され、 リフレッシュ動作に伴う充放電電流が無駄に消費されることは ない。 すなわち、 冗長メモリセノレ R の不使用時に、 セノレフリフレッシュモード 中の消費電力は低減される。
また、 本来、 冗長ヮード線 WLRが活性化されるはずのタイミングで通常ヮー ド線 WLN1が活性化されるため、 メモリセルアレイ 3 0全体をリフレッシュする ために必要なリフレッシュ要求信号 RFRQの出力回数が 1回削減される。 セルフ リフレッシュ制御回路 1 2におけるリフレッシュ要求信号 SRFRQ の生成回路の 活性化頻度が低減されるため、 冗長メモリセル列 RRの不使用時に、 セルフリフ レッシュモード中の消費電力は、 第 1の実施形態と比べて、 さらに低減される。 以上、第 2の実施形態でも、第 1の実施形態と同様の効果が得られる。さらに、 シフト制御信号 2 0 aは、 不良一致信号 HITDおよび冗長一致信号 HITRのいず れかが活性化されるときに、 シフト制御信号 SC、 /SCを 2回連続して出力するた め、 シフトレジスタ 2 2の出力 L01〜LOn+lが示すヮード線を、 活性化不要なヮ ード線が活性化されることなく、 次のワード線に即座に変更できる。 この結果、 メモリセルアレイ 3 0全体をリフレッシュするために必要なリフレッシュ要求信 号 RFRQの出力回数を削減でき、 リフレッシュ要求信号 RFRQの出力頻度を低減 できる。セルフリフレッシュ制御回路 1 2におけるリフレッシュ要求信号 SRFRQ の生成回路の活性化頻度が低減できるため、 セルフリフレッシュモード中の消費 電力を、 第 1の実施形態と比べて、 さらに低減できる。
なお、 第 1および第 2の実施形態では、 本発明を D R AMに適用した例につい C述べすこ-。-本-発 ·明は、一かかる実施形態に PSr定される-もので-はない。 -例-え-ば、一本発 明を疑似 S R AM (Pseudo Static RAM) に適用してもよレヽ。
以上、 本発明について詳細に説明してきたが、 前述の実施形態おょぴその変形 例は発明の一例に過ぎず、 本発明はこれに限定されるものではない。 本発明を逸 脱しない範囲で変形可能であることは明らかである。 産業上の利用の可能性
本発明の半導体メモリでは、 通常メモリセル列のいずれかに不良が存在する場 合、 不良の通常メモリセル列のワード線が活性化されることを防止できる。 この 結果、 不良の通常メモリセル列のリフレッシュを禁止でき、 リフレッシュ動作に 伴う充放電電流の無駄な消費を回避できる。 シフ トリフレッシュ方式の採用およ び不良の通常メモリセル列のリフレッシュ禁止により、 リフレッシュ動作中の消 費電力を低減できる。 特に、 セルフリフレッシュモード中の消費電力の低減に有 効である。 さらに、 通常メモリセル列の不良がワードデコーダに起因する場合、 正常な通常メモリセル列の記憶データが破壌されることを防止できる。
本発明の半導体メモリでは、 通常メモリセル列のすべてが正常である場合、 冗 長メモリセル列のワード線が活性化されることを防止できる。 この結果、 冗長メ モリセル列のリフレッシュを禁止でき、 リフレッシュ動作に伴う充放電電流の無 駄な消費を回避できる。 従って、 冗長メモリセル列の不使用時にも、 リフレツシ ュ動作中の消費電力を低減できる。

Claims

請求の範囲
( 1 ) 通常ヮード線および前記通常ヮード線に接続された通常メモリセルをそ れぞれ含む複数の通常メモリセル列と、 前記通常メモリセル列の不良を救済する ための冗長ワード線および前記冗長ヮード線に接続された冗長メモリセルを含む 冗長メモリセル列とを有するメモリセルァレイと、
前記通常ヮード線および前記冗長ヮード線のいずれかをリフレッシュ要求毎に 順次活性化させるために、 前記通常ヮード線および前記冗長ワード線にそれぞれ 対応する複数のラッチで構成されたシフトレジスタと、
前記シフトレジスタの出力に応じて、 前記通常ワード線おょぴ前記冗長ワード 線のいずれかを活性化させる活性化回路と、
前記通常メモリセル列のいずれかに不良が存在するときに、 不良の通常メモリ セル列を示す不良ァドレスを予め記憶する第 1記憶回路と、
前記シフトレジスタの出力が前記第 1記憶回路に記憶された前記不良アドレス に対応する通常ワード線を示すときに、 前記不良アドレスに対応する通常ワード 線の活性化を禁止する第 1活性化制御回路とを備えていることを特徴とする半導 体メモリ。
( 2 ) 請求の範囲 1記載の半導体メモリにおいて、
前記シフトレジスタの出力が前記第 1記憶回路に記憶された前記不良ァドレス に対応する通常ワード線を示すときに、 不良一致信号を活性化させる第 1比較回 路を備え、
前記第 1活性化制御回路は、 前記不良一致信号の活性化中に、 前記活性化回路 を活性化するための許可信号の出力動作を停止し、 前記不良一致信号の非活性化 中に、 前記許可信号を出力する許可回路を備えていることを特徴とする半導体メ モリ。
( 3 )- - -請-求の範囲— 2·Ι&載の半導体メモリ-において-、
前記第 1比較回路は、
前記ラツチにそれぞれ対応して設けられ、 前記第 1記憶回路に記憶された前記 不良ァドレスをそれぞれ受け、 前記不良ァドレスに対応するラッチが活性化され るときに一致検出信号を出力する複数のデコーダと、
前記一致検出信号のいずれかが出力されたときに、 前記不良一致信号を活性化 させるワイヤードオア回路とを備えていることを特徴とする半導体メモリ。
( 4 ) 請求の範囲 2記載の半導体メモリにおいて、
前記許可回路は、
前記リフレツシュ要求またはアクセス要求に応答して前記許可信号を生成する 許可信号生成回路と、
前記不良一致信号の活性化中に前記許可信号をマスクするマスク回路とを備え ていることを特徴とする半導体メモリ。
( 5 ) 請求の範囲 1記載の半導体メモリにおいて、
前記シフトレジスタの出力が前記第 1記憶回路に記憶された前記不良ァドレス に対応する通常ヮード線を示すときに、 不良一致信号を活性化させる第 1比較回 路を備え、
前記第 1活性化制御回路は、 前記不良一致信号が活性化されないときに、 前記 シフトレジスタにシフト動作を実施させるためのシフト制御信号を前記リフレツ シュ要求に応答して 1回出力し、 前記不良一致信号が活性化されるときに、 前記 シフト制御信号を前記リフレッシュ要求に応答して 2回連続して出力するシフト 制御回路を備えていることを特徴とする半導体メモリ。
( 6 ) 請求の範囲 5記載の半導体メモリにおいて、
前記第 1比較回路は、
前記ラツチにそれぞれ対応して設けられ、 前記第 1記憶回路に記憶された前記 不良ァドレスをそれぞれ受け、 前記不良ァドレスに対応するラッチが活性化され るときに一致検出信号を出力する複数のデコーダと、
前記一致検出信号のいずれかが出力されたときに、 前記不良一致信号を活性化 させるワイヤードオア回路とを備えていることを特徴とする半導体メモリ。
—(― Z-) -— —請求の範囲- 5——記載の 導体-メモ-リーにお—い—て 一- 前記シフト制御回路は、
前記リ ブレツシュ要求に応答して第 1パルス信号を出力する第 1パルス生成回 路と、 前記不良一致信号が活性化されたときに、 前記第 1パルス信号に重複しない第 2パルス信号を生成する第 2パルス生成回路と、
前記第 1および第 2パルス信号を論理和して前記シフト制御信号として出力す る論理和回路とを備えていることを特徴とする半導体メモリ。
( 8 ) 請求の範囲 7記載の半導体メモリにおいて、
前記第 2パルス生成回路は、
前記第 1パルス信号を遅らせて前記第 2パルス信号として出力する遅延回路と、 前記不良一致信号の非活性化中に、 前記第 1パルス信号の前記遅延回路への供 給を禁止する禁止回路とを備えていることを特徴とする半導体メモリ。
( 9 ) 請求の範囲 1記載の半導体メモリにおいて、
前記冗長メモリセル列の使用/不使用を予め記憶する第 2記憶回路と、 前記第 2記憶回路が不使用を記憶し、 かつ前記シフトレジスタの出力が前記冗 長ワード線を示すときに、 前記冗長ヮ一ド線の活性化を禁止する第 2活性化制御 回路とを備えていることを特徴とする半導体メモリ。
( 1 0 ) 請求の範囲 9記載の半導体メモリにおいて、
前記第 2記憶回路が不使用を記憶し、 かつ前記シフトレジスタの出力が前記冗 長ヮード線を示すときに、 冗長一致信号を活性化させる第 2比較回路を備え、 前記第 2活性化制御回路は、 前記冗長一致信号の活性化中に、 前記活性化回路 を活性化するための許可信号の出力動作を停止し、 前記冗長一致信号の非活性化 中に、 前記許可信号を出力する許可回路を備えていることを特徴とする半導体メ モリ。
( 1 1 ) 請求の範囲 1 0記載の半導体メモリにおいて、
前記許可回路は、
前記リフレッシュ要求またはアクセス要求に応答して前記許可信号を生成する 許可信号生成回路と、
前記冗長—致信号の括性化中に前記—許—可—信—号 マスク—するマスク回路とを備え ていることを特徴とする半導体メモリ。
( 1 2 ) 請求の範囲 9記載の半導体メモリにおいて、
前記第 2記憶回路が不使用を記憶し、 かつ前記シフトレジスタの出力が前記冗 長ヮード線を示すときに、 冗長一致信号を活性化させる第 2比較回路を備え、 前記第 2活性化制御回路は、 前記冗長一致信号が活性化されないときに、 前記 シフトレジスタにシフト動作を実施させるためのシフト制御信号を前記リフレツ シュ要求に応答して 1回出力し、 前記冗長一致信号が活性化されるときに、 前記 シフト制御信号を前記リフレッシュ要求に応答して 2回連続して出力するシフト 制御回路を備えていることを特徴とする半導体メモリ。
( 1 3 ) 請求の範囲 1 2記載の半導体メモリにおいて、
前記シフト制御回路は、
前記リフレッシュ要求に応答して第 1パルス信号を出力する第 1パルス生成回 路と、
前記冗長一致信号が活性化されたときに、 前記第 1パルス信号に重複しない第 2パルス信号を生成する第 2パルス生成回路と、
前記第 1および第 2パルス信号を論理和して前記シフト制御信号として出力す る論理和回路とを備えていることを特徴とする半導体メモリ。
( 1 4 ) 請求の範囲 1 3記載の半導体メモリにおいて、
前記第 2パルス生成回路は、
前記第 1パルス信号を遅らせて前記第 2パルス信号として出力する遅延回路と、 前記冗長一致信号の非活性化中に、 前記第 1パルス信号の前記遅延回路への供 給を禁止する禁止回路とを備えていることを特徴とする半導体メモリ。
( 1 5 ) 請求の範囲 9記載の半導体メモリにおいて、
前記第 1記憶回路は、 前記不良ァドレスをプログラムするための第 1ヒューズ 回路を備え、
前記第 2記憶回路は、 前記冗長メモリセル列の使用 不使用をプログラムする ための第 2ヒューズ回路を備えていることを特徴とする半導体メモリ。
( 1 6 ) 請求の範囲 1記載の半導体メモリにおいて、
前記通常メモ-リセ-ルお -よ-び前記-冗晏メモリ--セルを所定周期-で自 ¾的に- μユレ—ッ- シュするために、 前記リフレッシュ要求を前記所定周期で生成するセルフリフレ ッシュ制御回路を備えていることを特徴とする半導体メモリ。
( 1 7 ) 請求の範囲 1記載の半導体メモリにおいて、 前記ラツチのうち最終段のラッチの出力は、 初段のラツチの入力に帰還してい ることを特徴とする半導体メモリ。
( 1 8 ) 請求の範囲 1 7記載の半導体メモリにおいて、
前記各ラッチは、 リセット信号を受けるリセット端子を備え、
前記ラッチのいずれかは、 前記リセット信号に応答して活性化状態に初期化さ れ、
前記ラツチの残りは、 前記リセット信号に応答して非活性化状態に初期化され ることを特徴とする半導体メモリ。
( 1 9 ) 請求の範囲 1記載の半導体メモリにおいて、
前記第 1記憶回路は、 前記不良ァドレスをプログラムするための第 1 ヒューズ 回路を備えていることを特徴とする半導体メモリ。
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