JPH0748316B2 - デュアルポートメモリ回路 - Google Patents
デュアルポートメモリ回路Info
- Publication number
- JPH0748316B2 JPH0748316B2 JP63133453A JP13345388A JPH0748316B2 JP H0748316 B2 JPH0748316 B2 JP H0748316B2 JP 63133453 A JP63133453 A JP 63133453A JP 13345388 A JP13345388 A JP 13345388A JP H0748316 B2 JPH0748316 B2 JP H0748316B2
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- JP
- Japan
- Prior art keywords
- output
- data
- circuit
- column address
- row
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- Expired - Lifetime
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
- G11C29/846—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by choosing redundant lines at an output stage
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデュアルポートメモリ回路に関し、特にランダ
ム系ポートとシリアル系ポートとを備えたデュアルポー
トメモリのリダンダンシ回路に関する。
ム系ポートとシリアル系ポートとを備えたデュアルポー
トメモリのリダンダンシ回路に関する。
ランダム系ポートとシリアル系ポートとを持つデュアル
ポートメモリ回路では、シリアル系ポートからシリアル
データを出力するためのデータ転送機構を回路内部に備
えている。
ポートメモリ回路では、シリアル系ポートからシリアル
データを出力するためのデータ転送機構を回路内部に備
えている。
第３図は従来のデータ転送機構を示す図である。図中左
右のビット線BLは、図示しないメモリセルに接続された
同一のものである。また、図中左右のランダム系列デコ
ーダ０は同一のものである。この機構は、メモリセルが
行列（マトリクス）に構成され、ランダム系に設けられ
たランダム系列デコーダ０と、ランダム系行デコーダ１
と、このランダム系行デコーダ１により、オン・オフさ
れてビット線BL上のデータを選択するランダム系データ
選択スイッチ２と、シリアル系のシリアルデータレジス
タ３と、このシリアルデータレジスタ３内の出力すべき
データを指定するシリアルポインタ４と、このシリアル
ポインタ４にデータ転送時の初期アドレスをプリセット
するアドレスプリセット回路５と、シリアルデータレジ
スタ３の出力データとランダム系データ選択スイッチ２
を介して出力されるデータとをラッチして所定のタイミ
ングでシリアルデータを出力するシリアル出力制御回路
６とで構成されている。又、シリアルポインタには一般
的に、シフトレジスタ回路が用いられている。
右のビット線BLは、図示しないメモリセルに接続された
同一のものである。また、図中左右のランダム系列デコ
ーダ０は同一のものである。この機構は、メモリセルが
行列（マトリクス）に構成され、ランダム系に設けられ
たランダム系列デコーダ０と、ランダム系行デコーダ１
と、このランダム系行デコーダ１により、オン・オフさ
れてビット線BL上のデータを選択するランダム系データ
選択スイッチ２と、シリアル系のシリアルデータレジス
タ３と、このシリアルデータレジスタ３内の出力すべき
データを指定するシリアルポインタ４と、このシリアル
ポインタ４にデータ転送時の初期アドレスをプリセット
するアドレスプリセット回路５と、シリアルデータレジ
スタ３の出力データとランダム系データ選択スイッチ２
を介して出力されるデータとをラッチして所定のタイミ
ングでシリアルデータを出力するシリアル出力制御回路
６とで構成されている。又、シリアルポインタには一般
的に、シフトレジスタ回路が用いられている。
以上の機構において、シリアルデータを出力する際に
は、ランダム系において、ランダム系列デコーダ０で選
択されたワード上のデータをビット線を介して１行単位
でシリアルデータレジスタ３へデータ転送を行い、この
１行のデータをシリアルポインタ４のポインタ出力によ
って順次シリアルに出力することが行われる。このた
め、転送後最初に出力されるデータの先頭番地は外部ア
ドレスによって与えられる。外部アドレスが与えられる
と、シリアルポインタ４にはランダム系行デコーダ１か
らアドレスプリセット回路５を介してそのアドレスがセ
ットされ、以後第１の制御信号Φ１の入力のたびそのア
ドレスを一番地ずつ進めていく。
は、ランダム系において、ランダム系列デコーダ０で選
択されたワード上のデータをビット線を介して１行単位
でシリアルデータレジスタ３へデータ転送を行い、この
１行のデータをシリアルポインタ４のポインタ出力によ
って順次シリアルに出力することが行われる。このた
め、転送後最初に出力されるデータの先頭番地は外部ア
ドレスによって与えられる。外部アドレスが与えられる
と、シリアルポインタ４にはランダム系行デコーダ１か
らアドレスプリセット回路５を介してそのアドレスがセ
ットされ、以後第１の制御信号Φ１の入力のたびそのア
ドレスを一番地ずつ進めていく。
この機構では、転送された行データを一旦シリアルデー
タレジスタ３に格納し、シリアルポインタ４のポインタ
出力により１ビットずつシリアル出力制御回路６にデー
タを出力する。この時、データ転送タイミングからデー
タ出力までにシリアルデータレジスタ３にデータを転送
し、かつ続いて１ビット目のデータを読み出し動作も行
うとすると、データ転送後１ビット目の第１の制御信号
Φ１の周期は２ビット目以降の第１の制御信号Φ１の周
期に比べ長い周期が必要となる。このため、シリアルサ
イクルの高速化がはかれない。そこで、この機構では、
データのシリアルデータレジスタ３への転送と同時に、
ランダム系行デコーダ１により、行データの先頭のビッ
トをランダム系データ選択スイッチで選択してランダム
系データ出力線RLを介してシリアル出力制御回路６にラ
ッチさせるようにしている。これにより、シリアルデー
タレジスタ３からのデータ出力はデータ転送後２サイク
ル目の第１の制御信号Φ１からでよく、シリアルレジス
タ３への転送データセットとシリアル出力２ビット目の
データ読み出し動作とを２サイクルかけて行えばいいた
め、シリアルサイクルの高速化がはかれる。
タレジスタ３に格納し、シリアルポインタ４のポインタ
出力により１ビットずつシリアル出力制御回路６にデー
タを出力する。この時、データ転送タイミングからデー
タ出力までにシリアルデータレジスタ３にデータを転送
し、かつ続いて１ビット目のデータを読み出し動作も行
うとすると、データ転送後１ビット目の第１の制御信号
Φ１の周期は２ビット目以降の第１の制御信号Φ１の周
期に比べ長い周期が必要となる。このため、シリアルサ
イクルの高速化がはかれない。そこで、この機構では、
データのシリアルデータレジスタ３への転送と同時に、
ランダム系行デコーダ１により、行データの先頭のビッ
トをランダム系データ選択スイッチで選択してランダム
系データ出力線RLを介してシリアル出力制御回路６にラ
ッチさせるようにしている。これにより、シリアルデー
タレジスタ３からのデータ出力はデータ転送後２サイク
ル目の第１の制御信号Φ１からでよく、シリアルレジス
タ３への転送データセットとシリアル出力２ビット目の
データ読み出し動作とを２サイクルかけて行えばいいた
め、シリアルサイクルの高速化がはかれる。
一方、最近の半導体メモリにおいてのファインパターン
化に伴い、メモリセル、ワード線、又はビット線に関す
る不良が増加する傾向にあるため、歩留り向上を目的と
して、不良となったメモリセル、ワード線、又は、ビッ
ト線を置き換えるリダンダンシ回路を用いる必要が生じ
ている。
化に伴い、メモリセル、ワード線、又はビット線に関す
る不良が増加する傾向にあるため、歩留り向上を目的と
して、不良となったメモリセル、ワード線、又は、ビッ
ト線を置き換えるリダンダンシ回路を用いる必要が生じ
ている。
従来のシリアル系ポートのリダンダンシ回路では、リー
ド／ライトアドレスを増加、又は減少させる第１の制御
信号Φ１を入力とするカウンタ回路と、不良のあるメモ
リセル、ビット線又はシリアルレジスタの不良アドレス
を記憶するアドレス記憶回路と、前記カウンタの出力と
前記不良アドレスとの一致を検出し不良のあるメモリセ
ル、ビット線又はシリアルレジスタを、リダンダンシメ
モリセルのビット線又はシリアルレジスタに置き変える
第２の制御信号Φ２を出力する一致検出回路とから構成
されている。
ド／ライトアドレスを増加、又は減少させる第１の制御
信号Φ１を入力とするカウンタ回路と、不良のあるメモ
リセル、ビット線又はシリアルレジスタの不良アドレス
を記憶するアドレス記憶回路と、前記カウンタの出力と
前記不良アドレスとの一致を検出し不良のあるメモリセ
ル、ビット線又はシリアルレジスタを、リダンダンシメ
モリセルのビット線又はシリアルレジスタに置き変える
第２の制御信号Φ２を出力する一致検出回路とから構成
されている。
以下に、本発明に最も近い従来例について図面を参照し
て説明する。
て説明する。
第４図は、従来例のブロック図であり、第５図はその動
作波形の示す図である。この図で、リード／ライトアド
レスを１つ増加させる外部クロックに同期した第１の制
御信号Φ１は、シフトレジスタ４とカウンタ７に入力さ
れる。シフトレジスタ４には、リード／ライトの初期ア
ドレスとして外部アドレス50のアドレスがプリセットさ
れ、又カウンタ７にも同じアドレスがプリセットされ
る。シフトレジスタ出力4a〜ｚは、１つだけがスイッチ
11〜15をオンにする状態であり、第１の制御信号Φ１が
クロッキングすることによりアドレスの大きい方向に１
つシフトする。
作波形の示す図である。この図で、リード／ライトアド
レスを１つ増加させる外部クロックに同期した第１の制
御信号Φ１は、シフトレジスタ４とカウンタ７に入力さ
れる。シフトレジスタ４には、リード／ライトの初期ア
ドレスとして外部アドレス50のアドレスがプリセットさ
れ、又カウンタ７にも同じアドレスがプリセットされ
る。シフトレジスタ出力4a〜ｚは、１つだけがスイッチ
11〜15をオンにする状態であり、第１の制御信号Φ１が
クロッキングすることによりアドレスの大きい方向に１
つシフトする。
一方、カウンタは第１の制御信号Φ１のクロッキングに
よりカウンタ出力を１だけ増加させる。すなわち、シフ
トレジスタ４によりオン状態になっているスイッチ11〜
15のアドレスとカウンタ７の出力アドレスとは常に一致
している。スイッチ11〜15は、シフトレジスタ出力によ
りシリアルデータレジスタ３のビット線40と入出力線32
とを接続する。カウンタ出力は、あらかじめ不良のある
ビット線のアドレスが記憶されている不良アドレス記憶
回路８の出力と一致検出回路９により比較され、一致し
た場合には不良ビット線をリダンダンシ用シリアルデー
タレジスタ３のビット線40′に置き換える第２の制御信
号Φ２を出力する。
よりカウンタ出力を１だけ増加させる。すなわち、シフ
トレジスタ４によりオン状態になっているスイッチ11〜
15のアドレスとカウンタ７の出力アドレスとは常に一致
している。スイッチ11〜15は、シフトレジスタ出力によ
りシリアルデータレジスタ３のビット線40と入出力線32
とを接続する。カウンタ出力は、あらかじめ不良のある
ビット線のアドレスが記憶されている不良アドレス記憶
回路８の出力と一致検出回路９により比較され、一致し
た場合には不良ビット線をリダンダンシ用シリアルデー
タレジスタ３のビット線40′に置き換える第２の制御信
号Φ２を出力する。
不良のないビット線を選択した時は、第２の制御信号Φ
２がオフ状態（カウンタ出力と不良アドレス記憶回路の
出力が一致していない状態）となってスイッチ16はオフ
となり、スイッチ46は入出力線32と外部入出力線41とを
接続する。
２がオフ状態（カウンタ出力と不良アドレス記憶回路の
出力が一致していない状態）となってスイッチ16はオフ
となり、スイッチ46は入出力線32と外部入出力線41とを
接続する。
不良のあるビット線を選択した時は、第２の制御信号Φ
２がオン状態（カウンタ出力と不良アドレス記憶回路の
出力が一致した状態）となってスイッチ16はオンとな
り、リダンダンシビット線30′とリダンダンシ入出力線
32′とを接続し、さらにスイッチ46が外部入出力線41の
接続を入出力線31からリダンダンシ入出力線32′に切り
換えることで、不良ビット線をリダンダンシビット線に
置き換えることができる。
２がオン状態（カウンタ出力と不良アドレス記憶回路の
出力が一致した状態）となってスイッチ16はオンとな
り、リダンダンシビット線30′とリダンダンシ入出力線
32′とを接続し、さらにスイッチ46が外部入出力線41の
接続を入出力線31からリダンダンシ入出力線32′に切り
換えることで、不良ビット線をリダンダンシビット線に
置き換えることができる。
上述した従来のデュアルポートメモリにおけるシリアル
系ポートのリダンダンシ回路では、データ転送時にシフ
トレジスタとカウンタの初期アドレスをプリセットする
際に、与えられた外部アドレスをそのままセットするよ
うにしている。このため、カウンタは第５図に示すよう
にデータ転送後２回目の第１の制御信号Φ１の入力まで
に、外部アドレスのプリセットと、カウンタのカウント
アップの動作を行なわなければならない。ここで、シフ
トレジスタのシフト動作に要する時間とカウンタのカウ
ントアップ動作に要する時間とを比較した場合、一般に
は後者の方がより長い時間を必要とする。このため、リ
ダンダンシ回路を使用することにより、第１の制御信号
Φ１の周期がより長くなってしまうという問題点があっ
た。
系ポートのリダンダンシ回路では、データ転送時にシフ
トレジスタとカウンタの初期アドレスをプリセットする
際に、与えられた外部アドレスをそのままセットするよ
うにしている。このため、カウンタは第５図に示すよう
にデータ転送後２回目の第１の制御信号Φ１の入力まで
に、外部アドレスのプリセットと、カウンタのカウント
アップの動作を行なわなければならない。ここで、シフ
トレジスタのシフト動作に要する時間とカウンタのカウ
ントアップ動作に要する時間とを比較した場合、一般に
は後者の方がより長い時間を必要とする。このため、リ
ダンダンシ回路を使用することにより、第１の制御信号
Φ１の周期がより長くなってしまうという問題点があっ
た。
本発明はかかる問題に鑑みてなされたものであって、リ
ダンダンシ回路を使用したシリアル系ポートのクロック
周期をリダンダンシ回路を使用しない場合と同等にする
ことができるデュアルポートメモリのリダンダンシ回路
を提供することを目的とする。
ダンダンシ回路を使用したシリアル系ポートのクロック
周期をリダンダンシ回路を使用しない場合と同等にする
ことができるデュアルポートメモリのリダンダンシ回路
を提供することを目的とする。
本発明のデュアルポートメモリのリダンダンシ回路は、
外部アドレスが与えられるとこの外部アドレスよりも１
番地だけ大きい内部アドレスを発生するプラス１回路と
上記プラス１回路の出力アドレスを初期アドレスとして
セットし、所定の第１の制御信号に従って上記内部アド
レスを順次更新するカウンタ回路と、上記カウンタ回路
に上記初期アドレスをセット後最初の第１の制御信号で
上記カウンタ回路がカウントアップするのを禁止するカ
ウントアップ制御回路と、不良のあるメモリセル、ワー
ド線，又はビット線の不良アドレスを記憶するアドレス
記憶回路と、前記カウンタ回路の出力信号が前記アドレ
ス記憶回路により記憶されている不良アドレスと一致し
ているか否かを検出してリダンダンシ置換の制御を行う
第２の制御信号を出力する一致検出回路とから構成され
ることを特徴とする。
外部アドレスが与えられるとこの外部アドレスよりも１
番地だけ大きい内部アドレスを発生するプラス１回路と
上記プラス１回路の出力アドレスを初期アドレスとして
セットし、所定の第１の制御信号に従って上記内部アド
レスを順次更新するカウンタ回路と、上記カウンタ回路
に上記初期アドレスをセット後最初の第１の制御信号で
上記カウンタ回路がカウントアップするのを禁止するカ
ウントアップ制御回路と、不良のあるメモリセル、ワー
ド線，又はビット線の不良アドレスを記憶するアドレス
記憶回路と、前記カウンタ回路の出力信号が前記アドレ
ス記憶回路により記憶されている不良アドレスと一致し
ているか否かを検出してリダンダンシ置換の制御を行う
第２の制御信号を出力する一致検出回路とから構成され
ることを特徴とする。
次に、本発明について添付の図面を参照して説明する。
第１図は本発明の実施例のブロック図である。本発明が
第４図に示した従来例と異なる点は、データ転送時に外
部アドレスが与えられると、この外部アドレスにプラス
１したアドレスを出力する回路を設け、このプラス１さ
れたアドレスをカウンタ７の初期アドレスとしたこと
と、更に外部アドレスが与えられた後の最初の第１の制
御信号Φ１をカウンタ７に入力するのを禁止するカウン
トアップ制御回路を設けたことにある。以後、第１の制
御信号Φ１によってカウンタ７の出力アドレスを順次更
新する点は従来と同様である。
第４図に示した従来例と異なる点は、データ転送時に外
部アドレスが与えられると、この外部アドレスにプラス
１したアドレスを出力する回路を設け、このプラス１さ
れたアドレスをカウンタ７の初期アドレスとしたこと
と、更に外部アドレスが与えられた後の最初の第１の制
御信号Φ１をカウンタ７に入力するのを禁止するカウン
トアップ制御回路を設けたことにある。以後、第１の制
御信号Φ１によってカウンタ７の出力アドレスを順次更
新する点は従来と同様である。
以上の構成において、いま、データ転送時には、メモリ
セルのデータがデータ転送スイッチ62を介してシリアル
レジスタ３に転送され保持される。ところで１回目の第
１の制御信号Φ１により読み出されるデータは、第３図
に示すデータ転送機構で説明した通りり、ランダム系行
デコーダ１の出力により、ランダム系データ選択スイッ
チ２をオンすることにより選択され、ランダム系出力線
RLを経由してシリアル出力制御回路６に保持される。こ
こで、データ転送後１ビット目となるアドレスがリダン
ダンシ回路で置換される場合には、ランダム系ポートの
リダンダンシ回路が使用され、ランダム系出力線RLを経
由してシリアル出力制御回路６にはリダンダンシ回路の
データが保持される。このデータは、データ転送後１回
目の第１の制御信号Φ１によって出力される。つまり、
データ転送後１ビット目のデータ出力はシリアルデータ
レジスタからは行わないため、シリアル系ポートにおい
て１ビット目のリダンダンシ回路使用は判定する必要が
ない。そこで、カウンタ７には、プラス１回路60により
データ転送時の外部アドレスにプラス１加えられた内部
アドレスをセットし、データ転送後２回目の第１の制御
信号Φ１から最初のカウンタ出力アドレスのカウントア
ップを行う。また、データ転送後１回目の第１の制御信
号Φ１は、カウントアップ制御回路61により、カウンタ
７への入力を禁止する。従って、カウント７の出力はデ
ータ転送後２回目の第１の制御信号Φ１の入力によりカ
ウンタ出力アドレスのカウントアップが行われるまで、
アドレス一致検出回路９に対してデータ転送時の外部ア
ドレスより１だけ大きいアドレスを出力する。
セルのデータがデータ転送スイッチ62を介してシリアル
レジスタ３に転送され保持される。ところで１回目の第
１の制御信号Φ１により読み出されるデータは、第３図
に示すデータ転送機構で説明した通りり、ランダム系行
デコーダ１の出力により、ランダム系データ選択スイッ
チ２をオンすることにより選択され、ランダム系出力線
RLを経由してシリアル出力制御回路６に保持される。こ
こで、データ転送後１ビット目となるアドレスがリダン
ダンシ回路で置換される場合には、ランダム系ポートの
リダンダンシ回路が使用され、ランダム系出力線RLを経
由してシリアル出力制御回路６にはリダンダンシ回路の
データが保持される。このデータは、データ転送後１回
目の第１の制御信号Φ１によって出力される。つまり、
データ転送後１ビット目のデータ出力はシリアルデータ
レジスタからは行わないため、シリアル系ポートにおい
て１ビット目のリダンダンシ回路使用は判定する必要が
ない。そこで、カウンタ７には、プラス１回路60により
データ転送時の外部アドレスにプラス１加えられた内部
アドレスをセットし、データ転送後２回目の第１の制御
信号Φ１から最初のカウンタ出力アドレスのカウントア
ップを行う。また、データ転送後１回目の第１の制御信
号Φ１は、カウントアップ制御回路61により、カウンタ
７への入力を禁止する。従って、カウント７の出力はデ
ータ転送後２回目の第１の制御信号Φ１の入力によりカ
ウンタ出力アドレスのカウントアップが行われるまで、
アドレス一致検出回路９に対してデータ転送時の外部ア
ドレスより１だけ大きいアドレスを出力する。
これにより、カウンタ７のアドレスとシフトレジスタの
アドレスはデータ転送後２回目の第１の制御信号Φ１の
入力によりアドレスのカウントアップが行われるまで
は、異なるアドレスを出力することとなるが、２回目の
第１の制御信号Φ１以降は同じアドレスを指す。
アドレスはデータ転送後２回目の第１の制御信号Φ１の
入力によりアドレスのカウントアップが行われるまで
は、異なるアドレスを出力することとなるが、２回目の
第１の制御信号Φ１以降は同じアドレスを指す。
このような動作を行うと、第４図に示したカウンタ出力
アドレスの１回目の第１の制御信号Φ１によるインクリ
メント動作を省略できるので、リダンダンシ回路を使用
したシリアル系ポートのクロック周期を一層短くするこ
とができる。
アドレスの１回目の第１の制御信号Φ１によるインクリ
メント動作を省略できるので、リダンダンシ回路を使用
したシリアル系ポートのクロック周期を一層短くするこ
とができる。
〔実施例２〕 第２図は本発明の第２の実施例のブロック図である。こ
の図で、第１の制御信号Φ１は、分周回路により２倍の
周期で互いに逆相の制御信号ΦＡ、ΦＢに分周され、そ
れぞれカウンタ７、シフトレジスタ４に入力される。シ
フトレジスタ４には、リード／ライトの初期アドレスと
して外部アドレス50のアドレスがプリセットされ、又カ
ウンタ７には外部アドレスにプラス１されたアドレスが
プリセットされる。その他の部分は、第１の実施例と同
一のもので、制御信号ΦＡ、ΦＢについてそれぞれ構成
されている。
の図で、第１の制御信号Φ１は、分周回路により２倍の
周期で互いに逆相の制御信号ΦＡ、ΦＢに分周され、そ
れぞれカウンタ７、シフトレジスタ４に入力される。シ
フトレジスタ４には、リード／ライトの初期アドレスと
して外部アドレス50のアドレスがプリセットされ、又カ
ウンタ７には外部アドレスにプラス１されたアドレスが
プリセットされる。その他の部分は、第１の実施例と同
一のもので、制御信号ΦＡ、ΦＢについてそれぞれ構成
されている。
また、外部入力線A,BはＡ、Ｂ切り換えスイッチ52で制
御信号ΦＡ、ΦＢによって制御される。カウンタ不良ア
ドレス記憶回路、一致検出回路をそれぞれ２組用意する
ことで、不良ビット組を２組まで置き換えることが可能
であり、また、第１の制御信号Φ１の制御信号ΦＡ、Φ
Ｂに分周したことにより、より分周の短い第１の制御信
号Φ１に対して動作が可能となる。
御信号ΦＡ、ΦＢによって制御される。カウンタ不良ア
ドレス記憶回路、一致検出回路をそれぞれ２組用意する
ことで、不良ビット組を２組まで置き換えることが可能
であり、また、第１の制御信号Φ１の制御信号ΦＡ、Φ
Ｂに分周したことにより、より分周の短い第１の制御信
号Φ１に対して動作が可能となる。
以上説明したように本発明は、データ転送時にカウンタ
回路にプリセットする内部アドレスが外部アドレスに対
して１番地大きなアドレスであることから、プリセット
後のカウンタのカウントアップ動作を１回省略すること
ができ、リダンダンシ回路使用時においても第１の制御
信号の周期を一層短くすることができるという効果を奏
する。
回路にプリセットする内部アドレスが外部アドレスに対
して１番地大きなアドレスであることから、プリセット
後のカウンタのカウントアップ動作を１回省略すること
ができ、リダンダンシ回路使用時においても第１の制御
信号の周期を一層短くすることができるという効果を奏
する。
第１図は本発明の第１の実施例を示すブロック図、第２
図は本発明の第２の実施例を示すブロック図、第３図
は、デュアルポートメモリ回路におけるデータ転送機構
を示すブロック図、第４図は、本発明の従来例を示すブ
ロック図、第５図はその動作波形を示す図である。 １……ランダム系行デコーダ、２……ランダム系データ
選択スイッチ、３……シリアルデータレジスタ、３′…
…リダンダンシ用シリアルデータレジスタ、４……シフ
トレジスタ、５……アドレスプリセット回路、６……シ
リアル出力制御回路、７……カウンタ、８……不良アド
レス記憶回路、９……一致検出回路、11〜15……スイッ
チ、16……リダンダンシ用スイッチ、21〜25……スイッ
チ、26……リダンダンシ用メモリセル、30,40……ビッ
ト線、30′,40′……リダンダンシ用ビット線、31……
ワード線、32……入出力線、32′……リダンダンシ用入
出力線、41……外部入出力線、46……スイッチ、50……
外部アドレス、50′……外部アドレス′、51……分周回
路、52……A,B切り換えスイッチ、60……プラス１回
路、61……カウントアップ制御回路、62……データ転送
スイッチ、4a〜4z……シフトレジスタ出力、38……第１
の制御信号Φ１、38′……第１の制御信号Φ１′、3
9′,39″……分周された第１の制御信号Φ１、42……第
２の制御信号Φ２。
図は本発明の第２の実施例を示すブロック図、第３図
は、デュアルポートメモリ回路におけるデータ転送機構
を示すブロック図、第４図は、本発明の従来例を示すブ
ロック図、第５図はその動作波形を示す図である。 １……ランダム系行デコーダ、２……ランダム系データ
選択スイッチ、３……シリアルデータレジスタ、３′…
…リダンダンシ用シリアルデータレジスタ、４……シフ
トレジスタ、５……アドレスプリセット回路、６……シ
リアル出力制御回路、７……カウンタ、８……不良アド
レス記憶回路、９……一致検出回路、11〜15……スイッ
チ、16……リダンダンシ用スイッチ、21〜25……スイッ
チ、26……リダンダンシ用メモリセル、30,40……ビッ
ト線、30′,40′……リダンダンシ用ビット線、31……
ワード線、32……入出力線、32′……リダンダンシ用入
出力線、41……外部入出力線、46……スイッチ、50……
外部アドレス、50′……外部アドレス′、51……分周回
路、52……A,B切り換えスイッチ、60……プラス１回
路、61……カウントアップ制御回路、62……データ転送
スイッチ、4a〜4z……シフトレジスタ出力、38……第１
の制御信号Φ１、38′……第１の制御信号Φ１′、3
9′,39″……分周された第１の制御信号Φ１、42……第
２の制御信号Φ２。
Claims (1)
- 【請求項１】行列状に配置された通常メモリセルおよび
前記通常メモリセルのうちの所定のものと置き換えられ
るべき冗長メモリセルと、前記行のうちの所定の行を選
択する行選択手段と、列アドレス信号に応じて前記所定
の行のメモリセルのデータの所定の一つを選択的に取り
出して出力する第１の行選択部と、前記所定の行の前記
通常メモリセルのデータを転送されて保持するデータレ
ジスタと、列アドレス信号を供給する列アドレス信号線
と、クロック信号を連続的に供給するクロック信号線
と、前記列アドレス信号線及び前記クロック信号線に接
続された第２の行選択部であって、前記列アドレスを供
給されると共に前記クロック信号に応じて前記供給され
た列アドレスを順次更新し、前記供給されおよび更新し
た列アドレスに応じて前記データレジスタから所定のデ
ータを順次取り出して出力する第２の行選択部と、前記
列アドレス信号線及び前記クロック信号線に接続された
初期設定回路であって、前記列アドレス信号が供給され
たとき前記クロック信号に係わらず前記列アドレスを更
新して出力すると共に、前記連続的な前記クロック信号
が供給されたとき一つ目の前記クロック信号の出力を抑
制すると共に二つ目以降の前記クロック信号を連続的に
出力する初期設定回路と、所定の列アドレス信号を保持
し、前記初期設定回路の出力アドレス信号を保持すると
共にこれを前記初期設定回路の出力クロック信号に応じ
て順次更新して、前記保持しまた更新したアドレス信号
と前記所定の列アドレス信号とを比較して一致信号を出
力する一致回路と、前記一致信号の応答して前記所定の
行の前記冗長メモリセルのデータを選択して出力すると
共に前記データレジスタからのデータ出力を禁止する切
替回路と、前記第２の行選択部からの前記出力を受けて
順次出力するシリアル出力制御回路であって、前記第１
の行選択回路からの出力を受け、前記一つ目のクロック
信号によって前記第１の行選択部からの出力を選択して
出力するシリアル出力制御回路とを有することを特徴と
するデュアルポートメモリ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63133453A JPH0748316B2 (ja) | 1988-05-30 | 1988-05-30 | デュアルポートメモリ回路 |
| US07/358,112 US4989181A (en) | 1988-05-30 | 1989-05-30 | Serial memory device provided with high-speed address control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63133453A JPH0748316B2 (ja) | 1988-05-30 | 1988-05-30 | デュアルポートメモリ回路 |
Publications (2)
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|---|---|
| JPH01302449A JPH01302449A (ja) | 1989-12-06 |
| JPH0748316B2 true JPH0748316B2 (ja) | 1995-05-24 |
Family
ID=15105135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63133453A Expired - Lifetime JPH0748316B2 (ja) | 1988-05-30 | 1988-05-30 | デュアルポートメモリ回路 |
Country Status (2)
| Country | Link |
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| JP (1) | JPH0748316B2 (ja) |
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-
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- 1989-05-30 US US07/358,112 patent/US4989181A/en not_active Expired - Fee Related
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