KR101046726B1 - 반도체 장치의 퓨즈회로 및 퓨즈상태 모니터링 방법 - Google Patents

반도체 장치의 퓨즈회로 및 퓨즈상태 모니터링 방법 Download PDF

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Abstract

본 발명은 특정 퓨즈의 상태를 모니터링 하는 기술에 관한 것으로, 다수의 퓨즈셋부 중 불량 퓨즈가 있는 퓨즈셋부를 검출하고, 해당 퓨즈셋부의 불량 퓨즈의 위치를 확인할 수 있는 반도체 장치의 퓨즈회로를 제공하는 것을 그 목적으로 한다. 또한, 불량 퓨즈의 위치를 검출할 수 있는 퓨즈상태 모니터링 방법을 제공하는 것을 다른 목적으로 한다. 본 발명에서는 테스트 모드에서 다수의 퓨즈셋부를 선택적으로 인에이블 시킨다. 또한, 인에이블된 해당 퓨즈셋부에 테스트 어드레스를 순차적으로 인가하여 퓨즈셋부에 프로그램된 초기 어드레스 정보와 비교한다. 이때, 퓨즈셋부의 다수의 어드레스 퓨즈에 프로그램된 초기 어드레스 정보가 예정된 초기값이 아닌 경우에는 특정 어드레스 퓨즈가 결함이 있는 것이므로 테스트 어드레스와의 비교를 통해서 그 퓨즈의 위치를 검출할 수 있다.
Figure R1020090043554
퓨즈 모니터링, 불량 퓨즈, 퓨즈회로, 반도체 장치, 리던던시 회로

Description

반도체 장치의 퓨즈회로 및 퓨즈상태 모니터링 방법{FUSE CIRCUIT FOR SEMICONDUCTOR DEVICE AND METHOD OF MONITORING FUSE}
본 발명은 반도체 설계기술에 관한 것으로서, 특정 퓨즈의 상태를 모니터링 하는 기술에 관한 것이다.
반도체 장치 및 반도체 메모리 장치는 내부의 설정을 변경시키거나 리페어 어드레스 등을 프로그램하기 위한 퓨즈회로를 구비하고 있다. 퓨즈회로에 포함된 퓨즈는 퓨즈 프로그래밍(Fuse Programming) 작업을 통해서 어드레스 및 특정 설정정보 등을 저장하게 된다. 퓨즈는 레이저 빔(Laser beam) 또는 전기적인 스트레스를 인가받을 경우에 퓨즈의 전기적 연결특성이 변화하면서 전기 저항값이 변하게 된다. 이러한 퓨즈의 전기적 연결상태의 변화 - 단락(short) 또는 개방(open)- 를 이용하여 특정 정보를 프로그래밍 한다.
참고적으로 레이저 빔을 이용하여 퓨즈의 연결상태를 끊어버리는 레이저 블로잉타입(Laser Blowing-type)의 퓨즈를 일반적으로 물리적 퓨즈타입(Physical fuse Type) 이라고 지칭하며 주로 반도체 장치가 패키지(Package)로 제작되기 전단계인 웨이퍼(Wafer) 상태에서 실시한다. 패키지 상태에서는 레이저를 이용한 물리적인 방식 대신에 전기적인(Electrical)방식을 사용한다. 패키지 상태에서 프로그래밍이 가능한 퓨즈를 전기적 방식의 퓨즈(Electrical Fuse)라고 통칭하는데, 이는 전기적인 스트레스를 인가하여 퓨즈의 전기적인 연결상태를 변화시켜서 프로그래밍을 할 수 있다는 것을 의미한다. 이러한 전기적 방식의 퓨즈는 오픈상태(open)를 쇼트상태(short)로 변화시키는 안티타입 퓨즈(Anti-type fuse, "이하, 안티퓨즈라 한다.")와 쇼트상태를 오픈상태로 변화시키는 블로잉타입 퓨즈(Blowing-type fuse)의 형태로 다시 분류할 수 있다. 이러한 여러 가지 방식의 퓨즈는 반도체 장치 및 반도체 메모리 장치의 특성 또는 면적 등을 고려하여 선택적으로 사용되고 있다.
일반적으로 퓨즈회로는 다수의 퓨즈셋부를 포함하고 있는데, 어드레스를 프로그램하기 위한 퓨즈회로라고 한다면, 퓨즈셋마다 특정 어드레스를 프로그램 할 수 있다. 즉, 퓨즈셋에 포함된 다수의 어드레스 퓨즈의 전기적인 연결상태에 대응하는 어드레스를 저장하게 된다. 즉 하나의 어드레스를 저장하기 위한 기본단위를 퓨즈셋부 라고 지칭한다.
도 1은 일반적인 퓨즈셋부에 대한 구성도이다.
도 1을 참조하면 퓨즈셋부는, 인에이블 퓨즈부(101)와, 어드레스 퓨즈부(102)와, 신호 조합부(103)로 구성된다. 어드레스 퓨즈부(102)는 다수의 어드레스 퓨즈에 프로그램된 어드레스 정보와 입력 어드레스(ADDR<0:N>)의 각 어드레스 비트신호를 비교하여 다수의 비교결과신호(HIT<0:N>)를 출력한다. 또한, 신호 조합부(103)는 인에이블 퓨즈부(101)의 제어에 따라 다수의 비교결과신호(HIT<0:N>)를 조합하여 조합신호(HITB)를 출력한다. 한편, 인에이블 퓨즈부(101)는 인에이블 퓨즈의 전기적인 연결상태에 대응하는 인에이블 신호(ENABLE)를 출력하는데, 인에이블 신호(ENABLE)는 신호 조합부(103)를 제어하게 된다. 즉, 인에이블 퓨즈가 커팅되면 인에이블 신호(ENABLE)가 활성화 되는데, 신호 조합부(103)는 인에이블 신호(ENABLE)가 활성화 되었을 때 어드레스 퓨즈부(102)에서 출력되는 다수의 비교결과신호(HIT<0:N>)를 조합하여 조합신호(HITB)를 출력하게 된다.
도 2는 도 1의 인에이블 퓨즈부(101)에 대한 회로도이다.
도 2를 참조하면 인에이블 퓨즈부(101)는 전원전압단(VDD)과 제1 노드(N1) 사이에 접속되어 파워업 신호(PWRUP)의 제어를 받는 PMOS 트랜지스터(MP1)와, 제1 노드(N1)와 제2 노드(N2)사이에 접속된 퓨즈(FUSE)와, 접지전압단(VSS)과 제2 노드(N2) 사이에 접속되어 파워업 신호(PWRUP)의 제어를 받는 제1 NMOS 트랜지스터(MN1)와, 제2 노드(N2)에서 출력되는 신호를 입력으로 하는 제1 인버터(INV1)와, 제2 노드(N2)와 접지전압단(VSS) 사이에 접속되어 제1 인버터(INV1)에서 출력되는 신호의 제어를 받는 제2 NMOS 트랜지스터(MN2)와, 테스트 모드신호(TEST MODE) 및 제1 인버터(INV1)의 출력신호를 입력으로 하는 부정 논리합 수단(NOR1)과, 부정 논리합 수단(NOR1)에서 출력되는 신호를 입력으로 하여 인에이블 신호(ENABLE)를 출력하기 위한 제2 인버터(INV2)로 구성된다.
상기와 같이 구성되는 인에이블 퓨즈부의 주요동작은 다음과 같이 이루어진다.
파워업 신호(PWRUP)는 외부에서 공급되는 전원이 안정화 되면 로우레벨로 천이하는 신호이다. 또한, 테스트 모드신호(TEST MODE)는 테스트 모드가 활성화 되었을 때 하이레벨을 유지하는 신호이다.
테스트 모드신호(TEST MODE)가 로우레벨을 유지하고 있을 때 ,즉 노멀동작모드에서 부정 논리합 수단(NOR1)은 제1 인버터(INV1)에서 출력되는 신호를 반전시켜 출력한다. 또한, 제2 인버터(INV2)는 부정 논리합 수단(NOR1)에서 출력되는 신호를 반전시켜 인에이블 신호(ENABLE)로서 출력하게 된다. 퓨즈(FUSE)가 커팅되지 않았다면 파워업 신호(PWRUP)에 의해 제1 PMOS 트랜지스터(MP1)가 턴온(TURN ON) 되어 제2 노드(N2)의 전위는 상승하게 된다. 따라서 최종적으로 인에이블 신호(ENABLE)는 로우레벨로 출력된다. 또한, 퓨즈(FUSE)가 커팅되었다면 제2 노드(N2)의 전위는 초기의 낮은 전위를 유지하게 되고 제2 NMOS 트랜지스터(MN2) 및 제1 인버터(INV1)로 구성되는 래치(LATCH)에 의해서 계속 낮은 전위 ,즉 로우레벨을 유지하게 된다. 따라서 최종적으로 인에이블 신호(ENABLE)는 하이레벨로 활성화 되어 출력된다. 즉, 노멀동작모드에서 퓨즈(FUSE)가 커팅되었을 때 인에이블 신호(ENABLE)가 하이레벨로 활성화 되어 출력된다.
한편, 테스트 모드신호(TEST MODE)가 하이레벨이 되었을 때 ,즉 테스트 모드에서 부정 논리합 수단(NOR1)은 제1 인버터(INV1)의 출력신호에 관계없이 로우레벨을 출력하므로, 최종적으로 인에이블 신호(ENABLE)는 하이레벨로 출력된다. 즉, 테 스트 모드에서는 퓨즈(FUSE)의 커팅 여부에 관계없이 인에이블 신호(ENABLE)가 하이레벨로 활성화 되어 출력된다.
도 3은 종래기술의 반도체 장치의 퓨즈회로에 대한 구성도이다.
도 3을 참조하면 퓨즈회로는 테스트 모드신호(TEST MODE)에 응답하여, 입력되는 어드레스(ADDR<0:N>)와 퓨즈 커팅 상태에 대응하여 프로그램된 각각의 어드레스 정보를 비교하기 위한 다수의 퓨즈셋부(301,302,303,304,305,306)를 구비한다.
테스트 모드신호(TEST MODE)가 하이레벨로 활성화 되어 반도체 장치가 테스트 모드로 동작하게 되면, 다수의 퓨즈셋부(301,302,303,304,305,306)는 테스트 모드신호(TEST MODE)에 의해 동시에 인에이블 된다. 테스트 모드에서 퓨즈셋부(301,302,303,304,305,306)에 포함된 어드레스 퓨즈의 불량여부를 검출하게 되는데, 종래기술의 퓨즈회로는 테스트 모드신호(TEST MODE)가 활성화 되었을 때 동시에 모든 퓨즈셋부(301,302,303,304,305,306)가 인에이블 되어 프로그램된 어드레스와 입력 어드레스(ADDR<0:N>)를 비교하는 동작을 통해서 불량 어드레스 퓨즈를 검출하게 된다.
이와 같이 종래기술의 퓨즈회로는 테스트 모드에서 모든 퓨즈셋부가 동시에 인에이블 되므로, 다수의 퓨즈셋부(301,302,303,304,305,306) 중에서 불량 어드레스 퓨즈가 존재하는 것은 검출할 수 있으나 다수의 퓨즈셋부(301,302,303,304,305,306) 중 어느 퓨즈셋부에 불량 어드레스 퓨즈가 존재하는 지는 검출할 수 없었다. 또한, 해당 퓨즈셋부에서 다수의 어드레스 퓨즈 중 어떤 어드레스 퓨즈가 불량인지 검출할 수 없었다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 제안된 것으로, 다수의 퓨즈셋부 중 불량 퓨즈가 있는 퓨즈셋부를 검출하고, 해당 퓨즈셋부의 불량 퓨즈의 위치를 확인할 수 있는 반도체 장치의 퓨즈회로를 제공하는 것을 그 목적으로 한다.
또한, 불량 퓨즈의 위치를 검출할 수 있는 퓨즈상태 모니터링 방법을 제공하는 것을 다른 목적으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 입력되는 어드레스와 퓨즈 커팅 상태에 대응하여 프로그램된 각각의 어드레스 정보를 비교하기 위한 다수의 퓨즈셋부; 및 테스트 모드에서 선택신호의 활성화 횟수에 대응하여 선택된 하나 또는 복수의 퓨즈셋부를 인에이블 시키기 위한 테스트 제어부를 구비하는 반도체 장치의 퓨즈회로가 제공된다.
또한, 본 발명의 다른 측면에 따르면, 입력되는 어드레스와 퓨즈 커팅 상태에 대응하여 프로그램된 각각의 어드레스 정보를 비교하기 위한 다수의 퓨즈셋부; 및 테스트 모드에서 선택신호에 응답하여 상기 다수의 퓨즈셋부를 순차적으로 인에이블 시키기 위한 쉬프트 레지스터부를 구비하는 반도체 장치의 퓨즈회로가 제공된다.
또한, 본 발명의 또 다른 측면에 따르면, 각각 예정된 수의 퓨즈셋부를 포함하며, 입력되는 어드레스와 퓨즈 커팅 상태에 대응하여 프로그램된 각각의 어드레스 정보를 비교하기 위한 다수의 퓨즈셋 그룹; 및 테스트 모드에서 선택신호에 응답하여 상기 다수의 퓨즈셋 그룹을 순차적으로 인에이블 시키기 위한 쉬프트 레지스터부를 구비하는 반도체 장치의 퓨즈회로가 제공된다.
또한, 본 발명의 또 다른 측면에 따르면, 입력되는 어드레스와 퓨즈 커팅 상태에 대응하여 프로그램된 각각의 어드레스 정보를 비교하기 위한 다수의 퓨즈셋부의 퓨즈상태를 모니터링 하는 방법에 있어서, 선택신호의 제1 활성화 구간동안 상기 다수의 퓨즈셋부 중 제1 퓨즈셋부를 인에이블 시키는 단계; 인에이블된 상기 제1 퓨즈셋부에 테스트 어드레스를 순차적으로 입력하여 프로그램된 제1 어드레스 정보 - 퓨즈 커팅이 수행되지 않은 초기값임 - 와 비교하는 단계; 상기 선택신호의 제2 활성화 구간동안 상기 다수의 퓨즈셋부 중 제2 퓨즈셋부를 인에이블 시키는 단계; 및 인에이블된 상기 제2 퓨즈셋부에 테스트 어드레스를 순차적으로 입력하여 프로그램된 제2 어드레스 정보 - 퓨즈 커팅이 수행되지 않은 초기값임 - 와 비교하는 단계를 포함하는 반도체 장치의 퓨즈상태 모니터링 방법이 제공된다.
본 발명에서는 테스트 모드에서 다수의 퓨즈셋부를 선택적으로 인에이블 시킨다. 또한, 인에이블된 해당 퓨즈셋부에 테스트 어드레스를 순차적으로 인가하여 퓨즈셋부에 프로그램된 초기 어드레스 정보와 비교한다. 이때, 퓨즈셋부의 다수의 어드레스 퓨즈에 프로그램된 초기 어드레스 정보가 예정된 초기값이 아닌 경우에는 특정 어드레스 퓨즈가 결함이 있는 것이므로 테스트 어드레스와의 비교를 통해서 그 퓨즈의 위치를 검출할 수 있다.
본 발명을 적용한 반도체 장치는 불량 퓨즈가 존재하는 퓨즈셋부를 검출하여 그 퓨즈셋부의 사용을 제한함으로서 퓨즈회로의 결함으로 인한 반도체 장치의 오동작을 사전에 예방할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다. 참고적으로, 도면 및 상세한 설명에서 소자, 블록 등을 지칭할 때 사용하는 용어, 기호, 부호등은 필요에 따라 세부단위별로 표기할 수도 있으므로, 동일한 용어, 기호, 부호가 전체회로에서 동일한 소자 등을 지칭하지 않을 수도 있음에 유의하자.
일반적으로 회로의 논리신호는 전압레벨에 대응하여 하이레벨(HIGH LEVEL, H) 또는 로우레벨(LOW LEVEL, L)로 구분하며, 각각 '1' 과 '0' 등으로 표현하기도 한다. 또한, 필요에 따라 추가적으로 하이임피던스(High Impedance, Hi-Z) 상태 등을 가질 수 있다고 정의하고 기술한다. 또한, 본 실시예에서 사용하는 용어인 PMOS(P-channel Metal Oxide Semiconductor)와 NMOS(N-channel Metal Oxide Semiconductor)는 MOSFET(Metal Oxide Semiconductor Field-Effect Transistor)의 한 종류임을 미리 밝혀둔다.
도 4는 본 발명의 제1 실시예에 따른 반도체 장치의 퓨즈회로에 대한 구성도이다.
도 4를 참조하면 반도체 장치의 퓨즈회로는, 입력되는 어드레스(ADDR<0:N>)와 퓨즈 커팅 상태에 대응하여 프로그램된 각각의 어드레스 정보를 비교하기 위한 다수의 퓨즈셋부(401,402,403,404,405,406)와, 테스트 모드에서 선택신호(BACT)의 활성화 횟수에 대응하여 선택된 하나 또는 복수의 퓨즈셋부를 인에이블 시키기 위한 테스트 제어부(410)를 구비한다.
상기와 같이 구성되는 퓨즈회로의 세부구성과 주요동작을 살펴보면 다음과 같다.
다수의 퓨즈셋부(401,402,403,404,405,406)는 퓨즈 커팅 작업을 통하여 어드레스 정보를 프로그램 할 수 있다. 일반적으로 각각의 퓨즈셋부는 인에이블 퓨즈부(41)와, 어드레스 퓨즈부(42)와, 신호 조합부(43)로 구성된다. 어드레스 퓨즈부(42)는 다수의 어드레스 퓨즈에 프로그램된 어드레스 정보와 입력 어드레스(ADDR<0:N>)의 각 어드레스 비트신호를 비교하여 다수의 비교결과신호(HIT<0:N>)를 출력한다. 또한, 신호 조합부(43)는 인에이블 퓨즈부(41)의 제어에 따라 다수의 비교결과신호(HIT<0:N>)를 조합하여 조합신호(HITB<0>)를 출력한다. 한편, 인에이블 퓨즈부(41)는 인에이블 퓨즈의 전기적인 연결상태에 대응하는 인에이블 신호(ENABLE)를 출력하는데, 인에이블 신호(ENABLE)는 신호 조합부(43)를 제어하게 된다. 즉, 인에이블 퓨즈가 커팅되면 인에이블 신호(ENABLE)가 활성화 되는데, 신호 조합부(43)는 인에이블 신호(ENABLE)가 활성화 되었을 때 어드레스 퓨즈부(42)에서 출력되는 다수의 비교결과신호(HIT<0:N>)를 조합하여 조합신호(HITB<0>)를 출력하게 된다.
한편, 테스트 제어부(410)는 테스트 모드에서 다수의 퓨즈셋부(401,402,403,404,405,406)를 순차적으로 인에이블 시키게 되는데, 인에이블 되는 순서는 선택신호(BACT)의 활성화 횟수에 의해서 결정된다. 즉, 선택신호(BACT)의 첫 번째 활성화 구간에서 테스트 제어부(410)의 제1 퓨즈셋 인에이블 신호(FUSE_EN0)가 활성화 되므로, 제1 퓨즈셋 인에이블 신호(FUSE_EN0)의 제어를 받는 제1 퓨즈셋부(401)가 인에이블 된다. 이후에 선택신호(BACT)의 두 번째 활성화 구간에서 테스트 제어부(410)의 제2 퓨즈셋 인에이블 신호(FUSE_EN1)가 활성화 되므로, 제2 퓨즈셋 인에이블 신호(FUSE_EN1)의 제어를 받는 제2 퓨즈셋부(402)가 인에이블 된다. 참고적으로 제1 퓨즈셋부(401)의 인에이블 이후에 제2 퓨즈셋부(402)가 아닌 다른 퓨즈셋부가 인에이블 될 수 있도록 제어할 수 있으며, 동시에 복수의 퓨즈셋부가 인에이블 되도록 제어할 수도 있다. 즉, 다수의 퓨즈셋부(401,402,403,404,405,406)가 인에이블 되는 순서 및 동시에 인에이블 되는 개수는 실시예에 따라 변경될 수 있다.
대표적으로 제1 퓨즈셋 인에이블 신호(FUSE_EN0)가 활성화 되었을 때, 제1 퓨즈셋부(401)의 내부동작을 자세히 살펴보자. 노멀동작모드에서 제1 퓨즈셋부(401)는 인에이블 퓨즈부(41)의 인에이블 퓨즈의 커팅 여부에 따라 내부동작이 결정된다. 하지만, 테스트 모드에서 제1 퓨즈셋 인에이블 신호(FUSE_EN0)가 활성화 되면 인에이블 퓨즈의 커팅 여부에 관계없이 신호 조합부(43)에서 다수의 비교결과신호(HIT<0:N>)를 조합하여 조합신호(HITB<0>)를 출력한다. 따라서 제1 퓨즈셋 인에이블 신호(FUSE_EN0)가 활성화 되면 제1 퓨즈셋부(401)는 입력 어드레스(ADDR<0:N>)와 내부에 프로그램된 어드레스를 비교하여 그 결과를 출력하게 된다.
제1 퓨즈셋부(401)에 포함된 다수의 어드레스 퓨즈가 모두 커팅 되지 않았을 경우, 프로그램된 어드레스가 예정된 초기값으로 세팅되었다고 할 수 있다. 따라서 인가되는 어드레스(ADDR<0:N>)가 예정된 초기값과 동일하면 제1 퓨즈셋부(401)는 동일하다는 결과를 출력하게 된다. 한편, 예정된 초기값이 "0000 0000" 이라고 가정할 때, "0000 0000" 이 아닌 다른 값의 어드레스(ADDR<0:N>)가 인가되었을 때 제1 퓨즈셋부(401)가 동일하다는 결과를 출력했다고 하자. 이 경우에는 예정된 초기값은 "0000 0000" 으로 설계되었지만, 실제로는 입력되는 어드레스(ADDR<0:N>)와 동일한 값으로 초기화 되었다고 분석할 수 있다. 즉, 다수의 어드레스 퓨즈 중 일부가 손상되거나 불량 퓨즈이어서 예정된 초기값 "0000 0000"이 아닌 다른 값으로 초기화된 것이다. 예를 들어 인가된 어드레스(ADDR<0:N>)가 "0000 0001" 일 때 초기값과 동일하다는 결과가 출력된다면 '1'에 해당하는 어드레스 퓨즈가 불량이라는 것을 판별할 수 있다.
따라서 테스트 모드에서 다수의 퓨즈셋부(401,402,403,404,405,406)를 순차적으로 인에이블 시키면서, 인에이블된 퓨즈셋부에 어드레스(ADDR<0:N>)를 인가하여 불량 퓨즈가 존재하는 퓨즈셋부를 검출할 수 있다. 또한 퓨즈셋부 중 어느 어드레스 퓨즈가 불량인지도 파악할 수 있을 것이다.
도 5는 본 발명의 제2 실시예에 따른 반도체 장치의 퓨즈회로에 대한 구성도이다.
도 5를 참조하면 반도체 장치의 퓨즈회로는, 입력되는 어드레스(ADDR<0:N>)와 퓨즈 커팅 상태에 대응하여 프로그램된 각각의 어드레스 정보를 비교하기 위한 다수의 퓨즈셋부(501,502,503,504,505,506)와, 테스트 모드에서 선택신호(BACT)에 응답하여 다수의 퓨즈셋부(501,502,503,504,505,506)를 순차적으로 인에이블 시키기 위한 쉬프트 레지스터부(511,512,513,514,515,516)를 구비한다.
상기와 같이 구성되는 퓨즈회로의 세부구성과 주요동작을 살펴보면 다음과 같다.
다수의 퓨즈셋부(501,502,503,504,505,506)는 퓨즈 커팅 작업을 통하여 어드레스 정보를 프로그램 할 수 있다. 일반적으로 각각의 퓨즈셋부는 인에이블 퓨즈부(51)와, 어드레스 퓨즈부(52)와, 신호 조합부(53)로 구성된다. 어드레스 퓨즈부(52)는 다수의 어드레스 퓨즈에 프로그램된 어드레스 정보와 입력 어드레스(ADDR<0:N>)의 각 어드레스 비트신호를 비교하여 다수의 비교결과신호(HIT<0:N>) 를 출력한다. 또한, 신호 조합부(53)는 인에이블 퓨즈부(51)의 제어에 따라 다수의 비교결과신호(HIT<0:N>)를 조합하여 조합신호(HITB<0>)를 출력한다. 한편, 인에이블 퓨즈부(51)는 인에이블 퓨즈의 전기적인 연결상태에 대응하는 인에이블 신호(ENABLE)를 출력하는데, 인에이블 신호(ENABLE)는 신호 조합부(53)를 제어하게 된다. 즉, 인에이블 퓨즈가 커팅되면 인에이블 신호(ENABLE)가 활성화 되는데, 신호 조합부(53)는 인에이블 신호(ENABLE)가 활성화 되었을 때 어드레스 퓨즈부(52)에서 출력되는 다수의 비교결과신호(HIT<0:N>)를 조합하여 조합신호(HITB<0>)를 출력하게 된다.
한편, 쉬프트 레지스터부(511,512,513,514,515,516)는 테스트 모드신호(TEST MODE) 및 선택신호(BACT)의 제어를 받는 서로 직렬로 연결된 다수의 레지스터(511,512,513,514,515,516)로 구성된다. 따라서 테스트 모드에서 테스트 모드신호(TEST MODE)가 활성화 되었을 때 선택신호(BACT)가 첫 번째 활성화 되면 제1 레지스터(511)에서 제1 퓨즈셋 인에이블 신호(FUSE_EN0)를 활성화 하여 출력한다. 다음으로 선택신호(BACT)가 두 번째 활성화 되면 제2 레지스터(512)에서 제2 퓨즈셋 인에이블 신호(FUSE_EN1)를 활성화 하여 출력한다. 다음으로 선택신호(BACT)가 세 번째 활성화 되면 제3 레지스터(513)에서 제3 퓨즈셋 인에이블 신호(FUSE_EN2)를 활성화 하여 출력한다. 즉, 선택신호(BACT)가 활성화 될 때마다 직렬로 연결된 다수의 레지스터(511,512,513,514,515,516)는 해당 퓨즈셋 인에이블 신호(FUSE_ENi)를 순차적으로 활성화 하여 출력한다.
대표적으로 제1 퓨즈셋 인에이블 신호(FUSE_EN0)가 활성화 되었을 때, 제1 퓨즈셋부(501)의 내부동작을 자세히 살펴보자. 노멀동작모드에서 제1 퓨즈셋부(501)는 인에이블 퓨즈부(51)의 인에이블 퓨즈의 커팅 여부에 따라 내부동작이 결정된다. 하지만, 테스트 모드에서 제1 퓨즈셋 인에이블 신호(FUSE_EN0)가 활성화 되면 인에이블 퓨즈의 커팅 여부에 관계없이 신호 조합부(53)에서 다수의 비교결과신호(HIT<0:N>)를 조합하여 조합신호(HITB<0>)를 출력한다. 따라서 제1 퓨즈셋 인에이블 신호(FUSE_EN0)가 활성화 되면 제1 퓨즈셋부(501)는 입력 어드레스(ADDR<0:N>)와 내부에 프로그램된 어드레스를 비교하여 그 결과를 출력하게 된다.
제1 퓨즈셋부(501)에 포함된 다수의 어드레스 퓨즈가 모두 커팅 되지 않았을 경우, 프로그램된 어드레스가 예정된 초기값으로 세팅되었다고 할 수 있다. 따라서 인가되는 어드레스(ADDR<0:N>)가 예정된 초기값과 동일하면 제1 퓨즈셋부(501)는 동일하다는 결과를 출력하게 된다. 한편, 예정된 초기값이 "0000 0000" 이라고 가정할 때, "0000 0000" 이 아닌 다른 값의 어드레스(ADDR<0:N>)가 인가되었을 때 제1 퓨즈셋부(501)가 동일하다는 결과를 출력했다고 하자. 이 경우에는 예정된 초기값은 "0000 0000" 으로 설계되었지만, 실제로는 입력되는 어드레스(ADDR<0:N>)와 동일한 값으로 초기화 되었다고 분석할 수 있다. 즉, 다수의 어드레스 퓨즈 중 일부가 손상되거나 불량 퓨즈이어서 예정된 초기값 "0000 0000"이 아닌 다른 값으로 초기화된 것이다. 예를 들어 인가된 어드레스(ADDR<0:N>)가 "0000 0001" 일 때 초기값과 동일하다는 결과가 출력된다면 '1'에 해당하는 어드레스 퓨즈가 불량이라는 것을 판별할 수 있다.
따라서 테스트 모드에서 다수의 퓨즈셋부(501,502,503,504,505,506)를 순차적으로 인에이블 시키면서, 인에이블된 퓨즈셋부에 어드레스(ADDR<0:N>)를 인가하여 불량 퓨즈가 존재하는 퓨즈셋부를 검출할 수 있다. 또한 퓨즈셋부 중 어느 어드레스 퓨즈가 불량인지도 파악할 수 있을 것이다.
도 6은 본 발명의 제3 실시예에 따른 반도체 장치의 퓨즈회로에 대한 구성도이다.
도 6을 참조하면 반도체 장치의 퓨즈회로는, 각각 예정된 수의 퓨즈셋부를 포함하며 입력되는 어드레스(ADDR<0:N>)와 퓨즈 커팅 상태에 대응하여 프로그램된 각각의 어드레스 정보를 비교하기 위한 다수의 퓨즈셋 그룹(600A,600B)과, 테스트 모드에서 선택신호(BACT)에 응답하여 다수의 퓨즈셋 그룹(600A,600B)을 순차적으로 인에이블 시키기 위한 쉬프트 레지스터부(611,612)를 구비한다.
상기와 같이 구성되는 퓨즈회로의 세부구성과 주요동작을 살펴보면 다음과 같다.
다수의 퓨즈셋 그룹(600A,600B)에 포함된 퓨즈셋부(601,602,603,604,605,606)는 퓨즈 커팅 작업을 통하여 어드레스 정보를 프로그램 할 수 있다. 일반적으로 각각의 퓨즈셋부는 인에이블 퓨즈부(61)와, 어드레스 퓨즈부(62)와, 신호 조합부(63)로 구성된다. 어드레스 퓨즈부(62)는 다수의 어드레 스 퓨즈에 프로그램된 어드레스 정보와 입력 어드레스(ADDR<0:N>)의 각 어드레스 비트신호를 비교하여 다수의 비교결과신호(HIT<0:N>)를 출력한다. 또한, 신호 조합부(63)는 인에이블 퓨즈부(61)의 제어에 따라 다수의 비교결과신호(HIT<0:N>)를 조합하여 조합신호(HITB<0>)를 출력한다. 한편, 인에이블 퓨즈부(61)는 인에이블 퓨즈의 전기적인 연결상태에 대응하는 인에이블 신호(ENABLE)를 출력하는데, 인에이블 신호(ENABLE)는 신호 조합부(63)를 제어하게 된다. 즉, 인에이블 퓨즈가 커팅되면 인에이블 신호(ENABLE)가 활성화 되는데, 신호 조합부(63)는 인에이블 신호(ENABLE)가 활성화 되었을 때 어드레스 퓨즈부(62)에서 출력되는 다수의 비교결과신호(HIT<0:N>)를 조합하여 조합신호(HITB<0>)를 출력하게 된다.
한편, 쉬프트 레지스터부(611,612)는 테스트 모드신호(TEST MODE) 및 선택신호(BACT)의 제어를 받는 서로 직렬로 연결된 다수의 레지스터(611,612)로 구성된다. 따라서 테스트 모드에서 테스트 모드신호(TEST MODE)가 활성화 되었을 때 선택신호(BACT)가 첫 번째 활성화 되면 제1 레지스터(611)에서 제1 퓨즈셋 인에이블 신호(FUSE_EN0)를 활성화 하여 출력한다. 다음으로 선택신호(BACT)가 두 번째 활성화 되면 제2 레지스터(612)에서 제2 퓨즈셋 인에이블 신호(FUSE_EN1)를 활성화 하여 출력한다. 즉, 선택신호(BACT)가 활성화 될 때마다 직렬로 연결된 다수의 레지스터(611,612)는 해당 퓨즈셋 인에이블 신호(FUSE_ENi)를 순차적으로 활성화 하여 출력한다. 한편, 제1 퓨즈셋 인에이블 신호(FUSE_EN0)가 활성화 되면 제1 퓨즈셋 그룹(600A)에 해당하는 제1 내지 제3 퓨즈셋부(601,602,603)가 인에이블 되고, 제2 퓨즈셋 인에이블 신호(FUSE_EN1)가 활성화 되면 제2 퓨즈셋 그룹(600B)에 해당하는 제4 내지 제6 퓨즈셋부(604,605,606)가 인에이블 된다.
대표적으로 제1 퓨즈셋 인에이블 신호(FUSE_EN0)가 활성화 되었을 때, 제1 퓨즈셋부(601)의 내부동작을 자세히 살펴보자. 노멀동작모드에서 제1 퓨즈셋부(601)는 인에이블 퓨즈부(61)의 인에이블 퓨즈의 커팅 여부에 따라 내부동작이 결정된다. 하지만, 테스트 모드에서 제1 퓨즈셋 인에이블 신호(FUSE_EN0)가 활성화 되면 인에이블 퓨즈의 커팅 여부에 관계없이 신호 조합부(63)에서 다수의 비교결과신호(HIT<0:N>)를 조합하여 조합신호(HITB<0>)를 출력한다. 따라서 제1 퓨즈셋 인에이블 신호(FUSE_EN0)가 활성화 되면 제1 퓨즈셋부(601)는 입력 어드레스(ADDR<0:N>)와 내부에 프로그램된 어드레스를 비교하여 그 결과를 출력하게 된다.
제1 퓨즈셋부(601)에 포함된 다수의 어드레스 퓨즈가 모두 커팅 되지 않았을 경우, 프로그램된 어드레스가 예정된 초기값으로 세팅되었다고 할 수 있다. 따라서 인가되는 어드레스(ADDR<0:N>)가 예정된 초기값과 동일하면 제1 퓨즈셋부(601)는 동일하다는 결과를 출력하게 된다. 한편, 예정된 초기값이 "0000 0000" 이라고 가정할 때, "0000 0000" 이 아닌 다른 값의 어드레스(ADDR<0:N>)가 인가되었을 때 제1 퓨즈셋부(601)가 동일하다는 결과를 출력했다고 하자. 이 경우에는 예정된 초기값은 "0000 0000" 으로 설계되었지만, 실제로는 입력되는 어드레스(ADDR<0:N>)와 동일한 값으로 초기화 되었다고 분석할 수 있다. 즉, 다수의 어드레스 퓨즈 중 일 부가 손상되거나 불량 퓨즈이어서 예정된 초기값 "0000 0000"이 아닌 다른 값으로 초기화된 것이다. 예를 들어 인가된 어드레스(ADDR<0:N>)가 "0000 0001" 일 때 초기값과 동일하다는 결과가 출력된다면 '1'에 해당하는 어드레스 퓨즈가 불량이라는 것을 판별할 수 있다.
따라서 테스트 모드에서 다수의 퓨즈셋 그룹(600A,600B)을 순차적으로 인에이블 시키면서, 인에이블된 퓨즈셋 그룹의 퓨즈셋부에 어드레스(ADDR<0:N>)를 인가하여 불량 퓨즈가 존재하는 퓨즈셋 그룹을 검출할 수 있다. 제3 실시예의 퓨즈회로는 테스트 모드에서 퓨즈셋 그룹별로 인에이블 되므로, 퓨즈셋 그룹에 속해 있는 다수의 퓨즈셋부 중에서 어느 퓨즈셋부에 불량 퓨즈가 존재하는지 파악하지 못하지만 상대적으로 쉬프트 레지스터부(611,612)의 크기가 작으며 좀 더 빠르게 테스트 작업을 수행할 수 있다.
도 7은 쉬프트 레지스터부의 실시예에 따른 회로도이다.
도 7을 참조하면 쉬프트 레지스터부(700)는 선택신호(BACT) 및 테스트 모드신호(TEST MODE)에 응답하여 제1 퓨즈셋 인에이블 신호(FUSE_EN0)를 생성하기 위한 제1 레지스터(710)와, 제1 레지스터(710)에서 출력되는 신호를 전달받으며 선택신호(BACT) 및 테스트 모드신호(TEST MODE)에 응답하여 제2 퓨즈셋 인에이블 신호(FUSE_EN1)를 출력하기 위한 제2 레지스터(720)로 구성된다.
제1 레지스터(710)는 선택신호(BACT)가 첫 번째로 활성화 - 액티브 하이레벨임 - 되었을 때 하이레벨의 제1 퓨즈셋 인에이블 신호(FUSE_EN0)를 출력한다. 이후 에 선택신호(BACT)가 두 번째로 활성화 되었을 때 로우레벨의 제2 퓨즈셋 인에이블 신호(FUSE_EN1)를 출력한다. 제2 레지스터(720)는 초기값으로 로우레벨의 제2 퓨즈셋 인에이블 신호(FUSE_EN1)를 출력한다. 이후에 선택신호(BACT)가 첫 번째로 활성화 - 액티브 하이레벨임 - 되었을 때 계속해서 로우레벨의 제2 퓨즈셋 인에이블 신호(FUSE_EN1)를 출력하다가, 선택신호(BACT)가 두 번째로 활성화 되었을 때 하이레벨의 제2 퓨즈셋 인에이블 신호(FUSE_EN1)를 출력한다.
즉, 쉬프트 레지스터부(700)는 제1 레지스터(710)에서 생성된 하이레벨의 펄스신호를 선택신호(BACT)가 활성화 될 때마다 연결된 레지스터에 전달하는 동작을 하게 된다. 본 실시예에서 두 개의 레지스터(710,720)를 연결한 예를 보였으나, 필요에 따라 제2 레지스터(720)와 동일한 레지스터를 다수개 연결하여 쉬프트 레지스터부(700)를 구성할 수도 있을 것이다.
상기와 같이 구성되는 쉬프트 레지스터부(700)의 세부구성과 주요동작을 좀 더 자세히 살펴보면 다음과 같다.
첫째, 제1 레지스터(710)의 내부동작은 다음과 같이 이루어진다.
우선, 테스트 모드신호(TEST MODE)가 로우레벨 일 때 제1 노드(N0)가 PMOS 트랜지스터(MP1)에 의해 풀업 구동되어 제1 노드(N0)는 하이레벨을 유지하고 제1 래치(711)는 제1 노드(N0)의 데이터를 저장한다. 이때 제1 래치(711)에서 출력되는 신호를 입력받는 제1 트랜스미션 게이트(TG1)는 턴온(TURN ON) 되므로 제1 트랜스미션 게이트(TG1)에서 출력되는 신호를 전달받는 제2 래치(712)에서 다시 데이터를 저장한다. 제2 래치(712)에서 출력되는 신호를 입력받는 제2 트랜스미션 게이트(TG2)는 턴오프(TURN OFF) 되므로 데이터를 더 이상 전달하지 않는다. 제2 트랜스미션 게이트(TG2)의 출력단 ,즉 제2 노드(N1)는 이때 NMOS 트랜지스터(MN2)에 의해 풀다운 구동되므로 로우레벨을 유지하고 제3 래치(713)는 제2 노드(N1)의 데이터를 저장하고 최종적으로 로우레벨의 제1 퓨즈셋 인에이블 신호(FUSE_EN0)를 출력하게 된다.
다음으로, 테스트 모드신호(TEST MODE)가 하이레벨이 되면, 제2 노드(N1)의 풀다운 구동은 중지된다. 이후에 선택신호(BACT)가 하이레벨로 펄싱하면 제2 트랜스미션 게이트(TG2)가 턴온(TURN ON)되어 제2 래치(712)에 저장된 하이레벨의 데이터를 제2 노드(N1)로 출력하게 된다. 이때 제3 래치(713)는 제2 노드(N1)의 데이터를 저장하고 최종적으로 하이레벨의 제1 퓨즈셋 인에이블 신호(FUSE_EN0)를 출력하게 된다. 또한 제2 노드(N1)가 하이레벨이 되므로 제1 노드(N0)는 NMOS 트랜지스터(MN1)에 의해 풀다운 구동되어, 제1 래치(711)는 제1 노드(N0)의 로우레벨의 데이터를 저장하게 된다. 선택신호(BACT)의 펄싱구간이 종료되어 로우레벨로 천이하게 되면 제1 트랜스미션 게이트(TG1)가 턴온(TURN ON) 되므로 제1 래치(711)의 데이터는 다시 제2 래치(712)로 전달된다. 이후에 선택신호(BACT)가 다시 하이레벨로 펄싱하게 되면 제2 래치(712)에 저장된 데이터가 최종적으로 출력되므로 제1 퓨즈셋 인에이블 신호(FUSE_EN0)는 로우레벨로 출력된다.
둘째, 제2 레지스터(720)의 내부동작은 다음과 같이 이루어진다.
우선, 테스트 모드신호(TEST MODE)가 로우레벨 일 때 제1 트랜스미션 게이 트(TG3)는 턴온(TURN ON) 되고, 제2 트랜스미션 게이트(TG4)는 턴오프(TURN OFF) 된다. 따라서 제1 래치(721)는 제1 트랜스미션 게이트(TG3)를 통해서 전달되는 신호를 저장하게 된다. 제1 트랜스미션 게이트(TG3)로 입력되는 신호는 제1 레지스터(710)에서 출력되는 신호이므로, 제1 래치(721)에는 로우레벨의 신호가 저장된다. 제2 트랜스미션 게이트(TG4)의 출력단 ,즉 제1 노드(N2)는 이때 NMOS 트랜지스터(MN3)에 의해 풀다운 구동되므로 로우레벨을 유지하고 제2 래치(722)는 제1 노드(N2)의 데이터를 저장하고 최종적으로 로우레벨의 제2 퓨즈셋 인에이블 신호(FUSE_EN1)를 출력하게 된다.
다음으로, 테스트 모드신호(TEST MODE)가 하이레벨이 되면, 제1 노드(N2)의 풀다운 구동은 중지된다. 이후에 선택신호(BACT)가 하이레벨로 펄싱하면 제2 트랜스미션 게이트(TG4)가 턴온(TURN ON)되어 제1 래치(721)에 저장된 로우레벨의 데이터를 출력하게 된다. 이때 제2 래치(722)는 로우레벨의 데이터를 저장하고 최종적으로 로우레벨의 제2 퓨즈셋 인에이블 신호(FUSE_EN1)를 출력하게 된다. 이후에 선택신호(BACT)가 다시 하이레벨로 펄싱하면 제1 래치(721)에 저장된 데이터가 제2 트랜스미션 게이트(TG4)와 제2 래치(722)를 통해서 최종적으로 출력되는데, 이때 제1 래치(721)는 제1 레지스터(710)에서 전달된 하이레벨의 데이터를 저장하고 있으므로, 제2 퓨즈셋 인에이블 신호(FUSE_EN1)는 하이레벨로 출력된다. 즉, 제2 레지스터(720)는 선택신호(BACT)가 하이레벨로 펄싱할 때마다 제1 레지스터(710)에서 전달된 신호를 저장하고 있는 제1 래치(721)의 데이터를 출력하게 된다.
도 8은 본 발명의 실시예에 따른 반도체 장치의 퓨즈회로의 내부동작을 나타낸 제1 타이밍 다이어그램이다.
도 8을 참조하면 퓨즈회로는 테스트 모드신호(TEST MODE)가 로우레벨로 비활성화 되어 있으므로, 선택신호(BACT)의 펄싱에 관계없이 다수의 퓨즈셋 인에이블 신호(FUSE_EN0~FUSE_EN3)는 모두 로우레벨을 유지하게 된다.
도 9는 본 발명의 실시예에 따른 반도체 장치의 퓨즈회로의 내부동작을 나타낸 제2 타이밍 다이어그램이다.
도 9를 참조하면 퓨즈회로는 테스트 모드신호(TEST MODE)가 하이레벨로 활성화 되어 있는 구간동안 ,즉 테스트 모드로 동작하는 동안에 선택신호(BACT)의 활성화 횟수에 대응하여 다수의 퓨즈셋 인에이블 신호(FUSE_EN0~FUSE_EN3)가 선택적으로 활성화 된다. 참고적으로 본 실시예의 퓨즈회로는 반도체 장치 중 메모리 장치에 포함된 퓨즈회로이므로 액티브 신호(BACT)를 선택신호로서 이용한다. 따라서 액티브 신호(BACT)가 하이레벨로 활성화 되는 횟수에 대응하여 다수의 퓨즈셋 인에이블 신호(FUSE_EN0~FUSE_EN3)가 선택적으로 활성화 된다. 즉, 액티브 신호(BACT)가 첫 번째로 활성화 되면 제1 퓨즈셋 인에이블 신호(FUSE_EN0)가 하이레벨로 활성화되고, 액티브 신호(BACT)가 두 번째로 활성화 되면 제2 퓨즈셋 인에이블 신호(FUSE_EN1)가 하이레벨로 활성화된다. 또한 액티브 신호(BACT)가 네 번째로 활성화 되면 제4 퓨즈셋 인에이블 신호(FUSE_EN3)가 하이레벨로 활성화 된다.
상술한 바와 같이 입력되는 어드레스와 퓨즈 커팅 상태에 대응하여 프로그램된 각각의 어드레스 정보를 비교하기 위한 다수의 퓨즈셋부의 퓨즈상태는, 선택신호의 제1 활성화 구간동안 다수의 퓨즈셋부 중 제1 퓨즈셋부를 인에이블 시키는 단계와, 인에이블된 제1 퓨즈셋부에 테스트 어드레스를 순차적으로 입력하여 프로그램된 제1 어드레스 정보 - 퓨즈 커팅이 수행되지 않은 초기값임 - 와 비교하는 단계와, 선택신호의 제2 활성화 구간동안 다수의 퓨즈셋부 중 제2 퓨즈셋부를 인에이블 시키는 단계와, 인에이블된 제2 퓨즈셋부에 테스트 어드레스를 순차적으로 입력하여 프로그램된 제2 어드레스 정보 - 퓨즈 커팅이 수행되지 않은 초기값임 - 와 비교하는 단계를 통해서 모니터링 할 수 있다.
이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 본 발명의 기술적 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 본 발명의 기술적 사상과는 직접 관련이 없는 부분이지만, 본 발명을 보다 자세히 설명하기 위하여 추가적인 구성을 포함한 실시예를 예시할 수 있다. 또한, 신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active High) 또는 액티브 로우(Active Low)의 구성은 실시예에 따라 달라질 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 트랜지스터의 구성은 변경될 수 있다. 즉, PMOS 트랜지스터와 NMOS 트랜지스터의 구성은 서로 대체될 수 있을 것이며, 필요에 따라 다양한 트랜지스터를 이용하여 구현될 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 로직 게이트(LOGIC GATE)의 구성은 변경될 수 있다. 즉 부정논리곱 수단, 부정논리합 수단 등은 난드 게이트(NAND GATE), 노어 게이트(NOR GATE), 인버터(INVERTER) 등의 다양한 조합을 통해서 구성될 수 있을 것이다.
특히, 하나의 레지스터가 동시에 제어하는 퓨즈셋부의 수는 실시예마다 달라질 수 있을 것이며, 본 실시예에서 기술한 선택신호는 퓨즈셋부를 선택적으로 인에이블 시킨다는 의미의 신호이므로 반도체 장치의 내부신호 또는 제어신호를 선택신호로서 할당하여 회로를 구성할 수도 있을 것이다. 이러한 회로의 변경은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.
도 1은 일반적인 퓨즈셋부에 대한 구성도이다.
도 2는 도 1의 인에이블 퓨즈부에 대한 회로도이다.
도 3은 종래기술의 반도체 장치의 퓨즈회로에 대한 구성도이다.
도 4는 본 발명의 제1 실시예에 따른 반도체 장치의 퓨즈회로에 대한 구성도이다.
도 5는 본 발명의 제2 실시예에 따른 반도체 장치의 퓨즈회로에 대한 구성도이다.
도 6은 본 발명의 제3 실시예에 따른 반도체 장치의 퓨즈회로에 대한 구성도이다.
도 7은 쉬프트 레지스터부의 실시예에 따른 회로도이다.
도 8은 본 발명의 실시예에 따른 반도체 장치의 퓨즈회로의 내부동작을 나타낸 제1 타이밍 다이어그램이다.
도 9는 본 발명의 실시예에 따른 반도체 장치의 퓨즈회로의 내부동작을 나타낸 제2 타이밍 다이어그램이다.
*도면의 주요 부분에 대한 부호의 설명
401, 501, 601 : 퓨즈셋부
700 : 쉬프트 레지스터부
710 : 제1 레지스터
720 : 제2 레지스터
도면에서 PMOS 트랜지스터와 NMOS 트랜지스터는 각각 MPi, MNi (i=0,1,2, … ) 으로 표시함.

Claims (9)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 입력되는 어드레스와 퓨즈 커팅 상태에 대응하여 프로그램된 각각의 어드레스 정보를 비교하기 위한 다수의 퓨즈셋부; 및
    테스트 모드에서 선택신호의 활성화 횟수에 대응하여 선택된 하나 또는 복수의 퓨즈셋부를 인에이블 시키기 위한 테스트 제어부를 구비하고,
    상기 테스트 제어부는,
    테스트 모드에서 상기 선택신호에 응답하여 상기 다수의 퓨즈셋부를 순차적으로 인에이블 시키기 위한 쉬프트 레지스터부를 포함하는 것을 특징으로 하는 반도체 장치의 퓨즈회로.
  5. 제4항에 있어서,
    상기 쉬프트 레지스터부는,
    상기 선택신호의 활성화 횟수에 대응하여 선택된 해당 퓨즈셋부를 인에이블 시키는 것을 특징으로 하는 반도체 장치의 퓨즈회로.
  6. 제4항에 있어서,
    상기 쉬프트 레지스터부는,
    테스트 모드신호 및 상기 선택신호의 제어를 받는 서로 직렬로 연결된 다수의 레지스터를 포함하는 것을 특징으로 하는 반도체 장치의 퓨즈회로.
  7. 제4항에 있어서,
    상기 다수의 퓨즈셋부는 각각,
    인에이블 퓨즈의 전기적인 연결상태에 대응하는 인에이블 신호를 출력하기 위한 인에이블 퓨즈부;
    다수의 어드레스 퓨즈에 프로그램된 어드레스 정보와 입력 어드레스의 각 어드레스 비트신호를 비교하기 위한 어드레스 퓨즈부; 및
    상기 어드레스 퓨즈부에서 출력되는 다수의 비교결과신호를 상기 인에이블 신호에 응답하여 조합하기 위한 신호 조합부를 포함하는 것을 특징으로 하는 반도체 장치의 퓨즈회로.
  8. 제4항에 있어서,
    상기 쉬프트 레지스터부는,
    테스트 모드에서 상기 선택신호에 응답하여 각각 일정 수의 퓨즈셋부가 할당된 다수의 퓨즈셋 그룹을 순차적으로 인에이블 시키는 것을 특징으로 하는 반도체 장치의 퓨즈회로.
  9. 입력되는 어드레스와 퓨즈 커팅 상태에 대응하여 프로그램된 각각의 어드레스 정보를 비교하기 위한 다수의 퓨즈셋부의 퓨즈상태를 모니터링 하는 방법에 있어서,
    선택신호의 제1 활성화 구간동안 상기 다수의 퓨즈셋부 중 제1 퓨즈셋부를 인에이블 시키는 단계;
    인에이블된 상기 제1 퓨즈셋부에 테스트 어드레스를 순차적으로 입력하여 프로그램된 제1 어드레스 정보 - 퓨즈 커팅이 수행되지 않은 초기값임 - 와 비교하는 단계;
    상기 선택신호의 제2 활성화 구간동안 상기 다수의 퓨즈셋부 중 제2 퓨즈셋부를 인에이블 시키는 단계; 및
    인에이블된 상기 제2 퓨즈셋부에 테스트 어드레스를 순차적으로 입력하여 프로그램된 제2 어드레스 정보 - 퓨즈 커팅이 수행되지 않은 초기값임 - 와 비교하는 단계
    를 포함하는 반도체 장치의 퓨즈상태 모니터링 방법.
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