KR20090007674A - 반도체 장치의 퓨즈 테스트 회로 - Google Patents

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Abstract

본 발명의 반도체 장치의 퓨즈 테스트 회로는 외부 공급 전원 및 테스트 모드 신호에 응답하여 테스트 신호를 출력하는 판단부, 테스트 신호에 응답하여 퓨즈 전원을 출력하는 구동 제어부, 및 퓨즈 전압을 인가 받으며, 퓨즈 동작 신호에 응답하여 퓨즈 상태 정보를 출력하는 퓨즈 회로부를 포함한다.
퓨즈 크랙, 퓨즈 회로

Description

반도체 장치의 퓨즈 테스트 회로{Fuse Test Circuit of Semiconductor Apparatus}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 반도체 장치의 퓨즈 테스트 회로에 관한 것이다.
메모리 장치가 고집적화 되어감에 따라 공정상에 발생할 수 있는 결함이 있는 셀들이 더욱 증가하게 되는데, 이는 반도체 수율을 떨어뜨리는 요인이 된다.
반도체 제조 공정 중 결함이 발생할 경우 수율을 향상시킬 목적으로 결함이 있는 셀을 대체하기 위하여 여분의 셀을 두어 이를 처리하는데, 불량 셀 대신 여분의 정상 셀로 대체하기 위해 퓨즈를 사용한다. 이를 리페어 과정이라고 한다.
상기 리페어 과정에 대해 좀 더 자세히 설명하면 다음과 같다. 반도체 제조 공정 중 결함이 발생한 셀을 퓨즈를 이용하여 정상적인 여분의 셀로 대체할 때 레이저를 이용해서 특정 퓨즈를 절단하는 퓨즈 블로윙(Blowing) 공정을 수행하여 리페어 할 셀들의 위치 정보를 알아낼 수 있다.
즉, 회로 동작시 결함이 있는 셀에 접근을 할 경우 해당 셀의 위치를 찾아내어 여분의 정상적인 셀로 접근을 할 수 있게 하는 것이다.
결함이 있는 셀을 여분의 정상적인 셀로 접근할 수 있도록 하는 것이 퓨즈인데, 퓨즈 절단 상태에 따라 정상적인 셀로 접근을 할 것인지 여분의 셀로 접근을 할 것인지 결정된다.
따라서, 퓨즈의 상태가 중요하게 되는데, 이를 위해 리페어 공정을 수행한 다음 리페어가 제대로 되었는지에 대한 테스트 및 신뢰성 평가 등의 과정을 수행하게 된다.
이때, 퓨즈의 상태가 리페어의 성공 여부를 좌우하게 되는데 리페어 공정 후 진행되는 신뢰성 테스트 및 기타 다른 테스트를 진행하면서 퓨즈에 스트레스가 가해질 수 있다. 이로 인해 퓨즈에 크랙이 발생할 수 있다. 이러한 크랙 현상은 절단하지 않은 퓨즈에 발생할 경우 문제가 될 수 있는데, 크랙이 발생한 곳에 저항이 증가하여 마치 절단된 것처럼 잘못 인식되어 회로적으로 오동작이 유발될 수 있다.
리페어 공정에 대한 테스트 시, 퓨즈회로에 회로 오동작을 구별할 수 있는 저항 값 이상을 가진 크랙이 발생한 경우에는 크랙의 발생 여부를 쉽게 확인을 할 수가 있다.
하지만 오동작을 구별할 수 없는 작은 저항값을 가진 크랙이 발생한 경우, 즉 경미한 크랙이 발생한 경우 이를 확인하기 힘들다. 이러한 경미한 크랙은 시간이 경과함에 따라 크랙이 점점 심해져 회로의 오동작을 일으킬 수 있는 소지가 높게 되며 이는 칩 및 퓨즈의 신뢰성에 큰 문제를 줄 수 있게 된다.
따라서, 본 발명의 목적은 미세한 크랙이 발생한 퓨즈를 검출할 수 있는 반도체 장치의 퓨즈 테스트 회로를 제공하는 데에 있다.
상기한 본 발명의 목적을 달성하기 위한 본 발명인 반도체 장치의 퓨즈 테스트 회로는 외부 공급 전원 및 테스트 모드 신호에 응답하여 테스트 신호를 출력하는 판단부, 상기 테스트 신호에 응답하여 퓨즈 전원을 출력하는 구동 제어부, 및 퓨즈 전압을 인가 받으며, 퓨즈 동작 신호에 응답하여 퓨즈 상태 정보를 출력하는 퓨즈 회로부를 포함한다.
본 발명에 의하면, 반도체 메모리에서 간단한 테스트 모드 신호와 로직 추가로 퓨즈부의 경미한 크랙까지도 찾아낼 수 있게 함으로써 회로 오동작을 방지하고 퓨즈 및 반도체 칩의 신뢰성을 높이는데 도움을 줄 수 있다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 퓨즈 테스트 회로의 블럭도이다.
도 1에 도시된 바와같이, 본 발명에 의한 반도체 장치의 퓨즈 테스트 회로는 판단부(100), 구동 제어부(200) 및 퓨즈 회로부(300)로 구성된다.
상기 판단부(100)는 외부 공급 전원(VDD)과 테스트 모드 신호(Test_mode)에 응답하여 테스트 신호(Test_EN)를 출력한다. 즉, 테스트 모드 신호(Test_mode)가 인에이블 될 때 테스트 신호(Test_mode)를 인에이블 시킨다. 본 발명의 일 실시예에서 판단부(100)로 낸드(NAND) 게이트를 이용 할 수 있다.
구동 제어부(200)는 외부 공급 전원(VDD)과 테스트 전원(PWREXT)을 입력받고, 판단부(100)에서 출력되는 테스트 신호(Test_EN)에 따라 외부 공급 전원(VDD) 또는 테스트 전원(PWREXT)를 퓨즈 전원(FUSE_PWR)으로서 출력한다.
퓨즈 회로부(300)는 퓨즈 전원(FUSE_PWR)을 인가받고 퓨즈 동작 신호(FUSE_Enable)에 응답하여 퓨즈를 통해 퓨즈 상태 정보(Output Data)를 출력한다.
도 2는 도 1에 도시한 구동 제어부의 상세 회로도이다.
도 2에 도시된 바와 같이, 출력 노드 A에 인가되는 퓨즈 전원(FUSE_PWR)은 테스트 신호(Test_EN)에 의해 외부 공급 전원(VDD) 또는 테스트 전원(PWREXT) 중 하나로 선택 되어진다.
노멀 모드에서는 외부 공급 전원(VDD)을 노드 A에 공급하며, 테스트와 같은 특수한 모드 시에는 외부로부터 인가되는 원하는 레벨의 전원인 테스트 전원(PWREXT)을 노드 A에 공급한다. 상기 테스트 전원(PWREXT)은 가변적일 수 있다.
상기 구동 제어부(200)의 동작을 보다 구체적으로 설명하면, 노멀 모드에서는 판단부(100)에서 출력된 테스트 신호(Test_EN)가 하이(high) 레벨로 출력되며, 제 1 전송 게이트(T1)가 턴온되어 외부 공급 전원(VDD)이 퓨즈 전원(FUSE_PWR)으로 출력된다.
한편, 테스트 모드 시에 판단부(100)에서 출력되는 테스트 신호(Test EN)가 로우(low) 레벨이 되어 제 2 전송 게이트(T2)가 턴온되고, 테스트 전원(PWREXT)이 퓨즈 전원(FUSE_PWR)으로서 출력 된다. 이렇게 함으로써 퓨즈 전원(FUSE_PWR)을 일정한 레벨이 아닌 가변적으로 공급할 수 있다.
도 3은 도 1에 도시한 퓨즈 회로부의 간략한 예시도이다.
도 3은 리페어 동작을 가능하게 하기 위해 퓨즈 사용시 퓨즈의 절단 상태에 따라 노드 B의 상태가 결정되는 간단한 회로로서, 퓨즈 사용을 알리는 퓨즈 동작 신호(FUSE_Enable) 및 퓨즈 전원(FUSE_PWR)이 인가되어 동작된다.
퓨즈 회로부(300)는 퓨즈 전원(FUSE_PWR) 공급단과 노드 B 간에 접속되는 퓨즈(FUSE), 게이트단에 퓨즈 동작 신호(FUSE_Enable)가 인가되고 드레인단이 노드 B에 접속되며 소스단이 접지 단자(VSS)에 접속되는 트랜지스터(N) 및 노드 B와 출력단(Output) 간에 접속되는 인버터(INV3)를 포함한다.
퓨즈 크랙이 발생하지 않은 경우 퓨즈 회로부(300)의 동작을 설명하면 다음과 같다.
리페어 동작시 퓨즈 동작 신호(FUSE_Enable)는 하이 상태이며, 퓨즈 부분이 절단되어 있지 않다면 퓨즈의 저항은 매우 작은 상태가 된다. 따라서, 노드 B의 전위는 하이 레벨이 되고 퓨즈 상태 정보(Output Data)는 인버터(INV3)를 거쳐 로우(low) 상태로 출력 된다.
반대의 경우로 퓨즈 부분이 절단되어 있다면 퓨즈의 저항은 매우 큰 상태일 것이며, 노드 B의 전위는 로우 레벨이 되고 인버터(INV3)를 거쳐 하이 레벨의 퓨즈 상태 정보(Output Data)를 내보낸다.
다음으로, 퓨즈 크랙이 발생한 경우에 대해 설명한다.
퓨즈 크랙이 발생한 경우는 크게 2가지로 나누어 볼 수 있다. 즉, 첫 번째는 퓨즈 크랙 발생으로 퓨즈의 저항값이 커져서 출력값이 반대로 나오는 경우와, 두번째로는 퓨즈에 아주 경미한 크랙으로 인해 퓨즈의 저항값이 극히 작은 경우가 있다. 상기 첫번째의 경우는 퓨즈 테스트 시 원하지 않은 반대의 값이 나오므로 퓨즈의 크랙 상태 여부를 판별할 수 있다.
하지만, 두번째의 경우는 초기 테스트 시에는 정상적인 퓨즈로 인식되나, 시간이 점차 지남에 따라 크랙이 점점 심해질 가능성이 있고 나중에는 회로 오동작으로 이어져 칩 및 퓨즈의 신뢰성 문제로 이어지게 될 수 있다.
따라서, 본 발명에서는 이러한 경미한 퓨즈 크랙으로 인한 신뢰성 문제를 해결하고자 한다. 이를 위해 테스트 신호(Test_EN)를 하이 상태로 만들어 퓨즈에 공급하는 전원을 외부 공급 전원(VDD) 대신 테스트 전원(PWREXT)으로 공급한다. 이때 테스트 전원(PWREXT)의 값은 가변적일 수 있으며, 외부 공급 전원(VDD) 보다 작은 값을 갖는 것이 바람직하다.
아울러, 퓨즈 회로부의 출력단에 구비된 인버터(INV3)의 문턱전압(Vth)값과 동일한 레벨로 테스트 전원을 공급할 수 있다.
만약 퓨즈에 경미한 크랙이 발생하여 아주 약한 저항이 생긴 경우 노드 B의 전압 레벨은 인버터(INV3)의 문턱전압(Vth) 값보다 작은 로우 상태 즉, 로우 레벨이 되며 인버터(INV3)를 거쳐 기대한 데이터와 반대되는 하이 레벨의 퓨즈 상태 정보(Output Data)를 출력하게 되고, 그 데이터를 통해 퓨즈의 크랙 여부를 판단할 수 있다.
상술한 실시예에서 예시한 퓨즈 회로의 세부 구성은 필요에 따라 변경이 가능하다.
이상 본 발명을 바람직한 실시 예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시 예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
도 1은 본 발명의 일 실시예에 따른 퓨즈 테스트 회로의 블럭도,
도 2는 도 1에 도시한 구동 제어부의 상세 회로도, 및
도 3은 도 1에 도시한 퓨즈 회로부의 간략한 예시도이다.
〈주요 도면 부호의 상세한 설명〉
100 : 판단부 200 : 구동 제어부
300 : 퓨즈 회로부

Claims (6)

  1. 외부 공급 전원 및 테스트 모드 신호에 응답하여 테스트 신호를 출력하는 판단부;
    상기 테스트 신호에 응답하여 퓨즈 전원을 출력하는 구동 제어부; 및
    상기 퓨즈 전원을 인가 받으며, 퓨즈 동작 신호에 응답하여 퓨즈 상태 정보를 출력하는 퓨즈 회로부를 포함하는 반도체 장치의 퓨즈 테스트 회로.
  2. 제 1 항에 있어서,
    상기 구동 제어부는,
    상기 테스트 신호에 응답하여 상기 외부 공급 전원 또는 테스트 전원을 상기 퓨즈 전원으로 출력하는 것을 특징으로 하는 반도체 장치의 퓨즈 테스트 회로.
  3. 제 2 항에 있어서,
    상기 테스트 전원은 가변적인 것을 특징으로 하는 반도체 장치의 퓨즈 테스트 회로.
  4. 제 3 항에 있어서,
    상기 퓨즈 회로부는,
    상기 퓨즈 전원의 공급단과 제 1 노드간에 접속되는 퓨즈;
    상기 제 1 노드와 접지 단자 간에 접속되어 상기 퓨즈 동작 신호에 따라 구동되는 트랜지스터; 및
    상기 제 1 노드의 전위를 반전시켜 상기 퓨즈 상태 정보를 출력하는 인버터를 포함하는 반도체 장치 퓨즈 테스트 회로.
  5. 제 4 항에 있어서,
    상기 테스트 전원은, 상기 인버터의 문턱전압과 동일한 레벨인 것을 특징으로 하는 반도체 장치의 퓨즈 테스트 회로.
  6. 제 1 항에 있어서,
    상기 판단부는, 상기 테스트 모드 신호가 인에이블됨에 따라 상기 테스트 신호를 인에이블 시키는 것을 특징으로 하는 반도체 장치의 퓨즈 테스트 회로.
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