KR20070101912A - 반도체 메모리 장치의 리페어 회로 - Google Patents

반도체 메모리 장치의 리페어 회로 Download PDF

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Abstract

본 발명은 퓨즈부와; 상기 퓨즈부와 연결되고, 퓨즈 인에이블 신호에 응답하여 퓨즈부의 절단 여부를 검출하여 그 검출신호를 출력하는 검출부와; 상기 검출부의 출력을 버퍼링하는 출력부와; 상기 검출부 및 출력부 사이에 위치하며, 상기 퓨즈 인에이블신호와 검출신호의 입력에 응답하여 상기 퓨즈부의 불완전한 컷팅시 상기 검출부로부터의 검출신호를 보정하는 보정부를 포함하여 구성되는 반도체 메모리 장치의 리페어 회로에 관한 것이다.
퓨즈, 보정, 리페어회로

Description

반도체 메모리 장치의 리페어 회로{Repair-Circuit of Semiconductor Memory Device}
도 1은 종래 기술에 의한 반도체 메모리 장치의 리페어 회로를 도시한 것이다.
도 2는 본 발명에 의한 일실시예에 따른 반도체 메모리 장치의 리페어 회로의 구성을 도시한 것이다.
<도면의 주요 부분에 대한 부호의 설명>
110 : 퓨즈부 120 : 검출부
130 : 보정부 140 : 출력부
본 발명은 반도체 메모리 장치의 리페어 회로에 관한 것으로, 보다 구체적으로는 반도체 장치의 리페어를 위한 리페어회로에서 퓨즈 컷팅시 불완전하게 컷팅된 퓨즈로 인하여 유발되는 불량을 방지할 수 있는 반도체 메모리 장치의 레페어회로 에 관한 것이다.
종래에는 반도체 장치, 특히 메모리 장치는 수많은 셀 중에서 한 개라도 결함이 발생되면, 메모리로서의 기능을 수행하지 못하기 때문에 불량으로 판정되고 폐기처분되었으므로, 수율이 매우 낮은 단점이 있었다. 이에 현재, 메모리 장치 내에 미리 설치해 둔 예비 셀을 이용하여 결함이 발생한 결함셀을 대체시킴으로써 전체 메모리 장치를 리페어(repair)하는 방식이 이용되고 있다. 예비 셀을 이용한 리페어 방법으로는 반도체 메모리 장치 내에 여분의 신호 라인, 예컨대 예비 워드 라인 및 예비 비트 라인을 설치하여 결함이 발생된 신호 라인과 대체시켜주는 방법이 이용되고 있다.
이를 자세히 설명하면, 웨이퍼 가공 후 테스트를 통해 결함셀을 골라낸 다음, 결함셀에 해당하는 어드레스를 예비 셀의 어드레스로 바꾸어주는 프로그램을 반도체 장치의 내부 회로에서 행한다. 따라서, 실제 사용시, 결함셀에 해당하는 어드레스 신호가 입력되면, 결함셀에 대응하여 치환된 예비 셀의 데이터가 액세스된다.
상술한 프로그램 방식으로 가장 널리 사용되는 방식이 레이저 빔으로 퓨즈를 태워 블로잉(blowing)시킴으로써, 어드레스의 경로를 치환하는 것이다. 이에 따라, 통상적인 메모리 장치는 레이저를 퓨즈에 조사하여 블로잉시킴으로써 어드레스 경로를 치환시킬 수 있도록 하기 위하여 퓨즈부를 구비하고 있다.
도 1은 종래 기술에 의한 반도체 메모리 장치의 리페어 회로를 도시한 것이 다.
도 1을 참조하면, 리페어 회로(10)는 퓨즈 인에이블 신호(Fuse_en)에 응답하여 동작하는 NMOS 트랜지스터(N1) 및 PMOS 트랜지스터(P1)를 포함하여 구성된 검출부(13)를 포함한다. 상기 PMOS 트랜지스터(P1)의 소스는 퓨즈부(11)와 연결되어 퓨즈부(11)의 절단 상태를 감지하며, 상기 NMOS 트랜지스터(N1)는 상기 PMOS 트랜지스터(P1)의 드레인과 연결된다. 상기 검출부(13)의 출력단(A10)에는 출력부(15)가 연결된다. 출력부(15)는 두 개의 인버터(INV1,INV2) 및 NMOS 트랜지스터(N2)로 구성되어, 상기 검출부(13)의 출력을 버퍼링한다.
그런데, 상기 퓨즈부(11)는 레이저에 의해 불완전하게 컷팅되는 경우가 빈번히 발생되며, 혹은 컷팅된 퓨즈부(11) 사이에 불순물들이 잔류할 수도 있다. 이렇게 퓨즈부(11)가 불완전하게 컷팅되거나, 퓨즈부(11)의 컷팅 부위에 불순물이 잔류하는 경우, 상기 퓨즈부(11)는 고저항으로 작용하여 검출부(13)의 출력을 느리게 상승시킨다.
이로 인해, 퓨즈 인에이블신호(Fuse_en)가 로우레벨이 되면, 퓨즈부(11)가 컷팅되었음에도 불구하고 상기 검출부(13)는 하이레벨의 신호를 출력하게 되므로, 종래의 리페어 회로는 마치 퓨즈부(11)를 컷팅시키지 않았을 때와 동일한 동작을 수행함으로써 리페어 오류를 일으킨다. 즉, 퓨즈가 컷팅된 경우에는 그 출력신호(Fuse_out)가 로우레벨을 유지하고 있어야 함에도 불구하고, 퓨즈부(11)의 불완전컷팅으로 말미암아 출력신호(Fuse_out)가 하이레벨이 되게 된다. 이에 따라, 종래에는 특정 결함셀을 대체하도록 설치된 예비셀에 적절히 액세스하지 못하여 데이 터 오류 등이 발생하는 문제점이 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 퓨즈가 불완전하게 컷팅된다 하더라도 리페어 오류를 방지할 수 있는 반도체 메모리 장치의 리페어 회로를 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 퓨즈부와; 상기 퓨즈부와 연결되고, 퓨즈 인에이블 신호에 응답하여 퓨즈부의 절단 여부를 검출하여 그 검출신호를 출력하는 검출부와; 상기 검출부의 출력을 버퍼링하는 출력부와; 상기 검출부 및 출력부 사이에 위치하며, 상기 퓨즈 인에이블신호와 검출신호의 입력에 응답하여 상기 퓨즈부의 불완전한 컷팅시 상기 검출부로부터의 검출신호를 보정하는 보정부를 포함하여 구성되는 반도체 메모리 장치의 리페어 회로를 제공한다.
본 발명에서, 상기 보정부는, 상기 검출부로부터의 검출신호와 퓨즈 인에이블 신호를 논리연산하는 논리부와; 상기 논리부의 출력신호에 응답하여 상기 검출부의 출력단을 소정 레벨로 구동하는 드라이버를 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 논리부는 부정 논리합 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 드라이버는 상기 논리부의 출력신호에 응답하여 상기 검 출부의 출력단을 로우 레벨로 구동하는 NMOS 트랜지스터인 것이 바람직하다.
본 발명에서, 상기 검출부는, 상기 퓨즈부와 상기 검출부의 출력단 간에 설치되고 상기 퓨즈 인에이블신호에 응답하여 상기 출력단을 풀업 구동하는 풀업 소자와; 상기 출력단과 접지단 간에 설치되고 상기 퓨즈 인에이블신호에 응답하여 상기 출력단을 풀다운 구동하는 풀다운 소자를 포함하여 구성되는 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명에 의한 일실시예에 따른 반도체 메모리 장치의 리페어 회로의 구성을 도시한 것으로서, 이를 참조하여 본 실시예에 따른 반도체 메모리 장치의 리페어회로의 구성을 설명한다.
도 2에 도시된 바와 같이, 본 실시예에 따른 반도체 메모리 장치의 리페어회로(100)는 퓨즈부(110)와; 상기 퓨즈부(110)와 연결되고, 퓨즈 인에이블 신호(Fuse_en)에 응답하여 퓨즈부(110)의 절단 여부를 검출하여 그 검출신호(fuse_det)를 출력하는 검출부(120)와; 상기 검출부(120)의 출력(fuse_det)을 버퍼링하는 출력부(140)와; 검출부(120) 및 출력부(140) 사이에 위치하며, 상기 퓨즈 인에이블신호(Fuse_en)와 검출신호(fuse_det)의 입력에 응답하여 상기 퓨즈부(110)의 불완전한 컷팅시 상기 검출부(120)로부터의 검출신호(fuse_det)를 보정하는 보 정부(130)를 포함하여 구성된다.
보정부(130)는, 검출부(120)로부터의 검출신호(fuse_det)와 퓨즈 인에이블 신호(Fuse_en)를 부정논리합 연산하는 노어게이트(NR1)와; 노어게이트(NR1)의 출력신호에 응답하여 검출부(120)의 출력단(A20)을 로우 레벨로 구동하는 드라이버인 NMOS 트랜지스터(N2)를 포함하여 구성된다.
이와 같이 구성된 본 실시예의 동작을 도 2를 참조하여 구체적으로 설명한다.
퓨즈부(110)의 컷팅이 정상적으로 이루어진 경우, 검출부(120)는 퓨즈 인에이블 신호(Fuse_en)와 상관없이 로우레벨의 신호를 출력한다. 즉, 퓨즈 인에이블신호(Fuse_en)가 하이레벨이었을 때 검출부(120)의 출력단(A20)이 로우레벨이 되므로, 출력부(140)로부터 출력되는 퓨즈 출력신호(Fuse_out)는 로우레벨이 된다. 그리고, 인버터(IN1)로부터 하이레벨을 입력받아 턴온되는 NMOS 트랜지스터(N3)는 출력신호(Fuse_out)의 상태를 로우레벨로 계속 유지시킨다.
한편, 퓨즈부(110)가 불완전하게 컷팅된 경우, 종래에는 상기 불완전하게 컷팅된 퓨즈부(110)는 큰 저항으로 작용하게 되므로, 상기 퓨즈 인에이블 신호(Fuse_en)가 하이레벨에서 로우레벨로 천이되면 검출부(120)의 출력(fuse_det)은 충분한 시간이 경과한 후 하이레벨의 상태가 되는 오동작이 발생되었으나, 본 실시예에 따른 리페어회로에서는 이러한 오동작이 발생되지 않는다.
즉, 상기와 같이 퓨즈부(110)가 불완전하게 컷팅되는 경우, 상기 불완전하게 컷팅된 퓨즈부(110)는 큰 저항으로 작용하게 되므로 노드(A20)의 전위는 아주 서서히 증가하게 된다. 따라서, 퓨즈 인에이블신호(Fuse_en)가 로우레벨로 천이된 초기에는 노드(A20)는 아직 로우레벨의 상태에 있다.
노어게이트(NR1)는 로우레벨의 퓨즈 인에이블신호(Fuse_en)와 노드(A20)의 로우레벨의 신호를 입력받아 하이레벨의 신호를 출력한다. 그리고, NMOS 트랜지스터(N2)는 이러한 하이레벨의 신호에 응답하여 턴온되어, 검출부(120)의 출력단인 노드(A20)를 접지레벨(VSS)로 강제로 풀다운시킨다. 이에 따라, 상기 퓨즈부(110)가 불완전하게 컷팅되었음에도 불구하고, 노드(A20)의 전위는 더 이상 상승하지 않고 접지레벨, 즉 로우레벨로 유지되게 된다. 그리고, 이에 영향을 받아 출력부(140)로부터 출력되는 출력신호(Fuse_out)는 로우레벨을 계속 유지한다.
결국, 퓨즈부(110)가 불완전하게 컷팅된 경우라 하더라도, 본 실시예에 따르면 보정부(130)의 역할에 의하여 출력신호(Fuse_out)는 퓨즈부(110)가 정상적으로 컷팅된 경우와 마찬가지로 로우레벨을 계속 유지한다. 이와 같이, 본 실시예에 따른 리페어 회로는, 퓨즈부(110)가 불완전하게 컷팅되는 등 컷팅불량이 발생한 경우에도, 검출부(120)의 출력단(A20)으로부터 출력되는 검출신호(fuse_det)가 적정 레벨인 로우레벨을 유지하도록 보정함으로써, 정상적인 퓨즈 출력신호(Fuse_out)가 출력될 수 있도록 한다. 그 결과, 퓨즈부(110)가 불완전하게 컷팅된 경우에도, 본 실시예에 따른 리페어 회로는 특정 결함셀을 대체하도록 설치된 예비셀에 정상적으로 액세스할 수 있도록 하여 종래 액세스 불량에 따른 오동작을 방지할 수 있다.
이상 설명한 바와 같이, 본 발명에 따른 반도체 메모리 장치의 리페어 회로는 보정부를 포함함으로써 퓨즈부가 불완전하게 컷팅된 경우에도 정상적인 퓨즈 출력신호를 생성할 수 있고, 이에 따라 특정 결함셀을 대체하도록 설치된 예비셀에 정상적으로 액세스할 수 있도록 하여 종래 액세스 불량에 따른 오동작을 방지할 수 있다.

Claims (5)

  1. 퓨즈부와;
    상기 퓨즈부와 연결되고, 퓨즈 인에이블 신호에 응답하여 퓨즈부의 절단 여부를 검출하여 그 검출신호를 출력하는 검출부와;
    상기 검출부의 출력을 버퍼링하는 출력부와;
    상기 검출부 및 출력부 사이에 위치하며, 상기 퓨즈 인에이블신호와 검출신호의 입력에 응답하여 상기 퓨즈부의 불완전한 컷팅시 상기 검출부로부터의 검출신호를 보정하는 보정부를 포함하여 구성되는 반도체 메모리 장치의 리페어 회로.
  2. 제 1 항에 있어서,
    상기 보정부는,
    상기 검출부로부터의 검출신호와 퓨즈 인에이블 신호를 논리연산하는 논리부와;
    상기 논리부의 출력신호에 응답하여 상기 검출부의 출력단을 소정 레벨로 구동하는 드라이버를 포함하여 구성되는 반도체 메모리 장치의 리페어회로.
  3. 제 2 항에 있어서,
    상기 논리부는 부정 논리합 연산을 수행하는 반도체 메모리 장치의 리페어회로.
  4. 제 3 항에 있어서,
    상기 드라이버는 상기 논리부의 출력신호에 응답하여 상기 검출부의 출력단을 로우 레벨로 구동하는 NMOS 트랜지스터인 반도체 메모리 장치의 리페어 회로.
  5. 제 2 항에 있어서,
    상기 검출부는,
    상기 퓨즈부와 상기 검출부의 출력단 간에 설치되고 상기 퓨즈 인에이블신호에 응답하여 상기 출력단을 풀업 구동하는 풀업 소자와;
    상기 출력단과 접지단 간에 설치되고 상기 퓨즈 인에이블신호에 응답하여 상기 출력단을 풀다운 구동하는 풀다운 소자를 포함하여 구성되는 반도체 메모리 장치의 리페어 회로.
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