KR20080068206A - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 리페어된 리던던시 워드라인의 위치를 검출하기 위해, 매트 선택신호를 인가받아 디코딩하여 디코딩 신호를 출력하는 디코딩부와, 테스트 신호 및 디코딩 신호를 입력받아 인에이블 퓨즈 및 어드레스 비교용 퓨즈의 사용 여부를 검출하기 위한 검출신호를 출력하는 퓨즈세트를 포함하여, 패키지 레벨에서 리페어된 리던던시 워드라인에 결함이 발생하는 경우 리페어된 리던던시 워드라인의 위치를 검출할 수 있는 기술이다.
리페어, 퓨즈세트

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래기술에 따른 반도체 메모리 장치를 도시한 개략도.
도 2는 종래기술에 따른 반도체 메모리 장치의 문제점을 설명하기 위한 개략도.
도 3은 본 발명에 따른 반도체 메모리 장치를 도시한 블럭다이어그램.
도 4는 도 3에 도시된 퓨즈세트의 상세 회로도.
도 5는 도 3에 도시된 디코딩부의 상세 회로도.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 리페어 공정시 사용한 퓨즈세트를 검출할 수 있는 기술이다.
반도체 메모리 장치는 수많은 미세 메모리 셀과, 이를 구동시키기 위한 로직(logic) 소자로 이루어져 있는 바, 이를 제조하기 위해서는 많은 수의 공정 단계가 요구된다. 이와 같이 많은 수의 공정을 수행하는 과정에서 결함은 여러 가지 원인에 의해 필수불가결하게 발생될 수 밖에 없는 실정이며, 특히 메모리 셀의 결함은 메모리 장치의 신뢰성을 저하시키는 원인으로서, 결국 불량품으로 처리된다. 그 러나, 메모리 장치 내의 일부 셀에만 결함이 발생하였는데도 불구하고, 메모리 장치 전체를 불량품으로 폐기하는 것은 수율(yield) 측면에서 비효율적인 처리 방법이다.
따라서, 현재는 대부분의 반도체 메모리 장치 내에 정상 단위 셀 뿐만 아니라 예비용 단위 셀을 구현하고 있으며, 이렇게 구현된 예비용 단위 셀을 이용하여 정상 단위 셀 중 일부 셀에 결함이 발생된 경우 결함이 발생된 셀을 예비용 단위 셀로 대체시킴으로써 전체 메모리 장치의 신뢰성을 개선시켜 수율을 향상시키고 있다.
예비용 단위 셀을 이용한 리페어(repair) 공정(결함이 발생된 셀을 예비용 단위 셀로 대체시키는 공정)은 통상 일정 메모리 셀 어레이(memory cell array)마다 예비용 행(row) 신호선(데이터가 전송되는 금속배선)과 열(column) 신호선을 미리 설치해 두어 결함이 발생된 셀을 행/열 단위로 예비용 단위 셀로 치환하는 방식으로 이루어진다.
이를 자세히 살펴보면, 웨이퍼(wafer) 가공 완료 후 프로브 테스트(probe test)를 통해 결함 메모리 셀을 골라내면, 그에 해당하는 주소(address)를 예비용 셀의 주소로 바꾸어 주는 프로그램을 내부회로에 행하게 된다. 따라서, 실제 사용시에는 불량 신호선에 해당하는 주소 신호가 입력되면 이 대신 예비 신호선으로 선택이 바뀌게 되는 것이다.
전술한 리페어 공정을 수행하기 위해 가장 널리 사용되는 방식이 레이저 빔(laser beam)을 이용하여 퓨즈(fuse)를 태워 끊어 버리는 방식인데, 레이저의 조 사에 의해 끊어지는 배선을 퓨즈 라인이라 하고, 그 끊어지는 부위와 이를 둘러싸는 영역을 퓨즈 박스(fuse box)라 한다.
도 1은 종래기술에 따른 반도체 메모리 장치를 도시한 개략도이다.
종래의 반도체 메모리 장치는 매트(10~17) 및 퓨즈세트(20~27)를 포함한다.
여기서, 매트(10~17) 각각은 리페어하기 위한 리던던시 워드라인(RWL)을 포함하며, 퓨즈세트(20~29) 각각은 대응하는 매트(10~17)의 리던던시 워드라인(RWL)과 일대일로 연결되어 있다.
도 2는 종래기술에 따른 반도체 메모리 장치의 문제점을 설명하기 위한 개략도이다.
웨이퍼(wafer) 레벨에서 먼저, 매트(10~17) 각각에 구비된 리던던시 워드라인(RWL)에 결함이 발생했는지 여부를 테스트한다. 테스트 결과, 예를 들어 매트(10)의 리던던시 워드라인(RWL)에 결함이 발생한 것으로 판단되면, 프로브 테스트를 통해 매트(10)에 불량(A)이 검출되어도 매트(10)의 리던던시 워드라인(RWL) 대신 매트(11~17)의 리던던시 워드라인(RWL) 중 어느 하나를 사용하여 리페어 공정을 진행한다. 즉, 매트(10)과 일대일 대응하는 퓨즈세트(20)에 구비된 리페어 퓨즈를 컷팅(cutting) 하는 것이 아니라, 예를 들어 퓨즈세트(21)에 구비된 리페어 퓨즈를 컷팅(cutting) 하는 것이다. 따라서, 리페어 공정은 퓨즈세트(20~27) 중 어떤 것으로도 리페어가 가능한 애니 투 애니(Any to Any) 방식으로 진행된다.
그런데, 리페어된 매트(11)의 리던던시 워드라인(RWL)에 잠재되어 있던 결함이 발생한 경우, 패키지(pakage) 레벨에서 별도의 테스트를 통해 결함이 노멀 워드 라인에서 발생한 것인지, 리던던시 워드라인(RWL)에서 발생한 것인지는 판별이 가능하다. 그러나, 리페어된 리던던시 워드라인(RWL)이 매트(10~17) 중 어느 매트에 포함된 것인지는 판별할 수 없어 불량 분석시 결함이 발생된 위치를 정확히 파악할 수 없는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 리페어된 리던던시 워드라인의 위치를 검출할 수 있는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 장치는, 매트 선택신호를 인가받아 디코딩하여 디코딩 신호를 출력하는 디코딩부; 및 테스트 신호 및 디코딩 신호를 입력받아 인에이블 퓨즈 및 어드레스 비교용 퓨즈의 사용 여부를 검출하기 위한 검출신호를 출력하는 퓨즈세트를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3은 본 발명에 따른 반도체 메모리 장치를 도시한 블럭다이어그램이다.
본 발명의 반도체 메모리 장치는 매트(100~107), 퓨즈세트(200~207) 및 디코딩부(300)를 포함한다.
여기서, 매트(100~107) 각각은 리페어하기 위한 리던던시 워드라인(RWL)을 포함하고 있다.
그리고, 퓨즈세트(200~207) 각각은 대응하는 매트(100~107)의 리던던시 워드라인(RWL)과 일대일로 연결되고, 테스트 신호 TM 및 디코딩 신호 MAT#1~MAT#7를 각각 입력받아 출력신호 OUT1~OUT7 및 검출신호 DEC1~DEC7를 출력한다.
그리고, 디코딩부(300)는 외부에서 인가되는 매트 선택신호 X, Y, Z를 입력받아 디코딩하여 디코딩 신호 MAT#1~MAT#7를 출력한다.
도 4는 도 3에 도시된 퓨즈세트(200~207) 중 퓨즈세트(200)의 상세 회로도이다.
퓨즈세트(200)는 검출용 퓨즈세트(210), 인에이블 퓨즈세트(220) 및 어드레스 비교용 퓨즈세트(230)를 포함한다.
검출용 퓨즈세트(210)는 프리차지부(212), 퓨즈부(214), 출력부(216) 및 검출부(218)를 포함한다.
여기서, 프리차지부(212)는 PMOS 트랜지스터 P1를 포함한다. PMOS 트랜지스터 P1는 전원전압 VDD 인가단과 노드(A) 사이에 연결되어 게이트 단자로 프리차지 신호 PCG를 인가받는다.
퓨즈부(214)는 검출용 퓨즈 F1와 NMOS 트랜지스터 N1를 포함한다. 검출용 퓨즈 F1와 NMOS 트랜지스터 N1는 노드(A)와 접지전압 VSS 인가단 사이에 직렬 연결되고, NMOS 트랜지스터 N1의 게이트 단자는 드레인 단자와 연결되어 있다.
출력부(216)는 래치부(217) 및 인버터 IV3를 포함한다. 래치부(217)는 인버터 IV1, IV2를 포함하며, 인버터 IV1는 노드(A)의 전위를 인가받아 반전하여 출력하고, 인버터 IV2는 인버터 IV1의 출력을 인가받아 반전하여 출력한다. 인버터 IV3 는 래치부(217)의 출력을 인가받아 반전하여 출력한다.
검출부(218)는 앤드게이트 AND1를 포함한다. 앤드게이트 AND1는 출력부(216)의 출력과 디코딩 신호 MAT#1 및 테스트 신호 TM를 인가받아 앤드연산하여 검출신호 DEC1를 출력한다.
여기서, 테스트 신호 TM는 퓨즈세트의 사용 여부를 검출하기 위한 테스트시 인에이블되는 신호이다.
인에이블 퓨즈세트(220)는 프리차지부(222), 퓨즈부(224) 및 출력부(226)를 포함한다.
여기서, 프리차지부(222)는 PMOS 트랜지스터 P2를 포함한다. PMOS 트랜지스터 P2는 전원전압 VDD 인가단과 노드(B) 사이에 연결되어 게이트 단자로 프리차지 신호 PCG를 인가받는다.
퓨즈부(224)는 인에이블 퓨즈 F2 및 NMOS 트랜지스터 N2를 포함한다. 인에이블 퓨즈 F2와 NMOS 트랜지스터 N2는 노드(B)와 접지전압 VSS 인가단 사이에 직렬 연결되어 있고, NMOS 트랜지스터 N2는 게이트 단자로 프리차지 신호의 반전신호 PCGB를 인가받는다.
출력부(226)는 래치부(228) 및 인버터 IV5를 포함한다. 래치부(228)는 인버터 IV3, IV4를 포함하며, 인버터 IV3는 노드(B)의 전위를 인가받아 반전하여 출력하고, 인버터 IV4는 인버터 IV3의 출력을 인가받아 반전하여 출력한다. 인버터 IV5는 래치부(228)의 출력을 인가받아 반전하여 출력한다.
어드레스 비교용 퓨즈세트(230)는 프리차지부(232), 퓨즈부(234), 인에이블 부(236) 및 출력부(238)를 포함한다.
여기서, 프리차지부(232)는 PMOS 트랜지스터 P3~P5를 포함한다. PMOS 트랜지스터 P3~P5는 전원전압 VDD 인가단과 노드(C) 사이에 연결되어 각 게이트 단자로 프리차지 신호 PCG를 인가받는다.
퓨즈부(234)는 어드레스 비교용 퓨즈 F3~F5 및 NMOS 트랜지스터 N3~N5를 포함한다. 어드레스 비교용 퓨즈 F3~F5 및 NMOS 트랜지스터 N3~N5는 쌍을 이루어 노드(C)와 노드(D) 사이에 병렬 연결되어 있고, NMOS 트랜지스터 N3~N5는 각 게이트 단자로 어드레스 ADD<1:3>를 인가받는다.
여기서, 어드레스 비교용 퓨즈 F3~F5 및 NMOS 트랜지스터 N3~N5의 수는 3개를 도시하였으나, 그 수는 어드레스 ADD에 의해 정해진다.
인에이블부(236)는 NMOS 트랜지스터 N6를 포함한다. NMOS 트랜지스터 N6는 노드(D)와 접지전압 VSS 인가단 사이에 연결되어 게이트 단자로 출력부(226)의 출력을 인가받는다.
출력부(238)는 래치부(239) 및 인버터 IV8를 포함한다. 래치부(239)는 인버터 IV6, IV7를 포함하며, 인버터 IV6은 노드(C)의 전위를 인가받아 반전하여 출력하고, 인버터 IV7는 인버터 IV6의 출력을 인가받아 반전하여 출력한다. 인버터 IV8은 래치부(239)의 출력을 인가받아 반전하여 출력신호 OUT1를 출력한다.
도 5는 도 3에 도시된 디코딩부(300)의 상세 회로도이다.
디코딩부(300)는 앤드게이트 AND2~AND9를 포함한다. 앤드게이트 AND2는 매트 선택신호 X의 반전신호, 매트 선택신호 Y의 반전신호 및 매트 선택신호 Z의 반전신 호를 인가받아 앤드연산하여 디코딩 신호 MAT#1를 출력한다.
앤드게이트 AND3는 매트 선택신호 X의 반전신호, 매트 선택신호 Y의 반전신호 및 매트 선택신호 Z를 인가받아 앤드연산하여 디코딩 신호 MAT#2를 출력한다. 앤드게이트 AND4는 매트 선택신호 X의 반전신호, 매트 선택신호 Y 및 매트 선택신호 Z의 반전신호를 인가받아 앤드연산하여 디코딩 신호 MAT#3를 출력한다. 앤드게이트 AND5는 매트 선택신호 X의 반전신호, 매트 선택신호 Y 및 매트 선택신호 Z를 인가받아 앤드연산하여 디코딩 신호 MAT#4를 출력한다. 앤드게이트 AND6는 매트 선택신호 X, 매트 선택신호 Y의 반전신호 및 매트 선택신호 Z의 반전신호를 인가받아 앤드연산하여 디코딩 신호 MAT#5를 출력한다.
그리고, 앤드게이트 AND7는 매트 선택신호 X, 매트 선택신호 Y의 반전신호 및 매트 선택신호 Z를 인가받아 앤드연산하여 디코딩 신호 MAT#6를 출력한다. 앤드게이트 AND8는 매트 선택신호 X, 매트 선택신호 Y 및 매트 선택신호 Z의 반전신호를 인가받아 앤드연산하여 디코딩 신호 MAT#7를 출력한다. 앤드게이트 AND9는 매트 선택신호 X, 매트 선택신호 Y 및 매트 선택신호 Z를 인가받아 앤드연산하여 디코딩 신호 MAT#8를 출력한다.
이러한 구성을 갖는 본 발명의 동작과정을 아래의 <표>를 참조하여 설명하면 다음과 같다.
<표>
X Y Z MAT
0 0 0 MAT#1
0 0 1 MAT#2
0 1 0 MAT#3
0 1 1 MAT#4
1 0 0 MAT#5
1 0 1 MAT#6
1 1 0 MAT#7
1 1 1 MAT#8
먼저, 웨이퍼(wafer) 레벨에서 매트(100~107) 각각에 구비된 리던던시 워드라인(RWL)에 결함이 발생했는지 여부를 테스트한다.
이때, 매트(100)에 구비된 리던던시 워드라인(RWL)에 결함이 발생한 경우를 예를 들어 설명한다.
그 다음, 프로브(probe) 테스트를 진행하여 매트(100~107)의 결함을 찾아내고, 이에 대응하는 어드레스 ADD에 따라 퓨즈세트(201~207) 중 어느 하나, 예를 들어 퓨즈세트(201)에 구비된 인에이블 퓨즈 F2 및 어드레스 비교용 퓨즈 F3~F5를 선택적으로 컷팅(cutting) 시키는 리페어 공정을 수행한다.
이때, 검출용 퓨즈 F1는 인에이블 퓨즈 F2 및 어드레스 비교용 퓨즈 F3~F5가 컷팅되는 경우 컷팅시키지 않고, 인에이블 퓨즈 F2 및 어드레스 비교용 퓨즈 F3~F5가 컷팅되지 않는 경우 컷팅시킨다.
그 다음, 프리차지 신호 PCG를 로우 레벨로 인가하여 노드(A)의 전위를 전원전압 VDD 레벨로 프리차지시킨다.
여기서, 인에이블 퓨즈세트(220) 및 어드레스 비교용 퓨즈세트(230)의 동작 은 일반적인 리페어 동작이므로 설명을 생략한다.
이때, 검출용 퓨즈 F1가 컷팅되지 않은 경우에는 노드(A)의 전위가 방전되어 출력부(216)의 출력이 로우 레벨이 되고, 검출용 퓨즈 F1가 컷팅된 경우에는 출력부(216)의 출력이 하이 레벨이 된다.
이 상태에서, 퓨즈세트(200)가 사용되었는지 여부를 검출하기 위해 테스트 신호 TM를 하이 레벨로 인에이블시키고, 매트 선택신호 X, Y, Z를 '000'으로 인가하여 디코딩 신호 #MAT1를 하이 레벨로 인에이블시킨다.
이때, 퓨즈세트(200)가 사용되지 않아 검출용 퓨즈 F1가 컷팅된 상태이기 때문에, 검출신호 DEC1가 하이 레벨로 출력된다. 이에 따라, 퓨즈세트(200)가 사용되지 않은 것으로 판단한다.
그리고, 퓨즈세트(201)가 사용되었는지 여부를 검출하기 위해서는 매트 선택신호 X, Y, Z를 '001'로 인가하여 디코딩 신호 MAT#2를 하이 레벨로 인에이블시킨다.
이때, 퓨즈세트(201)가 사용되어 검출용 퓨즈 F1가 컷팅되지 않은 상태이기 때문에, 검출신호 DEC2가 로우 레벨로 출력된다. 이에 따라, 퓨즈세트(201)가 사용된 것으로 판단한다. 즉, 매트(101)에 구비된 리던던시 워드라인(RWL)을 사용하여 리페어 한 것임을 알 수 있다.
따라서, 패키지(pakage) 레벨에서 리페어된 리던던시 워드라인(RWL)에 결함이 발생된 경우, 퓨즈세트(200~207) 각각에 대한 사용여부를 검출함으로써 리페어된 리던던시 워드라인(RWL)이 매트(100~107) 중 어느 매트에 구비된 것인지를 판단 할 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 메모리 장치는 퓨즈세트의 사용여부를 검출하기 위한 검출용 퓨즈세트를 구비함으로써 패키지 레벨에서 리페어된 리던던시 워드라인에 결함이 발생하는 경우 리페어된 리던던시 워드라인의 위치를 검출할 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (5)

  1. 매트 선택신호를 인가받아 디코딩하여 디코딩 신호를 출력하는 디코딩부; 및
    테스트 신호 및 상기 디코딩 신호를 입력받아 인에이블 퓨즈 및 어드레스 비교용 퓨즈의 사용 여부를 검출하기 위한 검출신호를 출력하는 퓨즈세트
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 퓨즈세트는
    입력되는 어드레스의 경로를 변환하기 위한 상기 어드레스 비교용 퓨즈를 포함하는 어드레스 비교용 퓨즈세트;
    상기 인에이블 퓨즈의 컷팅 여부에 따라 상기 어드레스 비교용 퓨즈세트를 인에이블시키는 인에이블 퓨즈세트; 및
    상기 인에이블 퓨즈 및 상기 어드레스 비교용 퓨즈의 사용 여부에 따라 컷팅되는 검출용 퓨즈를 포함하는 검출용 퓨즈세트
    를 포함하는 것을 특징으로 하는 반도체
  3. 제 2 항에 있어서, 상기 검출용 퓨즈세트는
    전원전압 인가단과 상기 검출용 퓨즈의 일측단 사이에 연결되어 상기 검출용 퓨즈의 일측단을 프리차지시키는 프리차지부;
    상기 검출용 퓨즈의 타측단과 접지전압 인가단 사이에 연결된 저항 소자; 및
    상기 검출용 퓨즈의 일측단의 전위를 래치하여 출력하는 출력부; 및
    상기 출력부의 출력, 상기 테스트 신호 및 상기 디코딩 신호를 입력받아 논리조합하여 상기 검출신호를 출력하는 검출부
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서, 상기 검출부는 앤드 게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항에 있어서, 상기 디코딩부는 상기 매트 선택신호를 논리조합하여 상기 디코딩 신호를 출력하는 다수의 앤드 게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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